JP6949879B2 - 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法 - Google Patents

Description

本発明は、歪みセミコンダクタ・オン・インシュレータ基板の製造方法に関する。

デジタル用途、特に２２ｎｍノードを超える技術的ノードのために、電荷担体移動度が改善された材料が求められている。

これらの材料の中で、ＦＤＳＯＩ（完全空乏型シリコン・オン・インシュレータの頭字語）基板は、埋込み電気絶縁層上の非常に薄い（即ち、典型的には５０ｎｍ未満の薄さの）シリコン層を特徴とし、該シリコン層は、潜在的に、ＣＭＯＳトランジスタのチャネルを形成するために使用される。

歪みシリコン・オン・インシュレータ（ｓＳＯＩ）は、シリコン層における電荷担体の移動を向上させることができる解決法として認識され、その良好な性能が実証されている。

様々な製造方法が知られている。

米国特許出願公開第２０１４／０２２５１６０号明細書は、具体的には、受容層の表面上に位置するシリコン−ゲルマニウム層中に存在する歪みの少なくとも一部を、ＳＯＩの埋込み絶縁層を形成することを意図した誘電層を介して、前記受容基板に結合された初めから緩和されたシリコン層へ転写することができるようにする方法を開示している。この歪みの転写は、スタックの一部が少なくとも歪みシリコン−ゲルマニウム層を超えて受容基板まで伸びるトレンチにより切断される場合に生じる。したがって、シリコン−ゲルマニウム層の圧縮歪みの緩和は、少なくとも部分的に、シリコン層の引張歪みの形態で転写される。

この原理に基づいて、ｓＳＯＩ基板を、以下の工程に従って製造することができる。
シリコン酸化物層１３により被覆された単結晶シリコン層１０を備えたドナー基板１を準備し（図１Ａを参照）、
前記ドナー基板１へイオン種を注入して、シリコン層１２を転写して画定できるようにする脆化領域１４を形成し（図１Ｂを参照）、
圧縮歪み下でシリコン−ゲルマニウムの表面層２０を備えた受容基板２を準備し（図１Ｃを参照）、
ｓＳＯＩ基板の埋込み絶縁層を形成することを目的として、前記シリコン酸化物層１３、および前記歪みシリコン−ゲルマニウム層２０が前記結合境界面に存在するように、前記受容基板２に前記ドナー基板１を結合し、（図１Ｄを参照）、
前記脆化領域１４に沿って、前記ドナー基板を脱離することにより、前記単結晶シリコン層１２を前記受容基板２へ転写し（図１Ｅを参照）、
歪みシリコン−ゲルマニウム層２０、埋込み酸化物層１３、および転写された半導体層１２からなるスタック部分の周りに、前記歪みシリコンゲルマニウム層２０を超えて前記受容基板２へ伸びるトレンチＴを形成する（図１Ｆを参照）。前記切断操作により、前記シリコン−ゲルマニウムの少なくとも部分的な緩和と、前記部分における前記転写シリコン層への前記歪みの少なくとも一部の転写とがもたらされ、したがって、ｓＳＯＩにより示される歪みセミコンダクタ・オン・インシュレータ基板が形成されるようになる。

ＦＤＳＯＩ技術のためには、歪みシリコン層の表面は高い粗度を示す必要があり、層の厚さの均一性が高いことが求められる。したがって、典型的には、原子間力顕微鏡法により特徴付けられる表面粗さは、３０×３０μｍ^２の測定領域全体で、１Å未満のＲＭＳ値を有するべきである。偏光解析法により特徴付けられるウエハー内の厚さ（すなわち、まったく同一の基板の厚さ）の均一性は、基板表面のいずれの部分でも５Å以内の目標平均厚さに維持された厚さに対応すべきである。

これを達成するために、その粗さを低減して薄くすることにより所望の厚さを得ることを目的として、転写単結晶シリコン層の仕上げをする工程を、受容基板へ前記層を転写した後トレンチを形成する前に、実施すべきである。

従来の熱的平滑化手法は、シリコン−ゲルマニウム層を含むｓＳＯＩ基板には使用できない。具体的には、使用される熱処理は、シリコン−ゲルマニウム層からの拡散を引き起こし、当該層から転写単結晶シリコン層への転写歪みの効果の損失につながる。

さらに、化学的−機械的研磨は、所望の厚さの均一性の目的について、従来技術とは互換性がない。

米国特許出願公開第２０１４／０２２５１６０号明細書

本発明の一つの目的は、転写歪みの効果を損失することなく、歪み半導体層に必要とされる均一性および粗さが得られるようにする、歪みセミコンダクタ・オン・インシュレータ基板の製造方法を設計することである。

本発明によれば、以下の歪みセミコンダクタ・オン・インシュレータ基板の製造方法が提案される。即ち、
（ａ）単結晶半導体層を含んでなるドナー基板を準備することと、
（ｂ）歪み単結晶半導体材料の表面層を含んでなる受容基板を準備することと、
（ｃ）前記受容基板へ前記ドナー基板を結合し、その境界面には誘電体層が存在することと、
（ｄ）前記ドナー基板から前記受容基板へ前記単結晶半導体層を転写することと、
（ｅ）前記歪み半導体材料層を超えて前記受容基板へ伸びるトレンチアイソレーションにより、前記転写された単結晶半導体層、前記誘電体層および前記歪み半導体材料層から形成されたスタックから一部を切断し、前記切断操作により、前記歪み半導体材料中の歪みが緩和され、かつ前記歪みの少なくとも一部が前記転写された単結晶半導体層へ適用されること、
を含み、
前記工程（ａ）において準備された前記ドナー基板は、連続して、単結晶キャリア基板と中間層と前記単結晶半導体層とを備え、前記中間層は前記キャリア基板材料および前記単結晶半導体層の材料に対してエッチングストップ層を形成し、前記工程（ｄ）は、前記単結晶半導体層、前記中間層、および前記キャリア基板の一部を、前記受容基板へ転写することを含んでなり、
前記工程（ｄ）および（ｅ）の間に、前記中間層に対する前記キャリア基板の前記一部の選択的エッチングである第一の操作と、前記単結晶半導体層に対する前記中間層の選択的エッチングである第二の操作を実行する、
ことを特徴とする。

本明細書は、当該層の主表面に平行な面における歪みに関する。

連続して選択的にエッチングされ得る異なる化学組成の複数の層を含んでなるドナー基板を使用することにより、平滑化して最終基板の歪み半導体層に必要とされる均一性および粗さを得るための焼鈍を使用しなければならないという事態を避けることができるようになる。

本発明の有利な特徴によると、必要に応じて、以下を単独でまたは組み合わせて採用する。
ドナー基板は、中間層の単結晶キャリア基板へのエピタキシーと、その後の単結晶半導体層の単結晶キャリア基板へのエピタキシーにより形成され、
キャリア基板は、前記単結晶半導体層の材料と同一の第一の材料を含んでなり、中間層は、第一の材料と異なる第二の材料を含んでなり、中間層の厚さは、第二の材料が第一の材料の格子パラメータを保持するように選択され、
単結晶半導体層はシリコン製であり、中間層はシリコン−ゲルマニウム製であり、
中間層の厚さは５〜２０ｎｍであり、
前記歪み半導体層は、シリコン製ベース基板へのエピタキシーにより形成され、
工程（ｄ）の完了時に、転写単結晶半導体層および歪み半導体材料層の間に含まれる誘電体層の厚さは５０ｎｍ以下であり、好ましくは２５ｎｍ以下であり、
工程（ａ）は、ドナー基板へイオン種を注入してキャリア基板へ伸びる脆化領域を形成する操作を含んでなり、工程（ｄ）は、脆化領域に沿ってドナー基板を脱離し、受容基板へ、単結晶半導体層、中間層およびキャリア基板の一部を転写する操作を含んでなり、
工程（ｂ）は、受容基板の歪み半導体材料層への誘電加熱接着層の形成、またはドナー基板の単結晶半導体層と同一の緩和単結晶材料からなる結合層の形成を更に含んでなり、工程（ｃ）において、結合層がドナー基板および受容基板の間の結合境界面に存在し、
ドナー基板は、単結晶半導体層上に第一の誘電体層を備え、
一実施形態によれば、受容基板上に形成された結合層は第二の誘電体層であり、第一の誘電体層および第二の誘電体層は共に、歪みセミコンダクタ・オン・インシュレータ基板の埋込み電気絶縁層を形成し、
結合層は、半導体材料の酸化物または窒化物を含んでなり、
前記結合層は、受容基板の歪み半導体材料層上への蒸着により形成され、
結合層の厚さは、１〜３０ｎｍであり、
別の実施形態によれば、結合層は、歪み半導体材料層への単結晶半導体層と同一の半導体材料のエピタキシーにより形成され、
前記結合層の厚さは、１〜２０ｎｍである。

本発明の他の特徴および利点は、添付の図面を参照して、以下の発明の詳細な説明から明らかになる。

図１Ａ〜１Ｆは、非常に高い欠陥をもたらす歪みシリコン・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図２は、様々な方法の条件について、ｓＳＯＩ基板の様々な層のゲルマニウム含有量を示すグラフである。 図３Ａ〜図３Ｉは、本発明の第一の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図４Ａ〜４Ｉは、本発明の第二の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造方法の工程を概略的に示す。 図をより理解できるようにするために、様々な層は寸法通りには示されていない。

ｓＳＯＩ基板の歪み層を形成することを目的とする、少なくとも一つの単結晶半導体層を備えたドナー基板を準備する。

ドナー基板は複合基板であり、すなわち、前記基板の表面上に配置された単結晶半導体層を含む、異なる材料の少なくとも二つの層からなる。

より具体的には、ドナー基板は、連続的に、単結晶キャリア基板、中間層および単結晶半導体層を備え、前記中間層は、キャリア基板の材料および単結晶半導体層の材料に対して、エッチングストップ層を形成する。これを達成するために、中間層はキャリア基板とは異なる化学組成を有する材料および単結晶半導体層から製造され、当該材料はエッチング剤の性質および所望の選択性にしたがって選択することができる。

特に有利な様式では、ドナー基板は、中間層の単結晶キャリア基板へのエピタキシー、およびその後の単結晶半導体層の単結晶キャリア基板へのエピタキシーにより形成される。エピタキシーは、確かに、ｓＳＯＩ基板における前記層に期待される性能レベルについて、高品質および制御された厚さの単結晶半導体層を形成するために、最も適した技法である。特に、最終的なｓＳＯＩ基板に必要とされる、単結晶半導体層の粗さ、およびその厚さの均一性は、その後の処理へ前記層を供するよりもむしろ、エピタキシーにより直接的に得られる。

好ましい一実施形態によると、ドナー基板は、単結晶半導体層の材料と同一の第一の材料を含んでなり、中間層は第一の材料と異なる第二の単結晶材料を含んでなる。

中間層の厚さは、第二の材料が第一の材料の格子パラメータを保持するのに十分に薄く、そのため、前記中間層上に形成される単結晶半導体層は緩和状態であり、かつ、格子パラメータの差のために第二の材料に発生する歪みは緩和されておらず、これによって転位などの結晶の欠陥が生成しかねない。したがって、中間層の厚さは、典型的には５〜２０ｎｍである。この寸法の制限は、件の結晶の格子パラメータの差により歪みを生じることなく、中間層が化学エッチングの意味での選択性を提示する場合に再検討されなければならないこととなる。

本発明の実施の具体的な一形態によると、単結晶半導体層はシリコン製であり、中間層はシリコン−ゲルマニウム製であり、中間層のゲルマニウム含有量は２０％のオーダーである。

あるいは、単結晶半導体層はゲルマニウム製であるか、またはシリコン−ゲルマニウム製である。

単結晶半導体層の厚さは、有利には、５〜５０ｎｍであり、好ましくは１０〜３０ｎｍである。

一実施形態によると、単結晶半導体層は、誘電体層により被覆されている。誘電体層は、具体的には、半導体材料の酸化物または窒化物から形成される層であってもよい。

例えば、単結晶層がシリコン層である場合、誘電体層は、シリコン酸化物（ＳｉＯ_２）層であってもよい。

前記誘電体層は、歪みセミコンダクタ・オン・インシュレータ基板の埋込み絶縁層の全てまたは一部を形成する。

あるいは、単結晶半導体層は、そのような誘電体層によって被覆されておらず、その表面はドナー基板の表面を形成するものは含んでいない。この場合、以下に説明するように、ｓＳＯＩ基板の埋込み絶縁層は、単結晶半導体層の転写のためにドナー基板が結合される受容基板上に、形成される誘電体層から構成される。

歪み半導体材料の表層を含んでなる受容基板も準備する。前記層は、歪み層の材料の格子パラメータとは異なる格子パラメータを有するベース基板上に、エピタキシーによって形成され得る。

この層における歪みは、用いられる材料および歪みセミコンダクタ・オン・インシュレータ基板を供することが望ましい歪みの性質に基づき、圧縮または伸長とすることができる。

例えば、歪み半導体材料層は、シリコンベース基板上にエピタキシーにより形成されるシリコン−ゲルマニウム層であってもよい。前記層のゲルマニウム含有量は、典型的には、２０〜４０％のオーダーであるが、これらの値に限定されるものではなく、前記層の厚さにしたがって選択することができる。この場合、シリコン−ゲルマニウム層の歪みは圧縮である。

歪みセミコンダクタ・オン・インシュレータ基板の形成のために、ドナー基板の単結晶半導体層は受容基板へ転写され、この転写は、受容基板へのドナー基板の結合操作を含み、ドナー基板の単結晶半導体層および歪み半導体材料層が、結合境界側に位置している。

一実施形態によると、前記転写は、Ｓｍａｒｔ Ｃｕｔ（登録商標）法である。この方法自体において、この転写は、
結合操作の前に、イオン種をドナー基板へ注入し、ドナー基板の一部が、転写される単結晶半導体層のみならず、中間層およびキャリア基板の一部も含んでなるように画定されることを可能にする、脆化領域を形成するようにすること、および
結合操作の後に、ドナー基板を脆化領域に沿って脱離すること、
を含んでなる。

そのような方法の実施の条件は、当該術分野において公知であり、本明細書において詳細には記載しない。

転写後、ドナー基板の転写された部分は、仕上げ処理を受けることによって、転写処理に関わる残留欠陥が除去され、転写された単結晶半導体層が滑らかにされて、所望の厚さまで薄くされるようにする。

この仕上げ処理は、以下の二つのエッチング工程を含む。
中間層の材料に対して選択性である、転写の完了時に得られる構造の表面上に位置するキャリア基板の一部の第一のエッチング操作。例えば、キャリア基板がシリコン製であり、中間層がシリコン−ゲルマニウム製である場合、エッチング剤は、ＴＭＡＨ系とすることができる。
単結晶半導体層の材料に対して選択性である、キャリア基板の第一のエッチング操作の完了時に得られる構造の表面上に位置する中間層の第二のエッチング操作。例えば、中間層はシリコン−ゲルマニウム製であり、単結晶半導体層はシリコン製である場合、エッチング剤は、ＣＨ_３ＣＯＯＨ系とすることができる。

当業者は、当該材料の性質にしたがって、この二つのエッチング操作のために適切な剤および実施条件を決定することができる。さらに、本発明は、湿式エッチング選択性に限定されず、乾式エッチング選択性を含んでいてもよい。

最後に、転写半導体層、埋込み絶縁層（上述のとおり、ドナー基板の結合層および／または誘電体層から形成される）、および歪み半導体材料層から構成されるスタックの一部は、ｓＳＯＩ基板を形成するために切断される。

前記切断操作は、有利には、前記一部のまわりのトレンチアイソレーションをエッチングすることにより実行される。歪み半導体材料層の緩和が、適切に転写された単結晶半導体層へ伝導できるようにするために、前記トレンチは、前記半導体材料層を超えて、受容基板の厚さまでのびている必要がある。前記トレンチの製造方法は、当業者に周知であるため、本明細書中に詳細に記載する必要はない。

Ｓｍａｒｔ Ｃｕｔ（登録商標）の代替の一実施形態によると、転写は、その裏面即ち結合境界面と反対側の面におけるドナー基質の薄肉化を含む。周知のように、そのような薄肉化操作は、乾式または湿式エッチングおよび／または研磨、特に化学的−機械的研磨などの、一つ以上の工程を含んでいてもよい。この場合、この方法は、上述の二つの選択的エッチング工程によって実施される。

本発明は、使用される転写手法に限定されない。

この仕上げ処理の利点は、受容基板の層内の歪みの緩和に陥りやすいサーマルバジェットの関与を受けずに、前記層がエピタキシーによって製造されることに起因して、均一な厚さおよび低い粗度を示す転写単結晶半導体層が得られるようになることである。特に、受容基板の歪み層がシリコン−ゲルマニウム製である場合、そのようなサーマルバジェットが存在しないことによって、歪み層の外側にゲルマニウムが拡散することを避けられるようになる。

この効果は図２に見られるが、図２は、
単結晶シリコンの転写層、
シリコン酸化物の埋込み絶縁層、
２０％のゲルマニウム含有量を有するシリコン−ゲルマニウムの歪み層、
シリコン系基質、
を備えた構造内の、深度ｄ（ｎｍで示す）の増加に伴うゲルマニウム含有量を示すグラフである。

曲線Ｂ〜Ｄは、構造に適用される様々なサーマルバジェットについて、構図の各層の組成の百分率としてのゲルマニウム含有量を示す。

曲線Ａは、初期構造のゲルマニウム含有量を示す。予期されるとおり、ＳｉＧｅ層のゲルマニウム含有量は、その厚さ全体で一定であり、他の層のゲルマニウム含有量はゼロである。

曲線Ｂは、従来のようにＦＤＳＯＩ基板に実施された仕上げ処理、すなわち最終的な程度の粗度である３０×３０μｍ^２のスキャン全体における原子間力顕微鏡により測定される１ÅＲＭＳのオーダーの粗さを得るための高サーマルバジェット頼りの平滑化処理を用いる場合の、サーマルバジェットに関する。ＳｉＧｅ層から、下にあるシリコンキャリア基板へのゲルマニウムの拡散、および狭い範囲での埋込み酸化物層までのゲルマニウムの拡散の実質的な程度を観察する。ＳｉＧｅ層のゲルマニウム含有量は、そのときには高々１６％であり、これは前記層の歪みの実質的な減少に相当する。

曲線Ｃは、従来のようにＰＤＳＯＩ（部分空乏型ＳＯＩ）基板に実施された仕上げ処理、すなわち、３０×３０μｍ^２のスキャン全体で、原子間力顕微鏡により測定される２．５〜３ÅＲＭＳのオーダーの粗度の最終程度を得るための一つ以上の迅速な熱的平滑化処理を用いる場合の、サーマルバジェットに関する。ＳｉＧｅ層から、下にあるシリコンキャリア基板へのゲルマニウムの拡散の程度を観察する。ＳｉＧｅ層のゲルマニウム含有量は、埋込み絶縁層の境界面における約２０％〜下にあるシリコンキャリア基板の境界面における約１８％まで変化し、これは前記層の歪みの顕著な減少に相当する。

曲線Ｄは、上述のとおり本発明による方法で実施されるサーマルバジェットに関する。この場合のサーマルバジェットは、Ｓｍａｒｔ Ｃｕｔ（登録商標）においてよく知られているように、用いられる脱離焼鈍処理（ｄｅｔａｃｈｍｅｎｔ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）において適用されるサーマルバジェットに相当する。ＳｉＧｅ層のゲルマニウム含有量は、実質的に初期構造の含有量と等しく、前記層の歪みの保存に相当し、結果として、前記歪みの緩和は、トレンチの形成の間に適切に転写シリコン層へ伝導される。

本発明の実施の有利な形態によると、受容基板へドナー基板を結合する工程は、受容基板の歪み半導体材料層上の結合層の形成に先んじて行われ、最終的な欠陥の意味で適切な結合品質を提供する材料が、結合境界で接触できるようにする。

一実施形態によると、結合層は誘電体層である。

ドナー基板の単結晶半導体層が誘電体層（第一の誘電体層という）により被覆されている場合、結合境界面は、前記第一の誘電体層および結合層（第二の誘電体層という）から構成される。前記第一および第二の誘電体層は、したがって、共に最終ｓＳＯＩの埋込み絶縁層を形成する。

ドナー基板の単結晶半導体層が誘電体層により被覆されていない場合、結合境界面は、前記単結晶半導体層および結合層から構成される。その場合、結合層のみが、最終ｓＳＯＩの埋込み絶縁層を形成する。

有利には、結合層は、半導体材料の酸化物または窒化物を含んでなる。

前記結合層は、受容基板の歪み半導体材料層への低温蒸着により形成される。任意の適切な蒸着法を使用することができる。非限定的な方法においては、頭字語ＰＥ−ＣＶＤまたはＰＥ−ＡＬＤとして知られる気相成長法を従って挙げることができる。

結合層の厚さは、ドナー基板の単結晶半導体層上に第一の誘電体層が存在するかどうかに従って選択され、それによって、一般的には５０ｎｍ以下、好ましくは２５ｎｍ以下である埋込み絶縁層の所望の厚さが得られる。

有利には、前記厚さはまた、前記層の蒸着の間に受容基板へ適用されるサーマルバジェットを考慮に入れながら、このサーマルバジェットにより生じる歪み半導体材料層の歪みの緩和を制限するように選択される。

結合層の厚さは、典型的には１〜３０ｎｍである。

別の実施形態によると、結合層は、ドナー基板の単結晶半導体層として、緩和された状態または部分的に緩和された状態の、同一の単結晶材料から構成される。

この場合、単結晶半導体層は、ｓＳＯＩ基板の埋込み絶縁層を形成する誘電体層により被覆されている。

結合層の厚さは、有利には、このサーマルバジェットにより生じる歪み半導体材料層における歪みの緩和を限定するために、先行する実施形態において、前記層の蒸着の間に受容基板へ適用するサーマルバジェットを考慮しても、ＳｉＧｅ層および結合境界面の間の所望のレベルを提供するのに十分薄くなるように選択される。前記厚さはまた、湿式エッチングまたは乾式エッチングを含み得る、結合前の表面準備処理により生じる材料の除去も考慮される。

例えば、そのようなシリコン結合層の厚さは、１〜２０ｎｍである。

上記の二つの実施形態において、結合境界面は、ドナー基質の単結晶半導体層として、緩和状態または部分的な緩和状態で、二つの誘電体層の間を接触させるか、または誘電体層と同一の半導体材料の層とを接触させる。これらの二つの状態は、最小の最終欠陥を提供する結合形状に相当する。したがって、同一の洗浄条件、ドナー基板準備条件および結合条件を用いて、図１Ａ〜１Ｆに記載された方法により得られるｓＳＯＩ基板について、上述のように受容基板上に得られた結合層を有するｓＳＯＩ基板は、外観検査時に、非常に低い程度の欠陥を示し、これは、具体的には、単結晶半導体層の転写されていない領域に相当する孔の数の実質的な減少をもたらす。

図３Ａ〜３Ｇは、本発明の一実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造工程を概略的に示す。

図３Ａは、例えばシリコン製のキャリア基板１０、例えばシリコン−ゲルマニウム製の中間層１１、および例えばシリコン製の単結晶層１２を備えた基板１の準備を示す。

さらに、図３Ａに示す実施形態において、層１２は誘電体層１３により被覆される。

図３Ｂは、キャリア基板１０へのイオン種の注入の実施を示し、これによって、（シリコン層１２から、中間層１２からおよびキャリア基板の部分１５から形成される）Ｓｍａｒｔ Ｃｕｔ（登録商標）法により転写される部分を画定する、脆化領域１４を形成することができる。この工程は任意であり、転写は、例えば、その裏面におけるドナー基質の薄肉化により、Ｓｍａｒｔ Ｃｕｔ（登録商標）法以外の方法により実施することもできる。

図３Ｃは、ベース基板２１上に歪み半導体材料の表面層２０を備えた、受容基板２の提供を示す。

図３Ｄは、任意であるが有利な、結合層２２の形成工程を示す。前記結合層２２は、歪み半導体材料層２０上に蒸着された誘電体材料から構成されるか、または層１３の材料と同一の材料からなる層２２から構成され、緩和または部分的に緩和した状態で、歪み半導体材料層２０上にエピタキシーにより形成される。

図３Ｅは、受容基板へのドナー基板の結合を示し、層１３および２２（または結合層２２が存在しない場合は２０）が結合境界面に存在している。層２０が存在し、誘電体材料製である場合、それは、層１３に沿って、最終歪みセミコンダクタ・オン・インシュレータ基板の埋込み絶縁層を形成する。

図３Ｆは、脆化領域に沿ったドナー基板の脱離後に得られる構造を示し、キャリア基板の部分１５は、前記構造の表面上に存在している。あるいは、Ｓｍａｒｔ Ｃｕｔ（登録商標）法を使用しない場合、層１５までドナー基板の裏面を薄肉化し、前記層の表面を平滑化することにより、前記構造を得られる。

図３Ｇは、キャリア基質の部分１５を選択的にエッチングした後に得られる構造を示し、中間層１１は、前記構造の表面上に位置している。

図３Ｈは、中間層１１の選択的エッチングの後に得られる構造を示し、単結晶層１２は前記構造の表面上に位置している。

図３Ｉは、ベース基板２１の厚さまで層１２、１３、２２、２０のスタックを通してトレンチＴを切断した後に得られるｓＳＯＩ基板を示す。

図４Ａ〜４Ｉは、本発明の別の実施形態による、歪みセミコンダクタ・オン・インシュレータ基板の製造工程を示す。

図３Ａ〜３Ｉに示されるのと同一の参照番号により示される構成要素は、同一の性質を有しているため、再度記載しない。

図４Ａ〜４Ｃに記載の工程は、ドナー基板１が誘電体層により被覆されていないことを除き、図３Ａ〜３Ｃに記載の工程と同一である。明記しない限り、転写される半導体表面層は、むき出しである。

図４Ｄは、結合層２２の形成を示し、この場合、結合層２２は、受容基板２の歪み半導体材料層２０上の誘電体材料からなる。

図４Ｅ〜４Ｉに示される工程は、ｓＳＯＩ基板の埋込み絶縁層が単一の結合層２２からなる以外は、図３Ｅ〜３Ｉの工程と同一である。

最後に、上記の例は、例示のみを目的とするものであり、本発明の適用の場面について何ら限定することを目的とするものではないことは、言うまでもない。

Claims (17)

1. 歪みセミコンダクタ・オン・インシュレータ基板の製造方法であって、
   （ａ）単結晶半導体層（１２）を含んでなるドナー基板（１）を準備することと、
   （ｂ）歪み単結晶半導体材料の表面層（２０）を含んでなる受容基板（２）を準備することと、
   （ｃ）前記受容基板（２）へ前記ドナー基板（１）を結合し、その境界面には誘電体層（１３、２２）が存在することと、
   （ｄ）前記ドナー基板から前記受容基板へ前記単結晶半導体層（１２）を転写することと、
   （ｅ）前記歪み半導体材料層（２０）を超えて前記受容基板（２）へ伸びるトレンチアイソレーション（Ｔ）により、前記転写された単結晶半導体層、前記誘電体層および前記歪み半導体材料層から形成されたスタックから一部を切断し、前記切断操作により、前記歪み半導体材料中の歪みが緩和され、かつ前記歪みの少なくとも一部が前記転写された単結晶半導体層へ適用されること、
   を含み、
   前記工程（ａ）において準備された前記ドナー基板（１）は、連続して、単結晶キャリア基板（１０）と中間層（１１）と前記単結晶半導体層層（１２）とを備え、前記中間層（１１）は前記キャリア基板材料（１０）および前記単結晶半導体層（１２）の材料に対してエッチングストップ層を形成し、前記工程（ｄ）は、前記単結晶半導体層（１２）、前記中間層（１１）および前記キャリア基板（１０）の一部（１５）を、前記受容基板（２）へ転写することを含んでなり、
   前記工程（ｄ）および（ｅ）の間に、前記中間層（１１）に対する前記キャリア基板の前記一部（１５）の選択的エッチングである第一の操作と、前記単結晶半導体層（１２）に対する前記中間層（１１）の選択的エッチングである第二の操作を実行する、
   ことを特徴とする、方法。
2. 前記ドナー基板（１）は、前記中間層（１１）の前記単結晶キャリア基板（１０）へのエピタキシー、および、その後の前記単結晶半導体層（１２）の前記単結晶キャリア基板（１０）へのエピタキシーにより形成される、請求項１に記載の方法。
3. 前記キャリア基板（１０）は、前記単結晶半導体層（１２）の材料と同一の第一の材料を含んでなり、前記中間層（１１）は、前記第一の材料と異なる第二の材料を含んでなり、前記中間層（１１）の厚さは、前記第二の材料が前記第一の材料の格子パラメータを保持するように選択される、請求項２に記載の方法。
4. 前記単結晶半導体層（１２）はシリコン製であり、前記中間層（１１）はシリコン−ゲルマニウム製である、請求項１〜３のいずれか一項に記載の方法。
5. 前記中間層（１１）の厚さは５〜２０ｎｍである、請求項１〜４のいずれか一項に記載の方法。
6. 前記歪み半導体材料層（２０）はシリコン−ゲルマニウムを含んでなる、請求項１〜５のいずれか一項に記載の方法。
7. 前記歪み半導体層（２０）は、シリコン製のベース基板（２１）へのエピタキシーにより形成される、請求項６に記載の方法。
8. 前記工程（ｄ）の完了時に、前記転写単結晶半導体層（１２）および前記歪み半導体材料層（２０）の間に含まれる誘電体層（１３、２２）の厚さは５０ｎｍ以下である、請求項１〜７のいずれか一項に記載の方法。
9. 前記工程（ａ）は、前記ドナー基板（１）へイオン種を注入して前記キャリア基板（１０）へ伸びる脆化領域（１４）を形成する操作を含んでなり、前記工程（ｄ）は、前記脆化領域（１４）に沿って前記ドナー基板を脱離し、前記受容基板（２）へ、前記単結晶半導体層（１２）、中間層（１１）および前記キャリア基板の一部（１５）を転写する操作を含んでなる、請求項１〜８のいずれか一項に記載の方法。
10. 前記工程（ｂ）は、前記受容基板の前記歪み半導体材料層（２０）への誘電加熱結合層（２２）の形成または前記ドナー基板の前記単結晶半導体層（１２）の材料と同一の単結晶材料からなる結合層（２２）の形成を含んでなり、
    前記工程（ｃ）において、前記結合層（２２）が前記ドナー基板（１）および前記受容基板（２）の間の結合境界面に存在する、
    請求項１〜９のいずれか一項に記載の方法。
11. 前記ドナー基板（１）は、前記単結晶半導体層（１２）上に第一の誘電層（１３）を備える、請求項１０に記載の方法。
12. 前記受容基板上に形成された前記結合層（２２）は、第二の誘電層であり、前記第一の誘電層および第二の誘電層（１３、２２）は共に、前記歪みセミコンダクタ・オン・インシュレータ基板の埋込み電気絶縁層を形成する、請求項１１に記載の方法。
13. 前記結合層（２２）は、半導体材料の酸化物または窒化物を含んでなる、請求項１０〜１２のいずれか一項に記載の方法。
14. 前記結合層（２２）は、前記受容基板の前記歪み半導体材料層（２０）上への蒸着により形成される、請求項１２または１３に記載の方法。
15. 前記結合層（２２）の厚さは、１〜３０ｎｍである、請求項１２〜１４のいずれか一項に記載の方法。
16. 前記結合層（２２）は、前記歪み半導体材料層への、前記単結晶半導体層と同一の前記半導体材料のエピタキシーにより形成される、請求項１０または１１に記載の方法。
17. 前記結合層（２２）の厚さは、１〜２０ｎｍである、請求項１６に記載の方法。

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