CN101405939A - 极低功耗的伪同步小尺寸寄存器设计及其实现方法 - Google Patents

Abstract

用于实现并以降低了的功率消耗和减少了的复杂度操作一个或更多伪同步寄存器，以在时钟域间传输数据的方法和装置本发明的各实施例用选通脉冲信号代替传统的连续时钟方案，所述选通脉冲信号只有在将要对一个或多个伪同步寄存器进行数据传输操作时才会产生。产生选通脉冲信号，使其持续时间等于时钟信号的一个完整周期，从而定义其中存在至少一个伪同步寄存器的时钟域。

Description

极低功耗的伪同步小尺寸寄存器设计及其实现方法

技术领域

本发明总体涉及用于降低功率消耗并提高跨时钟域边界的数据传输的可靠性。

背景技术

由于集成电路生产成本的降低，以及可用组件种类的增加，目前数字电路和组件在电子产品和系统中随处可见。

几乎所有的数字系统都包括用于存储信息的电路，数字系统中的这种信息通常被称作位(bit)。存在大量可提供位存储功能的电路配置。一类常用的用于存储位的电路是通常被称为触发器(flip-flop)的双稳态多谐振荡器。通过将用于存储位的触发器、锁存器、存储位(storage bits)，或具有类似名称的电路组合在被称作寄存器的单元中。

存在许多不同的存储器电路的实现方法。一些触发器可以简单地以现有数据为依据执行操作，如置位-复位触发器。其它触发器是受时钟控制的，如钟控D-型触发器。对钟控触发器进行设计，使得触发器的输出在时钟信号断言(assertion)之前不反应触发器的数据输入。数字电路设计领域的技术人员将认识到，边沿触发和电平触发电路均可用于存储比特。钟控触发器特别适用于同步系统。

在同步系统中，数字系统的状态的变化与时钟信号有关。换言之，触发器、锁存器、寄存器位、以及类似的存储器电路以针对于时钟信号不同状态的确定的时序关系改变它们的输出。例如，时钟信号本质上是整个系统中全部电路所使用的参考，或者更明确地说，时钟域内的参考，系统中的电路使用时钟信号来了解比如，输入数据何时有效，以及新数据何时应出现在输出端。

已经认识到数字系统同步操作的优势和缺陷。例如同步操作以及建立和保持时间的恰当设计避免了亚稳态问题。另一方面，高频信号可能必须通过较长和负载极高的路径才能被运输到集成电路的许多部分，而所述路径可能引起时序和/或功耗问题。

由于在时钟域内迅速并无非均匀时延地将时钟运输至不同的目的地在同步系统中通常十分重要，因此大量研究试图提供优化的时钟分配路径。这些时钟分配路径有时称作时钟树(clock tree)。不这样仔细地关注时钟分配，就可能出现能够导致计算错误或将错误数据锁存于寄存器存储位的非期望的紊乱情形。

即使设计者关注时钟域内时钟信号的分配，在时钟域之间传输数据方面仍存在问题。由于不同的时钟域相互之间通常是异步的，因此为了恰当地运行具有多个时钟域的数字系统，必须要克服特殊的时序问题。

在具有多个时钟域的数字系统中，期望减少由产生并向大量存储器电路运输连续时钟信号所消耗的功率；并跨时钟域边界可靠地传输数据。

发明内容

所需要的是，用于降低由产生并向大量存储器电路运输连续时钟信号所消耗的功率；以及用于跨时钟域边界可靠地传输数据的方法和装置。

简言之，提供了用于实现并以降低了的功率消耗和减少了的复杂度操作一个或更多伪同步寄存器，以在时钟域间传输数据的方法和装置。本发明的各实施例用选通脉冲信号代替传统的连续时钟方案，所述选通脉冲信号只有在将要对一个或多个伪同步寄存器进行数据传输操作时才会产生。产生选通脉冲信号，使其持续时间等于时钟信号的一个完整周期，从而定义其中存在至少一个伪同步寄存器的时钟域。

在本发明的另一方案中，向具有受选通脉冲控制的伪同步寄存器的集成电路提供符合I2C协议的数据位和时钟信号。

附图说明

图1是一幅时序图，示出了时钟信号、数据输入信号、传统寄存器位的输出、以及根据本发明的时钟选通脉冲和寄存器位输出；

图2是同I2C总线相连的说明用的数字系统的方框图，并还示出了从控制状态机接收数据选通脉冲的寄存器组。

具体实施方式

总体而言，本发明涉及通过减少发生于伪同步寄存器中的时钟切换数量来降低功率消耗。

此处对“一个实施例”，“一实施例”，或类似表述的引用意味着，结合该实施例予以描述的特定的特征、结构、操作或特性包含于本发明的至少一实施例中。因此，这里出现的此类短语或表述未必全部指同一实施例。此外，可以在一个或多个实施例中以任何合适的方式将各种特定的特征、结构、操作或特性加以组合。

此处，可以替换使用术语集成电路、IC、芯片(chip)、裸片(die)、半导体器件、单片集成电路、微电子设备、以及类似的变形。对于这些微电子设备，信号可以通过物理、导电连接在它们和包括但不局限于其它微电子设备的其它电路元件之间耦合。连接点有时被称作输入、输出、输入/输出(I/O)、端子、线、管脚、焊垫、端口、接口，或类似的变形以及组合。除非在上下文使用中特别注明，否则将上述术语看作为阐述本公开所用的等价术语。由于上述内容在本领域内是公知的，因而本发明适用上述所有内容。

传统同步数字集成电路通常使用时钟树。时钟信号经由这些时钟树的运输，主要被用于为同步数字集成电路中的寄存器提供时钟。写寄存器是通过产生使能信号，以控制被连续提供时钟信号的触发器的D输入的方式予以实现的。在时钟始终保持运行的大型同步集成电路设计中，这是个有效的方法。然而，在极小的伪同步集成电路设计中，这种方法不是十分有效。

本发明的各实施例用宽度为一个完整时钟周期的写选通脉冲代替连续运行的时钟信号。具体而言，这些完整周期的写选通脉冲代替传统时钟信号同寄存器的时钟输入终端相耦合。在该方案中，仅将数据发送至触发器的D，而使能信号用于产生宽度为一个时钟周期的、用于将数据写入或传入触发器(通常是寄存器的一部分)的写选通脉冲，而不是将数据和使能信号全都送入触发器的D。

参照图1的时序图，可以看出传统钟控寄存器方法和根据本发明的选通脉冲方法之间的差别。图1示出了具有预定周期的连续周期时钟102。尽管所示时钟信号102的占空比约为50％，但是本发明不限于针对该时钟信号的任何特定的占空比。图中还示出了输入数据信号104，并且输入数据信号104在时钟信号102的大约一个半周期内为逻辑高电平或逻辑1。寄存的数据信号106说明了寄存器位在传统时钟控制下是如何输出的。可以看到，在许多时钟跳变时刻，寄存数据信号106的状态都没有发生改变。由于按传统方式将时钟信号102作用于寄存器没有导致状态发生任何变化，因此这导致功率的浪费。然而，参照根据本发明的时钟选通脉冲108和寄存的数据输出110，可以看到，针对于每个期望的寄存器输出数据110的跳变，仅存在一个时钟选通脉冲。通过减少时钟跳变的数量，可能降低功率消耗。

本发明的选通脉冲方法具有几个优点，这些优点包括但不限于：较低的功率耗散、易于处理的伪同步行为，以及降低了简单小芯片的功率管理方案的复杂度，所述简单小芯片工作于时钟可停止运行的系统之中。

对于低功率耗散，在寄存器仅仅用于初始设置和偶尔更新的系统中，本发明的写选通脉冲方法产生了节省大量功率的优势。由于仅仅在需要访问寄存器时才为寄存器提供时钟信号，并并非始终(即连续地)为其提供时钟信号，因而功率节省是显著的。

对于易于处理伪同步行为而言，在I2C环境中，本发明的实施例在处理I2C时钟的伪同步特性方面是非常有效的。

本技术领域的技术人员将十分熟悉由Philips开发的、且目前在Philips许可之下被众多半导体制造商所使用的众所周知的I2C双线串行总线。属于主/从协议的I2C协议使用一条串行数据用的线路(以SDA著称)，以及一条串行时钟用的线路(以SCL著称)。I2C主设备产生SCL时钟信号。I2C协议规定了时序、寻址、时钟(clocking)、数据传输、确认、电压电平等。由于I2C双线串行总线广为人知，并且一般地可以向许多制造商购买，因而这里不再对其予以进一步的详细讨论。

值得注意的是，I2C时钟串行时钟(SCL)不是连续时钟。I2C主设备能够随时停止和启动SCL信号。所以在芯片内存在另一时钟域，并且需要对从时钟域(SCL)进入到另一时钟域的信号进行同步的情况下，这个系统运行良好，其中时钟域(SCL)可以被随时停止。能够良好运行的原因在于，对于寄存器不存在始终连续运行的时钟，因此设计者不需要在来自第二时钟域的信号被送回SCL时钟域时担心潜在的亚稳态。下面紧接着对同传统电路布局相比本发明的实施例的优势予以更加详细的说明。

在说明差别时，首先考虑传统方法是如何工作的。第一事件(A)发生于第一时钟域(clk1)。事件A需要触发第二时钟域(clk2)中的其它事件。利用同步机制实现这一跨域行为。传统同步机制包括：在第一时钟域clk1内为事件A设置标记(F1)；使同步标记F1的副本(F1qq_clk2)跨越至时钟域clk2；使用标记F1qq_clk2设置第二时钟域clk2中的另一标记(F2)；使用标记F2触发第二时钟域clk2内的事件；以及一旦在第二时钟域clk2内捕获了标记F2，就清除第一时钟域clk1内的标记F1。

由于第一时钟域可能正在运行或已被停止，因此在清除标记F1时要格外注意。因此必须创建相当复杂的方案以确保安全可靠地清除标记F1，从而避免任何亚稳态情形。然而，由于仅利用宽度为一个时钟周期的选通脉冲设置标记F1，因而本发明的实施例不必涉及跨时钟域操作这个方面。这个选通脉冲将不会再次出现，直到完整的写选通脉冲再次发生。因此可以迅速安全地以较少的逻辑和更高可靠性实现标记F1的复位。

对于降低简单小芯片的功率管理方案的复杂度而言，停止和启动时钟对于这样的简单芯片本身是复杂的功率管理方案，所述简单小芯片工作于时钟可停止运行的系统中。利用宽度为一个时钟周期的写选通脉冲，本发明的实施例可以提供更加简单直接的功率管理方案。

参考图2，图2示出了根据本发明的说明用的集成电路200。集成电路200配备了内部振荡器/时钟发生器202。时钟发生器202产生用于定义第一时钟域的第一时钟信号。控制状态机206被连接为用于从时钟发生器202接收第一时钟信号。控制状态机206还被连接为用于从第二时钟域接收时钟信号。在这个说明性示例中，来自第二时钟域的时钟信号是I2C主设备的SCL时钟。集成电路200还被配置为接收I2C输入信号(SDA)。电路204判断I2C主设备是否正在寻址集成电路200。如果I2C正在寻址集成电路200，就向控制状态机206传递来自I2C主设备的串行数据，控制状态机206再将接收数据发送至寄存器组208，以及用于协助向寄存器组208传输数据的选通脉冲信号。选通脉冲信号断言的持续时间为第一时钟信号的一个时钟周期。

寄存器组208包括一个或更多伪同步寄存器。应该注意的是，本发明不要求寄存器组208具有任何特定大小或位数。在本发明的各种实施例中，来自寄存器组208的数据还可以被耦合回控制状态机206。

在传统设计中，第一时钟信号被耦合至寄存器组以寄存或辅助数据传输。这样的配置，即，第一时钟信号连续运行并驱动较大的负载的配置，会导致功率消耗多于实际实现的功能所需要的功耗。然而，在本发明的各种实施例中，仅当需要寄存数据时才断言选通脉冲信号，因而节省了功率并简化了时序关系。

公开了一种方法，该方法不使用持续时间少于完整周期的时钟，而使用宽度为一个完整时钟周期的写选通脉冲来控制向寄存器传输数据。本发明的各种实施例极大地简化了同步过程，提供了良好的功率管理，并导致该设计所占用的芯片面积更小。

本发明的实施例提供了大量的优点。一个优点在于，减少了实现特定设计所需要的组件的数量，从而有利于高性能电路的设计。

另一优点在于减小了根据本发明的集成电路的物理尺寸。

另一优点在于改善了功率管理。

应该理解的是，本发明不局限于上述实施例，而涵盖处于所附权利要求及其等价物范围内的任何实施例。

Claims (15)

1.一种操作包含一个或多个伪同步寄存器在内的集成电路的方法，所述方法包括：

提供周期性时钟信号，所述周期性时钟信号的周期为预定时间量；

接收要传输至至少一个伪同步寄存器的一个或多个数据位；

在一个时钟周期的持续时间内断言选通脉冲信号，并在一个时钟周期结束时对所述选通信号解除断言；

将接收到的数据位作用于伪同步寄存器的相应的一个或多个数据输入端；

将所述选通脉冲信号作用于至少一个伪同步寄存器的时钟输入端；

对断言选通脉冲信号予以响应，将一个或多个数据位传入伪同步寄存器。

2.根据权利要求1所述的方法，其中，所述选通脉冲信号由第一电路模块产生，并且所述第一电路模块被耦合用于接收所述周期性时钟信号，还被耦合用于向至少一个伪同步寄存器提供所述选通脉冲信号；所述第一电路模块和所述至少一个伪同步寄存器处于第一时钟域。

3.根据权利要求2所述的方法，其中，所述一个或多个数据位接收自第二时钟域。

4.根据权利要求3所述的方法，其中，所述第一电路模块可操作用于向所述至少一个伪同步寄存器传输一个或多个接收到的数据位。

5.根据权利要求3所述的方法，还包括：在所述第一电路模块，接收来自所述第二时钟域的时钟信号，来自所述第二时钟域的时钟信号是非连续时钟信号。

6.根据权利要求3所述的方法，其中，所述一个或多个接收到的数据位和来自所述第二时钟域的时钟信号是根据I2C协议产生的。

7.一种集成电路，包括：

寄存器组，所述寄存器组包括至少一个伪同步寄存器；

第一电路，可操作用于产生周期性的第一时钟信号，所述第一时钟信号的周期为预定时间量；以及

第二电路，可操作用于接收所述第一时钟信号，接收要传输至至少一个伪同步寄存器的一个或多个数据位，并向所述至少一个伪同步寄存器传输所述一个或多个数据位以及选通脉冲信号；

其中，所述寄存器组、所述第一电路、以及所述第二电路处于第一时钟域；所述选通脉冲信号的断言时间为第一时钟的一个完整周期，一周期结束后解除断言。

8.根据权利要求7所述的集成电路，其中，所述第一电路包括振荡器，所述第二电路包括状态机。

9.根据权利要求8所述的集成电路，其中，所述第二电路还可操作用于接收第二时钟信号，所述第二时钟信号源自第二时钟域。

10.根据权利要求9所述的集成电路，其中，所述第二时钟信号产生于集成电路的外部。

11.根据权利要求10所述的集成电路，其中，所述第二时钟信号不是连续时钟信号。

12.根据权利要求9所述的集成电路，其中，仅当数据要被传入所述至少一个伪同步寄存器时，所述至少一个伪同步寄存器接收断言的选通脉冲信号。

13.根据权利要求9所述的集成电路，其中，所述一个或多个数据位和所述第二时钟信号是根据I2C协议传入所述集成电路的。

14.根据权利要求13所述的集成电路，其中，所述集成电路具有预定的I2C地址，并且还包括同所述第二电路相耦合的第三电路，所述第三电路可操作用于判断所述一个或多个数据位是否已被发送至所述集成电路的所述I2C地址。

15.根据权利要求14所述的集成电路，还包括同步标记。

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