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CN101038788A - 半导体集成电路和漏电流减小方法 - Google Patents

半导体集成电路和漏电流减小方法 Download PDF

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CN101038788A
CN101038788A CNA2006100643957A CN200610064395A CN101038788A CN 101038788 A CN101038788 A CN 101038788A CN A2006100643957 A CNA2006100643957 A CN A2006100643957A CN 200610064395 A CN200610064395 A CN 200610064395A CN 101038788 A CN101038788 A CN 101038788A
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Abstract

本发明提供一种半导体集成电路装置，至少包括具有多个存储单元的SRAM存储单元阵列、基板偏置产生单元以及源极偏置产生电路，其中每个存储单元都由包括负载MOS晶体管、驱动MOS晶体管和转移MOS晶体管的电路组成，基板偏置产生电路电连接到负载MOS晶体管并且至少在工作和备用时提供基板电位给负载MOS晶体管，源极偏置产生电路电连接到驱动MOS晶体管并且在备用状态下提供源极电位给该驱动MOS晶体管。在工作和备用状态期间都可以减小SRAM存储单元中的漏电流并且减小电流消耗。

Description

半导体集成电路和漏电流减小方法
技术领域
本发明涉及一种半导体集成电路和漏电流减小方法，更具体的是涉及一种具有有效减小漏电流的电路结构的半导体集成电路以及漏电流减小方法，其中该漏电流由包括SRAM存储电路的系统LSI中的SRAM存储电路消耗或用尽。
本申请是2005年10月28日提交的序列号为314287/2005的日本专利申请的复本，该专利申请的主题在这里被结合用作参考。
背景技术
随着便携式装置的激增，现在已经比以前任何时候都更加需要减小半导体集成电路装置的功耗。特别是，在一个芯片中结合不同功能块的系统LSI中，由与逻辑系统相同的工艺实现的SRAM被构造成影响系统LSI的性能的重要功能块。但是，安装在系统LSI中的SRAM的高集成度和其容量的增加已经随着工艺微型化而发展。为了使系统LSI实现较低的功耗，减小SRAM的功耗的重要性得以提升。
另一方面，随着工艺微型化的发展，电源电压的减小也随之发展。当电源电压变低时，MOS晶体管的工作速度变慢。作为避免此情况发生的对策，已知一种减小MOS晶体管的阈电压的方法。但是，问题在于，当阈电压变低时则会引起MOS晶体管关断时漏电流(leak current)增加。SRAM由用于保存数据的存储单元阵列部分、外部电路和外围电路组成，其中外围电路用于执行与数据的交换，并且具有工作状态和备用状态这两个运行状态。在备用状态中，每个存储单元的数据被保存而不进行写入和读取工作，仅仅只有漏电流流过外围电路和存储单元，然而在执行写入和读取工作的工作状态中，当SRAM中的每个节点的负载电容被充电/放电时，产生充电/放电电流，并且在切换组成SRAM的每个单独的MOS晶体管时产生的直通电流以及漏电流流动。作为SRAM中电流消耗的一部分，主要使用在工作时或工作期间的充电/放电电流。但是，电源电压随着从从此以后的微型化发展而进一步减小，并且阈电压也减小。因为上述原因而导致的漏电流的快速增长产生了一个问题，即SRAM的电流消耗在工作期间以及在备用状态时都大大增加。
专利文献1(日本特开专利申请No.平成6(1994)-53496)中已经公开了一种用于减小逻辑电路的功耗的传统方法，该方法安装基板偏置电路，以及在备用状态下利用基板偏置产生电路控制每个MOS晶体管的基板电位，从而使它的阈电压高于工作状态期间的阈电压，从而减小备用状态下的漏电流。
专利文献2(日本特开平专利申请号No.2004-206745)中已经公开了一种使SRAM电路功耗降低的方法，该方法在备用状态下通过开关从接地电源切断或断开SRAM存储单元中的每个驱动NMOS晶体管的源极电位，之后通过由二极管和电阻器组成的源极电位控制电路将源极电位设置成接地电源和电源电压之间的中间电压，从而减小备用状态下每个存储单元的漏电流。
但是，上述传统的结构是仅仅在备用状态下增加每个MOS晶体管的阈电压从而漏电流减小方法。问题在于，工作过程中的漏电流不能减少。在控制基板电位的方法中，MOS半导体集成电路通常具有垂直堆叠结构，其中PMOS和NMOS晶体管的漏极像CMOS反相器中那样相互连接。因此，不可能希望漏电流大大减小，除非基板电位被提供给NMOS和PMOS晶体管，以控制两个阈电压。
典型的SRAM存储单元包括六个MOS晶体管。更具体来说，SRAM存储单元由两个负载PMOS晶体管、两个驱动NMOS晶体管和两个转移NMOS晶体管组成。由于NMOS晶体管的数量占多数，因此因NMOS晶体管而使得漏电流成分假设占存储单元的总漏电流的比重增加。因此，在使用基板偏置控制方法的情况下，需要将每个NMOS晶体管的源极电位Vsn固定成接地电源，并且为减小SRAM存储单元的漏电流而控制基板电位Vbb。但是，为了提供不同于源极电位的电位给P型基板的半导体中的特定NMOS晶体管的基板电位Vbb，需要三阱结构工艺。与通常使用信号阱结构或双阱结构相比，工艺成本增加。对于每个PMOS晶体管的基板电位Vpp，不必使用三阱结构工艺，这是因为每个PMOS晶体管的基板通常都连接到NWELL，并且可以与和源极电位连接的P型半导体基板分开。
另一方面，在用于控制每个驱动NMOS晶体管的源极电位Vsn的方法中，在备用状态下，用于NMOS的基板电位Vbb被设置为接地电源，并且源极电位Vsn被设置成高于接地电源。因此，由每个转移NMOS晶体管的栅极-源极电压的反偏置效应，以及由每个转移NMOS晶体管的漏极-源极电压、每个驱动NMOS晶体管的漏极-源极电压和每个负载PMOS晶体管的漏极-源极电压的电压减小效应，漏电流有望减小，以及由基板偏置效应，每个驱动和转移NMOS晶体管的漏电流也希望能够减小。但是，当与每个驱动和转移NMOS晶体管的漏电流的减小相比较时，流过负载PMOS晶体管的漏电流的减小效应较低。因此，问题在于，不能奢望整个存储单元上的漏电流大量减小。虽然已经公开了一种通过每个均预先具有高阈电压的晶体管制造负载PMOS晶体管的方法作为对策，但是仍然需要采用对于内部逻辑电路具有多个阈电压的多Vt工艺，因此使得工艺成本变高。
已经公开了一种偏置每个驱动NMOS晶体管的源极电位的方法，其中MOS电阻器和MOS二极管并联连接。但是，问题在于，由于源极偏置的电压值受到MOS晶体管的阈电压的限制，所以该源极偏置电压值易于受到工艺变化、电源电压和温度的影响，并且会影响减小漏电流的效果。由于特别是具有这样的趋势，即，随着微型化的发展，阈电压的工艺变化变大，源极偏置电压值对漏电流减小效果产生更大的影响。此外，还存在这样的问题，由于源极偏置电压值根据MOS晶体管的阈电压和MOS晶体管的阻值之间的平衡来确定，并且它的值取决于流过备用状态下的SRAM存储单元的漏电流，所以难以将源极偏置电压值设置成任意值。
此外，存储单元具有在备用状态下保存数据所需的最低工作电压。虽然SRAM在高于最低工作电压且低于SRAM电源的最大电源电压的工作电压范围中工作，但是由于电源电压随着微型化的发展而减小，因此现有工作电压范围将变窄。因此，重要的是，所产生的偏置电位不易受到工艺变化的影响，并且在确保数据的稳定保存方面具有高精度。
发明内容
根据上述内容，本发明的目的因此在于提供一种消除上述问题的半导体集成电路和漏电流减小方法。
根据本发明的第一方面，为了达到上述目的，提供一种半导体集成电路装置，其至少包括SRAM存储单元阵列和基板偏置产生电路，其中该存储单元阵列包括每个均由包括负载MOS晶体管、驱动MOS晶体管和转移MOS晶体管的电路构成的多个存储单元，基板偏置产生电路电连接到负载MOS晶体管并且至少在工作和备用期间提供基板电位给负载MOS晶体管，使得负载MOS晶体管的阈电压的绝对值增加。
根据本发明的第二方面，为了达到上述目的，本发明还提供一种用于SRAM存储单元的漏电流减小方法，该方法包括如下步骤：产生用于增加SRAM存储单元中包括的负载MOS晶体管的阈电压的绝对值的第一基板电位；以及至少在工作和备用期间提供该第一基板电位给负载MOS晶体管。
根据本发明，该SRAM存储单元的基板电位在工作和备用状态期间总是由基板偏置产生电路施加。因此可以减小工作和备用状态期间SRAM存储单元中的漏电流，从而减小电流消耗。
附图说明
虽然说明书以权利要求结束，其中权利要求特别指出并且清楚要求保护被认为是本发明的主题，但是应当相信本发明、本发明的目的和特征以及进一步的目的、特征和优点将从结合附图的下面的说明中变得更加容易理解，其中：
图1是示出根据本发明的第一实施例的半导体集成电路的结构的框图；
图2是图1中所示的存储单元的电路结构的等效电路图；
图3是描绘图1中所示的基板偏置产生电路的结构的框图；
图4是示出组成图1中所示的源极偏置产生电路的调节电路(regulatorcircuit)的结构的电路图；
图5是示出组成图4中所示的参考电压电路的带隙参考电压电路的结构的等效电路图；
图6是示出图1中所示的备用控制电路的结构的等效电路图；
图7是示出图1中所示的半导体集成电路的工作的电压波形图；
图8是示出图2中所示的存储单元在写入工作时的漏电流和导通电流的图；
图9是描绘图2中所示的存储单元在读取工作时的漏电流和导通电流的图；
图10是示出当图2中所示的存储单元进行工作并且写入和读取都没有执行时的漏电流的图；
图11是示出图2中所示的存储单元的备用状态下的漏电流的图；
图12是示出具有正温度系数的参考电压电路的结构的等效电路图，该电路构成根据本发明的第二实施例的参考电压电路；
图13是描述根据本发明的第三实施例的半导体集成电路的电路结构的框图；
图14是示出根据本发明的第四实施例的半导体集成电路的电路结构的框图；
图15是示出根据本发明的第五实施例的半导体集成电路的电路结构的框图；
图16是示出根据本发明的第六实施例的半导体集成电路的电路结构的框图；
图17是示出根据本发明的第七实施例的半导体集成电路的电路结构的框图；
图18是示出图17中所示的第一电平移动电路的电路结构的等效电路图；
图19是描绘根据本发明的第八实施例的半导体集成电路的电路结构的框图；
图20是示出根据本发明的第九实施例的半导体集成电路的电路结构的框图；
图21是示出根据本发明的第十实施例的半导体集成电路的电路结构的框图；
图22是描绘根据本发明的第十一实施例的半导体集成电路的电路结构的框图；
图23是示出根据本发明的第十二实施例的半导体集成电路的电路结构的框图；
图24是描绘根据本发明的第十三实施例的基板偏置产生电路的结构的等效电路图。
具体实施方式
本发明的优选实施例将在下面参考附图来描述。
第一优选实施例
本发明的第一实施例提供一种有效减小每个SRAM存储单元中的漏电流并减小电流消耗的半导体集成电路。图1是示出根据本发明的第一实施例的半导体集成电路的结构的框图。图2是图1中所示的存储单元的电路结构的等效电路图。图3是描绘图1中所示的基板偏置产生电路的结构的框图。图4是示出组成图1中所示的源极偏置产生电路的调节电路的结构的电路图。图5是示出组成图4中所示的参考电压电路的带隙参考电压电路的结构的等效电路图。图6是示出图1中所示的备用控制电路的结构的等效电路图。图7是示出图1中所示的半导体集成电路的工作的电压波形图。图8是示出图2中所示的存储单元在写入工作时的漏电流和导通电流的图。图9是描绘图2中所示的存储单元在读取工作时的漏电流和导通电流的图。图10是示出当图2中所示的存储单元进行工作并且写入和读取都没有执行时的漏电流的图。图11是示出图2中所示的存储单元在备用状态下的漏电流的图。
(电路结构)
如图1中所示，根据本发明的第一实施例的半导体集成电路包括SRAM1000、基板偏置产生电路300、以及源极偏置产生电路400和备用控制电路500。该SRAM 1000还包括存储单元阵列100和外围电路200。该存储单元阵列100可以由多条字线WL、多个位线对BL和/BL以及具有多个SRAM单元的两维矩阵阵列组成。各个SRAM单元电连接到多条字线WL和多个位线对，也就是非反相位线BL和反相位线/BL。
如图2中所示，每个SRAM单元都可以由六个MOS晶体管组成。更具体来说，每个SRAM单元都包括第一和第二负载PMOS晶体管mp1和mp2、第一和第二驱动NMOS晶体管mn1和mn2、第一和第二转移NMOS晶体管mn3和mn4、第一源极偏置电位电源线Vsp、以及第二电源偏置电位电源线Vsn。
第一负载PMOS晶体管mp1和第一驱动NMOS晶体管mn1在第一源极偏置电位电源线Vsp和第二源极偏置电位电源线Vsn之间串联连接。该第二负载PMOS晶体管mp2和该第二驱动NMOS晶体管mn2在第一源极偏置电位电源线Vsp和第二源极偏置电位电源线Vsn之间串联连接。
第一负载PMOS晶体管mp1的源极连接到第一源极偏置电位电源线Vsp。第一负载PMOS晶体管mp1的漏极连接到第一驱动NMOS晶体管mn1的漏极以及第一转移NMOS晶体管mn3的漏极。而且，第一负载PMOS晶体管mp1的漏极连接到第二负载PMOS晶体管mp2的栅极以及第二驱动NMOS晶体管mn2的栅极。第一驱动NMOS晶体管mn1的源极连接到第二源极偏置电位电源线Vsn。
第二负载PMOS晶体管mp2的源极连接到第一源极偏置电位电源线Vsp。第二负载PMOS晶体管mp2的漏极连接到第二驱动NMOS晶体管mn2的漏极以及第二转移NMOS晶体管mn4的漏极。而且，第二负载PMOS晶体管mp2的漏极连接到第一负载PMOS晶体管mp1的栅极以及第一驱动NMOS晶体管mn1的栅极。第二驱动NMOS晶体管mn2的源极连接到第二源极偏置电位电源线Vsn。
第一转移NMOS晶体管mn3的漏极连接到第一负载PMOS晶体管mp1的漏极、第一驱动NMOS晶体管mn1的漏极、第二负载PMOS晶体管mp2的栅极、以及第二驱动NMOS晶体管mn2的栅极。第一转移NMOS晶体管mn3的源极连接到它相应的非反相位线BL。第一转移NMOS晶体管mn3的栅极连接到它的相应字线WL。
第二转移NMOS晶体管mn4的漏极连接到第二负载PMOS晶体管mp2的漏极、第二驱动NMOS晶体管mn2的漏极、第一负载PMOS晶体管mp1的栅极、以及第一驱动NMOS晶体管mn1的栅极。第二转移NMOS晶体管mn4的源极连接到它相应的反相位线/BL。第二转移NMOS晶体管mn4的栅极连接到它的相应字线WL。
第一基板偏置电位电源线Vpp连接到用于第一和第二负载PMOS晶体管mp1和mp2的基板。第二基板偏置电位电源线Vbb连接到用于第一和第二驱动NMOS晶体管mn1和mn2的基板以及用于第一和第二转移NMOS晶体管mn3和mn4的基板。换句话说，用于第一和第二负载PMOS晶体管mp1和mp2的基板被供以第一基板偏置电位Vpp。用于第一和第二驱动NMOS晶体管mn1和mn2的基板以及用于第一和第二转移NMOS晶体管mn3和mn4的基板被供以第二基板偏置电位Vbb。
再次参考图1，基板偏置产生电路300通过第一基板偏置电位电源线Vpp连接到用于第一和第二负载PMOS晶体管mp1和mp2的基板。源极偏置产生电路400通过第二源极偏置电位电源线Vsn连接到第一和第二驱动NMOS晶体管mn1和mn2。
也就是说，基板偏置产生电路300连接到存储单元阵列100，并且提供第一基板偏置电位Vpp给第一和第二负载PMOS晶体管mp1和mp2。源极偏置产生电路400连接到存储单元阵列100，并且提供第二源极偏置电位Vsn给第一和第二驱动NMOS晶体管mn1和mn2。该备用控制电路500连接到源极偏置产生电路400，并且基于备用信号stby提供备用信号stby1给源极偏置产生电路400。该备用信号stby1是用于执行SRAM1000的工作状态和备用状态之间的切换的信号。外围电路200连接到电源VDD以及接地电源VSS，而不连接到基板偏置产生电路300以及源极偏置产生电路400。
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号相对应的备用信号stby1由备用控制电路500提供给源极偏置产生电路400，因此源极偏置产生电路400进入备用状态，从而提供接地电源VSS给第二源极偏置电位电源线Vsn。也就是说，第二源极偏置电位电源线Vsn以低阻抗连接到接地电源VSS。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号相对应的备用信号stby1由备用控制电路500提供给源极偏置产生电路400，因此源极偏置产生电路400进入工作状态，从而提供高于接地电源VSS的恒定电位给第二源极偏置电位电源线Vsn。也就是说，第二源极偏置电位电源线Vsn保持在高于接地电源VSS的恒定电位。该恒定电位被设置为这样一个值，其使得SRAM存储单元确保保存数据所需的最低工作电压并且备用状态下的漏电流可以尽可能的减小。
在电源VDD上升之后，基板偏置产生电路300总是产生高于电源VDD的第一基板偏置电位Vpp，而不管SRAM 1000是处于备用状态还是工作状态，并且将产生的第一基板偏置电位Vpp提供给用于存储单元阵列100的第一和第二负载PMOS晶体管mp1和mp2的基板。因此，用于组成每个存储单元的PMOS晶体管的第一和第二负载PMOS晶体管mp1和mp2的基板保持在高于电源VDD的恒定电位Vpp。该恒定电位Vpp被设置为这样一个值，其抑制基板偏置产生电路400的电流消耗，并且能够尽可能地减小漏电流。更具体来说，最佳Vpp值通过仿真或者由实际硅估算得到的结果来决定。
下面将参考图3来说明图1中所示的基板偏置产生电路300的具体电路结构。该基板偏置产生电路300可以由电荷泵电路310、环形振荡器320以及传感器电路330组成。本发明不必限制于此。该电荷泵电路310的输入电连接到环形振荡器320的输出以及传感器电路330的输出。电荷泵电路310根据从环形振荡器320输出的信号和从传感器电路330输出的信号输出第一基板偏置电压Vpp。从环形振荡器320输出的信号由于电源VDD的上升沿而输入到电荷泵电路310。电荷泵电路310通过进行其电荷泵工作而产生大于电源VDD的第一基板偏置电位Vpp。该传感器电路330的输入电连接到电荷泵电路310的输出。使该传感器电路330工作，以将从电荷泵电路310输出的第一基板偏置电位Vpp维持在预先设定的值或范围内。更具体来说，当传感器电路330检测到第一基板偏置电位Vpp已经超过预设值或范围的上限值时，则电荷泵电路310的工作和环形振荡器320的工作停止。在它们关闭之后，第一基板偏置电位Vpp逐渐由流过用于每个存储单元中第一和第二负载PMOS晶体管mp1和mp2的基板的基板漏电流降低，其中该基板电连接到基板偏置产生电路300。当传感器电路330检测到第一基板偏置电位Vpp已经进入预设的值或范围内时，该传感器电路330允许开始进行电荷泵310的工作以及环形振荡器320的工作。结果是，传感器电路330的输入电连接到电荷泵电路310的输出，因此由电荷泵电路310输出的第一基板偏置电位Vpp保持在预设的值或范围内。
下面将参考图4来说明图1中示出的源极偏置产生电路400的电路结构。虽然源极偏置产生电路400还可以适合地由调节器电路组成，但是本发明不必限制于此。更具体来说，如图4所示，由调节器电路组成的源极偏置产生电路400包括恒定电流电路410、参考电压电路420、放大器电路430和NMOS晶体管mn5。该NMOS晶体管mn5的栅极电连接到放大器电路430的输出。该NMOS晶体管mn5的源极连接到接地电源VSS。该NMOS晶体管mn5的漏极连接到对应于源极偏置产生电路400的输出的第二源极偏置电位Vsn。恒定电流电路410电连接到图1中所示的备用控制电路500，并且连接到图4中所示的第二源极偏置电位Vsn。该恒定电流电路410根据由备用控制电路500输出的备用信号stby1进入工作状态或备用状态。更具体来说，当恒定电流电路410在其中接收到表示SRAM 1000的备用状态的备用信号stby1时，恒定电流电路410则进入工作状态，因此从其中输出恒定电流I0，该电流接着提供给参考电压电路420、放大器电路430和NMOS晶体管mn5作为偏置电流。从参考电压电路420输出的参考电压Vref输入到放大器电路430的一输入端。另一方面，用作源极偏置产生电路400的输出的第二源极偏置电位Vsn被输入到+输入端。
当流入第二源极偏置电位电源线Vsn的电流增加并且第二源极偏置电位电压Vsn与参考电压Vref相比升高时，放大器电路430升高其输出电压Vout，以减小NMOS晶体管mn5的输出电阻，借此抑制第二源极偏置电位Vsn升高。即使在第二源极偏置电位Vsn减小时也是这样。利用该反馈工作，第二源极偏置电位Vsn保持在与参考电压Vref相同的电位。当SRAM 1000处于工作状态下时，源极偏置产生电路400进入备用状态，因此从恒定电流电路410输出的偏置电流变得接近零。因此，该源极偏置产生电路400的电流消耗仅导致十分小的漏电流。组成该源极偏置产生电路400的最后一级的NMOS晶体管mn5的栅极的电位被变成电源VDD电位，从而接通NMOS晶体管mn5，因此第二源极偏置电位Vsn的电位被保持在接地电源电位。由于可以通过将NMOS晶体管mn5的栅极的宽度设置得尽可能大，将第二源极偏置电位Vsn以尽可能最低的电阻连接到接地电源，所以没有对SRAM 1000的工作特性产生影响。
可以利用已知的带隙参考电压电路，来实现位于组成源极偏置产生电路400的调节电路中的恒定电流电路410和参考电压电路420。当使用带隙参考电压电路时，恒定电流电路410和参考电压电路420能够获得不太容易受到工艺、电源电压和温度变化影响的稳定输出特性。因此，该源极偏置产生电路400能够产生对工艺、电源电压和温度的影响有抵抗力的第二源极偏置电位Vsn。
下面将参考图5来描述带隙参考电压电路的结构。该带隙参考电压电路可以由PMOS晶体管mp3、mp4和mp5，NMOS晶体管mn6和mn7，PNP双极晶体管Q1、Q2、Q3以及电阻元件R1和R2组成。PMOS晶体管mp3、mp4和mp5的源极连接到它们的对应电源VDD。PMOS晶体管mp3、mp4和mp5的栅极连接到它们的对应的PMOS晶体管mp4的漏极。PMOS晶体管mp3的漏极连接到NMOS晶体管mn6的漏极和栅极。PMOS晶体管mp4的漏极连接到NMOS晶体管mn7的漏极。PMOS晶体管mp5的漏极连接到与带隙参考电压电路的输出对应的其对应参考电压Vref，并且通过电阻元件R2连接到PNP双极晶体管Q3的发射极。NMOS晶体管mn6的栅极连接到NMOS晶体管mn7的栅极。NMOS晶体管mn6的源极连接到PNP双极晶体管Q1的发射极。NMOS晶体管mn7的源极通过电阻元件R1连接到PNP双极晶体管Q2的发射极。PNP双极晶体管Q1的基极和集电极相互连接，并且连接到接地电源VSS。PNP双极晶体管Q2的基极和集电极相互连接，并且连接到接地电源VSS。PNP双极晶体管Q3的基极和集电极相互连接，并且连接到接地电源VSS。
取决于温度的参考电压Vref可以通过适当调节电阻元件R1和R2的阻值而产生。
将参考图6来说明图5中所示的备用控制电路500的电路结构。可以由多级连接的反相器INV1、INV2和INV3来组成该备用控制电路500。该备用控制电路500产生用作用于执行SRAM1000的工作状态和备用状态之间切换的备用信号stby的反相或非反相逻辑信号的备用信号stby1，该信号已经从未示出的内部逻辑电路输出，并且提供给源极偏置产生电路400。
图1中所示出的SRAM 1000的工作状态和备用状态中的各个节点的波形由图7示出。假设，作为图7中的各个电压条件的示例，电源电压VDD＝1.2V，第一基板偏置电位Vpp＝1.7V，并且第二源极偏置电位Vsn＝0.4V。如上所述由于电源电压VDD的上升沿，用于每个存储单元的第一和第二负载PMOS晶体管mp1和mp2的第一基板偏置电位Vpp上升到高于电源电压VDD的电压值1.7V。因此，在SRAM 1000的工作状态和它的备用状态之间第一基板偏置电压Vpp保持在1.7V。用于每个存储单元的第一和第二驱动NMOS晶体管mn1和mn2的第二源极偏置电位Vsn在SRAM 1000的工作状态期间保持在接地电源0V。当SRAM 1000从工作状态转换为备用状态时，第二源极偏置电位Vsn则上升到高于接地电源的值0.4V，并且在备用状态期间保持为0.4V。
(电路工作)
下面将说明漏电流减小效应。图8至11分别示出了在每个存储单元的工作和备用状态期间的各个节点的电位状态。由于在其工作期间存储单元的电位状态被划分成表现为写入工作时、读取工作时和无写入/读取时的三个状态，因此将示出各个电位状态。在附图中，白色箭头指示晶体管的漏电流流过的路径，并且黑色箭头指示晶体管的导通电流流过的路径。
在图8至图10的各个工作时，取决于工作状态的漏电流流经路径存在于第一和第二负载PMOS晶体管mp1和mp2、第一和第二驱动NMOS晶体管mn1和mn2、以及第一和第二转移NMOS晶体管mn3和mn4的每一个中。在SRAM1000的三个工作状态下，也就是写入工作、读取工作以及没有写入和读取的工作这三个状态下，漏电流流过第一和第二负载PMOS晶体管mp1和mp2以及第一和第二驱动NMOS晶体管mn1和mn2中每一个。但是，由于在这三个工作状态下，用于第一和第二转移NMOS晶体管mn3和mn4的第一基板偏置电位Vpp被偏置为大约1.7V，并且它们的源极电位被固定为电源电压VDD＝1.2V，因此在基板和它们的源极之间施加0.5V的反向偏压。因此，在工作期间的所有三个状态期间，流过第一和第二负载PMOS晶体管mp1和mp2每个的漏电流可以通过基板偏置效应而减小。
在图11的备用状态下，漏电流流过的路径分别存在于第一和第二负载PMOS晶体管mp1和mp2、第一和第二驱动NMOS晶体管mn1和mn2、以及第一和第二转移NMOS晶体管mn3和mn4中。流过第一和第二负载PMOS晶体管mp1和mp2每个的漏电流以类似于工作状态期间的方式通过基板偏置效应减小。流过第一和第二驱动NMOS晶体管mn1和mn2每个的漏电流以下述的方式减小。由于第二电源偏置电位Vsn被偏置为大约0.4V，并且用于第一和第二驱动NMOS晶体管mn1和mn2的基板的电位被固定为接地电源(0V)，因此在该基板和它们的源极之间施加0.4V的反向偏压。因此，流过第一和第二驱动NMOS晶体管mn1和mn2每个的漏电流由基板偏置效应减小。同样地，第一和第二转移NMOS晶体管mn3和mn4的漏电流也由基板偏置效应减小。但是，由于在第一和第二转移NMOS晶体管mn3和mn4的栅极和源极电位之间施加反向偏压，因此流过第一和第二转移NMOS晶体管mn3和mn4每个的漏电流通过该效应而被大大减小。
众所周知，流过每个晶体管的漏电流甚至根据它的漏极和源极之间的电压减小而减小。漏极-源极电压由于源极偏置电位从1.2V的电源电压VDD减小0.4V，从而结果为0.8V。即使这样，第一和第二负载NMOS晶体管mp1和mp2、第一和第二驱动NMOS晶体管mn1和mn2、以及第一和第二转移NMOS晶体管mn3和mn4每一个的漏电流也都减小。
顺便提到的是，由于外围电路200在它的工作和备用状态下都执行正常工作，因此没有产生任何泄漏减小效应。
(有益效果)
根据上述的本发明的第一实施例，流过组成SRAM 1000的每个存储单元的每个负载PMOS晶体管的漏电流可以被减小，而不管它是处于工作还是备用状态下。由于在工作和备用状态下，存储单元中的基板偏置仅仅控制用于存储单元中的负载PMOS的基板的电位，因此存储器的访问速度在工作期间几乎不受它影响。由于仅仅用于PMOS晶体管的基板偏置受到控制，因此不必提供三阱的工艺结构。因此，本实施例可以低成本地实现。
此外，在备用时存储单元的每个驱动NMOS晶体管的源极电位被固定在高于接地电源的恒定电位。因此，当存储在每个存储单元中的数据被保持时，流过驱动NMOS晶体管、转移NMOS晶体管和负载PMOS晶体管每个的漏电流可以通过基板偏置效应、栅极-源极电位的反向偏置效应、以及漏极-源极电压的电压减小效应而大大减小。通过组成源极偏置产生电路400的调节电路的输出电压来控制第二源极偏置电位Vsn，而不使用二极管连接的晶体管，可以提供不太容易受到工艺变化、电源电压和温度影响的稳定的源极电位，因此可以期望获得预定的漏电流减小效应。控制组成源极偏置产生电路400的调节电路的参考电压Vref，可以容易地实现任意偏置电压。因此，即使电源电压趋向于低电压，漏电流的减小以及数据的稳定保持也是可兼得的。
第二优选实施例
本发明的第二实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图12是示出具有正温度系数的参考电压电路的结构的等效电路图，该电路构成根据本发明的第二实施例的参考电压电路。
(电路结构)
除了图4中所示的参考电压电路420的电路结构以外，根据本发明的第二实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图12来仅仅说明参考电压电路420的电路结构，从而避免重复说明。
组成源极偏置产生电路400的调节电路中的恒定电流电路410和参考电压电路420，可以通过具有正温度系数的已知的参考电压电路来实现。当使用具有正温度系数的参考电压电路时，恒定电流电路410和参考电压电路420可以获得不太易受到工艺和电源电压变化的影响且具有恒定正温度系数的输出特性。因此，源极偏置产生电路400能够产生不太易受到工艺和电源电压造成的影响且具有恒定的正温度系数的第二源极偏置电位Vsn。
下面将参考图12来描述具有正温度系数的参考电压电路的结构。具有正温度系数的参考电压电路可以由PMOS晶体管mp3、mp4和mp5，NMOS晶体管mn6和mn7，PNP双极晶体管Q1和Q2，以及电阻元件R1和R2组成。PMOS晶体管mp3、mp4和mp5的源极连接到电源VDD。PMOS晶体管mp3、mp4和mp5的栅极连接到PMOS晶体管mp4的漏极。PMOS晶体管mp3的漏极连接到NMOS晶体管mn6的漏极和栅极。PMOS晶体管mp4的漏极连接到NMOS晶体管mn7的漏极。PMOS晶体管mp5的漏极连接到与具有正温度系数的参考电压电路的输出对应的参考电压Vref，并且通过电阻元件R2连接到接地电源VSS。NMOS晶体管mn6的栅极连接到NMOS晶体管mn7的栅极。NMOS晶体管mn6的源极连接到PNP双极晶体管Q1的发射极。NMOS晶体管mn7的源极通过电阻元件R1连接到PNP双极晶体管Q2的发射极。PNP双极晶体管Q1的基极和集电极相互连接，并且连接到接地电源VSS。PNP双极晶体管Q2的基极和集电极相互连接，并且连接到接地电源VSS。
也就是，除了图5中所示的参考电压电路中不设有PNP双极晶体管Q3以外，图12中所示的参考电压电路具有相同的电路结构。
该电路通常组成具有正温度系数的参考电压电路，并且使用参考电压Vref。因此，可以实现不依赖于工艺和电源电压的变化而产生具有恒定温度系数的输出电压的调节电路。在温度较低并且SRAM1000的漏电流较小的条件下，由于流过每个晶体管的漏电流趋向于随着温度的增加而指数增加，因此调节电路的输出电压降低，源极偏置电压减小，并且漏电流减小效应被削弱。在温度较高并且漏电流较大的条件下，调节电路的输出电压变高，源极偏置电位变高，并且漏电流减小效应增强。具有这种温度校正效应的调节电路可以利用图12中所示的参考电压电路来实现。通过改变参考电压产生电路的结构，可以使得调节电路具有电源电压校正效应，当电源电压较高时该电源电压校正效应升高源极偏置电位，并且当电源电压较低时该电源电压校正效应降低源极偏置电位。
(有益效果)
根据上述的本发明的第二实施例，除了第一实施例所说明的效果之外，组成源极偏置产生电路400的调节电路的输出电压还具有恒定的温度依赖性，从而可以允许调节电路具有这样的校正效应：在SRAM 1000的备用状态下依赖于漏电流的大小产生源极偏置电压。
第三优选实施例
本发明的第三实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图13是示出根据本发明的第三实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图13中所示的第一开关元件SW1位于电源VDD和外围电路200之间以外，根据本发明的第三实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图13来仅仅说明第一开关元件SW1的电路连接的关系，从而避免重复说明。
第一开关元件SW1位于电源VDD和外围电路200之间，并且根据与备用控制电路500的第二输出对应的备用信号stby2，从电源VDD切断或断开外围电路200。该第一开关元件SW1尤其可以由PMOS晶体管mp6组成。PMOS晶体管mp6的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。PMOS晶体管mp6的源极电连接到电源VDD，而PMOS晶体管mp6的漏极电连接到外围电路200的虚拟电源电压VDD1。也就是，组成第一开关元件SW1的PMOS晶体管mp6是用于在电源VDD和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1达到与电源VDD相同的电位，而当其处于断开状态时，虚拟电源VDD1从电源VDD断开。组成第一开关元件SW1的PMOS晶体管mp6的栅极宽度被设置为尽可能小于外围电路200的总栅极宽度，以便在关断时尽可能多地减小外围电路200的备用状态下的漏电流，并且使得外围电路200在其工作时工作速度受到的影响最小。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此位于电源VDD和外围电路200的虚拟电源VDD1之间的PMOS晶体管mp6进入接通状态，从而外围电路200执行正常工作。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此PMOS晶体管mp6进入关断状态。因此，外围电路200的虚拟电源VDD1从电源VDD断开，因此流过外围电路200的总漏电流受到流过处于关断状态的PMOS晶体管mp6的漏电流的限制。由于所采用的PMOS晶体管mp6的栅极宽度充分小于组成外围电路200的晶体管的总栅极宽度，因此漏电流可以大大减小。
(有益效果)
根据上述的本发明第三实施例，除了第一实施例中所说明的效果以外，在SRAM 1000备用时，外围电路200通过组成第一开关元件SW1的PMOS晶体管mp6从电源VDD切断，由此流过外围电路200的漏电流可以大大的减小，从而可以减小每个存储单元中的漏电流，并且减小整个SRAM 1000的电流消耗。
第四优选实施例
本发明的第四实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图14是示出根据本发明的第四实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图14中所示的第二开关元件SW2位于接地电源VSS和外围电路200之间以外，根据本发明的第四实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图14来仅仅说明第二开关元件SW2的电路连接的关系，从而避免重复说明。
第二开关元件SW2位于接地电源VSS和外围电路200之间，并且根据与备用控制电路500的第二输出对应的备用信号stby2，从接地电源VSS切断或断开外围电路200。该第二开关元件SW2尤其可以由NMOS晶体管mn8组成。NMOS晶体管mn8的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。NMOS晶体管mn8的源极电连接到接地电源VSS，而NMOS晶体管mn8的漏极电连接到外围电路200的虚拟接地电源VSS1。也就是，组成第二开关元件SW2的NMOS晶体管mn8是用于在接地电源VSS和外围电路200的虚拟接地电源VSS1之间进行接通/关断的开关。当其处于接通状态时，虚拟接地电源VSS1达到与接地电源VSS相同的电位，而当其处于断开状态时，虚拟接地电源VSS1从接地电源VSS断开。组成第二开关元件SW2的NMOS晶体管mn8的栅极宽度被设置为尽可能小于外围电路200的总栅极宽度，以便在关断时尽可能多地减小外围装置200的备用状态下的漏电流，并且使得外围装置200在其工作时工作速度受到的影响最小。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此位于接地电源VSS和外围电路200的虚拟接地电源VSS1之间的NMOS晶体管mn8进入接通状态，从而外围电路200进行正常工作。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此NMOS晶体管mn8进入关断状态。因此，外围电路200的虚拟接地电源VSS1从接地电源VSS断开，从而流过外围电路200的总漏电流受到流过关断状态下的NMOS晶体管mn8的漏电流的限制。由于所采用的NMOS晶体管mn8的栅极宽度充分小于组成外围电路200的晶体管的总栅极宽度，因此能够大大减小漏电流。
(有益效果)
根据上述的本发明第四实施例，除了第一实施例中所说明的效果以外，在SRAM 1000处于备用状态下，通过组成第二开关元件SW2的NMOS晶体管mn8从接地电源VSS切断外围电路200，借此可以大大减小流过外围电路200的漏电流，因此可以减小每个存储单元中的漏电流，并且减小整个SRAM 1000的电流消耗。由于NMOS晶体管的电流驱动能力通常高于PMOS晶体管的电流驱动能力，因此可以通过由NMOS晶体管构成从接地电源VSS切断外围电路200的第二开关元件SW2，来减小或削减布局面积。
第五优选实施例
本发明的第五实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图15是示出根据本发明的第五实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图15中所示的第一开关元件SW1位于电源VDD和外围电路200的虚拟电源VDD1之间，并且第三开关元件SW3还位于接地电源VSS和外围电路200的虚拟电源VDD1之间以外，根据本发明的第五实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图15来仅仅说明第一开关元件SW1的电路连接的关系以及第三开关元件SW3的电路连接的关系，从而避免重复说明。
第一开关元件SW1位于电源VDD和外围电路200的虚拟电源VDD1之间，并且根据对应于备用控制电路500的第二输出的备用信号stby2，从电源VDD切断或断开外围电路200的虚拟电源VDD1。第一开关元件SW1尤其可以由PMOS晶体管mp6组成。PMOS晶体管mp6的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。该PMOS晶体管mp6的源极电连接到电源VDD，而该PMOS晶体管mp6的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第一开关元件SW1的PMOS晶体管mp6是用于在电源VDD和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1达到与电源VDD相同的电位，而当其处于关断状态时，虚拟电源VDD1从电源VDD断开。组成第一开关元件SW1的PMOS晶体管mp6的栅极宽度被设置为尽可能小于外围电路200的总栅极宽度，从而在关断时尽可能多地减小外围电路200的备用状态下的漏电流，并且使得外围电路200在其工作时工作速度受到的影响最小。
第三开关元件SW3位于接地电源VSS和外围电路200的虚拟电源VDD1之间，并且根据对应于备用控制电路500的第二输出的备用信号stby2从接地电源VSS切断或断开外围电路200。该第三开关元件SW3尤其可以由NMOS晶体管mn9组成。该NMOS晶体管mn9的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。该NMOS晶体管mn9的源极电连接到接地电源VSS，而该NMOS晶体管mn9的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第三开关元件SW3的NMOS晶体管mn9是用于在接地电源VSS和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1变成与接地电源VSS相同的电位，而当其处于关断状态时，虚拟电源VDD1从接地电源VSS断开。当外围电路处于工作状态下时，组成第三开关元件SW3的NMOS晶体管mn9进入关断状态，而当外围电路处于备用状态下时，组成第三开关元件SW3的NMOS晶体管mn9进入接通状态。因此，NMOS晶体管mn9的栅极宽度被设置地尽可能小，使得漏电流在关断状态下尽可能多地减小，并且外围电路的虚拟电源VDD1的电位在接通状态时可以快速降低到接地电位。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此位于电源VDD和外围电路200的虚拟电源VDD1之间的PMOS晶体管mp6进入接通状态，并且NMOS晶体管mn9进入关断状态，由此外围电路200进行正常的工作。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此PMOS晶体管mp6进入关断状态，并且NMOS晶体管mn9进入接通状态。因此，外围电路200的虚拟电源VDD1从电源VDD断开，因此流过外围电路200的总漏电流受到流过处于关断状态下的PMOS晶体管mp6的漏电流的限制。由于所采用的PMOS晶体管mp6的栅极宽度充分小于组成外围电路200的晶体管的总栅极宽度，因此漏电流可以大大减小。而且，由于NMOS晶体管mn9进入接通状态，因此外围电路200的虚拟电源VDD1连接到接地电源VSS，并且虚拟电源VDD1的电位降低到接地电位。因此，外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以尽可能多地减少，并且可以抑制不必要的电流消耗。
(有益效果)
根据上述的本发明第五实施例，除了第一实施例中所说明的效果以外，在SRAM 1000的备用状态，外围电路200的虚拟电源VDD1通过组成第一开关元件SW1的PMOS晶体管mp6从电源VDD切断或断开，由此可大大减小流过外围电路200的漏电流，从而可以减小每个存储单元中的漏电流，并且减小整个SRAM 1000的电流消耗。而且，由于虚拟电源VDD1通过组成第三开关元件SW3的NMOS晶体管mn9连接到接地电源VSS，并且虚拟电源VDD1的电位被降低为接地电位，因此外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以被尽可能多地减少，并且可以抑制不必要的电流消耗。
第六优选实施例
本发明的第六实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图16是根据本发明的第六实施例示出半导体集成电路的电路结构的框图。
(电路结构)
除了图16中所示的第二开关元件SW2位于接地电源VSS和外围电路200的虚拟接地电源VSS1之间、以及第四开关元件SW4还位于电源VDD和外围电路200的虚拟接地电源VSS1之间以外，根据本发明的第六实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图16仅仅说明第二开关元件SW2的电路连接的关系和第四开关元件SW4的电路连接的关系，从而避免重复说明。
第二开关元件SW2位于接地电源VSS和外围电路200的虚拟接地电源VSS1之间，并且基于对应于备用控制电路500的第二输出的备用信号stby2，从接地电源VSS切断或断开外围电路200的虚拟接地电源VSS1。该第二开关元件SW2尤其可以由NMOS晶体管mn8组成。该NMOS晶体管mn8的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。NMOS晶体管mn8的源极电连接到接地电源VSS，而NMOS晶体管mn8的漏极电连接到外围电路200的虚拟接地电源VSS1。也就是，组成第二开关元件SW2的NMOS晶体管mn8是用于在接地电源VSS和外围电路200的虚拟接地电源VSS1之间进行接通/关断的开关。当其处于接通状态时，虚拟接地电源VSS1达到与接地电源VSS相同的电位，而当其处于关断状态时，虚拟接地电源VSS1从接地电源VSS断开。组成第二开关元件SW2的NMOS晶体管mn8的栅极宽度被设置为尽可能小于外围电路200的总栅极宽度，从而在关断状态下尽可能多地减小外围电路200的备用状态下的漏电流，并且使外围电路200在其工作时工作速度受到的影响最小。
第四开关元件SW4位于电源VDD和外围电路200的虚拟接地电源VSS1之间，并且基于对应于备用控制电路500的第二输出的备用信号stby2从电源VDD切断或断开外围电路200的虚拟接地电源VSS1。该第四开关元件SW4尤其可以由PMOS晶体管mp7组成。该PMOS晶体管mp7的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。该PMOS晶体管mp7的源极电连接到电源VDD，而PMOS晶体管mp7的漏极电连接到外围电路200的虚拟接地电源VSS1。也就是，组成第四开关元件SW4的PMOS晶体管mp7是用于在接地电源VSS和外围电路200的虚拟接地电源VSS1之间进行接通/关断的开关。当其处于接通状态时，虚拟接地电源VSS1变成与电源VDD相同的电位，而当其处于关断状态时，虚拟接地电源VSS1从电源VDD断开。当外围电路处于工作状态下时，组成第四开关元件SW4的PMOS晶体管mp7进入关断状态，而当外围电路处于备用状态下时，组成第四开关元件SW4的PMOS晶体管mp7进入接通状态。因此，PMOS晶体管mp7的栅极宽度被设置为尽可能小，使得漏电流在关断时尽可能多地减小，并且在接通时外围电路的虚拟接地电源VSS1的电位快速上升到电源电位VDD。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此位于接地电源VSS和外围电路200的虚拟接地电源VSS1之间的NMOS晶体管mn8进入接通状态，并且位于电源VDD和外围电路200的虚拟接地电源VSS1之间的PMOS晶体管mnp7进入关断状态，由此外围电路200进行正常的工作。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此NMOS晶体管mn8进入关断状态，并且PMOS晶体管mp7进入接通状态。因此，外围电路200的虚拟接地电源VSS1从接地电源VSS断开，因此流过外围电路200的总漏电流受到流过处于关断状态下的NMOS晶体管mn8的漏电流的限制。由于所采用的NMOS晶体管mn8的栅极宽度充分小于组成外围电路200的晶体管的总栅极宽度，因此漏电流可以大大减小。而且，由于PMOS晶体管mp7进入接通状态，因此外围电路200的虚拟接地电源VSS1连接到电源VDD，并且虚拟接地电源VSS1的电位上升到电源电位VDD。因此，外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以尽可能多地减少，并且可以抑制不必要的电流消耗。
(有益效果)
根据上述的本发明第六实施例，除了第一实施例中所描述的效果以外，在SRAM 1000的备用状态，外围电路200的虚拟接地电源VSS1通过组成第二开关元件SW2的NMOS晶体管mn8从接地电源VSS切断或断开，由此可大大减小流过外围电路200的漏电流，从而可以减小每个存储单元中的漏电流，并且减小整个SRAM 1000的电流消耗。而且，由于虚拟接地电源VSS1通过组成第四开关元件SW4的PMOS晶体管mp7连接到电源VDD，并且虚拟接地电源VSS1的电位上升为电源电位VDD，因此外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以被尽可能多地减少，并且可以抑制不必要的电流消耗。
第七优选实施例
本发明的第七实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图17是示出根据本发明的第七实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图17中所示的，第一开关元件SW1位于电源VDD和外围电路200的虚拟电源VDD1之间、第一电平移动电路600还位于备用控制电路500和节点N1之间、第五开关元件SW5位于电源VDD和节点N2之间、第六开关元件SW6位于节点N2和第一基底偏置电位电源线Vpp之间、以及反相器INV4位于节点N1和第六开关元件SW6之间以外，根据本发明的第七实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图17仅仅说明第一开关元件SW1的电路连接的关系、第一电平移动电路600的电路连接的关系、第五开关元件SW5的电路连接的关系、第六开关元件SW6的电路连接的关系、以及反相器INV4的电路连接的关系，从而避免重复说明。
第一开关元件SW1位于电源VDD和外围电路200的虚拟电源VDD1之间，并且根据对应于备用控制电路500的第二输出的备用信号stby2，从电源VDD切断或断开外围电路200。该第一开关元件SW1尤其可以由PMOS晶体管mp6组成。该PMOS晶体管mp6的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。PMOS晶体管mp6的源极电连接到电源VDD，而PMOS晶体管mp6的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第一开关元件SW1的PMOS晶体管mp6是用于在电源VDD和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1达到与电源VDD相同的电位，而当其处于关断状态时，虚拟电源VDD1从电源VDD断开。组成第一开关元件SW1的PMOS晶体管mp6的栅极宽度被设置为尽可能小于外围电路200的总栅极宽度，从而在关断状态下尽可能多地减小外围电路200的备用状态下的漏电流，并且使得外围电路200在其工作时工作速度受到的影响最小。
第一电平移动电路600的输入IN电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。第一电平移动电路600的输出OUT连接到节点N1。
第五开关元件SW5位于电源VDD和节点N2之间，并且基于第一电平移动电路600的输出OUT从电源VDD断开节点N2。节点N2电连接到组成第一开关元件SW1的PMOS晶体管mp6的基板。该PMOS晶体管mp6的基板电位采用节点N2处的电位。第五开关元件SW5尤其可以由PMOS晶体管mp8组成。该PMOS晶体管mp8的栅极连接到节点N1，并且在其中接收从第一电平移动电路600发送的输出OUT。该PMOS晶体管mp8的源极电连接到电源VDD，而PMOS晶体管mp8的漏极电连接到节点N2。
第六开关元件SW6位于节点N2和第一基板偏置电位电源线Vpp之间，并且基于来自第一电平移动电路600的输出OUT的反相信号从第一基板偏置电位电源线Vpp切断或断开节点N2。PMOS晶体管mp9的栅极连接到反相器INV4的输出，并且接收从第一电平移动电路600发送的输出OUT的反相信号。该PMOS晶体管mp9的源极电连接到第一基板偏置电位电源线Vpp，而它的漏极电连接到节点N2。
第一电平移动电路600、反相器INV4、第五开关元件SW5以及第六开关元件SW6是用于控制组成第一开关元件SW1的PMOS晶体管mp6的基板电位的电路元件。也就是，当组成第一开关元件SW1的PMOS晶体管mp6处于接通状态时，组成第五开关元件SW5的PMOS晶体管mp8处于接通状态，并且组成第六开关元件SW6的PMOS晶体管mp9处于关断状态。因此，节点N2连接到电源VDD，因此组成第一开关元件SW1的PMOS晶体管mp6的基板电位变成与电源VDD相同。另一方面，当组成第一开关元件SW1的PMOS晶体管mp6处于关断状态时，组成第五开关元件SW5的PMOS晶体管mp8处于断开状态，并且组成第六开关元件SW6的PMOS晶体管mp9处于接通状态。因此节点N2连接到第一基板偏置电位电源线Vpp，因此组成第一开关元件SW1的PMOS晶体管mp6的基板电位变成与高于电源VDD的第一基板偏置电位Vpp相同。因此，PMOS晶体管mp6的阈电压上升，从而外围电路200的备用状态下的漏电流进一步减小。
顺便提到的是，可以通过已知的电路结构来实现第一电平移动电路600。图18是示出图17中所示的第一电平移动电路600的电路结构的等效电路图。更具体来说，第一电平移动电路600可以由PMOS晶体管mp101、mp102和mp103、以及NMOS晶体管mn101、mn102和mn103组成。CMOS反相器位于电源VDD和接地电源VSS之间。该CMOS反相器包括PMOS晶体管mp103和NMOS晶体管mn103。该PMOS晶体管mp103的栅极和NMOS晶体管mn103的栅极连接到输入端IN，并且在其中接收来自备用控制电路500的备用信号stby2。该PMOS晶体管mp103的源极连接到电源VDD，并且NMOS晶体管mn103的源极连接到接地电源VSS。PMOS晶体管mp103和NMOS晶体管mn103的漏极分别连接到NMOS晶体管mn101的栅极，作为CMOS反相器的输出。该NMOS晶体管mn102的栅极连接到输入端IN。该NMOS晶体管mn101和mn102的源极连接到接地电源VSS。NMOS晶体管mn101的漏极连接到PMOS晶体管mp101的漏极，并且连接到输出端OUT。NMOS晶体管mn102的漏极连接到PMOS晶体管mp102的漏极。PMOS晶体管mp101的栅极连接到NMOS晶体管mn102的漏极以及PMOS晶体管mp102的漏极。该PMOS晶体管mp102的栅极连接到NMOS晶体管mn101的漏极、PMOS晶体管mp101的漏极以及输出端OUT。第一电平移动电路600输出高于电源VDD的第一基板偏置电位Vpp。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出。因此，位于电源VDD和外围电路200的虚拟电源VDD1之间的PMOS晶体管mp6进入接通状态，从而外围电路200进行正常的工作。而且，备用信号stby2输入到第一电平移动电路600的输入端IN，并且经电平转换的信号从输出端OUT输出。输出信号被提供给组成第五开关元件SW5的PMOS晶体管mp8的栅极，并且被输入到反相器INV4。该反相器INV4输出反相信号，该反相信号转而提供给组成第六开关元件SW6的PMOS晶体管mp9的栅极。结果是，组成第五开关元件SW5的该PMOS晶体管mp8进入接通状态，并且组成第六开关元件SW6的PMOS晶体管mp9进入关断状态。因此，电连接到组成第一开关元件SW1的PMOS晶体管mp6的基板的节点N2连接到电源VDD，并且从第一基板偏置电位电源线Vpp切断或断开。结果是，组成第一开关元件SW1的该PMOS晶体管mp6的基板电位变得与电源VDD相同。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出。因此，位于电源VDD和外围电路200的虚拟电源VDD1之间的PMOS晶体管mp6进入关断状态，从而外围电路200进行正常的工作。而且，备用信号stby2输入到第一电平移动电路600的输入端IN，并且经电平转换的信号从输出端OUT输出。输出信号被提供给组成第五开关元件SW5的PMOS晶体管mp8的栅极，并且被输入到反相器INV4。该反相器INV4输出反相信号，该反相信号转而提供给组成第六开关元件SW6的PMOS晶体管mp9的栅极。结果是，组成第五开关元件SW5的该PMOS晶体管mp8进入关断状态，并且组成第六开关元件SW6的PMOS晶体管mp9进入接通状态。因此，电连接到组成第一开关元件SW1的PMOS晶体管mp6的基板的节点N2连接到第一基板偏置电位电源线Vpp，并且从电源VDD切断或断开。结果是，组成第一开关元件SW1的该PMOS晶体管mp6的基板电位变得与第一基板偏置电位Vpp相同。由于第一基板偏置电位Vpp高于电源电位VDD，因此外围电路200的备用状态下的漏电流被进一步的减小。
(有益效果)
根据上述的本发明第七实施例，除了第一实施例中所说明的效果以外，在SRAM 1000的备用状态，外围电路200通过组成第一开关元件SW1的PMOS晶体管mp6从电源VDD切断或断开，由此可以大大减小流过外围电路200的漏电流，从而可以减小每个存储单元中的漏电流，并且减小整个SRAM1000的电流消耗。
而且，由于在备用状态下，组成第一开关元件SW1的PMOS晶体管mp6的基板电位高于电源电位VDD，因此外围电路200的备用状态下的漏电流被进一步的减小。
在备用状态下，将基板偏置电位施加于组成第一开关元件SW1的PMOS晶体管mp6，利用了基板偏置产生电路300将其提供给每个存储单元的第一和第二负载PMOS晶体管mp1和mp2。因此，不必提供新的偏置电路。额外的电流消耗和面积的增加也几乎是不必要的。由于提供电平移动电路600、第五开关元件SW5、第六开关元件SW6和反相器INV4而引起的电流消耗的增加和布局面积的增大，都小到可以被忽略。由于流过PMOS晶体管mp6的漏电流可以通过对组成第一开关元件SW1的PMOS晶体管mp6进行基板控制来减小，所以即使当PMOS晶体管mp6的栅极宽度很大从而不影响外围电路200的工作速度时，漏电流也可以减小。
第八优选实施例
本发明的第八实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图19是示出根据本发明的第八实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图19中所示的第三开关元件SW3位于接地电源VSS和外围电路200的虚拟电源VDD1之间以外，根据本发明的第八实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图19仅仅说明第三开关元件SW3的电路连接的关系，从而避免重复说明。
第三开关元件SW3位于接地电源VSS和外围电路200的虚拟电源VDD1之间，并且基于对应于备用控制电路500的第二输出的备用信号stby2，从接地电源VSS切断或断开外围电路200的虚拟电源VDD1。该第三开关元件SW3尤其可以由NMOS晶体管mn9组成。该NMOS晶体管mn9的栅极电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。该NMOS晶体管mn9的源极电连接到接地电源VSS，而该NMOS晶体管mn9的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第三开关元件SW3的NMOS晶体管mn9是用于在接地电源VSS和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1变成与接地电源VSS相同的电位，而当其处于关断状态时，虚拟电源VDD1从接地电源VSS断开。当外围电路处于工作状态时，组成第三开关元件SW3的NMOS晶体管mn9进入关断状态，当外围电路处于备用状态时，组成第三开关元件SW3的NMOS晶体管mn9进入接通状态。因此，该NMOS晶体管mn9的栅极宽度根据实际情况被设置的尽可能小，从而根据关断状态尽可能多地减小漏电流，并且在接通状态时快速将外围电路的虚拟电源VDD1的电位降低为接地电位。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此位于电源VDD和外围电路200的虚拟电源VDD1之间的PMOS晶体管mp6进入接通状态，并且NMOS晶体管mn9进入关断状态，从而外围电路200进行正常的工作。
当SRAM1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，因此PMOS晶体管mp6进入关断状态，NMOS晶体管mn9进入接通状态。因此，外围电路200的虚拟电源VDD1从电源VDD断开，因此流过外围电路200的总漏电流受到流过关断状态下的PMOS晶体管mp6的漏电流的限制。由于所采用的PMOS晶体管mp6的栅极宽度充分小于组成外围电路200的晶体管的总栅极宽度，因此漏电流可以大大减小。而且，由于NMOS晶体管mn9进入接通状态，因此外围电路200的虚拟电源VDD1连接到接地电源VSS，并且虚拟电源VDD1的电位降低到接地电位。因此，外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以被尽可能多地减少，并且可以抑制不必要的电流消耗。
(有益效果)
根据上述的本发明第八实施例，除了第七实施例中所说明的效果以外，在SRAM1000的备用状态，外围电路200的虚拟电源VDD1通过组成第一开关元件SW1的PMOS晶体管mp6从电源VDD切断或断开，借此可以大大减小流过外围电路200的漏电流，从而可以减小每个存储单元中的漏电流，并且减小整个SRAM1000的电流消耗。而且，由于虚拟电源VDD1通过组成第三开关元件SW3的NMOS晶体管mn9连接到接地电源VSS，并且虚拟电源VDD1的电位降低到接地电位，因此外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以被尽可能多地减少，并且可以抑制不必要的电流消耗。
第九优选实施例
本发明的第九实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流损耗的半导体集成电路。图20是示出根据本发明的第九实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图20中所示的第一开关元件SW1位于电源VDD和外围电路200之间以及第一电平移动电路600还位于第一开关元件SW1和备用控制电路500之间以外，根据本发明的第九实施例的半导体集成电路的结构与根据第一实施例的半导体集成电路的结构相同。因此，下面将参考图20仅仅说明第一开关元件SW1的电路连接的关系、以及第一电平移动电路600的电路连接的关系，从而避免重复说明。
第一开关元件SW1位于电源VDD和外围电路200之间，并且基于对应于第一电平移动电路600的输出的备用信号stby3，从电源VDD断开外围电路200。第一电平移动电路600的输入端IN电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。该第一电平移动电路600的输出OUT电连接到第一开关元件SW1。该第一电平移动电路600采用这种结构，即，其将从SRAM的电源电压VDD的备用控制电路500输出的备用信号stby1的高电平电位转换成用于IO缓冲器的VDDIO的更高的电位电平，并且将它输入给第一开关元件SW1。通常，半导体集成电路装配有IO缓冲器，用以执行通过每个外部引脚输入/输出从内部逻辑电路发送的信号的工作。由于IO缓冲器的电源电压通常旨在与外部接口，因此使用高于内部电路所使用的内部电源的例如3.3V和2.5V的电源电压。
该第一开关元件SW1尤其可以由PMOS晶体管mp6组成。该PMOS晶体管mp6的栅极电连接到第一电平移动电路600的输出端OUT，并且在其中接收与来自第一电平移动电路600的输出端OUT的输出对应的备用信号stby3。PMOS晶体管mp6的源极电连接到电源VDD，而PMOS晶体管mp6的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第一开关元件SW1的PMOS晶体管mp6是用于在电源VDD和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1变成与电源VDD相同的电位，而当其处于关断状态时，虚拟电源VDD1从电源VDD断开。组成第一开关元件SW1的PMOS晶体管mp6的栅极宽度被设置为尽可能小于外围电路200的总栅极宽度，从而在关断状态下尽可能多的减小外围电路200的备用状态下的漏电流，并且使得外围电路200在其工作时工作速度受到的影响最小。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经接收到备用信号stby2的输入的第一电平移动电路600提供用于接地电源VSS的备用信号stby3给PMOS晶体管mp6的栅极。因此，该PMOS晶体管mp6进入接通状态，外围电路200从而进行正常的工作。
当SRAM1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经接收到备用信号stby2的输入的第一电平移动电路600提供备用信号stby3给PMOS晶体管mp6的栅极，该备用信号stby3具有高于电源电压VDD的、用于IO缓冲器的VDDIO的电位电平。结果是，PMOS晶体管mp6进入关断状态。由于此时，PMOS晶体管mp6的源极电位与电源电压VDD相同，并且它的栅极电位是IO缓冲器的VDDIO的电位电平，高于电源电压VDD，因此在PMOS晶体管mp6的栅极和源极电压之间保持施加反向偏置的状态。因此，流过关断状态下的PMOS晶体管mp6的漏电流可以被大大的减小。
(有益效果)
根据上述的本发明第九实施例，除了第一实施例中所说明的效果以外，在SRAM1000的备用状态，外围电路200通过组成第一开关元件SW1的PMOS晶体管mp6从电源VDD断开，借此可以大大减小流过外围电路200的漏电流，从而可以减小每个存储单元中的漏电流，并且减小整个SRAM1000的电流损耗。
而且，由于可以更多地减小流过PMOS晶体管mp6的漏电流，因此可以减小流过外围电路200的漏电流，并且可以进一步减小备用状态下的SRAM1000的电流消耗。由于增加的电平移动电路600而引起的电流消耗和布局面积的增加十分小而可以被忽略。
第十优选实施例
本发明的第十实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流损耗的半导体集成电路。图21是示出根据本发明的第十实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图21中所示的第三开关元件SW3位于接地电源VSS和外围电路200的虚拟电源VDD1之间以外，根据本发明的第十实施例的半导体集成电路的结构与根据第九实施例的半导体集成电路的结构相同。因此，下面将参考图21仅仅说明第三开关元件SW3的电路连接的关系，从而避免重复说明。
第三开关元件SW3位于接地电源VSS和外围电路200的虚拟电源VDD1之间，并且基于对应于第一电平移动电路600的输出的备用信号stby3，从接地电源VSS切断或断开外围电路200的虚拟电源VDD1。该第三开关元件SW3尤其可以由NMOS晶体管mn9组成。该NMOS晶体管mn9的栅极电连接到第一电平移动电路600的输出端OUT，并且在其中接收对应于第一电平移动电路600的输出的备用信号stby3。该NMOS晶体管mm9的源极电连接到接地电源VSS，而该NMOS晶体管mm9的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第三开关元件SW3的NMOS晶体管mn9是用于在接地电源VSS和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。当其处于接通状态时，虚拟电源VDD1变成与接地电源VSS相同的电位，而当其处于关断状态时，虚拟电源VDD1从接地电源VSS断开。当外围电路处于工作状态时，组成第三开关元件SW3的NMOS晶体管mm9进入关断状态，当外围电路处于备用状态时，组成第三开关元件SW3的NMOS晶体管mn9进入接通状态。因此，该NMOS晶体管mm9的栅极宽度被设置的尽可能小，以便在关断时尽可能多地减小漏电流，并且在接通状态下快速将外围电路的虚拟电源VDD1的电位降低为接地电位。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经接收到备用信号stby2的输入的第一电平移动电路600提供用于接地电源VSS的备用信号stby3给PMOS晶体管mp6和NMOS晶体管mn9的栅极。因此，位于电源VDD和外围电路200的虚拟电源VDD1之间的该PMOS晶体管mp6进入接通状态，并且NMOS晶体管mn9进入关断状态，因此外围电路200进行正常的工作。
当SRAM1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经接收到备用信号stby2的输入的第一电平移动电路600提供备用信号stby3给PMOS晶体管mp6和NMOS晶体管mn9的栅极，该备用信号stby3具有高于电源电压VDD的、用于IO缓冲器的VDDIO的电位电平。结果是，PMOS晶体管mp6进入关断状态，并且NMOS晶体管mn9进入接通状态。因此，外围电路200的虚拟电源VDD1从电源VDD断开，从而流过外围电路200的总漏电流受到流过关断状态下的PMOS晶体管mp6的漏电流的限制。但是，由于PMOS晶体管mp6的源极电位与电源电压VDD相同，并且栅极电位处于高于电源电压VDD的、用于IO缓冲器的VDDIO的电位电平，因此在PMOS晶体管mp6的栅极和源极电压之间保持施加了反向偏置的状态。因此，流过关断状态下的PMOS晶体管mp6的漏电流可以被大大的减小。而且，由于PMOS晶体管mp6的栅极宽度充分小于组成外围电路200的晶体管的总栅极宽度，因此可以大大减小漏电流。进而，由于该NMOS晶体管mn9进入接通状态，因此外围电路200的虚拟电源VDD1连接到接地电源VSS，并且虚拟电源VDD1的电位被降低到接地电位。所以，外围电路200的每个节点基于瞬态而呈现不稳定电位状态的时间段可以被尽可能地减少，并且可以抑制不必要的电流消耗。
(有益效果)
根据上述的本发明第十实施例，除了第九实施例中所说明的效果以外，虚拟电源VDD1通过组成第三开关元件SW3的NMOS晶体管mn9连接到接地电源VSS，并且虚拟电源VDD1的电位降低到接地电位。因此，外围电路的每个节点由于瞬态而呈现不稳定电位状态的时间段可以被尽可能地减少，并且可以抑制不必要的电流消耗。
第十一优选实施例
本发明的第十一实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流消耗的半导体集成电路。图22是示出根据本发明的第十一实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了图22中所示的第二电平移动电路700位于备用控制电路500和第一开关元件SW1之间以外，根据本发明的第十一实施例的半导体集成电路的结构与根据第八实施例的半导体集成电路的结构相同。因此，下面将参考图22仅仅说明第二电平移动电路700的电路连接的关系，从而避免重复说明。
第二电平移动电路700在备用控制电路500和组成第一开关元件SW1的PMOS晶体管mp6以及组成第三开关元件SW3的NMOS晶体管mn9之间连接。第二电平移动电路700的输入端IN连接到备用控制电路500。第二电平移动电路700的输出端OUT连接到组成第一开关元件SW1的PMOS晶体管mp6以及组成第三开关元件SW3的NMOS晶体管mn9的栅极。第二电平移动电路700接收从备用控制电路500输出的备用信号stby2的输入，并且产生具有高于电源VDD的电位VDDIO的备用信号stby4。
第一开关元件SW1位于电源VDD和外围电路200的虚拟电源VDD1之间，并且基于对应于第二电平移动电路700的输出的备用信号stby4，从电源VDD断开外围电路200。该第三开关元件SW3位于接地电源VSS和外围电路200的虚拟电源VDD1之间，并且基于对应于第二电平移动电路700的输出的备用信号stby4，从接地电源VSS断开外围电路200。第二电平移动电路700的输入端IN电连接到备用控制电路500，并且在其中接收对应于备用控制电路500的第二输出的备用信号stby2。第二电平移动电路700的输出端OUT电连接到第一开关元件SW1和第三开关元件SW3。该第二电平移动电路700的结构可以将从备用控制电路500输出的备用信号stby2的高电平电位转换成用于IO缓冲器的VDDIO的电位电平，该电位电平高于用于SRAM的电源电压VDD，并且将其输入给第一开关元件SW1和第三开关元件SW3。通常，半导体集成电路装配有IO缓冲器，以用于执行通过外部引脚输入/输出从内部逻辑电路发送的信号的工作。由于IO缓冲器的电源电压通常旨在与外部接口，因此使用高于内部电路所使用的内部电源的例如3.3V和2.5V的电源电压。
该第一开关元件SW1尤其可以由PMOS晶体管mp6组成。该PMOS晶体管mp6的栅极电连接到第二电平移动电路700的输出端OUT，并且在其中接收对应于从第二电平移动电路700的输出端OUT输出的备用信号stby4。该PMOS晶体管mp6的源极电连接到电源VDD，而PMOS晶体管mp6的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第一开关元件SW1的PMOS晶体管mp6是用于在电源VDD和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。
第三开关元件SW3尤其可以由NMOS晶体管mn9组成。该NMOS晶体管mn9的栅极电连接到第二电平移动电路700的输出端OUT，并且在其中接收对应于从第二电平移动电路700的输出端OUT输出的备用信号stby4。该NMOS晶体管mp9的源极电连接到接地电源VSS，而NMOS晶体管mn9的漏极电连接到外围电路200的虚拟电源VDD1。也就是，组成第三开关元件SW3的NMOS晶体管mm9是用于在接地电源VSS和外围电路200的虚拟电源VDD1之间进行接通/关断的开关。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经接收到备用信号stby2的输入的第一电平移动电路600提供用于接地电源VSS的备用信号stby3给PMOS晶体管mp6的栅极和NMOS晶体管mm9的栅极。因此，该PMOS晶体管mp6进入接通状态，并且NMOS晶体管mm9进入关断状态，外围电路200从而进行正常的工作。
当SRAM 1000处于备用状态下时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经在其中接收到备用信号stby2的输入的第一电平移动电路600提供备用信号stby3给PMOS晶体管mp6和NMOS晶体管mn9的栅极，该备用信号stby3具有高于电源电压VDD的、用于IO缓冲器的VDDIO的电位电平。结果是，该PMOS晶体管mp6进入关断状态，并且NMOS晶体管mm9进入接通状态。由于此时，PMOS晶体管mp6的源极电位与电源电压VDD相同，并且栅极电位是高于电源电压VDD的、IO缓冲器的VDDIO的电位电平，因此在PMOS晶体管mp6的栅极和源极电压之间保持施加了反向偏压的状态。因此，流过关断状态下的PMOS晶体管mp6的漏电流可以被大大地减小。
(有益效果)
根据上述的本发明第十一实施例，除了第八实施例中所说明的效果以外，由于流过PMOS晶体管mp6的漏电流可以在SRAM1000的备用状态下更多地减小，因此流过外围电路200的漏电流可以被减小，并且备用状态下的SRAM1000的电流消耗也可以被进一步减小。由于增加的电平移动电路700引起的电流消耗和布局面积的增加十分小而可以被忽略。
第十二优选实施例
本发明的第十二实施例提供一种有效减小SRAM存储单元中的漏电流并且减小电流损耗的半导体集成电路。图23是示出根据本发明的第十二实施例的半导体集成电路的电路结构的框图。
(电路结构)
除了具有图23中所示的第一电平移动电路600并且没有第二电平移动电路700以外，根据本发明的第十二实施例的半导体集成电路的结构与根据第十一实施例的半导体集成电路的结构相同。因此，下面将参考图23仅仅说明第一电平移动电路600的电路连接的关系，从而避免重复说明。
第一电平移动电路600的输入端N电连接到备用控制电路500。第一电平移动电路600的输出端OUT连接到组成第一开关元件SW1的PMOS晶体管mp6的栅极、组成第三开关元件SW3的NMOS晶体管mn9的栅极、组成第五开关元件SW5的PMOS晶体管mp8的栅极以及反相器INV4的输入端。当第一电平移动电路600的输入端IN接收备用控制电路500输出的备用信号stby2时，第一电平移动电路600产生具有高于高电平电源VDD的第一基板偏置电位Vpp的备用信号stby3。该备用信号stby3输入到组成第一开关元件SW1的PMOS晶体管mp6的栅极、组成第三开关元件SW3的NMOS晶体管mn9的栅极、以及组成第五开关元件SW5的PMOS晶体管mp8的栅极。此外，通过反相器INV4反相的其反相信号输入到组成第六开关元件SW6的PMOS晶体管mp9的栅极。
(电路工作)
当SRAM 1000处于工作状态下时，与在工作时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经在其中接收到备用信号stby2的输入的第一电平移动电路600提供用于接地电源VSS的备用信号stby3给PMOS晶体管mp6、NMOS晶体管mn9和PMOS晶体管mp8的栅极。而且，备用信号stby3的反相信号通过反相器INV4提供给PMOS晶体管mp9的栅极。因此，PMOS晶体管mp6进入接通状态，并且NMOS晶体管mn9进入关断状态，因此外围电路200进行正常工作。而且，由于PMOS晶体管mp8进入接通状态，并且PMOS晶体管mp9进入关断状态，所以节点N2连接到电源VDD，并且PMOS晶体管mp6的基板电位变得与电源VDD相同。
当SRAM1000处于备用状态时，与在备用时切换的控制信号对应的备用信号stby2从备用控制电路500输出，并且已经在其中接收到备用信号stby2的输入的第一电平移动电路600提供备用信号stby3给PMOS晶体管mp6、NMOS晶体管mn9和PMOS晶体管mp8的栅极，该备用信号stby3具有高于高电平的电源电压VDD的第一基板偏置电位Vpp。此外，备用信号stby3的反相信号通过反相器INV4被提供PMOS晶体管mp9的栅极。结果是，该PMOS晶体管mp6进入关断状态，并且NMOS晶体管mn9进入接通状态。由于此时，PMOS晶体管mp6的源极电位与电源电压VDD相同，并且栅极电位是高于电源电压VDD的第一基板偏置电位Vpp的电位电平，因此在PMOS晶体管mp6的栅极和源极电压之间保持施加了反向偏置的状态。因此，流过关断状态下的PMOS晶体管mp6的漏电流可以被大大地减小。
最后，组成第五开关元件SW5的PMOS晶体管mp8进入关断状态，并且组成第六开关元件SW6的PMOS晶体管mp9进入接通状态。因此，电连接到组成第一开关元件SW1的PMOS晶体管mp6的基板的节点N2连接到第一基板偏置电位电源线Vpp并且从电源VDD断开。结果是，组成第一开关元件SW1的PMOS晶体管mp6的基板电位变得与第一基板偏置电位Vpp相同。由于第一基板偏置电位Vpp高于电源电位VDD，因此外围电路200的备用状态下的漏电流被进一步减小。
(有益效果)
根据上述的本发明的第十二实施例，组成第一开关元件SW1的PMOS晶体管mp6的基板电位以及它的栅极电位在备用状态下都被设置为高于电源电位VDD。因此，外围电路200在备用状态下的漏电流被进一步减小。
在备用状态下，将基板偏置电位施加于组成第一开关元件SW1的PMOS晶体管mp6，使用了基板偏置产生电路300将其提供给每个存储单元的第一和第二负载PMOS晶体管mp1和mp2。因此，不必提供新的偏置电路。额外的电流消耗和面积的增加也基本是不必要的。由于电平移动电路600、第五开关元件SW5、第六开关元件SW6和反相器INV4而引起的电流消耗的增加和布局面积的增大十分小而可以被忽略。由于流过PMOS晶体管mp6的漏电流可以通过对组成第一开关元件SW1的PMOS晶体管mp6进行基板控制来减小，即使当PMOS晶体管mp6的栅极宽度很大而不影响外围电路200的工作速度时，漏电流也可以减小。
第十三优选实施例
本发明的第十三实施例提供一种基板偏置产生电路的电路结构。图24是示出根据本发明的第十三实施例的基板偏置产生电路的结构的等效电路图。
(电路结构)
根据本发明的第十三实施例的该基板偏置产生电路的结构使用IO电源VDDIO作为IO缓冲器的电源，而不使用电荷泵电路。通过两个二极管连接的NMOS晶体管mn11和mn12的串联连接电路，从高于内部电源的IO电源VDDIO降压的电压被用作第一基板偏置电位Vpp。
(有益效果)
不利用由电荷泵电路组成的基板电压产生电路，第一基板偏置电位Vpp通过利用IO电源由二极管连接的MOS晶体管产生。因此可以减小由于偏置电路引起的电流消耗的增加。利用二极管连接的MOS晶体管，第一基板偏置电位Vpp容易受到工艺变化、电源电压和温度的影响。但是，由于第一基板偏置电位Vpp仅仅被提供给每个存储单元的负载PMOS晶体管的基板，因此它不需要高精度，这不同于提供给每个驱动NMOS晶体管的源极偏置电压。因此，SRAM特性受到的影响较小。
虽然说明了本发明的优选方式，但是应当理解，对于本领域的普通技术人员来说不脱离本发明的精神的情况下作出改变是很明显的。本发明的范围只由所附权利要求书来决定。

Claims (25)

1.一种半导体集成电路装置，至少包括：
包括多个存储单元的SRAM存储单元阵列，其中每个存储单元包括负载MOS晶体管；以及
基板偏置产生电路，其电连接到负载MOS晶体管，并且至少在SRAM存储单元阵列的工作和备用时提供第一基板电位给负载MOS晶体管，使得负载MOS晶体管的阈电压的绝对值增加。
2.根据权利要求1所述的半导体集成电路装置，其中每个存储单元还包括驱动MOS晶体管和转移MOS晶体管，并且每个负载MOS晶体管都包括PMOS晶体管。
3.根据权利要求2所述的半导体集成电路装置，还包括源极偏置产生电路，该源极偏置产生电路电连接到驱动MOS晶体管，并且在工作时将每个驱动MOS晶体管的源极电位设置为接地电位，在备用时将该源极电位设置成高于接地电位的第一偏置电位。
4.根据权利要求3所述的半导体集成电路装置，其中该源极偏置产生电路包括调节电路。
5.根据权利要求4所述的半导体集成电路装置，其中该调节电路具有有正温度系数的输出电压特性，其中其输出电压随着温度上升而增加。
6.根据权利要求4所述的半导体集成电路装置，其中该调节电路具有其输出电压与漏电流的大小成比例的输出电压特性。
7.根据权利要求1所述的半导体集成电路装置，其中该基板偏置产生电路包括：
电荷泵电路；
电连接到电荷泵电路的振荡器电路；以及
电连接到电荷泵电路和振荡器电路的传感器电路。
8.根据权利要求1所述的半导体集成电路装置，其中该基板偏置产生电路利用电压高于SRAM电源的电源产生第一基板电位。
9.根据权利要求1所述的半导体集成电路装置，其中该基板偏置产生电路利用从电压高于SRAM电源的电源降压的电压产生第一基板电位。
10.根据权利要求8所述的半导体集成电路装置，其中电压高于SRAM电源的电源包括用于输入/输出缓冲器的电源。
11.根据权利要求1所述的半导体集成电路装置，还包括：
外围电路，电连接到存储单元并且用于访问存储单元；以及
第一开关元件，其电连接到该外围电路，并且在工作时提供电源电压给该外围电路，在备用时不将该电源电压提供给该外围电路。
12.根据权利要求11所述的半导体集成电路装置，其中该第一开关元件由电连接在电源和外围电路之间的PMOS晶体管组成。
13.根据权利要求12所述的半导体集成电路装置，还包括第二开关元件，该第二开关元件电连接在该PMOS晶体管和基板偏置产生电路之间，并且在备用时将从该基板偏置产生电路提供给负载MOS晶体管的第一基板电位提供给该PMOS晶体管，在工作时不将该第一基板电位提供给该PMOS晶体管。
14.根据权利要求11所述的半导体集成电路装置，还包括第三开关元件，该第三开关元件电连接到外围电路，并且在备用状态下提供接地电压给外围电路，在工作时不将接地电压提供给外围电路。
15.根据权利要求14所述的半导体集成电路装置，其中该第三开关元件由电连接在地和外围电路之间的NMOS晶体管组成。
16.根据权利要求12所述的半导体集成电路装置，还包括第四开关元件，该第四开关元件电连接到第一开关元件，并且在备用状态下将电压高于SRAM电源的输入/输出缓冲器电源的电压提供给第一开关元件作为控制电压。
17.根据权利要求1所述的半导体集成电路装置，还包括：
外围电路，电连接到存储单元并且用于访问存储单元；以及
第五开关元件，其电连接到该外围电路，并且在工作时提供电源电压给该外围电路，在备用时不将电源电压提供给该外围电路。
18.根据权利要求17所述的半导体集成电路装置，其中该第五开关元件由电连接在地和外围电路之间的NMOS晶体管组成。
19.根据权利要求17所述的半导体集成电路装置，还包括第六开关元件，该第六开关元件电连接到外围电路，并且在备用时将电源电压提供给外围电路，在工作时不将电源电压提供给外围电路。
20.根据权利要求19所述的半导体集成电路装置，其中第六开关元件由电连接在电源和外围电路之间的PMOS晶体管组成。
21.一种用于SRAM存储单元的漏电流减小方法，包括以下步骤：
产生第一基板电位，该第一基板电位用于使SRAM存储单元中包含的负载MOS晶体管的阈电压的绝对值增加；以及
至少在SRAM存储单元的工作时和备用时，提供该第一基板电位给负载MOS晶体管。
22.根据权利要求21所述的漏电流减小方法，还包括以下步骤：
在工作时将SRAM存储单元中包含的每个驱动MOS晶体管的源极电位设置为接地电位；以及
将该源极电位设置为高于接地电位的第一偏置电位。
23.根据权利要求21所述的漏电流减小方法，其中用于产生第一基板电位的步骤包括用于利用电压高于SRAM电源的电源产生该第一基板电位的步骤。
24.根据权利要求21所述的漏电流减小方法，其中用于产生第一基板电位的步骤包括用于利用从电压高于SRAM电源的电源降压的电压产生该第一基板电位的步骤。
25.根据权利要求21所述的漏电流减小方法，其中电压高于SRAM电源的电源包括输入/输出缓冲器电源。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903325A (zh) * 2011-07-29 2013-01-30 精工爱普生株式会社 电光学装置、电光学装置的驱动方法以及电子设备
CN105099437A (zh) * 2014-05-16 2015-11-25 华邦电子股份有限公司 逻辑电路
CN111708290A (zh) * 2020-05-27 2020-09-25 北京新忆科技有限公司 集成电路的控制系统和集成电路

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234861A (ja) * 2006-03-01 2007-09-13 Renesas Technology Corp 半導体装置の製造方法
JP2007251351A (ja) * 2006-03-14 2007-09-27 Renesas Technology Corp 半導体装置
US7359272B2 (en) * 2006-08-18 2008-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for an SRAM with reduced power consumption
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
US20090086554A1 (en) * 2007-09-28 2009-04-02 Christophe Chanussot System and Method for Operating a Semiconductor Memory
US7864600B2 (en) * 2008-06-19 2011-01-04 Texas Instruments Incorporated Memory cell employing reduced voltage
US8134874B2 (en) * 2009-01-16 2012-03-13 Apple Inc. Dynamic leakage control for memory arrays
JP5246123B2 (ja) * 2009-01-29 2013-07-24 富士通セミコンダクター株式会社 半導体記憶装置、半導体装置及び電子機器
JP5460093B2 (ja) * 2009-03-26 2014-04-02 ラピスセミコンダクタ株式会社 半導体メモリの内部電源制御回路及び半導体装置
US8605534B2 (en) * 2009-09-09 2013-12-10 Marvell World Trade Ltd. Circuits, architectures, apparatuses, systems, algorithms, and methods for memory with multiple power supplies and/or multiple low power modes
JP5317900B2 (ja) 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
US8225123B2 (en) * 2010-05-26 2012-07-17 Freescale Semiconductor, Inc. Method and system for integrated circuit power supply management
JP5539241B2 (ja) 2010-09-30 2014-07-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CN102522829B (zh) * 2011-12-28 2014-02-26 苏州大学 电源管理电路
JP2013232257A (ja) * 2012-04-27 2013-11-14 Renesas Electronics Corp マルチポートメモリを備える半導体装置
US8988259B2 (en) * 2013-02-19 2015-03-24 Analog Devices Global Voltage generator, switch and data converter circuits
US9806019B2 (en) 2015-09-22 2017-10-31 Nxp Usa, Inc. Integrated circuit with power saving feature
US10115450B1 (en) 2017-06-08 2018-10-30 International Business Machines Corporation Cascode complimentary dual level shifter
JP2019169604A (ja) 2018-03-23 2019-10-03 株式会社東芝 集積回路
US10685703B2 (en) * 2018-09-12 2020-06-16 Nxp B.V. Transistor body bias control circuit for SRAM cells
US11074946B2 (en) 2019-12-05 2021-07-27 Nxp B.V. Temperature dependent voltage differential sense-amplifier

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58211391A (ja) * 1982-05-31 1983-12-08 Toshiba Corp 半導体記憶装置
EP0573009B1 (en) 1992-06-02 1996-10-16 Kabushiki Kaisha Toshiba Semiconductor device
JP3503961B2 (ja) 1992-06-02 2004-03-08 株式会社東芝 半導体装置
JP3125081B2 (ja) 1994-01-19 2001-01-15 日本電信電話株式会社 論理回路
JPH07296587A (ja) * 1994-04-28 1995-11-10 Sony Corp スタンバイ電流制御回路
JPH10112188A (ja) * 1996-10-03 1998-04-28 Hitachi Ltd 半導体集積回路装置
JPH10124161A (ja) * 1996-10-21 1998-05-15 Sony Corp 基準電圧源
JPH11214962A (ja) 1997-11-19 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US6285213B1 (en) 1997-11-19 2001-09-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
US6281760B1 (en) * 1998-07-23 2001-08-28 Texas Instruments Incorporated On-chip temperature sensor and oscillator for reduced self-refresh current for dynamic random access memory
US6181608B1 (en) * 1999-03-03 2001-01-30 Intel Corporation Dual Vt SRAM cell with bitline leakage control
JP2002111470A (ja) * 2000-10-03 2002-04-12 Hitachi Ltd 半導体装置
JP2003030991A (ja) * 2001-07-12 2003-01-31 Sanyo Electric Co Ltd メモリ
JP2003036673A (ja) * 2001-07-24 2003-02-07 Mitsubishi Electric Corp 半導体記憶装置
JP2003110022A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体集積回路
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003168293A (ja) * 2001-11-29 2003-06-13 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP4388274B2 (ja) 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
JP3981033B2 (ja) * 2003-03-24 2007-09-26 株式会社東芝 半導体記憶装置
JP4409339B2 (ja) * 2004-04-06 2010-02-03 パナソニック株式会社 半導体システム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903325A (zh) * 2011-07-29 2013-01-30 精工爱普生株式会社 电光学装置、电光学装置的驱动方法以及电子设备
US9330588B2 (en) 2011-07-29 2016-05-03 Seiko Epson Corporation Electro-optical device, driving method of electro-optical device, and electronic apparatus
CN102903325B (zh) * 2011-07-29 2016-12-21 精工爱普生株式会社 电光学装置、电光学装置的驱动方法以及电子设备
US9997585B2 (en) 2011-07-29 2018-06-12 Seiko Epson Corporation Electro-optical device, driving method of electro-optical device, and electronic apparatus
CN105099437A (zh) * 2014-05-16 2015-11-25 华邦电子股份有限公司 逻辑电路
CN105099437B (zh) * 2014-05-16 2018-07-24 华邦电子股份有限公司 逻辑电路
CN111708290A (zh) * 2020-05-27 2020-09-25 北京新忆科技有限公司 集成电路的控制系统和集成电路

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Publication number Publication date
KR20070045916A (ko) 2007-05-02
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