CN100533685C - 在半导体衬底上制造外延层的方法及用这种方法制造的器件 - Google Patents
在半导体衬底上制造外延层的方法及用这种方法制造的器件 Download PDFInfo
- Publication number
- CN100533685C CN100533685C CNB2005800419211A CN200580041921A CN100533685C CN 100533685 C CN100533685 C CN 100533685C CN B2005800419211 A CNB2005800419211 A CN B2005800419211A CN 200580041921 A CN200580041921 A CN 200580041921A CN 100533685 C CN100533685 C CN 100533685C
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor substrate
- silicon
- atom
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 96
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 60
- 239000002019 doping agent Substances 0.000 claims abstract description 39
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 230000009471 action Effects 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000005204 segregation Methods 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 238000000407 epitaxy Methods 0.000 claims 1
- 229910008310 Si—Ge Inorganic materials 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 25
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- 239000011260 aqueous acid Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/916—Autodoping control or utilization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Recrystallisation Techniques (AREA)
- Bipolar Transistors (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
本发明涉及外延层的制造，包括以下步骤：提供半导体衬底；在半导体衬底上提供具有厚度的Si-Ge层；向半导体衬底提供具有n型掺杂剂材料并且具有实质大于所述厚度的深度的掺杂层；执行氧化步骤以形成二氧化硅层，使得在二氧化硅/硅界面处通过二氧化硅层将Ge原子和n型原子推入到半导体衬底中；其中，将n型原子比Ge原子推入更深地到半导体衬底中，导致具有减小的n型原子浓度的顶部层；去除二氧化硅层；在具有减小的向外扩散或自动掺杂的半导体衬底上生长硅外延层。
Description
技术领域
本发明涉及在半导体衬底上生长外延层。现在，将许多半导体器件制造到在半导体衬底上生长的外延层中或层上。在半导体衬底上生长这种外延层要求将轻掺杂层(例如，1E14-1E17原子/cm3)外延沉积到重掺杂衬底(例如，1E19-1E21原子/cm3)上或这种衬底的一部分上。所述衬底可以采用掺杂剂均匀地掺杂，或可以包括多个掩埋层。这种掩埋层存在于预定位置中。它们可以在全部衬底上是相同的导电类型，即或者是p型或者是n型，或者备选地，可以将不同导电类型的掩埋层设置在所述衬底上的不同位置中。在所述衬底上的外延沉积期间，掺杂剂可以非故意地从以下几个来源进入所述生长外延层：
—向外扩散：这涉及掺杂剂从重掺杂衬底到生长外延层中的固态源扩散；
—气相自动掺杂：这涉及掺杂剂从重掺杂衬底蒸发到围绕所述衬底的空间中，并且将相同的掺杂剂再结合到所述生长外延层中。
背景技术
如本领域普通技术人员所公知的，在垂直自动掺杂和侧向自动掺杂之间常常有差别。如果没有向外扩散和自动掺杂，掺杂浓度将从高掺杂衬底到轻掺杂外延层突然地变化。从在所述外延层中形成的器件性能的观点来看，这种情况是优选的情况。然而，由于向外扩散和自动掺杂，这种浓度变化并不是如所需要那样的突然。
已经进行了许多尝试以防止自动掺杂和/或向外扩散。在US2003/0082882中公开了一种防止自动掺杂和/或向外扩散的方式。该现有技术公开了使用衬底中的掩埋集电极区上的扩散阻挡层，例如包括高浓度的硼(B)。例如，所述扩散阻挡层包括硅-锗-碳(SiGeC)。这种扩散阻挡层公知为：当所述外延层生长到所述衬底上时，阻止B从所述掩埋阻挡层的向外扩散。这种扩散阻挡层也可以用于所述掩埋层中的其它p型材料。然而，对于象砷(As)或磷(P)那样的n型材料，使用SiGeC作为扩散阻挡层是不可以的。这是因为象As或P那样的n型材料易于扩散到SiGeC中。
发明内容
本发明的目的是提供一种在半导体衬底上生长外延层的方法，导致n型掺杂剂较少地自动掺杂和/或向外扩散到所述衬底中，所述衬底已经用掺杂剂掺杂。
为此目的，本发明提出一种制造半导体产品的方法，包括步骤：提供半导体衬底；在所述半导体衬底的至少一部分上提供Si-X层，所述Si-X层具有厚度和表示预定原子种类的X；向所述半导体衬底的所述至少一部分提供具有n型掺杂剂材料并且具有大于所述厚度的深度的掺杂层，在所述深度和所述厚度之间的位置形成掩埋层；执行氧化作用以在所述半导体衬底内部形成具有二氧化硅/硅界面的二氧化硅层，使得在所述二氧化硅/硅界面处通过所述二氧化硅层将X原子和n型原子推入到所述半导体衬底中，选择所述X原子使得它们在所述二氧化硅/硅界面处具有比所述n型原子更高的离析性质；去除所述二氧化硅层；在所述半导体衬底上生长硅外延层。
根据本发明的备选方法，提供一种制造硅半导体衬底的方法，包括步骤：提供半导体衬底；向所述半导体衬底的至少一部分提供具有n型掺杂剂材料并且具有深度的掺杂层；在所述半导体衬底的所述至少一部分上提供Si-X层，具有小于所述深度的厚度，X表示预定的原子种类，在所述第一深度和所述厚度之间的位置形成掩埋层；执行氧化动作以在所述半导体衬底内部形成具有二氧化硅/硅界面的二氧化硅层，使得在所述二氧化硅/硅界面处通过所述二氧化硅层将X原子和n型原子推入到所述半导体衬底中，选择所述X原子使得它们在所述二氧化硅/硅界面处具有比所述n型原子更高的离析性质；去除所述二氧化硅层；在所述半导体衬底上生长硅外延层。
本发明是基于以下认识：可以将衬底的顶部上的Si-X层之内的X原子(可能包括Ge)用于在可观的程度上防止在衬底上生长所述外延层期间，n型掺杂剂从掺杂衬底上逃逸，尽管象As那样的n型原子容易扩散到SiGe(C)层中。如以下详细解释的，这可以通过以下方法实现：通过在生长外延层之前使用X原子，以将n型掺杂剂更深地推入掺杂衬底中，使得减小了衬底表面上的薄顶层中的n型掺杂剂的量。原子X将n型原子从衬底的表面推入半导体衬底中的效应由氧化作用引起，由此，在所述衬底已经配置有Si-X层之后、并且在生长外延层之前，在衬底上形成二氧化硅(SiO2)层。可以证明，象As那样的掺杂剂原子在该氧化期间在SiO2/Si界面处一定程度上由X原子代替。因此，当去除所述SiO2时，顶部层导致包括减少量的n型掺杂剂。当随后将外延层生长于衬底上时，在衬底的顶部层上将存在更少的n型掺杂剂，导致更少的n型掺杂剂自动掺杂和/或向外扩散。
附图说明
现在将参考一些示例解释本发明，不是意欲限制本发明的范围，仅是为了说明本发明。
图1a至图1f示出了将外延层生长到硅衬底上的一个示例，具有减小的向外扩散和/或自动掺杂。
图2示出了在衬底中和衬底顶部上的外延层中的n型掺杂剂的测量分布。
图3按照放大比例示出了图2的一部分。
将参考图1a至图1f解释根据本发明方法的示例。
具体实施方式
图1示出了p型衬底1。p型衬底1可以是整个为p型的大衬底的一部分。备选地，p型衬底1可以是具有不同的p型部分和n型部分的大衬底的一部分。在大多数情况下，将p型衬底1掺杂到典型地1E15原子/cm3的水平。例如，掺杂剂可以是硼(B)，但是备选地，衬底1可以是本征型的。作为另外的备选，衬底可以是n型的，尽管这不是标准的。可以将衬底1设置为另一个层(未示出)上的薄层，例如，绝缘层等。
在下一个动作中，图1b，将薄层5生长到衬底1上。薄层5包括Si-X，其中X例如包括Ge。X还可以包括一些碳C。如果使用Ge，Ge的量可以是10at％。然而，可以使用其它量的Ge，只要在随后的工艺期间不会发生应变层的弛豫。典型的值在5at％至30at％的范围。
层5可以具有5-15nm的厚度。然而，本发明没有限制所述层5具有这样的厚度。
在下一个步骤中，也如图1b所示，将Si本征层7生长到薄层5上。本征层7可以具有180nm的厚度，然而这只是打算作为示例。
如果X＝Ge，可以在一个相同的外延生长动作中生长层5和层7。可以在973K(700℃)的温度、532Pa(40torr)的压力、H2＝20slm、SiH2Cl2＝20sccm、GeH4＝40sccm的外延生长动作中生长SiGe。SiGe层5的厚度对于25秒或1分15秒的沉积时间将分别是5或15nm。然后在4分25秒期间，在相同的温度和压力条件下，将SiH2Cl2的供应改变为200sccm的SiH4的供应，而生长Si层7。
接下来，也如图1b所示，将SiO2的薄层2形成于层7上。例如，这可以在干法氧化作用中实现。SiO2层2的厚度可以是20nm。然而，如果需要，SiO2层可以具有任意其它厚度。
在已经产生了SiO2层2之后，执行n型注入动作。在图1c的示例中，将As用作注入掺杂剂。然而，可以代替地使用P、或任意其它合适的n型掺杂剂。可以采用E＝50KeV的能量和1E16原子/cm-2的剂量注入As原子。然而，可以使用其它数字，例如能量可以在10和150keV之间，并且剂量可以在1E15cm-2至2E16cm-2之间。
如图1d所示，掩埋层3将导致延伸到衬底1内比Si-X层5更深。注意，如图1d所示，衬底1、Si-X层5和本征Si层7全部包括掺杂剂原子(例如，As)。
在已经将n型掺杂剂注入到衬底中以形成掩埋层3之后，例如通过剥离去除SiO2层2。观察到使用SiO2作为层2可能是优选的，但是本发明不局限于使用SiO2。可以代替地使用任意其它合适的绝缘层2。
在已经去除了SiO2层2之后，通过干法氧化生长10nm厚的另一个SiO2层(未示出)。该SiO2层用作随后退火动作的帽层。该退火动作可以在50分钟的时间段期间在约1373K(约1100℃)的温度下进行。如果需要，可以使用其它温度或时间段。
在下一个动作中，如图1e所示，将SiO2层9生长到衬底上。这可以通过约1323K(约1050℃)下的湿法氧化实现，将180nm厚的Si层7转化为SiO2层9。在这种情况下，SiO2层9的厚度可以是约250nm。然而，如果需要，SiO2层9可以具有其它厚度。在SiO2层9的生长期间可能发生几种效应。首先，将Si层中的n型掺杂剂推入到衬底中。在一定的时刻，生长的SiO2到达Si-X层5。如果Si-X层5包括SiGe，将Ge原子推入到衬底1中SiO2和Si的界面处。然而，也将n型原子(例如As)推入到衬底1中所述SiO2/Si界面处。因为已经移动了这些原子，现在可以将SiGe层称为5’，并且现在掩埋层称为3’。可以示出：Ge原子比诸如As之类的n型掺杂剂原子更难以被推入到衬底1中，结果将As原子比Ge原子更深地推入到衬底1中。Ge占据了本来As原子应该占据的位置，导致SiO2/Si界面处的高Ge浓度和减小的As浓度。同时，在SiGe层5内部的Ge的量不是太大的情况下，即进一步远离该界面的情况下，As易于扩散入SiGe层中。这会导致了具有减小的n型掺杂剂浓度和增加的Ge浓度的顶部层的层5’。
在衬底1上产生外延层的方法中的下一个动作将参考图1f解释。首先，去除SiO2层9。例如，这可以通过在2％体积比的HF酸水溶液中HF浸渍40分钟、接下来在约1273K(约1000℃)下H2烘烤30秒来实现(H2＝60slm、P＝532Pa(40torr))。可以使用其它浓度、温度和时间段。还可以使用去除SiO2层9的备选方法。然后，将外延层6生长到衬底上，例如在1273K(约1000℃)的温度、30秒的时间段、H2＝60slm、P＝532Pa(40torr)、SiH2Cl2＝300sccm下。然后外延层6将具有340nm的厚度，并且优选地是本征的。可以使用其它厚度。类似地，可以使用其它温度和时间段。
图2示出了在生长外延层6之后，以原子/cm3为单位的As作为以微米为单位的距上表面深度的函数的测量分布。也参考图3，按照放大比例示出图2的一部分，涉及0.15至0.35微米之间的深度。
正如可以从图2和图3清楚地看出的那样，与掩埋层3’相比，实质上减小了外延层6内部的As浓度，向下延伸到0.34微米。在生长外延层6期间，没有完全地防止As向外扩散到外延层6中，但是强烈地减小了这种向外扩散。尤其是如果使用15nm的SiGe层5，该分布示出了As向外扩散比层6的外延生长减慢，导致比现有技术更少的向外扩散。
此外，如上所示，在SiO2层9的生长期间，As已经容易地扩散到SiGe层5’中，其中SiGe层5’内部的Ge量不是太多，即，不是直接在SiO2和Si界面处，而是在离开所述界面一定距离处。由于As进入SiGe层中富Ge区下方的这种高扩散能力，并且由于Si中Ge的总溶解度，在SiO2层9和掩埋层3’之间的界面处形成有序的SiGe层。该高度有序的SiGe层形成非常平坦的界面，作为用于随后外延生长的极好基础。
因此，本发明的一般概念是在SiO2/Si界面处用具有“更高”离析(segregation)性质的另一种原子X来代替衬底中的n型掺杂剂。这导致以下优点：
SiO2/Si界面的粗糙度由夹在SiO2层和Si衬底1之间的Si-X层5、5’来控制。这允许使用更高的n型掺杂剂浓度(或注入剂量)；
掩埋层的顶部层处的减小量的n型掺杂剂减小了自动掺杂和/或向外扩散。
如图1f所示的半导体衬底形成了中间产物。可以将掩埋层3’用作pnp-晶体管中的集电极。可以将全部种类的不同(半导体)部件制作在外延层6的顶部中或顶部上，如本领域普通技术人员所公知的。
以上已经示出了可以将SiGe层用在n型掩埋层的制造中。例如正如在US2003/0082882中解释的那样，在产生具有减小的自动掺杂和/或向外扩散的p型掩埋层时，如上解释的方法与SiGe层的使用兼容，可选地具有预定量的C。然而要注意的是，将SiGe层按照完全不同的方式使用，即当将SiGe层用在p型掩埋层上时，当随后生长外延层时将SiGe层用作保持在原位的扩散阻挡层。通过如本发明那样生长SiO2层，没有将Ge和掺杂剂原子推入到硅衬底中。
参考图1a至图1f解释的工艺动作仅作为示例。对于本领域普通技术人员显然的是，一些修改是可能的。
例如，如图1b和图1c的动作可以颠倒，即可以在将SiGe层5(或除了Ge之外的任意合适原子种类)设置在衬底1上之前，首先形成掩埋层3。例如，这可以通过将绝缘层2直接设置在衬底1上、然后例如采用As执行n型注入来实现，如参考图1c所解释的那样。然后可以去除绝缘层2，并且可以形成SiGe层5和Si层7。如果执行这些动作，SiGe层5可以包括比参考图1a至图1d所解释的方法中更少的n型掺杂剂。
可以根据在掩埋n型层的边缘处具有陡峭的掺杂分布的本发明制造的外延层中制造双极型晶体管。因为增加了双极型晶体管的工作频率(可以是>200GHz)，这是非常有利的。
为了总结，可以通过本发明一次获得以下优点：
1.在生长外延层期间减小自动掺杂和/或向外扩散；
2.减小了生长外延层之前掩埋层的表面粗糙度，这转换为在其后制造的外延层中或上面较高质量的外延层和器件；以及
3.在掩埋n型层的边缘处所得到的掺杂分布比现有技术陡峭。
Claims (10)
1.一种制造半导体产品的方法，包括步骤：
提供半导体衬底；
在所述半导体衬底的至少一部分上提供Si-X层，所述Si-X层具有厚度和表示预定原子种类的X；
向所述半导体衬底的所述至少一部分提供具有n型掺杂剂材料并且具有大于所述厚度的深度的掺杂层，在所述深度和所述厚度之间的位置形成掩埋层；
执行氧化作用以在所述半导体衬底内部形成具有二氧化硅/硅界面的二氧化硅层，使得在所述二氧化硅/硅界面处通过所述二氧化硅层将X原子和n型原子推入到所述半导体衬底中，选择所述X原子使得它们在所述二氧化硅/硅界面处具有比所述n型原子更高的离析性质；
去除所述二氧化硅层；
在所述半导体衬底上生长硅外延层。
2.一种制造硅半导体衬底的方法，包括步骤：
提供半导体衬底；
向所述半导体衬底的至少一部分提供具有n型掺杂剂材料并且具有深度的掺杂层；
在所述半导体衬底的所述至少一部分上提供Si-X层，具有小于所述深度的厚度，X表示预定的原子种类，在所述第一深度和所述厚度之间的位置形成掩埋层；
执行氧化动作以在所述半导体衬底内部形成具有二氧化硅/硅界面的二氧化硅层，使得在所述二氧化硅/硅界面处通过所述二氧化硅层将X原子和n型原子推入到所述半导体衬底中，选择所述X原子使得它们在所述二氧化硅/硅界面处具有比所述n型原子更高的离析性质；
去除所述二氧化硅层；
在所述半导体衬底上生长硅外延层。
3.根据权利要求1或2所述的方法，其中，所述X原子种类包括Ge。
4.根据权利要求1或2所述的方法，其中，所述n型掺杂剂材料是As和P的至少一种。
5.根据权利要求1或2所述的方法，其中，向所述半导体衬底的所述至少一部分提供掺杂层的步骤包括子步骤：
在所述半导体衬底的所述至少一部分上，提供预定厚度的绝缘层；
通过所述绝缘层执行所述n型掺杂剂材料的注入动作以产生所述掺杂层；
去除所述绝缘层。
6.根据权利要求5所述的方法，其中，所述绝缘层包括二氧化硅。
7.根据权利要求1或2所述的方法，其中，所述Si-X层包括预定浓度的C。
8.根据权利要求1或2所述的方法，其中，所述外延层包括比所述掩埋层中的掺杂剂浓度低的浓度的n型掺杂剂。
9.根据权利要求1或2所述的方法，包括步骤：向所述半导体衬底提供至少一个其它部分，该部分具有p型掺杂层和所述掩埋层的顶部上的p型外延层。
10.一种半导体器件，通过根据任一前述权利要求所述的方法制造，其中在硅外延层中形成双极型晶体管。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP04106310 | 2004-12-06 | ||
| EP04106310.8 | 2004-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101073148A CN101073148A (zh) | 2007-11-14 |
| CN100533685C true CN100533685C (zh) | 2009-08-26 |
Family
ID=36143482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005800419211A Active CN100533685C (zh) | 2004-12-06 | 2005-11-29 | 在半导体衬底上制造外延层的方法及用这种方法制造的器件 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7923339B2 (zh) |
| EP (1) | EP1825503B1 (zh) |
| JP (1) | JP4696127B2 (zh) |
| CN (1) | CN100533685C (zh) |
| TW (1) | TW200625459A (zh) |
| WO (1) | WO2006061731A1 (zh) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4182986B2 (ja) * | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US8305829B2 (en) | 2009-02-23 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same |
| US8305790B2 (en) | 2009-03-16 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical anti-fuse and related applications |
| US8957482B2 (en) | 2009-03-31 | 2015-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse and related applications |
| US8912602B2 (en) | 2009-04-14 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
| US8461015B2 (en) | 2009-07-08 | 2013-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI structure and method of forming bottom void in same |
| US8759943B2 (en) | 2010-10-08 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor having notched fin structure and method of making the same |
| US8980719B2 (en) | 2010-04-28 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping fin field-effect transistors |
| US8440517B2 (en) | 2010-10-13 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET and method of fabricating the same |
| US8264021B2 (en) | 2009-10-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods for forming the same |
| US8264032B2 (en) * | 2009-09-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accumulation type FinFET, circuits and fabrication method thereof |
| US8623728B2 (en) | 2009-07-28 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high germanium concentration SiGe stressor |
| US9484462B2 (en) | 2009-09-24 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of fin field effect transistor |
| US8497528B2 (en) | 2010-05-06 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a strained structure |
| US8629478B2 (en) | 2009-07-31 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure for high mobility multiple-gate transistor |
| US8482073B2 (en) | 2010-03-25 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit including FINFETs and methods for forming the same |
| US8298925B2 (en) | 2010-11-08 | 2012-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming ultra shallow junction |
| US8472227B2 (en) | 2010-01-27 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods for forming the same |
| US9040393B2 (en) | 2010-01-14 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
| US8603924B2 (en) | 2010-10-19 | 2013-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming gate dielectric material |
| US8769446B2 (en) | 2010-11-12 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and device for increasing fin device density for unaligned fins |
| US8877602B2 (en) | 2011-01-25 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of doping oxide for forming shallow trench isolation |
| US8592915B2 (en) | 2011-01-25 | 2013-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doped oxide for shallow trench isolation (STI) |
| US8431453B2 (en) | 2011-03-31 | 2013-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure |
| CN102412271A (zh) * | 2011-09-15 | 2012-04-11 | 上海晶盟硅材料有限公司 | 外延片衬底、外延片及半导体器件 |
| US8889461B2 (en) | 2012-05-29 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | CIS image sensors with epitaxy layers and methods for forming the same |
| JP6030455B2 (ja) * | 2013-01-16 | 2016-11-24 | 東京エレクトロン株式会社 | シリコン酸化物膜の成膜方法 |
| US11990536B2 (en) | 2021-12-31 | 2024-05-21 | Nxp B.V. | Bipolar transistors with multilayer collectors |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256550A (en) | 1988-11-29 | 1993-10-26 | Hewlett-Packard Company | Fabricating a semiconductor device with strained Si1-x Gex layer |
| JP2821628B2 (ja) * | 1989-11-10 | 1998-11-05 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3074834B2 (ja) | 1991-09-17 | 2000-08-07 | 日本電気株式会社 | シリコンヘテロ接合バイポーラトランジスタ |
| JPH07153685A (ja) * | 1993-11-29 | 1995-06-16 | Oki Electric Ind Co Ltd | 歪ヘテロ超格子構造の薄膜形成方法 |
| DE69632175T2 (de) | 1995-08-31 | 2004-09-02 | Texas Instruments Inc., Dallas | Herstellungsverfahren einer epitaktischen Schicht mit minimaler Selbstdotierung |
| DE69609313T2 (de) * | 1995-12-15 | 2001-02-01 | Koninklijke Philips Electronics N.V., Eindhoven | Halbleiterfeldeffektanordnung mit einer sige schicht |
| EP0818829A1 (en) | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| US6723621B1 (en) * | 1997-06-30 | 2004-04-20 | International Business Machines Corporation | Abrupt delta-like doping in Si and SiGe films by UHV-CVD |
| JP3189878B2 (ja) | 1997-07-16 | 2001-07-16 | 日本電気株式会社 | バイポーラトランジスタ |
| JP3658745B2 (ja) | 1998-08-19 | 2005-06-08 | 株式会社ルネサステクノロジ | バイポーラトランジスタ |
| US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
| US6576535B2 (en) | 2001-04-11 | 2003-06-10 | Texas Instruments Incorporated | Carbon doped epitaxial layer for high speed CB-CMOS |
| JP2004538646A (ja) | 2001-08-07 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタ及びその製造方法 |
| US20030082882A1 (en) | 2001-10-31 | 2003-05-01 | Babcock Jeffrey A. | Control of dopant diffusion from buried layers in bipolar integrated circuits |
| US6764918B2 (en) * | 2002-12-02 | 2004-07-20 | Semiconductor Components Industries, L.L.C. | Structure and method of making a high performance semiconductor device having a narrow doping profile |
-
2005
- 2005-11-29 WO PCT/IB2005/053945 patent/WO2006061731A1/en active Application Filing
- 2005-11-29 EP EP05807007A patent/EP1825503B1/en active Active
- 2005-11-29 JP JP2007543957A patent/JP4696127B2/ja not_active Expired - Fee Related
- 2005-11-29 US US11/721,033 patent/US7923339B2/en active Active
- 2005-11-29 CN CNB2005800419211A patent/CN100533685C/zh active Active
- 2005-12-02 TW TW094142656A patent/TW200625459A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008523584A (ja) | 2008-07-03 |
| US7923339B2 (en) | 2011-04-12 |
| EP1825503B1 (en) | 2012-08-22 |
| US20090305488A1 (en) | 2009-12-10 |
| CN101073148A (zh) | 2007-11-14 |
| WO2006061731A1 (en) | 2006-06-15 |
| TW200625459A (en) | 2006-07-16 |
| JP4696127B2 (ja) | 2011-06-08 |
| EP1825503A1 (en) | 2007-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100533685C (zh) | 在半导体衬底上制造外延层的方法及用这种方法制造的器件 | |
| CN1332425C (zh) | 形成绝缘体上硅锗衬底材料的方法、衬底材料及异质结构 | |
| US6504232B2 (en) | Integrated circuit components thereof and manufacturing method | |
| US6559021B2 (en) | Method of producing a Si-Ge base heterojunction bipolar device | |
| KR100411985B1 (ko) | Ｓｉｍｏｘ 공정용의 매립 산화물 두께를 패터닝하기 위한방법 | |
| US6576535B2 (en) | Carbon doped epitaxial layer for high speed CB-CMOS | |
| US6372583B1 (en) | Process for making semiconductor device with epitaxially grown source and drain | |
| EP0090940B1 (en) | Method of forming emitter and intrinsic base regions of a bipolar transistor | |
| CN1146972C (zh) | 在衬底中制造具有抬高的漏的晶体管的方法 | |
| KR20040005955A (ko) | ＳｉＧｅ 이질 접합 바이폴라 트랜지스터 및 그 수율의향상 방법 | |
| JPH0785476B2 (ja) | エミッタ埋め込み型バイポーラ・トランジスタ構造 | |
| US6399458B1 (en) | Optimized reachthrough implant for simultaneously forming an MOS capacitor | |
| US4404048A (en) | Semiconductor device manufacture | |
| US5500391A (en) | Method for making a semiconductor device including diffusion control | |
| US6642096B2 (en) | Bipolar transistor manufacturing | |
| KR20090060593A (ko) | 상변화 메모리 소자 제조 방법 | |
| JP2950241B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2000040668A (ja) | 高ド―プシリコン基板上でエピタクシによってシリコン層をデポジションする方法 | |
| KR20000041383A (ko) | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법 | |
| II | II s | |
| US7794540B2 (en) | Method of manufacturing a semiconductor device | |
| KR20010024359A (ko) | 실리콘 함유 기능 층 및 이산화 실리콘으로 만들어진 절연층을 포함하는 제품 및 상기 제품을 제조하기 위한 방법 | |
| CN102543727A (zh) | 锗硅hbt结构、其赝埋层结构及其制造方法 | |
| JPS61136258A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20080530 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20080530 Address after: Holland Ian Deho Finn Applicant after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |