JP3074834B2 - シリコンヘテロ接合バイポーラトランジスタ - Google Patents
シリコンヘテロ接合バイポーラトランジスタInfo
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- JP3074834B2 JP3074834B2 JP03235258A JP23525891A JP3074834B2 JP 3074834 B2 JP3074834 B2 JP 3074834B2 JP 03235258 A JP03235258 A JP 03235258A JP 23525891 A JP23525891 A JP 23525891A JP 3074834 B2 JP3074834 B2 JP 3074834B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシリコンヘテロ接合バイ
ポーラトラジスタに関し、特に、ナローバンドギャップ
のベースを有するシリコンヘテロ接合バイポーラトラン
ジスタに関する。
ポーラトラジスタに関し、特に、ナローバンドギャップ
のベースを有するシリコンヘテロ接合バイポーラトラン
ジスタに関する。
【０００２】
【従来の技術】近年、シリコンバイポーラトランジスタ
は、セルフアライン技術や微細加工技術などの進歩で高
速化が進んでいるが、より一層の高速化のために、シリ
コン系でヘテロ接合バイポーラトランジスタを実現して
増幅率を向上させ、ベース抵抗を低減しようという試み
がなされている。特に、低電源電圧や低温動作するＢｉ
ＣＭＯＳゲートへの利用を考えた場合、狭いバンドギャ
ップをもったＳｉＧｅ層をベースに用いたシリコンヘテ
ロ接合バイポーラトランジスタが有利である。
は、セルフアライン技術や微細加工技術などの進歩で高
速化が進んでいるが、より一層の高速化のために、シリ
コン系でヘテロ接合バイポーラトランジスタを実現して
増幅率を向上させ、ベース抵抗を低減しようという試み
がなされている。特に、低電源電圧や低温動作するＢｉ
ＣＭＯＳゲートへの利用を考えた場合、狭いバンドギャ
ップをもったＳｉＧｅ層をベースに用いたシリコンヘテ
ロ接合バイポーラトランジスタが有利である。
【０００３】ところで、従来のバイポーラトランジスタ
は、ベースの不純物濃度よりエミッタの不純物濃度の方
が高い構造になっている。このような構造では、バンド
ギャップナローイングのため、ベース・エミッタ接合に
おいて、ホールに対するバリヤより電子に対するバリヤ
の方が高い。そして、このようなバイポーラトランジス
タを低温に冷却すると、この電子に対するバリヤが更に
高くなり、トランジスタとしての電流利得ｈＦＥが低下
してしまう。一方、ＳｉＧｅ層をベースに用いたＳｉＧ
ｅベースのヘテロ接合バイポーラトランジスタでは、低
温で動作できるように、ベースの不純物濃度をエミッタ
の不純物濃度より高くし、かつそれぞれの領域の不純物
濃度を、フリーズアウトしないような濃度範囲、例え
ば、３×１０１８ｃｍ−３以上に設定する。
は、ベースの不純物濃度よりエミッタの不純物濃度の方
が高い構造になっている。このような構造では、バンド
ギャップナローイングのため、ベース・エミッタ接合に
おいて、ホールに対するバリヤより電子に対するバリヤ
の方が高い。そして、このようなバイポーラトランジス
タを低温に冷却すると、この電子に対するバリヤが更に
高くなり、トランジスタとしての電流利得ｈＦＥが低下
してしまう。一方、ＳｉＧｅ層をベースに用いたＳｉＧ
ｅベースのヘテロ接合バイポーラトランジスタでは、低
温で動作できるように、ベースの不純物濃度をエミッタ
の不純物濃度より高くし、かつそれぞれの領域の不純物
濃度を、フリーズアウトしないような濃度範囲、例え
ば、３×１０１８ｃｍ−３以上に設定する。
【０００４】このような構造では、ベース・エミッタ接
合において、ホールに対するバリヤは高く電子に対する
バリヤは低い。そして、低温になるほどバンドギャップ
の差が拡大するのでトランジスタの電流増幅率ｈＦＥは
大きくなり、遮断周波数ｆＴは低下しなくなる。更に、
ベースがシリコンよりも狭いバンドギャップを持つＳｉ
Ｇｅで形成されたヘテロ接合バイポーラトランジスタで
は、ベース・エミッタ接合における電子に対するバリヤ
が低いためｈＦＥは増加し、エミッタ・ベース間の拡散
電位ＶＦはシリコンのホモジャンクション構造の場合よ
り低くなる。このＶＦの低下は、ＢｉＣＭＯＳゲートを
低温で動作させるときに重要な要素となる。すなわち、
例えば図３に示すようなＢｉＣＭＯＳゲートでは、プル
アップ用ＮＰＮ型バイポーラトランジスタＱ１のＶＦに
よる高レベル側の電圧ロスと、プルダウン用のＮＰＮ型
バイポーラトランジスタＱ２の低レベル側での電圧のロ
ス分だけ振幅が小さくなり、ＢｉＣＭＯＳゲートの動作
速度が著しく遅くなる。従って、ＢｉＣＭＯＳゲートの
電源電圧が低電圧化されることや低温での動作を考慮す
ると、バイポーラトランジスタのＶＦを低くすること
は、ＢｉＣＭＯＳゲートの高負荷駆動能力および高速性
を維持するために非常に重要になる。
合において、ホールに対するバリヤは高く電子に対する
バリヤは低い。そして、低温になるほどバンドギャップ
の差が拡大するのでトランジスタの電流増幅率ｈＦＥは
大きくなり、遮断周波数ｆＴは低下しなくなる。更に、
ベースがシリコンよりも狭いバンドギャップを持つＳｉ
Ｇｅで形成されたヘテロ接合バイポーラトランジスタで
は、ベース・エミッタ接合における電子に対するバリヤ
が低いためｈＦＥは増加し、エミッタ・ベース間の拡散
電位ＶＦはシリコンのホモジャンクション構造の場合よ
り低くなる。このＶＦの低下は、ＢｉＣＭＯＳゲートを
低温で動作させるときに重要な要素となる。すなわち、
例えば図３に示すようなＢｉＣＭＯＳゲートでは、プル
アップ用ＮＰＮ型バイポーラトランジスタＱ１のＶＦに
よる高レベル側の電圧ロスと、プルダウン用のＮＰＮ型
バイポーラトランジスタＱ２の低レベル側での電圧のロ
ス分だけ振幅が小さくなり、ＢｉＣＭＯＳゲートの動作
速度が著しく遅くなる。従って、ＢｉＣＭＯＳゲートの
電源電圧が低電圧化されることや低温での動作を考慮す
ると、バイポーラトランジスタのＶＦを低くすること
は、ＢｉＣＭＯＳゲートの高負荷駆動能力および高速性
を維持するために非常に重要になる。
【０００５】
【発明が解決しようとする課題】Ｓi Ｇe で形成されて
いるベースにおいて、例えばボロンのようなベースの不
純物が、製造工程中の８００〜９００℃の熱処理で、エ
ミッタ側の低濃度エミッタ領域へ拡散すると、エミッタ
・ベースのＰＮ接合がＳi Ｇe −Ｓi 界面ではなくエミ
ッタのＳi 中にでき、ヘテロ接合ではなくなる。このた
め、ナローバンドギャップベースの効果が失なわれ、エ
ミッタ・ベース拡散電位（ＶF ）を従来のＳi ホモジャ
クションより小さくすることができなくなる。
いるベースにおいて、例えばボロンのようなベースの不
純物が、製造工程中の８００〜９００℃の熱処理で、エ
ミッタ側の低濃度エミッタ領域へ拡散すると、エミッタ
・ベースのＰＮ接合がＳi Ｇe −Ｓi 界面ではなくエミ
ッタのＳi 中にでき、ヘテロ接合ではなくなる。このた
め、ナローバンドギャップベースの効果が失なわれ、エ
ミッタ・ベース拡散電位（ＶF ）を従来のＳi ホモジャ
クションより小さくすることができなくなる。
【０００６】一方、ベース・コレクタ間においては、高
コレクタ電流領域でのカーク効果を防ぎ高い遮断周波数
ｆT を得るために、ベース・コレクタ界面付近のコレク
タ不純物濃度を５×１０16〜５×１０17ｃｍ-3に設定す
る方法が知られている。しかし、この場合、ベース濃度
を１×１０18ｃｍ-3以上に増加すると、コレクタ・ベー
ス間耐圧が１０（Ｖ）以下に低下してしまう。更に低温
においては、アイイーイーイー・トランザクションズ・
オン・エレクトロン・デバイセズ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ），第３７巻，第３号，１９９０年，第７６２頁に
示されるように、コレクタ・ベース接合でのアバランシ
ュ増倍が室温におけるよりも生じやすくなる。
コレクタ電流領域でのカーク効果を防ぎ高い遮断周波数
ｆT を得るために、ベース・コレクタ界面付近のコレク
タ不純物濃度を５×１０16〜５×１０17ｃｍ-3に設定す
る方法が知られている。しかし、この場合、ベース濃度
を１×１０18ｃｍ-3以上に増加すると、コレクタ・ベー
ス間耐圧が１０（Ｖ）以下に低下してしまう。更に低温
においては、アイイーイーイー・トランザクションズ・
オン・エレクトロン・デバイセズ（ＩＥＥＥＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ），第３７巻，第３号，１９９０年，第７６２頁に
示されるように、コレクタ・ベース接合でのアバランシ
ュ増倍が室温におけるよりも生じやすくなる。
【０００７】
【課題を解決するための手段】本発明のシリコンヘテロ
接合バイポーラトランジスタは、ベースが、シリコン単
結晶のバンドギャップより狭いバンドギャップを有する
第１導電型の半導体単結晶よりなるシリコンヘテロ接合
バイポーラトランジスタにおいて、前記ベースは、エミ
ッタとの接合面側に、ノンドープトの薄い領域を有し、
コレクタは、前記ベースとの接合面側に、ノンドープト
シリコン単結晶および不純物濃度の低い第２導電型シリ
コン単結晶のいずれか一方の薄い領域を有していること
を特徴としている。
接合バイポーラトランジスタは、ベースが、シリコン単
結晶のバンドギャップより狭いバンドギャップを有する
第１導電型の半導体単結晶よりなるシリコンヘテロ接合
バイポーラトランジスタにおいて、前記ベースは、エミ
ッタとの接合面側に、ノンドープトの薄い領域を有し、
コレクタは、前記ベースとの接合面側に、ノンドープト
シリコン単結晶および不純物濃度の低い第２導電型シリ
コン単結晶のいずれか一方の薄い領域を有していること
を特徴としている。
【０００８】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例にお
ける深さ方向の不純物濃度分布を示す図である。図１を
参照すると、本実施例は、表面から深さ方向に下記の構
造になっている。
参照して説明する。図１は、本発明の第１の実施例にお
ける深さ方向の不純物濃度分布を示す図である。図１を
参照すると、本実施例は、表面から深さ方向に下記の構
造になっている。
【０００９】エミッタ電極用多結晶シリコン層１…不
純物濃度１×１０20〜１×１０21ｃｍ-3，厚さ１５０〜
２５０ｎｍ。
純物濃度１×１０20〜１×１０21ｃｍ-3，厚さ１５０〜
２５０ｎｍ。
【００１０】エミッタ低濃度領域２…ひ素不純物濃度
５×１０17〜１×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ。
５×１０17〜１×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ。
【００１１】ノンドープトＳi Ｇe 層３…厚さ２〜１
０ｎｍ。
０ｎｍ。
【００１２】Ｓi Ｇe ベース領域４…ボロン不純物濃
度１×１０18〜５×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ，ゲルマニウム含有率５〜３０％。
度１×１０18〜５×１０19ｃｍ-3，厚さ１０〜１００ｎ
ｍ，ゲルマニウム含有率５〜３０％。
【００１３】コレクタ低濃度領域５…ノンドープトま
たはりん不純物濃度５×１０17ｃｍ-3以下，厚さ１０〜
１００ｎｍ。コレクタ中高濃度領域６…ひ素不純物濃
度１×１０17〜１×１０20ｃｍ-3， 厚さ５００〜１
０００ｎｍ。
たはりん不純物濃度５×１０17ｃｍ-3以下，厚さ１０〜
１００ｎｍ。コレクタ中高濃度領域６…ひ素不純物濃
度１×１０17〜１×１０20ｃｍ-3， 厚さ５００〜１
０００ｎｍ。
【００１４】ここで、エミッタ低濃度領域２は、エミッ
タ電極用多結晶シリコン層１からの不純物拡散で形成さ
れたエミッタ拡散層７と低濃度シリコンエピタキシャル
層領域８とからなる。エミッタ低濃度領域２は、バンド
ギャップナローイングを抑えるため、濃度を５×１０17
〜１×１０19ｃｍ-3にすることが望ましい。この濃度を
１×１０19ｃｍ-3以上にするとエミッタ・ベース間耐圧
の低下と接合容量増加を生じる。また、エミッタ低濃度
領域２の膜厚を１００ｎｍ以上にするとエミッタ抵抗の
増加を招き好ましくない。ノンドープトＳi Ｇe 層３
は、Ｓi Ｇe ベース領域４中の不純物ボロンが製造工程
中の８００〜９００℃の熱処理でエミッタ側へ拡散して
も、エミッタ・ベース接合界面がＳi Ｇe −Ｓi 界面に
形成されてヘテロ接合が維持できるようにする。このノ
ンドープトＳi Ｇe 層３の膜厚は、主に熱処理条件とＳ
i Ｇe ベース領域４のボロン濃度から決定され、２〜１
０ｎｍが適当である。
タ電極用多結晶シリコン層１からの不純物拡散で形成さ
れたエミッタ拡散層７と低濃度シリコンエピタキシャル
層領域８とからなる。エミッタ低濃度領域２は、バンド
ギャップナローイングを抑えるため、濃度を５×１０17
〜１×１０19ｃｍ-3にすることが望ましい。この濃度を
１×１０19ｃｍ-3以上にするとエミッタ・ベース間耐圧
の低下と接合容量増加を生じる。また、エミッタ低濃度
領域２の膜厚を１００ｎｍ以上にするとエミッタ抵抗の
増加を招き好ましくない。ノンドープトＳi Ｇe 層３
は、Ｓi Ｇe ベース領域４中の不純物ボロンが製造工程
中の８００〜９００℃の熱処理でエミッタ側へ拡散して
も、エミッタ・ベース接合界面がＳi Ｇe −Ｓi 界面に
形成されてヘテロ接合が維持できるようにする。このノ
ンドープトＳi Ｇe 層３の膜厚は、主に熱処理条件とＳ
i Ｇe ベース領域４のボロン濃度から決定され、２〜１
０ｎｍが適当である。
【００１５】一方、コレクタ低濃度領域５のエピタキシ
ャル層は、ＳｉＧｅベース領域４の不純物濃度とコレク
タ中高濃度領域６０の不純物濃度を高濃度にしたときの
コレクタ・ベース間耐圧低下を防ぐ役目をする。このコ
レクタ低濃度領域５の厚さを１００ｎｍ以上にすると、
カーク効果による高電流領域での遮断周波数が劣化する
ため好ましくない。また、コレクタ低濃度領域５をノン
ドープトのＳｉＧｅ層で形成することもできる。但しこ
の場合は、ＳｉＧｅの膜厚がＳｉＧｅベース領域４との
和（総膜厚）となるため、エミッタ・ベース又はコレク
タ・ベース接合部で結晶欠陥を生じる臨界膜厚を越えな
いように注意する必要がある。
ャル層は、ＳｉＧｅベース領域４の不純物濃度とコレク
タ中高濃度領域６０の不純物濃度を高濃度にしたときの
コレクタ・ベース間耐圧低下を防ぐ役目をする。このコ
レクタ低濃度領域５の厚さを１００ｎｍ以上にすると、
カーク効果による高電流領域での遮断周波数が劣化する
ため好ましくない。また、コレクタ低濃度領域５をノン
ドープトのＳｉＧｅ層で形成することもできる。但しこ
の場合は、ＳｉＧｅの膜厚がＳｉＧｅベース領域４との
和（総膜厚）となるため、エミッタ・ベース又はコレク
タ・ベース接合部で結晶欠陥を生じる臨界膜厚を越えな
いように注意する必要がある。
【００１６】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の深さ方向の不純
物濃度分布を示す図である。第１の実施例と異なる点
は、コレクタ低濃度領域５のシリコンエピタキシャル層
中へ、不純物濃度が１×１０16ｃｍ-3以下になるように
りんをイオン注入したことである。この方法を用いるこ
とにより、コレクタ中農度量域６１の不純物分布を傾斜
型分布にできる。この結果、第１の実施例に比べてコレ
クタ・ベース間耐圧を劣化させずに遮断周波数ｆT を更
に向上させることができる。イオン注入としては、りん
のイオン（Ｐ+ ）を、例えば、加速エネルギー１５０〜
３００ｋｅＶ程度，ドース量１×１０12〜１×１０13ｃ
ｍ-2程度の範囲で、図２中に破線で示すように、ピーク
深さおよびピーク濃度を変えて２回注入することによっ
て、所望の不純物濃度分布を容易に得ることができる。
する。図２は、本発明の第２の実施例の深さ方向の不純
物濃度分布を示す図である。第１の実施例と異なる点
は、コレクタ低濃度領域５のシリコンエピタキシャル層
中へ、不純物濃度が１×１０16ｃｍ-3以下になるように
りんをイオン注入したことである。この方法を用いるこ
とにより、コレクタ中農度量域６１の不純物分布を傾斜
型分布にできる。この結果、第１の実施例に比べてコレ
クタ・ベース間耐圧を劣化させずに遮断周波数ｆT を更
に向上させることができる。イオン注入としては、りん
のイオン（Ｐ+ ）を、例えば、加速エネルギー１５０〜
３００ｋｅＶ程度，ドース量１×１０12〜１×１０13ｃ
ｍ-2程度の範囲で、図２中に破線で示すように、ピーク
深さおよびピーク濃度を変えて２回注入することによっ
て、所望の不純物濃度分布を容易に得ることができる。
【００１７】
【発明の効果】以上説明したように、本発明のヘテロ接
合バイポーラトランジスタは、Ｓi Ｇe ベースが、エミ
ッタ側に２〜１０ｎｍ程度の薄いノンドープトＳi Ｇe
の領域を有し、又、コレクタが、ベース側に１０〜１０
０ｎｍ程度の薄さのノンドープ領域または不純物濃度が
５×１０16ｃｍ-3程度以下の低不純物濃度領域を有して
いる。
合バイポーラトランジスタは、Ｓi Ｇe ベースが、エミ
ッタ側に２〜１０ｎｍ程度の薄いノンドープトＳi Ｇe
の領域を有し、又、コレクタが、ベース側に１０〜１０
０ｎｍ程度の薄さのノンドープ領域または不純物濃度が
５×１０16ｃｍ-3程度以下の低不純物濃度領域を有して
いる。
【００１８】このことにより、本発明によれば、エミッ
タ・ベース間耐圧およびベース・コレクタ間耐圧を低下
させることなしに良好なヘテロ接合を形成することがで
き、しかも、カーク効果を抑え高電流領域での高遮断周
波数を得ることができる。
タ・ベース間耐圧およびベース・コレクタ間耐圧を低下
させることなしに良好なヘテロ接合を形成することがで
き、しかも、カーク効果を抑え高電流領域での高遮断周
波数を得ることができる。
【図１】本発明の第１の実施例のシリコンヘテロ接合バ
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
【図２】本発明の第２の実施例のシリコンヘテロ接合バ
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
イポーラトランジスタにおける深さ方向の不純物濃度分
布を示す図である。
【図３】ＢｉＣＭＯＳゲートの一例の回路図である。
１ エミッタ電極用多結晶シリコン層 ２ エミッタ低濃度領域 ３ ノンドープトＳi Ｇe 層 ４ Ｓi Ｇe ベース領域 ５ コレクタ低濃度領域 ７ エミッタ拡散層 ８ 低濃度シリコンエピタキシャル層領域 ６０ コレクタ中高濃度領域 ６１ コレクタ中農度領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−148846（ＪＰ，Ａ) 特開 昭60−52055（ＪＰ，Ａ) 特開 平３−99439（ＪＰ，Ａ) 特開 平２−106937（ＪＰ，Ａ) 特開 昭64−53453（ＪＰ，Ａ) 特開 平１−264261（ＪＰ，Ａ) 特開 平３−44937（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/165 H01L 29/68 - 29/73
Claims (2)
- 【請求項１】 ベースが、シリコン単結晶のバンドギャ
ップより狭いバンドギャップを有する第１導電型の半導
体単結晶よりなるシリコンヘテロ接合バイポーラトラン
ジスタにおいて、前記ベースは、エミッタとの接合面側
に、ノンドープトの薄い領域を有し、コレクタは、前記
ベースとの接合面側に、ノンドープトシリコン単結晶お
よび不純物濃度の低い第２導電型シリコン単結晶のいず
れか一方の薄い領域を有していることを特徴とするシリ
コンヘテロ接合バイポーラトランジスタ。 - 【請求項２】 請求項１記載のシリコンヘテロ接合バイ
ポーラトランジスタにおいて、前記ベースを構成する半
導体単結晶が、ＳｉＧｅ単結晶であることを特徴とする
シリコンヘテロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03235258A JP3074834B2 (ja) | 1991-09-17 | 1991-09-17 | シリコンヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03235258A JP3074834B2 (ja) | 1991-09-17 | 1991-09-17 | シリコンヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574800A JPH0574800A (ja) | 1993-03-26 |
| JP3074834B2 true JP3074834B2 (ja) | 2000-08-07 |
Family
ID=16983422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03235258A Expired - Fee Related JP3074834B2 (ja) | 1991-09-17 | 1991-09-17 | シリコンヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074834B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014171403A (ja) * | 2013-03-06 | 2014-09-22 | Ryobi Ltd | 刈込み機 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270816A (ja) * | 2001-03-07 | 2002-09-20 | Nec Corp | バイポーラトランジスタ |
| JP2002270817A (ja) * | 2001-03-13 | 2002-09-20 | Nec Corp | バイポーラトランジスタ |
| JP2004538646A (ja) * | 2001-08-07 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラトランジスタ及びその製造方法 |
| WO2006061731A1 (en) | 2004-12-06 | 2006-06-15 | Koninklijke Philips Electronics N.V. | Method of producing an epitaxial layer on a semiconductor substrate and device produced with such a method |
-
1991
- 1991-09-17 JP JP03235258A patent/JP3074834B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014171403A (ja) * | 2013-03-06 | 2014-09-22 | Ryobi Ltd | 刈込み機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574800A (ja) | 1993-03-26 |
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