CN100495576C - 移位寄存器电路 - Google Patents
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Abstract
一种移位寄存电路，具有多个串接级的移位寄存器，包括：第一晶体管，其栅极与其第一源/漏极耦接前级移位寄存器的输出信号。第二晶体管，其栅极耦接第一晶体管的第二源/漏极，第二晶体管的第一源/漏极耦接第一时钟信号，第二晶体管的第二源/漏极耦接输出端。第一下拉模块，耦接输出端与第一时钟信号，当前级移位寄存器的输出信号与第一时钟信号为低电压电平时，耦接输出端至第一电压电平。第二下拉模块，耦接输出端与第二时钟信号，当前级移位寄存器的输出信号与第二时钟信号为低电压电平时，耦接输出端至第一电压电平。
Description
技术领域
本发明涉及一种液晶显示器的驱动电路，特别涉及一种液晶显示器的驱动电路中的移位寄存器的驱动电路。
背景技术
将驱动电路设计在液晶显示面板的玻璃基板上已成为未来液晶显示器的一种主要技术，其最大的优点在于节省驱动IC的成本。以薄膜晶体管显示器来说，非晶硅的工艺已成为目前的主流，但以非晶硅薄膜晶体管来说，其不稳定性，如临界电压的电压漂移，已成为电路设计上最大的问题。请参考图1，图1为一300um工艺的薄膜晶体管在80℃，不同的操作时间下，电压与电流的示意图。曲线11、12、13、14以及15分别为薄膜晶体管在使用0、2、4、6以及8小时后的电压电流曲线图。由图1可发现，薄膜晶体管使用时间越长，其临界电压的电压漂移的情形就越明显，而这种电压漂移就可能导致驱动电路上的移位寄存器输出不正确的信号，而产生液晶显示器无法正常显示的问题。
请参考图2，图2为一现有的移位寄存器的电路图。晶体管T21与T22持续接收VDD的电压而导通，使得其临界电压产生电压漂移，而造成输出端N无法维持在正常的关闭状态(off state)。请参考图3，图3为图2中移位寄存器的输出信号示意图。曲线31为图2中的移位寄存器刚开始使用时，输出端N的电压时间曲线。曲线32则为图2中的移位寄存器使用6个小时后输出端N的电压时间曲线。由曲线32可发现，现有移位寄存器在长时间使用后，其输出端信号会无法完全保持在一关闭状态，对液晶显示器来说便可能造成显示影像不正确的输出。
发明内容
本发明的目的为提供一种可减少晶体管产生的电压飘移情形的移位寄存电路。
本发明提供一种移位寄存电路，具有多个串接级的移位寄存器，包括：一第一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第一晶体管的栅极与该第一晶体管的第一源/漏极耦接一前级移位寄存器的输出信号。一第二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第二晶体管的栅极耦接该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极耦接一第一时钟信号，该第二晶体管的第二源/漏极耦接一输出端。一第一下拉模块，耦接该输出端与该第一时钟信号，当该前级移位寄存器的输出信号与该第一时钟信号为低电压电平时，耦接该输出端至一第一电压电平。一第二下拉模块，耦接该输出端与一第二时钟信号，当该前级移位寄存器的输出信号与该第二时钟信号为低电压电平时，耦接该输出端至该第一电压电平。
本发明更提供一种移位寄存电路，具有多个串接级的移位寄存器，包括：一第一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第一晶体管的栅极与该第一晶体管的第一源/漏极耦接一前级移位寄存器的输出信号。一第二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第二晶体管的栅极耦接该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极耦接一第一时钟信号，该第二晶体管的第二源/漏极耦接一输出端。一第三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第三晶体管的第一源/漏极耦接该输出端，该第三晶体管的第二源/漏极耦接该第一电压电平。一第四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第四晶体管的第二源/漏极耦接该第一电压电平，该第四晶体管的栅极耦接该第三晶体管的栅极，该第四晶体管的第一源/漏极耦接该第二晶体管的栅极。一第五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第五晶体管的栅极与该第五晶体管的第一源/漏极耦接该第二时钟信号，该第五晶体管的第二源/漏极耦接该第三晶体管的栅极。一第六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第六晶体管的第二源/漏极耦接该第一电压电平，该第六晶体管的栅极耦接该第一时钟信号，该第六晶体管的第一源/漏极耦接该第三晶体管的栅极。一第七晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第七晶体管的第二源/漏极耦接该第一电压电平，该第七晶体管的栅极耦接该前级移位寄存器的输出信号，该第七晶体管的第一源/漏极耦接该第三晶体管的栅极。一第八晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第八晶体管的第一源/漏极耦接该输出端，该第八晶体管的第二源/漏极耦接该第一电压电平。一第九晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第九晶体管的第二源/漏极耦接该第一电压电平，该第九晶体管的栅极耦接该第八晶体管的栅极，该第九晶体管的第一源/漏极耦接该第二晶体管的栅极。一第十晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第十晶体管的栅极与该第十晶体管的第一源/漏极耦接该第一时钟信号，该第十晶体管的第二源/漏极耦接该第八晶体管的栅极。一第十一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第十一晶体管的第二源/漏极耦接该第一电压电平，该第十一晶体管的栅极耦接该第二时钟信号，该第十一晶体管的第一源/漏极耦接该第八晶体管的栅极。一第十二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中，该第十二晶体管的第二源/漏极耦接该第一电压电平，该第十二晶体管的栅极耦接该输出端，该第十二晶体管的第一源/漏极耦接该第八晶体管的栅极。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为一300um工艺的薄膜晶体管在80℃，不同的操作时间下，电压与电流的示意图。
图2为一现有的移位寄存器的电路图。
图3为图2中移位寄存器的输出信号示意图。
图4为根据本发明的第一个实施例的移位寄存器的示意图。
图5为根据本发明的第二个实施例的移位寄存器的示意图。
图6为根据本发明的第三个实施例的移位寄存器的示意图。
图7为根据本发明的实施例的一第一下拉模块的电路图。
图8为根据本发明的实施例的一第二下拉模块的电路图。
图9为根据本发明的实施例的一第三下拉模块的电路图。
图10为根据本发明的第四个实施例的电路图。
图11为图10所示的移位寄存器的时序图。
附图符号说明
11、12、13、14、15、31、32-曲线
41、51、61-第一下拉模块
42、52、62-第二下拉模块
53-开关装置
63-第三下拉模块
T21、T22、T41、T42、T51、T52、T61、T62、T71、T72、T73、T74、T75、T81、T82、T83、T84、T85、T91、T92、T93、T94、T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17-晶体管
N70、N80、N1、N2、N3、N4-端点
具体实施方式
图4为根据本发明的第一个实施例的移位寄存器的示意图。第一个实施例中利用第一下拉模块41与第二下拉模块42交替的将移位寄存器的输出信号N耦接至低电压源VSS以维持输出信号N处于关闭状态。晶体管T41的栅极与其第一源/漏极耦接前级移位寄存器的输出信号(N-1)与第一下拉模块41。晶体管T41的第二源/漏极耦接晶体管T42的栅极。晶体管T42的第一源/漏极耦接一第一时钟信号CLK，晶体管T42的第二源/漏极耦接第一下拉模块41、第二下拉模块42以及移位寄存器的输出信号N。第一下拉模块41与第二下拉模块42分别耦接第一时钟信号CLK与第二时钟信号XCLK。当前级移位寄存器的输出信号(N-1)与第一时钟信号CLK为低电压电平时，该第一下拉模块41耦接移位寄存器的输出信号N至低电压源VSS。当前级移位寄存器的输出信号(N-1)与第二时钟信号XCLK为低电压电平时，该第二下拉模块42耦接移位寄存器的输出信号N至低电压源VSS。当前晶体管T42的栅极与第一时钟信号CLK为高电压电平时，移位寄存器的输出信号N为高电压电平。
图5为根据本发明的第二个实施例的移位寄存器的示意图。与图4所示的第一个实施例差异在第二个实施例增加一开关装置53，用以在移位寄存器的输出信号N为高电压电平时，关闭该第一下拉模块。晶体管T51的栅极与其第一源/漏极耦接前级移位寄存器的输出信号(N-1)与第一下拉模块51。晶体管T51的第二源/漏极耦接晶体管T52的栅极。晶体管T52的第一源/漏极耦接一第一时钟信号CLK，晶体管T52的第二源/漏极耦接第一下拉模块51、第二下拉模块52以及移位寄存器的输出信号N。第一下拉模块51与第二下拉模块52分别耦接第一时钟信号CLK与第二时钟信号XCLK。当前级移位寄存器的输出信号(N-1)与第一时钟信号CLK为低电压电平时，该第一下拉模块51耦接移位寄存器的输出信号N至低电压源VSS。当前级移位寄存器的输出信号(N-1)与第二时钟信号XCLK为低电压电平时，该第二下拉模块52耦接移位寄存器的输出信号N至低电压源VSS。当晶体管T52的栅极与第一时钟信号CLK为高电压电平时，该开关装置53关闭第一下拉模块51且移位寄存器的输出信号N为高电压电平。
图6为根据本发明的第三个实施例的移位寄存器的示意图。在本实施例中，利用一次级移位寄存器的输出信号(N+1)为一电压源，用以将移位寄存器的输出信号N耦接至低电压源VSS。晶体管T61的栅极与其第一源/漏极耦接前级移位寄存器的输出信号(N-1)与第一下拉模块61。晶体管T61的第二源/漏极耦接晶体管T62的栅极。晶体管T62的第一源/漏极耦接一第一时钟信号CLK，晶体管T62的第二源/漏极耦接第一下拉模块61、第二下拉模块62以及移位寄存器的输出信号N。第三下拉模块63耦接晶体管T62的第二源/漏极、第一下拉模块61与次级移位寄存器的输出信号(N+1)。第一下拉模块61与第二下拉模块62分别耦接第一时钟信号CLK与第二时钟信号XCLK。当前级移位寄存器的输出信号(N-1)与第一时钟信号CLK为低电压电平时，该第一下拉模块61耦接移位寄存器的输出信号N至低电压源VSS。当晶体管T62的栅极与第二时钟信号XCLK为低电压电平时，该第二下拉模块62耦接移位寄存器的输出信号N至低电压源VSS。当前级移位寄存器的输出信号(N-1)晶体管T62的栅极与第一时钟信号CLK为高电压电平时，移位寄存器的输出信号N为高电压电平。当次级移位寄存器的输出信号(N+1)为高电压电平与本级移位寄存器的输出信号(N)为低电压电平时，第三模块63耦接移位寄存器的输出信号N至低电压源VSS。
在第4、5以及6图中，第一下拉模块41、51以及61、第二下拉模块42、52以及62、第三下拉模块63以及开关装置53可由电阻、电容、晶体管、多路复用器、逻辑门或其它类似组件所组合而成，可能为单一组件所构成或是由多个组件所组合而成的电路。为了更详细说明，下文特以较佳实施例说明，但并非将本发明限制于该实施例。
图7为根据本发明的实施例的一第一下拉模块的电路图。图7所示的第一下拉模块的电路可适用于第一下拉模块41、51以及61。晶体管T71的第一源/漏极耦接移位寄存器的输出信号N，且其第二源/漏极耦接至一低电压源VSS。晶体管T72的第一源/漏极耦接如晶体管T42、T52以及T62的栅极，晶体管T72的第二源/漏极耦接至一低电压源VSS且其栅极耦接晶体管T71的栅极。晶体管T73的栅极与该晶体管T73的第一源/漏极耦接第二时钟信号XCLK，晶体管T73的第二源/漏极耦接该晶体管T71的栅极。晶体管T74的栅极耦接第一时钟信号CLK，晶体管T74的第一源/漏极耦接晶体管T73的第二源/漏极，晶体管T74的第二源/漏极耦接低电压源VSS。晶体管T75的栅极耦接前级移位寄存器的输出信号(N-1)，晶体管T75的第一源/漏极耦接晶体管T71的栅极，晶体管T75的第二源/漏极耦接低电压源VSS。当前级移位寄存器的输出信号(N-1)为高电压电平时，晶体管T75被导通，端点N70的电位被耦接至低电压源VSS，关闭晶体管T72与T71。当前级移位寄存器的输出信号(N-1)与第一时钟信号CLK为低电压电平时，此时第二时钟信号XCLK为高电压电平，端点N70为高电压电平，导通晶体管T72与T71，使得移位寄存器的输出信号N被耦接至低电压源VSS。
图8为根据本发明的实施例的一第二下拉模块的电路图。图8所示的第二下拉模块的电路可适用于第二下拉模块42、52以及62。晶体管T81的第一源/漏极耦接移位寄存器的输出信号N，且其第二源/漏极耦接至一低电压源VSS。晶体管T82的第一源/漏极耦接如晶体管T42、T52以及T62的栅极，晶体管T82的第二源/漏极耦接至一低电压源VSS且其栅极耦接晶体管T81的栅极。晶体管T83的栅极与该晶体管T83的第一源/漏极耦接第一时钟信号CLK，晶体管T83的第二源/漏极耦接该晶体管T81的栅极。晶体管T84的栅极耦接第二时钟信号XCLK，晶体管T84的第一源/漏极耦接晶体管T83的第二源/漏极，晶体管T84的第二源/漏极耦接低电压源VSS。晶体管T85的栅极耦接移位寄存器的输出信号N，晶体管T85的第一源/漏极耦接晶体管T81的栅极，晶体管T85的第二源/漏极耦接低电压源VSS。当移位寄存器的输出信号N与第二时钟信号XCLK为低电压电平时，晶体管T83被导通，端点N80为高电压电平且导通晶体管T82与T81。晶体管T81被导通后，移位寄存器的输出信号N被耦接至低电压源VSS。当移位寄存器的输出信号N为高电压电平时，晶体管T85导通，端点N80被耦接至低电压源VSS，关闭晶体管T81与T82以维持移位寄存器的输出信号N为高电压电平。
图9为根据本发明的实施例的一第三下拉模块的电路图。图9所示的第三下拉模块的电路可适用于第三下拉模块63。晶体管T91的第一源/漏极耦接次级移位寄存器输出信号(N+1)，晶体管T91的栅极耦接第一下拉模块，如图7所示的第一下拉模块电路图。晶体管T91的第二源/漏极耦接晶体管T92的第一源/漏极。晶体管T92的第二源/漏极耦接低电压源VSS，晶体管T92的栅极耦接第一时钟信号CLK。晶体管T93的的第一源/漏极耦接移位寄存器的输出信号N，且其第二源/漏极耦接至一低电压源VSS。晶体管T94的第一源/漏极耦接如晶体管T42、T52以及T62的栅极，晶体管T94的第二源/漏极耦接至一低电压源VSS且其栅极耦接晶体管T93的栅极。当次级移位寄存器输出信号(N+1)与晶体管T91栅极接收到高电压电平，且第一时钟信号CLK为低电压电平时，晶体管T93被导通，移位寄存器的输出信号N被耦接至低电压源VSS。
图10为根据本发明的第四个实施例的电路图。晶体管T1的栅极与其第一源/漏极耦接一前级移位寄存器的输出信号(N-1)。晶体管T2的栅极耦接该晶体管T1的第二源/漏极，晶体管T2的第一源/漏极耦接一第一时钟信号CLK，晶体管T2的第二源/漏极耦接移位寄存器输出信号N。晶体管T3的第一源/漏极耦接移位寄存器输出信号N，晶体管T3的第二源/漏极耦接低电压源VSS。晶体管T4的第二源/漏极耦接低电压源VSS，晶体管T4的栅极耦接晶体管T3的栅极，晶体管T4的第一源/漏极耦接晶体管T2的栅极。晶体管T5的栅极与其第一源/漏极耦接第二时钟信号XCLK，晶体管T5的第二源/漏极耦接晶体管T3的栅极。晶体管T6的第二源/漏极耦接低电压源VSS，晶体管T6的栅极耦接第一时钟信号CLK，晶体管T6的第一源/漏极耦接晶体管T3的栅极。晶体管T7的第二源/漏极耦接低电压源VSS，晶体管T7的栅极耦接该前级移位寄存器的输出信号(N-1)，晶体管T7的第一源/漏极耦接晶体管T3的栅极。晶体管T8的第一源/漏极耦接移位寄存器输出信号N，晶体管T8的第二源/漏极耦接低电压源VSS。晶体管T9的第二源/漏极耦接低电压源VSS，晶体管T9的栅极耦接该晶体管T8的栅极，晶体管T9的第一源/漏极耦接晶体管T2的栅极。晶体管T10的栅极与其第一源/漏极耦接第一时钟信号CLK，晶体管T10的第二源/漏极耦接晶体管T8的栅极。晶体管T11的第二源/漏极耦接低电压源VSS，晶体管T11的栅极耦接第二时钟信号XCLK，晶体管T11的第一源/漏极耦接晶体管T8的栅极。晶体管T12的第二源/漏极耦接低电压源VSS，晶体管T12的栅极耦接移位寄存器输出信号N，晶体管T12的第一源/漏极耦接该晶体管T8的栅极。晶体管T13的栅极耦接该晶体管T3的栅极，晶体管T13的第一源/漏极耦接次级移位寄存器的输出信号(N+1)。晶体管T14的第一源/漏极耦接该晶体管T13的第二源/漏极，晶体管T14的第二源/漏极耦接低电压源VSS，晶体管T14的栅极耦接第一时钟信号CLK。晶体管T15的栅极耦接该晶体管T13的第二源/漏极，晶体管T15的第二源/漏极耦接低电压源VSS，晶体管T15的第一源/漏极耦接移位寄存器的输出信号N。晶体管T16的栅极耦接晶体管T13的第二源/漏极，晶体管T16的第二源/漏极耦接低电压源VSS，晶体管T16的第一源/漏极耦接晶体管T2的栅极。晶体管T17的栅极耦接移位寄存器的输出信号N，晶体管T17的第一源/漏极耦接晶体管T3的栅极，晶体管T17的第二源/漏极耦接低电压源VSS。
图11为图10所示的移位寄存器的时序图。在时间t1时，前级移位寄存器的输出信号(N-1)为高电压电平，晶体管T1、T2以及T7导通，端点N1为高电压电平。此时第一时钟信号CLK为低电压电平，因此移位寄存器的输出信号N为低电压电平。第二时钟信号此时为高电压电平，晶体管T11导通，使得端点N2耦接至低电压源VSS。
在时间t2时，前级移位寄存器的输出端(N-1)的讯号变成低电压电平，晶体管T1与晶体管T7被关闭，端点N1的电位因没有放电路径可供放电所以维持高电压电平，使得第二晶体管T2继续被导通。此时第一时钟信号CLK为高电压电平，而对第二晶体管T2的第一源/漏极与栅极之间形成耦合电容充电，使得端点N1的电压电平继续上升。在时间t2时，第一时钟信号为高电压电平使得移位寄存器的输出端N为高电压电平，晶体管T17导通，端点N3被耦接至低电压源VSS使得晶体管T3与T4被关闭。
在时间t3时，移位寄存器的输出信号N为低电压电平，晶体管T17被关闭，端点N3为高电压电平使得晶体管T13被导通。此时，次级移位寄存器的输出信号(N+1)为高电压电平，因此端点N4为高电压电平，导通晶体管T15与T16，使得移位寄存器的输出信号N与晶体管T2的栅极被耦接至低电压源VSS，使得移位寄存器的输出信号N不易受到噪声的干扰而波动。
在时间t3以外，当第一时钟信号为低电压电平时，移位寄存器的输出信号N通过晶体管T3被耦接至低电压源VSS。当第二时钟信号为低电压电平时，移位寄存器的输出信号N通过晶体管T8被耦接至低电压源VSS。利用这样的下拉机制可确保移位寄存器的输出信号N保持在关闭状态，而不会受到噪声的影响。
在图10的电路中，移位寄存器利用了次级移位寄存器的信号(N+1)当作电压源，用以将移位寄存器的输出信号N固定在低电压电平，避免受到噪声干扰而飘移。且第一时钟信号与第二时钟信号仅具有50％的工作周期，与图1中现有移位寄存器中晶体管T21与T22的100％工作周期相比，根据本发明的移位寄存器中晶体管的临界电压的电压飘移情形已大幅减小，且利用晶体管T15与T16更可减少移位寄存器的下降时间(falling time)。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (18)
1.一种移位寄存电路，具有多个串接级的移位寄存器，包括：
一第一晶体管，具有一栅极、一源极以及一漏极，其中，该第一晶体管的栅极与该第一晶体管的源极耦接一前级移位寄存器的输出信号；
一第二晶体管，具有一栅极、一源极以及一漏极，其中，该第二晶体管的栅极耦接该第一晶体管的漏极，该第二晶体管的源极耦接一第一时钟信号，该第二晶体管的漏极耦接一输出端；
一第一下拉模块，耦接该输出端与该第一时钟信号，当该前级移位寄存器的输出信号与该第一时钟信号为低电压电平时，耦接该输出端至一第一电压电平；以及
一第二下拉模块，耦接该输出端与一第二时钟信号，当该前级移位寄存器的输出信号与该第二时钟信号为低电压电平时，耦接该输出端至该第一电压电平。
2.如权利要求1所述的移位寄存电路，其中，更包括一第三下拉模块，耦接一次级移位寄存器的输出信号，当次级移位寄存器的输出信号为高电压电平时，耦接该输出端至该第一电压电平。
3.如权利要求1所述的移位寄存电路，其中，更包括一第一开关装置，耦接该输出端与该第一下拉模块，当该输出端为高电压电平时，关闭该第一下拉模块。
4.如权利要求1所述的移位寄存电路，其中，该第二时钟信号与该第一时钟信号的相位差为180度。
5.如权利要求1所述的移位寄存电路，其中，该第一时钟信号具有50％的工作周期。
6.如权利要求1所述的移位寄存电路，其中，该第一下拉模块包括：
一第三晶体管，具有一栅极、一源极以及一漏极，其中，该第三晶体管的源极耦接该输出端，该第三晶体管的漏极耦接该第一电压电平；
一第四晶体管，具有一栅极、一源极以及一漏极，其中该第四晶体管的漏极耦接该第一电压电平，该第四晶体管的栅极耦接该第三晶体管的栅极，该第四晶体管的源极耦接该第二晶体管的漏极；
一第五晶体管，具有一栅极、一源极以及一漏极，其中，该第五晶体管的栅极与该第五晶体管的源极耦接该第二时钟信号，该第五晶体管的漏极耦接该第三晶体管的栅极；
一第六晶体管，具有一栅极、一源极以及一漏极，其中，该第六晶体管的漏极耦接该第一电压电平，该第六晶体管的栅极耦接该第一时钟信号，该第六晶体管的源极耦接该第三晶体管的栅极；以及
一第七晶体管，具有一栅极、一源极以及一漏极，其中，该第七晶体管的漏极耦接该第一电压电平，该第七晶体管的栅极耦接该前级移位寄存器的输出信号，该第七晶体管的源极耦接该第三晶体管的栅极。
7.如权利要求1所述的移位寄存电路，其中，该第二下拉模块包括：
一第八晶体管，具有一栅极、一源极以及一漏极，其中，该第八晶体管的源极耦接该输出端，该第八晶体管的漏极耦接该第一电压电平；
一第九晶体管，具有一栅极、一源极以及一漏极，其中，该第九晶体管的漏极耦接该第一电压电平，该第九晶体管的栅极耦接该第八晶体管的栅极，该第九晶体管的源极耦接该第二晶体管的漏极；
一第十晶体管，具有一栅极、一源极以及一漏极，其中，该第十晶体管的栅极与该第十晶体管的源极耦接该第一时钟信号，该第十晶体管的漏极耦接该第八晶体管的栅极；
一第十一晶体管，具有一栅极、一源极以及一漏极，其中，该第十一晶体管的漏极耦接该第一电压电平，该第十一晶体管的栅极耦接该第二时钟信号，该第十一晶体管的源极耦接该第八晶体管的栅极；以及
一第十二晶体管，具有一栅极、一源极以及一漏极，其中，该第十二晶体管的漏极耦接该第一电压电平，该第十二晶体管的栅极耦接该输出端，该第十二晶体管的源极耦接该第八晶体管的栅极。
8.如权利要求2所述的移位寄存电路，其中，该第三下拉模块包括：
一第十三晶体管，具有一栅极、一源极以及一漏极，其中，该第十三晶体管的栅极耦接该第一下拉模块，该第十三晶体管的源极耦接该次级移位寄存器的输出信号；
一第十四晶体管，具有一栅极、一源极以及一漏极，其中，该第十四晶体管的源极耦接该第十三晶体管的漏极，该第十四晶体管的漏极耦接该第一电压电平，该第十四晶体管的栅极耦接该第一时钟信号；
一第十五晶体管，具有一栅极、一源极以及一漏极，其中，该第十五晶体管的栅极耦接该第十三晶体管的漏极，该第十五晶体管的漏极耦接该第一电压电平，该第十五晶体管的源极耦接该输出端；以及
一第十六晶体管，具有一栅极、一源极以及一漏极，其中，该第十六晶体管的栅极耦接该第十三晶体管的漏极，该第十六晶体管的漏极耦接该第一电压电平，该第十六晶体管的源极耦接该第二晶体管的漏极。
9.如权利要求3所述的移位寄存电路，其中，该第一开关装置为一第十七晶体管，具有一栅极、一源极以及一漏极，其中，该第十七晶体管的栅极耦接该输出端，该第十七晶体管的源极耦接该第一下拉模块，该第十七晶体管的漏极耦接该第一电压电平。
10.如权利要求1所述的移位寄存电路，其中该前级移位寄存器的输出信号为一激活脉冲信号。
11.一种移位寄存电路，具有多个串接级的移位寄存器，包括：
一第一晶体管，具有一栅极、一源极以及一漏极，其中该第一晶体管的栅极与该第一晶体管的源极耦接一前级移位寄存器的输出信号；
一第二晶体管，具有一栅极、一源极以及一漏极，其中，该第二晶体管的栅极耦接该第一晶体管的漏极，该第二晶体管的源极耦接一第一时钟信号，该第二晶体管的漏极耦接一输出端；
一第三晶体管，具有一栅极、一源极以及一漏极，其中，该第三晶体管的源极耦接该输出端，该第三晶体管的漏极耦接该第一电压电平；
一第四晶体管，具有一栅极、一源极以及一漏极，其中，该第四晶体管的漏极耦接该第一电压电平，该第四晶体管的栅极耦接该第三晶体管的栅极，该第四晶体管的源极耦接该第二晶体管的漏极；
一第五晶体管，具有一栅极、一源极以及一漏极，其中，该第五晶体管的栅极与该第五晶体管的源极耦接该第二时钟信号，该第五晶体管的漏极耦接该第三晶体管的栅极；
一第六晶体管，具有一栅极、一源极以及一漏极，其中该第六晶体管的漏极耦接该第一电压电平，该第六晶体管的栅极耦接该第一时钟信号，该第六晶体管的源极耦接该第三晶体管的栅极；
一第七晶体管，具有一栅极、一源极以及一漏极，其中，该第七晶体管的漏极耦接该第一电压电平，该第七晶体管的栅极耦接该前级移位寄存器的输出信号，该第七晶体管的源极耦接该第三晶体管的栅极；
一第八晶体管，具有一栅极、一源极以及一漏极，其中，该第八晶体管的源极耦接该输出端，该第八晶体管的漏极耦接该第一电压电平；
一第九晶体管，具有一栅极、一源极以及一漏极，其中，该第九晶体管的漏极耦接该第一电压电平，该第九晶体管的栅极耦接该第八晶体管的栅极，该第九晶体管的源极耦接该第二晶体管的漏极；
一第十晶体管，具有一栅极、一源极以及一漏极，其中，该第十晶体管的栅极与该第十晶体管的源极耦接该第一时钟信号，该第十晶体管的漏极耦接该第八晶体管的栅极；
一第十一晶体管，具有一栅极、一源极以及一漏极，其中，该第十一晶体管的漏极耦接该第一电压电平，该第十一晶体管的栅极耦接该第二时钟信号，该第十一晶体管的源极耦接该第八晶体管的栅极；以及
一第十二晶体管，具有一栅极、一源极以及一漏极，其中，该第十二晶体管的漏极耦接该第一电压电平，该第十二晶体管的栅极耦接该输出端，该第十二晶体管的源极耦接该第八晶体管的栅极。
12.如权利要求11所述的移位寄存电路，其中，更包括一第三下拉模块，耦接一次级移位寄存器的输出信号，当次级移位寄存器的输出信号为高电压电平时，耦接该输出端至该第一电压电平，包括：
一第十三晶体管，具有一栅极、一源极以及一漏极，其中，该第十三晶体管的栅极耦接该第三晶体管的栅极，该第十三晶体管的源极耦接该次级移位寄存器的输出信号；
一第十四晶体管，具有一栅极、一源极以及一漏极，其中，该第十四晶体管的源极耦接该第十三晶体管的漏极，该第十四晶体管的漏极耦接该第一电压电平，该第十四晶体管的栅极耦接该第一时钟信号；
一第十五晶体管，具有一栅极、一源极以及一漏极，其中，该第十五晶体管的栅极耦接该第十三晶体管的漏极，该第十五晶体管的漏极耦接该第一电压电平，该第十五晶体管的源极耦接该输出端；以及
一第十六晶体管，具有一栅极、一源极以及一漏极，其中，该第十六晶体管的栅极耦接该第十三晶体管的漏极，该第十六晶体管的漏极耦接该第一电压电平，该第十六晶体管的源极耦接该第二晶体管的漏极。
13.如权利要求11所述的移位寄存电路，其中，更包括一第一开关装置，当该输出端为高电压电平时，关闭该第三晶体管，包括：
一第十七晶体管，具有一栅极、一源极以及一漏极，其中，该第十七晶体管的栅极耦接该输出端，该第十七晶体管的源极耦接该第三晶体管的栅极，该第十七晶体管的漏极耦接该第一电压电平。
14.如权利要求11所述的移位寄存电路，其中，该第二时钟信号与该第一时钟信号的相位差为180度。
15.如权利要求11所述的移位寄存电路，其中，该第一时钟信号具有50％的工作周期。
16.如权利要求11所述的移位寄存电路，其中，该前级移位寄存器的输出信号为一激活脉冲信号。
17.如权利要求11所述的移位寄存电路，其中，所述晶体管为NMOS晶体管。
18.如权利要求11所述的移位寄存电路，其中，所述晶体管为TFT薄膜晶体管，设置在一玻璃基板上。
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