CN100421208C - 薄膜晶体管阵列的制造方法与装置 - Google Patents

Abstract

一种薄膜晶体管阵列的制造方法与装置，适用于薄膜晶体管阵列制程中形成导体层的步骤，以消除静电破坏的效应，此方法采用两阶段式的光掩模工艺。首先利用第一阶段光掩模工艺，将形成于一基板上的导体层图案化，以形成一第一图案，这个第一图案包括于该基板边缘处形成的一尖端放电机制、数个独立电路以及连接前述各个独立电路的连结部位，以使同一层导体层连接成等电位，并可于基板边缘处制作尖端放电机制。之后，等到下一层导体层建构前，再利用第二阶段光掩模工艺，将第一图案连结部位全部去除，以形成一第二图案，而第二图案中仅保留独立电路。

Description

薄膜晶体管阵列的制造方法与装置

技术领域

本发明是有关于一种薄膜晶体管阵列(thin film transistor array，简称TFT array)的制造方法，且特别是关于一种能够除静电破坏(electrostaticdischarge，简称ESD)的薄膜晶体管阵列的制造方法。

背景技术

液晶显示器由于具有低电压操作、无辐射线散射、重量轻以及体积小等传统阴极射线管(cathode ray tube，简称CRT)所制造的显示器无法达到的优点，与其他平板式显示器如电浆显示器及电致发光(electroluminance)显示器，成为近年来显示器研究的主要课题，更被视为二十一世纪显示器的主流。

主动矩阵式液晶显示器直接在像素电极(pixel electrode)处形成晶体管(transistor)或是二极管(diode)等主动元件(active element)，来控制液晶显示器的资料写入。其中又以薄膜晶体管液晶显示器被视为现今液晶显示器的主流之一。当像素电极处于选择的状态下(即打开“ON”的状态下)，讯号将写入此像素上；当像素电极处于非选择的状态下(即关闭“OFF”的状态下)，储存电容可维持驱动液晶的电位。因此，液晶与驱动时间呈现了静态(static)的特性。

在现行的薄膜晶体管制程中，静电破坏一直是深受关注的问题，因为静电破坏可发生在电子零件生命的任何阶段，譬如数字电子元件在制造、运送、储存及使用中皆容易受到静电的破坏。而如何有效消除静电破坏、增加生产良率也是业界持续努力的目的。现有的技术是利用静电消除器来减低静电破坏的效应，而此种方法是在较易有静电破坏生成的设备中，加装一离子产生器(ionizer)，其操作原理是以脉冲交流电(alternating current，简称AC)或脉冲直流电(direct current，简称DC)的方式交替产生正、负离子，再利用所供应的大量离子减低或消除标的物所带的静电。

然而，上述静电消除器往往在使用一段时间后，常因静电消除器的探针为消耗品而有衰竭现象，不但保养维修不易，且须经常利用静电侦测器作校正，导致所耗成本太高。而且，多数静电消除器会供应过量的正或负离子，造成标的物产生带有反极性电荷的现象。此外，由于在薄膜晶体管的制造过程中有一些是属于高温制程(制程温度＞500℃)，而静电消除器是无法长期在高温中运作，所以无法保证在高温制程中不受静电破坏的影响。

发明内容

本发明的目的是提供一种薄膜晶体管阵列的制造方法，以避免发生静电破坏，并降低公知采用静电消除器所耗费的成本。

本发明的再一目的是提供一种薄膜晶体管导体层的制作方法，以避免发生静电破坏。

本发明的另一目的是提供一种在薄膜晶体管基板的静电防护装置，以确保薄膜晶体管在高温制程中不受静电破坏的影响。

本发明的又一目的是提供一种具静电防护装置的薄膜晶体管基板，可避免发生静电破坏，且确保薄膜晶体管在高温制程中不受静电破坏的影响。

为实现上述目的，本发明提出的薄膜晶体管阵列的制造方法，包括于一基板上形成一第一导体层，再图案化第一导体层，以形成数个第一独立电路以及连接第一独立电路的数个第一连结部位。的后，去除第一导体层中的第一连结部位。接着，于第一导体层上形成一第一绝缘层，再于第一绝缘层上形成一第二导体层。随后，于基板上形成一第二绝缘层，第二绝缘层具有数个接触窗口。接着，于第二绝缘层上形成数个像素电极，以使得像素电极由接触窗口与第二导体层电性相连。所述薄膜晶体管阵列的制造方法还包括于该基板边缘处形成一尖端放电机制。

本发明再提出一种薄膜晶体管导体层的制作方法，包括利用一第一阶段光掩模工艺，将形成于一基板上的一导体层图案化，以形成一第一图案，此第一图案包括于该基板边缘处形成的一尖端放电机制、数个独立电路以及连接独立电路的数个连结部位，以使导体层连接成等电位。之后，利用一第二阶段光掩模工艺，将第一图案的连结部位去除。

本发明另外提出一种在薄膜晶体管基板的静电防护装置，其结构包括数个位于薄膜晶体管基板边缘处的放电尖端部位，其中每两放电尖端部位的尖端是互相面对或交错而不相连。

本发明再提出一种具静电防护装置的薄膜晶体管基板，包括数个薄膜晶体管以及数个放电尖端部位，位于薄膜晶体管基板的边缘处，其中每两放电尖端部位的尖端是互相面对或交错而不相连。

本发明针对静电破坏的产生原因以及破坏模式，积极地从制程面改良，先使所有导体层连接成等电位，并且可于基板边缘处制作尖端放电机制。因此，于本发明全段制程中所作的连续式保护下，能够强化薄膜晶体管基板本身对静电破坏的承受能力，进而消除制程中静电破坏的产生，并且提升生产良率。

附图说明

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明。

图1是依照本发明的一较佳实施例的薄膜晶体管阵列的制造流程步骤图。

图2所显示是根据图1薄膜晶体管阵列的制造流程的步骤104的电路布局示意图。

图3(a)是依照本发明的一较佳实施例的薄膜晶体管阵列的结构示意图。

图3(b)所显示图3(a)的III部分的一放大示意图。

图3(c)所显示图3(a)的III部分的另一放大示意图。

具体实施方式

图1是依照本发明的一较佳实施例的薄膜晶体管(thin film transistor，简称TFT)阵列(array)的制造流程步骤图，其中各层导体层利用两阶段式的光掩模工艺来制作，而每一阶段的光掩模工艺例如是经过光阻涂布、软烤、硬烤、曝光、定影、显影、蚀刻等步骤，以将导体层图案化。

请参照图1，于步骤100中，提供一基板，此基板为透明基板，譬如玻璃基板或石英基板等。接着，于步骤102中，于基板上形成一层第n导体层，其中n＝1，2，...，n，于本实施例中的导体层并不局限于第几层导体层，只要是会发生静电破坏情形的导体层，均可依本实施例的方式制作。

随后，于步骤104中，利用第一阶段光掩模工艺图案化第n导体层，以形成数个独立电路以及连结各个独立电路的连结部位。于此同时可以在基板边缘处制作一尖端放电机制，以于不影响薄膜晶体管阵列的主要电路下，由尖端放电的原理分摊并降低环境中所诱发累积的静电电位，来使基板的电位降低。

之后，请再参照图1，等到下一层导体层建构前，再进行步骤106，利用第二阶段光掩模工艺图案化第n导体层，以去除连结各个独立电路的连结部位。之后，可进行步骤108，于基板上形成一层第n绝缘层覆盖第n导体层，于此实施例中的第n绝缘层例如是一介电层。而在步骤108之后，可以重回步骤102，再于基板上形成下一层导体层。

当本实施例应用于薄膜晶体管阵列的制造方法时，可根据前述的两阶段式光掩模工艺，譬如先进行步骤102，于基板上形成一层第一导体层(n＝1)，再进行步骤104，图案化第一导体层，以形成具有栅极以及数条与栅极相连的扫描配线(scan line)等独立电路以及连接前述各个独立电路的连结部位的第一导体层。之后，进行步骤106，去除第一导体层的连结部位。接着，于步骤108，可在基板上形成一第一绝缘层(n＝1)作为栅极绝缘层(gateinsulating)，之后还可以在第一绝缘层上形成横跨栅极的通道层(channellayer)。

然后，可重复步骤102，于基板上形成一层第二导体层(n＝2)，接着进行步骤104，图案化第二导体层，使其成为具有源极/漏极以及数条与源极/漏极相连的数据线(data line)等独立电路以及连接前述各个独立电路的连结部位的第二导体层。之后，进行步骤106，去除第二导体层的连结部位。接着，于步骤108，在基板上形成一第二绝缘层(n＝2)作为保护层，其中第二绝缘层还具有数个接触窗口。然后，可于第二绝缘层上形成数个像素电极，以使得像素电极由接触窗口与第二导体层的源极/漏极一端电性相连。

此外，为说明本发明第一阶段与第二阶段光掩模工艺的差异，请见图2。

图2所显示是根据图1的薄膜晶体管阵列的制造流程的步骤104的电路布局示意图。请参照图2，图中所示即经过第一阶段光掩模工艺之后，被图案化的导体层的导体层布局200，其中包括数个如环状回路的独立电路202，以及连接前述独立电路202的连结部位204。而于本图的导体层布局200仅是作为说明图1的步骤104中被图案化的导体层的其中一个范例，并非限定导体层布局200的样式。此外，于导体层布局200中的连结部204只要能将所有独立电路202互相导通即可，所以如图2中上下两排的独立电路202可以只靠一个连结部位导通即可。

请继续参照图2，由于第一阶段光掩模工艺将导体层原本设计成独立电路的图案互相连结成等电位，因此可确保后续制程中不会因为局部区域的静电效应造成此一导体层之间的电位差过大，而产生电弧(arc)放电。之后的第二阶段光掩模工艺将于下一层导体层建构前进行，以去除导体层布局200中连接独立电路202的连结部位204，而保留其中的独立电路202。

另外，于图1的步骤104之后，曾提出一静电防护装置的制作，因此为详细说明此一静电防护装置，请见图3。

图3(a)是依照本发明的一较佳实施例的薄膜晶体管阵列的结构示意图，而图3(b)与(c)分别显示图3(a)的III部分的放大示意图。请参照图3(a)、图3(b)与图3(c)，本发明的静电防护装置可以在任一层导体层进行图案化制程时同时制作于基板300边缘处，其结构包括两个尖端相对的放电尖端部位304，而且这两个放电尖端部位304的尖端是互相面对(如图3(b)或交错(如图3(c))而不相连。另外，放电尖端部位304可分别与两互相隔离的导线306相连。由于这个尖端放电机制设置于基板300边缘处，故可在不影响薄膜晶体管302下，由尖端放电的原理分摊并降低环境中所诱发累积的静电电位，来使基板300的电位降低。

本发明因为在薄膜晶体管制程中，先使所有导体层连接成等电位，可再于基板边缘处制作静电防护装置。此方法除了可确保后续制程中不会因为局部区域的静电效应造成导体层中各个独立电路之间电位差过大，而产生电弧放电外，整个基板的导体层也由此尖端放电机制分摊并降低环境所诱发累积的静电电位，消除静电破坏(electrostatic discharge，简称ESD)。之后，于下一层导体层建构前，再去除导体层中连接前述独立电路的连结部位。并且，下一层导体层的设计也可利用同样方式做静电破坏的防护，故此本发明的方法可配合各元件及制程设计搭配应用，而并不局限于薄膜晶体管的制造方法上。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视申请的专利范围所界定为准。

Claims (9)

1. 一种薄膜晶体管阵列的制造方法，包括：

于一基板上形成一第一导体层；

图案化该第一导体层，以形成多个第一独立电路以及连接该些第一独立电路的多个第一连结部位；

去除该第一导体层中的该些第一连结部位；

于该第一导体层上形成一第一绝缘层；

于该第一绝缘层上形成一第二导体层；

于该基板上形成一第二绝缘层，该第二绝缘层具有多个接触窗口；以及

于该第二绝缘层上形成多个像素电极，以使得该些像素电极由该些接触窗口与该第二导体层电性相连；

所述薄膜晶体管阵列的制造方法还包括于该基板边缘处形成一尖端放电机制。

2. 如权利要求1所述的薄膜晶体管阵列的制造方法，其特征在于，其中该第一独立电路包括多个栅极以及多条与该些栅极连接的扫描线。

3. 如权利要求1所述的薄膜晶体管阵列的制造方法，其特征在于，其中于该基板上形成该第一绝缘层后，还包括于该第一绝缘层上形成多个通道层，该些通道层横跨该些栅极。

4. 如权利要求1所述的薄膜晶体管阵列的制造方法，其特征在于，于该第一绝缘层上形成一第二导体层之后，还包括图案化该第二导体层，以形成多个第二独立电路以及连接该些第二独立电路的多个第二连结部位。

5. 如权利要求4所述的薄膜晶体管阵列的制造方法，其特征在于，其中该第二独立电路包括多个源/漏极以及多条与该些源极/漏极连接的数据线。

6. 如权利要求1所述的薄膜晶体管阵列的制造方法，其特征在于，其中于图案化该第一导体层的步骤中形成该尖端放电机制，该尖端放电机制包括两放电尖端部位，且该些放电尖端部位的尖端互相面对或交错而不相连。

7. 如权利要求4所述的薄膜晶体管阵列的制造方法，其特征在于，其中于图案化该第二导体层的步骤中形成该尖端放电机制，该尖端放电机制包括两放电尖端部位，且该些放电尖端部位的尖端互相面对或交错而不相连。

8. 一种薄膜晶体管导体层的制作方法，包括：

利用一第一阶段光掩模工艺，将形成于一基板上的一导体层图案化，以形成一第一图案，该第一图案包括于该基板边缘处形成的一尖端放电机制、多个独立电路以及连接该些独立电路的多个连结部位，以使该导体层连接成等电位；以及

利用一第二阶段光掩模工艺，将该第一图案的该些连结部位去除。

9. 如权利要求8所述的薄膜晶体管导体层的制作方法，其特征在于，该尖端放电机制包括两放电尖端部位，且该些放电尖端部位的尖端互相面对或交错而不相连。