[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN100364092C - 半导体器件及其生产方法 - Google Patents

半导体器件及其生产方法 Download PDF

Info

Publication number
CN100364092C
CN100364092C CNB021213445A CN02121344A CN100364092C CN 100364092 C CN100364092 C CN 100364092C CN B021213445 A CNB021213445 A CN B021213445A CN 02121344 A CN02121344 A CN 02121344A CN 100364092 C CN100364092 C CN 100364092C
Authority
CN
China
Prior art keywords
semiconductor device
hole
electrode pads
opening
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021213445A
Other languages
English (en)
Other versions
CN1392611A (zh
Inventor
真篠直宽
東光敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN1392611A publication Critical patent/CN1392611A/zh
Application granted granted Critical
Publication of CN100364092C publication Critical patent/CN100364092C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种半导体器件，使主电极垫片能与互连图案可靠地电连接。该半导体器件具有硅基片(半导体基片)、在该硅基片的一个表面上形成的电子元件形成层、具有延伸部分并与该电子元件形成层电连接的电极垫片、穿过该电极垫片和硅基片的通孔、SiO2膜(绝缘膜)、在电极垫片和延伸部分上的SiO2膜中提供的通路孔、以及互连图案，该互连图案把电极垫片经由通孔和通路孔引导到硅基片的另一表面，所述通孔在穿过电极垫片部分的直径大于穿过半导体基片部分的直径。

Description

半导体器件及其生产方法
技术领域
本发明涉及半导体器件及其生产方法，更具体地说，涉及一种半导体器件，在其中保证了在穿过电极垫片和半导体基片的通孔的侧壁处该电极垫片和半导体基片之间的绝缘性，以及生产该半导体器件的方法。
背景技术
在过去，要装在母板上的半导体器件包含一个半导体芯片安装在称作“插入板(interposer)”的接线板上。这个插入板一直被认为是使半导体芯片和母板二者的电极端子位置对齐所必须的。
然而，如果使用插入板，半导体器件的厚度便因那个插入板的厚度而增大，所以最好是尽可能不使用这种插入板，从而满足近来对减小电子设备尺寸的需求。
所以，近年来，一直在努力开发不需要插入板的半导体器件。图9A中显示了相关技术中这种半导体器件的截面图。
相关技术的半导体器件101主要包含硅基片102而没有插入板。硅基片102的一个表面102a在其上形成一个电子元件形成层103，它包括晶体管或其他电子元件。这与通路孔电极垫片110电连接。绝缘膜104防止通路孔电极垫片110或主电极垫片105与硅基片102之间发生电连接。
半导体元件形成层103和通路孔电极垫片110在其上面叠加了一个SiO2膜106和互连图案107。SiO2膜106有一个在其中开放的通路孔106a。互连图案107和通路孔电极垫片110通过这一开口实现电连接。
通路孔电极垫片110具有与其集成的主电极垫片105。再有，主电极垫片105和在它下面的硅基片102有一个在它们当中开放的通孔111。
通孔111是这类半导体器件的一个特征性特性，所提供的通孔111把互连图案107引导到硅基片102的另一表面102b。被引导到另一表面102b的互连图案107具有焊料块(Solder bump)108，其作用是作为与母板(未画出)端子位置对齐的外部连接端子。
图9C是以图9A箭头A的方向看去的半导体器件101的平面图。为解释方便，略去了互连图案107。
通路孔106a是一个宽直径的圆圈，在它的底部暴露出通路孔电极垫片110。
半导体器件101是通过嵌入一个不同于现有半导体器件(LSI等)109的新结构制成的，如图11中的截面所示。如将使用图11解释的那样，还在现有半导体器件109之处提供主电极垫片105。这个地方原来是焊接导线、接线柱等的地方，是信号输入和输出以及供电的地方。
另一方面，通路孔电极垫片110C(图9C)是新的结构之一，在现有半导体器件109中没有提供。通路孔电极垫片110是新提供的，通过在它上面提供一个宽直径通路孔106a从而增大了与互连图案107的接触面积(图9A)，并且由于应力作用防止与互连图案脱离，也由于同样作用防止产生电接触不良。
以这种方式，在相关技术的半导体器件中，除了原先存在的主垫片105外，新提供了一个通路孔垫片110作为与互连图案107电连接的部件，而且为了保证可靠的电连接，在通路孔电极垫片110上方打开了一个宽直径圆形通路孔106a。
现在参考图9B，通孔111是由硅基片102的开口102C、绝缘膜104的开口104a以及主电极垫片105的开口105a确定的。所以，在通孔111的侧壁，硅基片102和主电极垫片105是通过彼此沿侧壁相距高度D2来实现彼此绝缘的。
然而，高度D2比较小，所以难于保证在通孔111的侧壁硅基片102和主电极垫片105之间有足够的绝缘。
再有，在生产半导体器件101的过程中还存在一个问题。这将参考图10A和10B来描述，图10A和10B是相关技术的半导体器件101的截面图。
首先，准备一个处于图10A所示状态的硅基片。在这一状态，在硅基片102上形成了绝缘膜104、主电极垫片105和电子元件形成层103。
接下来，如图10B中所示，从主电极垫片105一侧射出激光来，被激光束射击的部分蒸发，从而形成通孔111。
然而，在这一方法中，主电极垫片105和/或硅基片102的材料被激光束蒸发，而被蒸发的导体材料(硅、铝、铜等)沉积在绝缘膜104的开口104a上，所以存在着使硅基片102和主电极垫片105电连接的危险。
发明内容
本发明的一个目的是提供一个半导体器件，它有通孔穿过电极垫片和半导体基片，在其中保证电极垫片和半导体基片在该通孔的侧壁处有足够的绝缘。
本发明的另一目的是提供一种生产半导体器件的方法，包括形成穿过电极垫片和半导体基片的通孔，在该方法中减小了该电极垫片和硅基片发生电连接的危险。
为实现这一目的，根据本发明的第一方面，提供了一种半导体器件，包含半导体基片；在该半导体基片的一个表面上形成的电子元件；在那个表面上形成的与该元件电连接的电极垫片，该电极垫片有一个延伸部分；穿过该电极垫片和半导体基片的通孔；至少是在半导体基片的另一表面上、在通孔的内壁上以及在电极垫片(包括其延伸部分)上形成的绝缘膜；在电极垫片的延伸部分上的绝缘膜中提供的通路孔；以及把电极垫片经由通孔和通路孔电引导到半导体基片另一表面的互连图案，所述通孔穿过电极垫片部分的直径大于穿过半导体基片部分的直径。
在一个实施例中，互连图案还把电极垫片电引导到半导体基片的一个表面。有可能把多个这些半导体器件叠加在一起，并通过外部连接端子把每个底半导体器件和顶半导体器件的相对表面的互连图案电连接。
在一个实施例中，这些通孔填充与互连图案电子连接的导体。有可能把多个这些半导体器件叠加在一起，并通过外部连接端子把每个底半导体器件和顶半导体器件的相应通孔中填充的导体电连接。
根据本发明的第二方面，提供了一种生产半导体器件的方法，包含如下步骤：在半导体基片的一个表面上形成电子元件；形成与该半导体基片一个表面上的元件电连接的电极垫片；通过形成图案在电极垫片中形成第一开口；穿过第一开口射击激光束从而在包括电子元件的半导体基片中形成第二开口，该激光束的直径小于第一开口的直径，于是由第一开口和第二开口确定一个通孔；在至少是该半导体基片的另一表面、通孔的内壁和包括延伸部分的电极垫片上形成绝缘膜；通过对绝缘膜形成图案形成通路孔以暴露电极垫片延伸部分的一部分；在绝缘膜上和在通路孔中形成导体膜；以及对导体膜形成图案以形成互连图案，该互连图案把电极垫片经由通孔和通路孔电引导到半导体基片的另一表面。
优选地，在形成第一开口的步骤和形成第二开口的步骤之间包括一个研磨半导体基片另一表面的步骤，借以减小半导体基片的厚度。
优选地，形成通路孔的步骤是利用激光束使绝缘膜开口来实现的。
在一个实施例中，借助形成互连图案的步骤，形成了互连图案，从而使电极垫片也被电引导到半导体基片的一个表面。有可能提供步骤准备多个这种半导体器件的步骤，并通过外部连接端子把半导体器件的互连图案电连接起来，从而使这些半导体器件叠加成多层。
在一个实施例中，该方法包括一个步骤，在形成导体膜步骤之后用一个与该导体膜电连接的导体填充通孔。有可能提供准备多个这种半导体器件的步骤，并通过外部连接端子把从这多个半导体器件相应通孔的开口暴露出来的导体电连接起来，从而使这些半导体器件叠加成多层。
附图说明
由下文中参考附图给出的对最佳实施例的描述，本发明的这些和其他目的和特点将变得更加清楚，其中：
图1A、1B和1C是根据本发明一个最佳实施例的半导体器件的截面图，这里图1B是图1A中圆圈1B中的部分的放大图，图1C是图1B中圆圈1C中的部分的放大图；
图2是图1所示根据本发明一个实施例的半导体器件的平面图，是从图1A的A侧看到的；
图3是根据本发明的一个实施例，通过叠加多个半导体器件所得到的一个半导体模块的截面图，由该半导体模块可得到三维安装结构；
图4A至4Q是根据本发明的一个实施例在各个生产步骤中半导体器件的截面图，这里图4P是图4O中圆圈4P中的部分的放大图；
图5是根据本发明的一个实施例准备多个半导体器件供叠加用的准备状态的截面图；
图6是根据本发明的一个实施例，在图4K的步骤和图4L的步骤之间进行的形成保护膜的步骤的截面图；
图7是根据本发明的一个实施例，以导体填充通孔的情况的放大截面图；
图8是由叠加多个半导体器件得到的半导体模块的截面图，这些半导体器件如图7所示那样以导体填充其通孔，由该半导体模块可形成三维安装结构；
图9A和图9C是相关技术的半导体器件的截面图和平面图，而图9B是图9A中的圆圈9B中的部分的放大截面图；
图10A和图10B是生产相关技术的半导体器件的步骤的截面图；以及
图11是传统存在的半导体器件的截面图。
具体实施方式
下面将参考附图详细描述本发明的最佳实施例。
根据本发明的一个半导体器件具有半导体基片和在该半导体基片的一个表面上形成的电子元件。在该半导体基片的那个表面上形成与这个元件电连接的一个电极垫片。该电极垫片和半导体基片有一个通孔穿过它们。在那个通孔的内壁上形成绝缘膜。这一绝缘膜进一步形成于半导体基片的另一表面上和电极垫片上。
在该绝缘膜中，在电极垫片的延伸部分上形成的部分具有一个通路孔。在该半导体器件中提供一个互连图案把电极垫片经由这通路孔和通孔电引导到半导体基片的另一表面。
特别是在本发明中，通孔的穿过电极垫片部分(以后称作“第一开口”)的直径最好做成大于穿过半导体基片部分(以后称作“第二开口”)的直径。
根据这一结构，与通孔的直径不论其位置总为常数的相关技术结构相比，有可能延长第一开口和第二开口的近开口端之间的距离，从而能保证在通孔的侧壁在电极垫片和半导体基片之间有足够的绝缘。
再有，互连图案可以把电极垫片电引导到半导体基片的一个表面。
在这种情况中，通过沿垂直方向准备多个这样的半导体器件，并以外部连接端子使每个底半导体器件和顶半导体器件相对表面的互连图案实现电连接，从而得到一个三维安装结构。由于每个半导体器件的平面尺寸比过去要小，所以与过去相比，这一三维安装结构保持减小了横向的扩展。
当以这种方式叠加这些装置时，有可能以与互连图案电连接的导体填充通孔。在这种情况中，从通孔暴露出来的位置处的导体实现互连图案的功能，所以不再需要形成那些互连图案，于是能容易地叠加顶、底半导体器件。
另一方面，根据本发明的一种生产半导体器件的方法包含如下步骤：
(a)在半导体基片的一个表面上形成电子元件；
(b)在半导体基片的一个表面上形成与该元件电连接的电极垫片，该电极垫片有一个延伸部分；
(c)通过形成图案在电极垫片中形成第一开口；
(d)穿过第一开口射击激光束从而在包括电子元件的半导体基片中形成第二开口，该激光束的直径小于第一开口的直径，于是由第一开口和第二开口确定一个通孔；
(e)在至少是该半导体基片的另一表面、通孔的内壁和包括延伸部分的电极垫片上形成绝缘膜；
(f)通过对绝缘膜形成图案形成通路孔以暴露电极垫片延伸部分的一部分；
(g)在绝缘膜上和在通路孔中形成导体膜；以及
(h)对导体膜形成图案以形成互连图案，该互连图案把电极垫片经由通孔和通路孔电引导到半导体基片的另一表面。
根据这些步骤当中的步骤(c)和(d)，由于是在形成第一开口之后以其直径小于第一开口直径的激光束穿过第一开口进行发射，所以能防止激光束接触第一开口和蒸发电极垫片材料，于是，半导体基片和电极垫片由于蒸发的材料使其电连接的危险性减小了。
再有，根据上述步骤，得到这样一种结构，在其中第一开口的直径大于第二开口的直径。如已解释的那样，这一结构的优点是足以保证在电极垫片和半导体基片之间在其通孔的侧壁处的绝缘性。
再有，在步骤(c)和(d)之间可以包括一个研磨半导体基片另一表面的步骤，以减小半导体基片的厚度。
根据这一点，由于在形成第二开口之前半导体基片的厚度被减小，便有可能以短时间发射激光束来形成第二开口，从而减小了由于激光束的发射引起的对半导体基片的热损伤。再有，由于激光束的工作深度变浅，所以减小了由激光束造成的材料蒸发量，从而减小了蒸发并沉积在通孔中的材料量。由于这一点，有可能清洁地形成通孔。
再有，步骤(f)(在绝缘膜中形成通路孔的步骤)可以用激光束在绝缘膜上开口来实现。
图1A、1B和1C是根据本发明一个最佳实施例的半导体器件的截面图。图1B是图1A的圆圈1B中的区域的放大图，而图1C是图1B的圆圈1C中的区域的放大图。
如图中所示，半导体器件215具有硅基片201(半导体基片)。这一硅基片201的一个表面201a形成有半导体元件形成层202，在其中构建晶体管或其他电子元件。再有，半导体元件形成层202有一个电极垫片211在其上面。尽管没有画出，电极垫片211是与半导体元件形成层202中的元件电连接的。电极垫片211和硅基片201有元件形成层202插在它们之间。参考数字204指出一个钝化层，用于保护半导体元件形成层202。该层包含例如SiO2。
参考数字212指出一个穿过电极垫片211和硅基片201的通孔。在它的内壁上形成SiO2膜209(绝缘膜)。还在硅基片201的另一表面201b上和在电极垫片211及电极垫片211的延伸部分211x上形成SiO2膜209。
在电极垫片211的延伸部分211x上的SiO2膜209具有通路孔209a。电极垫片211和SiO2膜上的互连图案214通过这一通路孔209a实现电连接。
参考图1B，通孔212由第一开口208和第二开口201C确定。在这些开口当中，第一开口208是穿过电极垫片211的那部分，而第二开口201C是穿过硅基片201的那部分。
在本发明中，第一开口208的直径R1被做成大于第二开口201C的直径R2。具体地说，R1约为50至70μm，而R2被做成小于R1，或者约25至50μm。重要的是，R1＞R2。本发明不限于上述数据。
根据这一结构，与直径R1和R2相同的情况相比，有可能延长第一开口208和第二开口201C的近开口端208a和201d之间的距离D1(图1C)。所以，有可能保证在电极垫片211和硅基片201之间在通孔212的侧壁处有足够的绝缘。
在图示的例子中，第二开口201C形成削尖的形状，但如下文中解释的那样，这是由于用激光束形成第二开口201C的结果。该形状不限于削尖的一种。例如，即使形成直立形第二开口201C，也能得到本发明的那些好处。
再有，在图示的例子中，通孔212是空的，但如图7中所示，还可能以一个与互连图案214电连接的导体217填充通孔212。作为这种情况中的导体217，它是例如铜。
另一方面，如果注意到图1A中所示互连图案，它是在SiO2膜209上形成并穿过通孔212延伸到硅基片201的另一表面201b。互连图案214的作用是经由通路孔209a和通孔212把电极垫片211与另一表面201b电连接。
以这种方式引导出的互连图案214的预定位置具有焊料块210作为外部连接端子。然而，这些外部连接端子不限于焊料块210。也可以使用柱状块或其他已知的外部连接端子。
在焊料块210紧靠在母板(未画出)端子垫片的状态下使焊料块210软熔(reflow)，从而使半导体器件215电连接和机械连接到母板上。
半导体器件215可以按这种方式单独使用，或者如上文解释的那样叠加使用。
图2是半导体器件215的平面图，是从图1A的A侧看到的。
在表面201a上形成的互连图案214具有端子部分214a。所提供的端子部分214a把电极垫片211电引导到硅基片201的表面201a。当垂直叠加多个半导体器件215时，正是由顶半导体器件215提供的焊料块210这一部分被焊接在一起。然而，当不需要叠加时，则不需要提供端子部分214a。
以这种方式叠加的半导体器件215的截面图示于图3。如图3中所示，每个顶半导体器件和底半导体器件215的相对表面的互连图案214通过焊料块210实现电连接。这种结构是通过叠加多个半导体器件而得到的三维安装结构。每个半导体器件215的平面尺寸小于相关技术中的情况，所以在这一三维结构中，与相关技术相比有可能保护减小横向扩展。这对近年来追求的使半导体组件具有更高的密度和更小的尺寸是有贡献的。
请注意，当如图7所示以导体217填充通孔212时，从通孔212的开口212a暴露出来的导体部分217a能用于代替端子部分214a，于是端子部分214a和互连图案214在具有焊料块20处的部分便不需要了，而且半导体器件215能容易地被叠加。图8中给出以这种方式叠加的情况中半导体器件215的截面图。
下面将参考图4A至4Q解释上述半导体器件215的生产方法。图4A至4Q是在不同生产步骤中半导体器件的截面图。
首先，如图4A中所示，准备一个硅基片201(半导体基片)。这一硅基片201是为得到大量半导体器件所使用的基片(晶片)。
接下来，如图4B中所示，在硅基片201的一个表面201a上形成一个晶体管或其他电子元件。在该图中，参考数字202显示一个半导体元件形成层，在那里形成半导体元件。
接下来，如图4C中所示，在半导体元件形成层202上形成一个含有铝(第一金属)的膜(未画出)，这个膜被形成图案，以构成底电极垫片203。底电极垫片203的厚度约1μm。请注意，不用铝而用铜构成底电极垫片203也是可能的。
由于底电极垫片203和硅基片201有半导体元件形成层202插入它们之间，所以底电极垫片203位于硅基片201之上但不与硅基片201接触。再有，所形成的底电极垫片203与半导体元件形成层202中的一个互连层电连接，尽管图中没有具体显示出来。
接下来，如图4D中所示，底电极垫片203和半导体元件形成层202在它们上面形成含有SiO2等的钝化层204。然后对这一钝化层204形成图案，以形成开口204a，在那里暴露出底电极垫片203。
请注意，能从半导体制造商那里得到处于图4D中所示状态的产品。如图4D中所示，所形成的带有底电极垫片203或半导体元件形成层202及钝化层204等的半导体基片201是通常由半导体制造商生产的通用基片。底电极垫片203原本是用作导线焊接或焊接外部连接端子(凸块等)的电极垫片(在相关技术举例中的主电极垫片110)。
接下来，如图4E中所示，在钝化层204以及底电极垫片203的被暴露表面上形成含有Cr(铬)的馈电层205a。馈电层205a是由例如溅射形成的。
接下来，如图4F中所示，在馈电层205a上涂敷第一光致抗蚀剂206。然后第一光致抗蚀剂206被适当地曝光和显影，形成第一抗蚀剂开口206a，与钝化层204的开口204a重叠。
接下来，如图4G中所示，将暴露在第一抗蚀剂开口206a中的馈电层205a浸入电镀溶液(未画出)中，在这种状态下向馈电层205a供给电流，从而形成电镀的铜层205b。
接下来，如图4H中所示，去掉第一光致抗蚀剂206，然后有选择地蚀刻先前在第一光致抗蚀剂206下形成的馈电层205a以便去掉它。利用到此为止的各步骤，完成了含有馈电层205a和电镀铜层205b的顶电极垫片205。顶电极垫片205的厚度约为1至25μm。
再有，在本实施例中，底电极垫片203和顶电极垫片205形成电极垫片211。在图4H中，顶电极垫片205向左延伸，形成电极垫片211的延伸部分211x。
接下来，如图4I中所示，在钝化层204上和电极垫片211的暴露表面上形成第二光致抗蚀剂207。再有，光致抗蚀剂207被曝光和显影，形成暴露电极垫片211的第二开口207a。
接下来，如图4J中所示，光致抗蚀剂207用作蚀刻掩模以使电极垫片211形成图案并在电极垫片211中形成第一开口208。在这种情况中的蚀刻是例如化学蚀刻或等离子体蚀刻。请注意，第一开口的直径R1约50至70μm，但应根据电极垫片211的直径适当地设置。
接下来，如图4K中所示，硅基片201的另一表面201b被研磨以把硅基片201的厚度减至大约50至150μm。通过这一步骤，得到的好处是其后完成的半导体器件变薄了，但当半导体器件不必做得薄时，这一步骤可以略去。
接下来，如图4L中所示，其直径小于第一开口208的直径R1的激光束穿过第一开口208发射。作为激光的一个例子，有UV激光、YAG激光、或激元(excimer)激光。被激光束撞击的部分蒸发，从而在硅基片201中形成第二开口201C。这个第二开口201C的直径R2约为25至50μm。再有，通孔212由第一开口208和第二开口201C确定。
在形成第一开口208之后，用其直径小于值径R1的激光束发射，从而使激光束免于接触第一开口208和蒸发电极垫片211的材料(铝或铜)，从而使蒸发的材料沉积在通孔212的侧壁和使硅基片201与电极垫片211电连接的危险性减小了。
此外，得到了一个结构，其中第一开口208的直径R1大于第二开口201C的直径R2。如上文解释的那样，这一结构的好处是能足以保证在通孔212的侧壁处电极垫片211和硅基片201之间的绝缘。
再有，由于在形成第二开口201C之前在图4K的步骤减小了硅基片201的厚度。因此有可能以短时间激光束射击形成第二开口201C，于是能减小由于激光束造成的对硅基片201的热损伤。
再有，由于激光束的工作深度变浅，使被激光束蒸发的硅量减小，于是减小了蒸发和在通孔212中沉积的硅量。由于这一点，使有可能清洁地形成通孔212。
请注意，当热损伤或硅在通孔212中的沉积不是一个问题时，图4K的步骤(减小硅片201厚度的步骤)可以略去。
再有，尽管图中所示第二开口201C是削尖的，这是因为由聚焦透镜(未画出)把激光束聚焦到一点而不是使用平行光激光束造成的。第二开口201C并不一定要是削尖形状的。例如，即使第二开口201C形成直立形状，也能得到本发明的优点。
再有，如图4L中所示，可以从硅基片201的另一表面201b发射激光束而不是穿过第一开口208射击激光束，由此来形成第二开口201C。即使当这样做时，也同样可能防止被激光蒸发的硅沉积在电极垫片211上。
还有，可在图4K和图4L的步骤之间进行图6中所示步骤。在这一步骤中，使用化学汽相淀积(CVD)，在钝化层204上，在包括延伸部分211x的电极垫片211上，在第一开口208的侧壁上，以及在从第一开口208暴露出来的半导体元件形成层上，形成SiO2膜或其他保护膜216。在进行图4L的激光处理时，如果由于激光束而发生碎屑或毛刺，则把它们清除掉(等离子体清除或化学清除)。如果如上述那样形成了保护膜216，则可防止在清除时造成电极垫片211或钝化层204受损伤。
在形成通孔212之后，进行图4M中所示步骤。在这一步骤中，至少在半导体基片201的另一表面201b上，在通孔212的内壁上，以及在包括延伸部分211x的电极垫片211上，形成SiO2膜209(绝缘膜)。SiO2膜209是通过例如化学汽相淀积(CVD)形成的。
请注意，如图所示，为在半导体基片201的两个主表面上形成SiO2膜209，例如，首先可以只在半导体基片201的表面201a上和在通孔212的侧壁上形成SiO2膜209，然后在另一表面201b上形成SiO2膜209。
接下来，如图4N中所示，对SiO2膜209形成图案，从而形成通路孔209a以暴露电极垫片211的延伸部分211x的一部分。
作为形成通路孔209a的方法，例如，可在SiO2膜209上形成具有与那个形状对应的开口的抗蚀剂(未画出)，并通过这一开口有选择地蚀刻SiO2膜。在那时使用的蚀刻技术是例如化学蚀刻或等离子体蚀刻。
作为另一种方法，可以在应该形成通路孔209a的位置向SiO2膜射击激光束，使那部分蒸发，从而形成通路孔209a。例如，有可能放置一个遮光掩模(未画出)阻止激光束，其上有一个形状与通路孔209a对应的窗口，由激光束穿过该窗口来打开通路孔209a。
在形成通路孔209a之后，进行图4O中所示步骤。在这一步骤中，在SiO2膜209上和在通路孔209a中形成导体膜213。导体膜213的厚度约1至20μm。
如图4P中所示，导体膜213包含由溅射形成的Cr(铬)膜213a、也由溅射在它上面形成的铜膜213b以及使用Cr(铬)膜213a和铜膜213b作为馈电层形成的电镀铜膜213c。然而，导体膜213的结构不限于这样。例如，也可能由溅射形成铝膜并用这铝膜作为导体膜213。另一种作法是，可能由溅射形成Cr(铬)膜，然后由无电涂敷或电镀在Cr(铬)膜上形成Cu(铜)、Ni(镍)、Au(金)或其他膜，用作导体膜213。
请注意，在图示的例子中，通孔212是中空的，但本发明不限于此。例如，也可能如图7的放大截面图所示，通过应用厚电镀铜膜213c，以含铜导体217填充通孔212的内部。
填充方法不限于上述方法。例如，也可能形成导体膜213使其厚度达到约1至20μm，然后形成一个抗镀层(plating resist layer)，该层有一个开口只暴露通孔的侧壁，并以电解铜镀敷该侧壁，从而以铜填充通孔212。在这一方法中，导体膜213没有变厚，所以有可能在其后的步骤中对导体层213精细地形成图案。请注意，不管用什么方法，导体217应与导体膜213电连接。
接下来，将解释不填充导体217的情况，但即使当填充导体217的时候也可使用同样的步骤。
在形成导体膜213之后，如图4Q中所示，对导体膜213形成图案，以形成互连图案214。互连图案214是在硅基片201的两个主要表面201a和201b上形成的。这两个主要表面201a和201b上的互连图案214通过通孔212电连接。
接下来，如图1A中所示，对硅基片201的另一表面201b上的互连图案214的预定位置提供焊料块210用作外部连接端子，然后该基片被切块，从而完成如图1A所示的半导体器件。
所完成的半导体器件215可以单独安装在母板(未画出)上，或者可以叠加。
当把它们叠加时，如在图2中解释的那样，在互连图案214处提供端子部分214a。如图5中所示，准备了多个已完成的半导体器件215。
接下来，如图3中所示，在焊料块210紧靠在底半导体器件215的端子部分214a的状态下使焊料块210软熔。在软熔之后，焊料块210的温度下降，从而完成含有大量叠加的半导体器件215的有三维安装结构的半导体模块。
再有，当以导体217填充通孔212时，如图8中所示，从通孔212的开口212a暴露出来的部分导体217a起到上述端子部分214a的作用，于是端子部分214a和提供焊料块210的位置处的互连图案都不必要了。
概括本发明的效果，如前文解释的那样，通孔做成在穿过电极垫片部分的直径大于穿过半导体基片部分的直径，从而能足以保证在通孔侧壁处电极垫片和半导体基片之间的绝缘。
尽管为了演示的目的已参考选出的特定实施例描述了本发明，但应该清楚，本领域技术人员能对其做出大量修改而不脱离本发明的基本概念的和范围。
这里公开的内容涉及日本专利申请2001-180893号(2001年6月14日提交)中包含的内容，它所公开的内容在这里明确地全部纳入作为参考。

Claims (12)

1.一种半导体器件，包含：
半导体基片；
在所述半导体基片一个表面上形成的电子元件；
在所述一个表面上形成的并与所述电子元件电连接的电极垫片，该电极垫片有一个延伸部分；
穿过所述电极垫片的所述延伸部分以外的部分和所述半导体基片的通孔；
在至少是所述半导体基片的另一表面上、所述通孔的内壁以及包括所述延伸部分的电极垫片上形成的绝缘膜；
在所述电极垫片的延伸部分上的所述绝缘膜中提供的通路孔；
互连图案，通过所述通孔和所述通路孔把所述电极垫片电引导到所述半导体基片的另一表面；以及
所述通孔在穿过所述电极垫片部分的直径大于穿过所述半导体基片部分的直径。
2.如权利要求1中提出的半导体器件，其中所述互连图案还把所述电极垫片电引导到所述半导体基片的一个表面。
3.一个半导体模块，包含多个如权利要求2中提出的半导体器件，它们叠加在一起，并通过外部连接端子使每个底半导体器件和顶半导体器件的相对表面的互连图案电连接。
4.如权利要求1中提出的半导体器件，其中所述通孔以导体填充，该导体与所述互连图案电连接。
5.一个半导体模块，包含多个如权利要求4中提出的半导体器件，它们叠加在一起，并通过外部连接端子使每个底半导体器件和顶半导体器件的相应通孔中填充的导体电连接。
6.一种生产半导体器件的方法，包含如下步骤：
在半导体基片的一个表面上形成电子元件；
在该半导体基片的所述一个表面上形成与所述电子元件电连接的电极垫片，该电极垫片有一个延伸部分；
通过形成图案在所述电极垫片的所述延伸部分以外的部分中形成第一开口；
通过所述第一开口发射激光束，从而在包括所述电子元件的所述半导体基片中形成第二开口，该激光束的直径小于所述第一开口的直径，于是由所述第一开口和所述第二开口确定一个通孔；
在至少是所述半导体基片的另一表面，所述通孔的内壁以及包括所述延伸部分的电极垫片上形成绝缘膜；
通过对所述绝缘膜形成图案来形成通路孔，以暴露所述电极垫片的所述延伸部分的一部分；
在所述绝缘膜上和所述通路孔中形成导体膜；以及
通过对所述导体膜形成图案来形成互连图案，该互连图案把所述电极垫片经由所述通孔和所述通路孔电引导到所述半导体基片的另一表面。
7.如权利要求6中提出的生产半导体器件的方法，其中形成第一开口的步骤和形成第二开口的步骤在它们之间包括一个研磨该半导体基片另一表面的步骤，以减小该半导体基片的厚度。
8.如权利要求6中提出的生产半导体器件的方法，其中形成通路孔的步骤是由激光束在所述绝缘膜上开口形成的。
9.如权利要求6中提出的生产半导体器件的方法，其中通过形成所述互连图案的步骤形成所述互连图案，从而也把所述电极垫片电引导到所述半导体基片的所述一个表面。
10.一种生产半导体模块的方法，包含如下步骤：
准备多个由权利要求9中提出的方法生产的半导体器件，以及
通过外部连接端子电连接所述半导体器件的互连图案，从而把所述半导体器件叠加成多层。
11.如权利要求6中提出的生产半导体器件的方法，包括形成所述导体膜后以导体填充所述通孔的步骤，该导体与所述导体膜电连接。
12.一种生产半导体模块的方法，包含如下步骤：
准备多个如权利要求11中提出的方法生产的半导体器件，以及
通过外部连接端子电连接从所述多个半导体器件相应通孔的开口暴露出来的导体，从而把所述半导体器件叠加成多层。
CNB021213445A 2001-06-14 2002-06-14 半导体器件及其生产方法 Expired - Fee Related CN100364092C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP180893/2001 2001-06-14
JP2001180893A JP4053257B2 (ja) 2001-06-14 2001-06-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1392611A CN1392611A (zh) 2003-01-22
CN100364092C true CN100364092C (zh) 2008-01-23

Family

ID=19021242

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021213445A Expired - Fee Related CN100364092C (zh) 2001-06-14 2002-06-14 半导体器件及其生产方法

Country Status (5)

Country Link
US (1) US6703310B2 (zh)
EP (1) EP1267402B1 (zh)
JP (1) JP4053257B2 (zh)
CN (1) CN100364092C (zh)
TW (1) TW544904B (zh)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002373957A (ja) * 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
JP4322508B2 (ja) 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
JP2004349593A (ja) 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4280907B2 (ja) * 2003-05-26 2009-06-17 セイコーエプソン株式会社 半導体装置及びその製造方法
US6934065B2 (en) * 2003-09-18 2005-08-23 Micron Technology, Inc. Microelectronic devices and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7583862B2 (en) * 2003-11-26 2009-09-01 Aptina Imaging Corporation Packaged microelectronic imagers and methods of packaging microelectronic imagers
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
JP4258367B2 (ja) * 2003-12-18 2009-04-30 株式会社日立製作所 光部品搭載用パッケージ及びその製造方法
US7253397B2 (en) * 2004-02-23 2007-08-07 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US8092734B2 (en) * 2004-05-13 2012-01-10 Aptina Imaging Corporation Covers for microelectronic imagers and methods for wafer-level packaging of microelectronics imagers
US7253957B2 (en) * 2004-05-13 2007-08-07 Micron Technology, Inc. Integrated optics units and methods of manufacturing integrated optics units for use with microelectronic imagers
US20050275750A1 (en) 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
US7498647B2 (en) * 2004-06-10 2009-03-03 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
US7262405B2 (en) * 2004-06-14 2007-08-28 Micron Technology, Inc. Prefabricated housings for microelectronic imagers
US7199439B2 (en) * 2004-06-14 2007-04-03 Micron Technology, Inc. Microelectronic imagers and methods of packaging microelectronic imagers
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7294897B2 (en) * 2004-06-29 2007-11-13 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
DE102004031878B3 (de) * 2004-07-01 2005-10-06 Epcos Ag Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt
US7416913B2 (en) * 2004-07-16 2008-08-26 Micron Technology, Inc. Methods of manufacturing microelectronic imaging units with discrete standoffs
US7189954B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. Microelectronic imagers with optical devices and methods of manufacturing such microelectronic imagers
US7402453B2 (en) * 2004-07-28 2008-07-22 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US20060023107A1 (en) * 2004-08-02 2006-02-02 Bolken Todd O Microelectronic imagers with optics supports having threadless interfaces and methods for manufacturing such microelectronic imagers
US7364934B2 (en) 2004-08-10 2008-04-29 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US7397066B2 (en) * 2004-08-19 2008-07-08 Micron Technology, Inc. Microelectronic imagers with curved image sensors and methods for manufacturing microelectronic imagers
US7223626B2 (en) * 2004-08-19 2007-05-29 Micron Technology, Inc. Spacers for packaged microelectronic imagers and methods of making and using spacers for wafer-level packaging of imagers
US7429494B2 (en) 2004-08-24 2008-09-30 Micron Technology, Inc. Microelectronic imagers with optical devices having integral reference features and methods for manufacturing such microelectronic imagers
US7115961B2 (en) * 2004-08-24 2006-10-03 Micron Technology, Inc. Packaged microelectronic imaging devices and methods of packaging microelectronic imaging devices
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7276393B2 (en) * 2004-08-26 2007-10-02 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US20070148807A1 (en) * 2005-08-22 2007-06-28 Salman Akram Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers
US7511262B2 (en) * 2004-08-30 2009-03-31 Micron Technology, Inc. Optical device and assembly for use with imaging dies, and wafer-label imager assembly
US7646075B2 (en) * 2004-08-31 2010-01-12 Micron Technology, Inc. Microelectronic imagers having front side contacts
US7279407B2 (en) 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7214919B2 (en) * 2005-02-08 2007-05-08 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US20060177999A1 (en) * 2005-02-10 2006-08-10 Micron Technology, Inc. Microelectronic workpieces and methods for forming interconnects in microelectronic workpieces
US7303931B2 (en) * 2005-02-10 2007-12-04 Micron Technology, Inc. Microfeature workpieces having microlenses and methods of forming microlenses on microfeature workpieces
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
US7190039B2 (en) * 2005-02-18 2007-03-13 Micron Technology, Inc. Microelectronic imagers with shaped image sensors and methods for manufacturing microelectronic imagers
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
JP4698296B2 (ja) * 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
US20060290001A1 (en) * 2005-06-28 2006-12-28 Micron Technology, Inc. Interconnect vias and associated methods of formation
US7795134B2 (en) * 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP4758712B2 (ja) 2005-08-29 2011-08-31 新光電気工業株式会社 半導体装置の製造方法
JP4828182B2 (ja) * 2005-08-31 2011-11-30 新光電気工業株式会社 半導体装置の製造方法
DE102005042074A1 (de) * 2005-08-31 2007-03-08 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern
US7452743B2 (en) * 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
US7262134B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7288757B2 (en) * 2005-09-01 2007-10-30 Micron Technology, Inc. Microelectronic imaging devices and associated methods for attaching transmissive elements
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP4536629B2 (ja) * 2005-09-21 2010-09-01 新光電気工業株式会社 半導体チップの製造方法
JP5222459B2 (ja) * 2005-10-18 2013-06-26 新光電気工業株式会社 半導体チップの製造方法、マルチチップパッケージ
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8021981B2 (en) 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7812461B2 (en) 2007-03-27 2010-10-12 Micron Technology, Inc. Method and apparatus providing integrated circuit having redistribution layer with recessed connectors
JP2008305938A (ja) * 2007-06-07 2008-12-18 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5346510B2 (ja) * 2007-08-24 2013-11-20 本田技研工業株式会社 貫通配線構造
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) * 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US8138577B2 (en) * 2008-03-27 2012-03-20 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Pulse-laser bonding method for through-silicon-via based stacking of electronic components
US7741156B2 (en) 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5471268B2 (ja) 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
US20100194465A1 (en) * 2009-02-02 2010-08-05 Ali Salih Temperature compensated current source and method therefor
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
KR20100110613A (ko) * 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
TWI455271B (zh) * 2011-05-24 2014-10-01 矽品精密工業股份有限公司 半導體元件結構及其製法
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
US8796822B2 (en) 2011-10-07 2014-08-05 Freescale Semiconductor, Inc. Stacked semiconductor devices
EP2838114A3 (en) * 2013-08-12 2015-04-08 Xintec Inc. Chip package
US9082757B2 (en) 2013-10-31 2015-07-14 Freescale Semiconductor, Inc. Stacked semiconductor devices
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065228A (en) * 1989-04-04 1991-11-12 Olin Corporation G-TAB having particular through hole
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP2000246475A (ja) * 1999-02-25 2000-09-12 Seiko Epson Corp レーザ光による加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710251A (en) * 1980-06-20 1982-01-19 Toshiba Corp Semiconductor device
JPS59110141A (ja) * 1982-12-15 1984-06-26 Fuji Electric Co Ltd 半導体装置の製造方法
WO1996013062A1 (en) * 1994-10-19 1996-05-02 Ceram Incorporated Apparatus and method of manufacturing stacked wafer array
US6054761A (en) * 1998-12-01 2000-04-25 Fujitsu Limited Multi-layer circuit substrates and electrical assemblies having conductive composition connectors
RU2134466C1 (ru) * 1998-12-08 1999-08-10 Таран Александр Иванович Носитель кристалла ис
US6039889A (en) * 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
JP4438133B2 (ja) * 1999-08-19 2010-03-24 シャープ株式会社 ヘテロ接合型バイポーラトランジスタおよびその製造方法
IL133453A0 (en) * 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065228A (en) * 1989-04-04 1991-11-12 Olin Corporation G-TAB having particular through hole
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP2000246475A (ja) * 1999-02-25 2000-09-12 Seiko Epson Corp レーザ光による加工方法

Also Published As

Publication number Publication date
JP2002373895A (ja) 2002-12-26
EP1267402A3 (en) 2005-09-28
EP1267402A2 (en) 2002-12-18
US6703310B2 (en) 2004-03-09
CN1392611A (zh) 2003-01-22
EP1267402B1 (en) 2013-03-20
TW544904B (en) 2003-08-01
JP4053257B2 (ja) 2008-02-27
US20020190371A1 (en) 2002-12-19

Similar Documents

Publication Publication Date Title
CN100364092C (zh) 半导体器件及其生产方法
CN100364091C (zh) 半导体器件及其生产方法
KR100279036B1 (ko) 전기회로상에영구결속을위한돌출금속접촉부형성방법
US6046410A (en) Interface structures for electronic devices
KR100934913B1 (ko) 도전재 충전 스루홀 기판의 제조 방법
CN100382247C (zh) 半导体装置的制造方法
EP0411165A1 (en) Method of forming of an integrated circuit chip packaging structure
KR100700392B1 (ko) 저항이 향상된 절연층을 포함하는 반도체 장치 및 제조 방법
JPS6149443A (ja) チツプ介在体の製造方法
US4289575A (en) Method of making printed wiringboards
US5607877A (en) Projection-electrode fabrication method
US6221749B1 (en) Semiconductor device and production thereof
JP3934104B2 (ja) ボールグリッドアレイ基板の作製方法
US6485814B1 (en) High density thin film circuit board and method of production thereof
JPH10224014A (ja) 電子回路上に金属スタンドオフを作成する方法
CN106664795A (zh) 结构体及其制造方法
EP0219815A2 (en) Coaxial interconnection boards and process for making same
KR100362866B1 (ko) 반도체장치의 제조방법
US6801438B1 (en) Electrical circuit and method of formation
US7033917B2 (en) Packaging substrate without plating bar and a method of forming the same
CN101683003B (zh) 薄膜陶瓷多层衬底的制造方法
US7252514B2 (en) High density space transformer and method of fabricating same
JP2021022685A (ja) プリント配線板およびプリント配線板の製造方法
US6461493B1 (en) Decoupling capacitor method and structure using metal based carrier
US20050098883A1 (en) Interconnection for chip sandwich arrangements, and method for the production thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080123

Termination date: 20210614