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CN109860142B - 膜上芯片和包括该膜上芯片的显示装置 - Google Patents

膜上芯片和包括该膜上芯片的显示装置 Download PDF

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CN109860142B CN201811324665.2A CN201811324665A CN109860142B CN 109860142 B CN109860142 B CN 109860142B CN 201811324665 A CN201811324665 A CN 201811324665A CN 109860142 B CN109860142 B CN 109860142B
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Abstract

公开了一种膜上芯片(COF)和包括该膜上芯片的显示装置，以使用图案分支结构减少输入焊盘的数量。使用在数据驱动IC或电路膜中的通过将连接至N个GIP输入焊盘的N个GIP配线分支成2N块而形成的结构将COF连接至2N个GIP输出焊盘，以将GIP输入焊盘的数量从对应于现有技术的2N减少到N。

Description

膜上芯片和包括该膜上芯片的显示装置
相关申请的交叉引用
本申请要求于2017年11月30日提交的韩国专利申请第10-2017-0163390号的权益，该韩国专利申请通过引用并入本文，如同在本文中完全阐述一样。
技术领域
本公开内容涉及一种膜上芯片(COF)和包括该膜上芯片的显示装置，用于使用图案分支结构减少输入焊盘的数量。
背景技术
近来，用于使用数字数据显示图像的显示装置的代表性示例包括：使用液晶的液晶显示器(LCD)、使用有机发光二极管(OLED)的OLED显示器和使用电致发光颗粒的电致发光显示器(EPD)。
安装在面板内的面板内栅极(GIP)型栅极驱动器已经应用为用于驱动面板的栅极线的栅极驱动器。GIP型栅极驱动器从印刷电路板(PCB)通过上面安装有数据驱动集成电路(IC)的膜上芯片(COF)的GIP传输线接收所需的GIP驱动信号。
包括GIP传输线的COF包括定位在电路膜的左侧的N个GIP输入焊盘，和定位在电路膜的右侧的N个GIP输入焊盘。在COF接合期间，仅定位在一侧的N个GIP输入焊盘连接至PCB，并且定位在另一侧的N个GIP输入焊盘是不使用的虚拟焊盘。
然而，如在OLED显示装置中，当GIP驱动信号的数量增加时，形成在每个COF中的GIP输入焊盘的数量也增加，因此存在COF的输入焊盘间距变窄的问题。
当COF的输入焊盘的数量增加时，在COF与PCB之间的接合工序期间可能发生未对准误差，因此COF的水平宽度增加，但是存在随着COF的水平宽度增加制造成本增加的问题。
提出了一种将两个源PCB中的每一个附加地分成两块以克服在接合工序期间的未对准误差的方法，但是附加地分成的源PCB需要通过连接器和柔性电缆彼此连接，因此存在如下问题：在接合和组装工序中的操作次数增加，从而增加了节拍时间和制造成本。
发明内容
在各种实施方式中，本公开内容提供了一种膜上芯片(COF)和包括该膜上芯片的显示装置，用于使用图案分支结构减少输入焊盘的数量。
下面，阐述本公开内容的一部分其他优点、目的和特征，并且一部分对于本领域普通技术人员而言在检查以下内容后将变得显而易见，或者可以从本公开内容的实践中获知。本公开内容的目的和其他优点可以通过在书写的说明书和权利要求书以及附图中特定指出的结构来实现和获得。
为了实现这些目的和其他优点，根据本公开内容的目的，如本文所体现和广义描述的，膜上芯片包括：电路膜，具有安装电路膜上的驱动集成电路(IC)；布置在电路膜的第一焊盘区域上的N个面板内栅极(GIP)输入焊盘和IC输入焊盘(N是等于或大于2的自然数)；布置在电路膜上的第二焊盘区域中的第一组的N个GIP输出焊盘和第二组的N个GIP输出焊盘以及IC输出焊盘；N个GIP输入线，所述N个GIP输入线布置在电路膜上并且连接在GIP输入焊盘与驱动IC的第一边缘部分的输入端子之间；以及布置在电路膜上的第一组的N个GIP输出线和第二组的N个GIP输出线，第一组的N个GIP输出线连接在第一组的GIP输出焊盘与驱动IC的第二边缘部分的输出端子之间，第二组的N个GIP输出线连接在第二组的GIP输入焊盘与驱动IC的第三边缘部分的输出端子之间，并且其中，N个GIP输入线通过驱动IC连接至第一组的GIP输入线并连接至第二组的GIP输出线。
驱动IC可以包括分别连接至GIP输入线的N个第一连接线，以及分别连接在第一组的GIP输出线和第二组的GIP输入线之间的N个第二连接线，并且第一连接线可以通过接触孔分别连接至在相对于第一连接线在不同层处形成的第二连接线。
第二连接线可以分别连接在驱动IC的第二边缘部分的输出端子和面对第二边缘部分的第三边缘部分的输出端子之间。
第一组的GIP输出焊盘可以布置在第二焊盘区域的一侧，第二组的GIP输出焊盘可以布置在另一侧，并且IC输出焊盘可以布置在第二焊盘区域的一侧和另一侧之间的中央部分。
GIP输入焊盘可以布置在第一焊盘区域的一侧、中央部分，或者分别布置在相对的侧，并且连接至GIP输入焊盘的GIP输入线可以连接至布置在驱动IC的第一边缘部分的一侧的输入端子、布置在第一边缘部分的中央部分的输入端子、或者分别布置在第一边缘部分的相对的侧的输入端子。
在本公开内容的另一方面，一种膜上芯片包括：电路膜，具有安装在电路膜上的驱动集成电路(IC)；布置在电路膜的第一焊盘区域上的N个面板内栅极(GIP)输入焊盘和IC输入焊盘(N是等于或大于2的自然数)；布置在电路膜的第二焊盘区域内的第一组的N个GIP输出焊盘和第二组的N个GIP输出焊盘和IC输出焊盘；N个GIP输入线，所述N个GIP输入线布置在电路膜并连接至GIP输入焊盘；布置在电路膜上的第一组的N个GIP输出线和第二组的N个GIP输出线，第一组的N个GIP输出线连接至第一组的GIP输出焊盘，第二组的N个GIP输出线连接至第二组的GIP输出焊盘，以及N个第一连接线，所述N个第一连接线布置在电路膜上并连接至GIP输入线，N个第二连接线，所述N个第二连接线布置在电路膜上相对于第一连接线不同的层处并连接在第一组的GIP输出线和第二组的GIP输出线之间，其中第一连接线通过通孔分别连接至第二连接线。
在本公开内容的另一方面，显示装置被配置成使得连接至安装在面板上的第一栅极驱动器的第一COF和连接至安装在面板中的第二栅极驱动器的第二COF使用上述COF来传输多个GIP驱动信号。
附图说明
附图被包括以提供对本发明的进一步的理解并且被并入且构成该申请的一部分，附图示出了本公开内容的实施方式并且连同说明书一起用于说明本公开内容的原理。在附图中：
图1是示出了根据本公开内容的实施方式的显示装置的配置的示意性框图；
图2是示出了根据本公开内容的第一实施方式的面板内栅极(GIP)传输路径的COF结构的图；
图3是位于图2所示COF中的GIP传输路径的放大图；
图4是示出了根据本公开内容的第二实施方式的GIP传输路径的COF结构的图；
图5是示出了根据本公开内容的第三实施方式的GIP传输路径的COF结构的图；以及
图6是示出了根据本公开内容的第四实施方式的GIP传输路径的COF结构的图。
具体实施方式
现在将详细参考本公开内容的优选实施方式，其示例在附图中示出。
图1是示出了根据本公开内容的实施方式的显示装置的配置的示意性框图。
参照图1，显示装置可以包括面板100、面板内栅极(GIP)型栅极驱动器200和210、数据驱动器、源印刷电路板(PCB)500和510等。
面板100可以通过其中以矩阵的形式布置有子像素的像素阵列PA来显示图像。基本像素可以包括能够通过白W子像素、红R子像素、绿G子像素和蓝B子像素的颜色混合表现白色的至少三个子像素。例如，基本像素可以包括R/G/B组合的子像素或W/R/G/B组合的子像素。基本像素可以包括R/G/B组合的子像素、W/R/G组合的子像素、B/W/R组合的子像素、以及G/B/W组合的子像素。
面板100可以是各种显示面板，例如液晶显示器(LCD)面板和有机发光二极管(OLED)面板，并且可以是具有触摸感测功能和显示功能两者的触摸面板。
面板100可以包括安装在其中的第一GIP型栅极驱动器200和第二GIP型栅极驱动器210。第一栅极驱动器200和第二栅极驱动器210可以分别位于面板100的第一非有源区域和第二非有源区域中，以驱动包括在像素阵列PA中的栅极线。第一栅极驱动器200和第二栅极驱动器210可以在每条栅极线的相对端同时提供栅极信号，以减少栅极信号的延迟。
数据驱动器可以包括多个膜上芯片(COF)300，其中多个数据驱动集成电路(IC)310分别地安装在多个电路膜320上。
多个COF 300可以连接在第一源PCB 500和第二源PCB 510与面板100之间。多个COF 300中的每个的第一焊盘区域可以包括多个输入焊盘，所述多个输入焊盘使用带式自动接合(TAB)通过各向异性导电膜(ACF)接合并连接到第一源PCB 500和第二源PCB 510的焊盘区域。多个COF 300中的每个的第二焊盘区域可以包括多个输出焊盘，所述多个输出焊盘使用TAB方法通过ACF接合并连接到面板100的焊盘区域。
第一源PCB 500和第二源PCB 510可以通过第一扁平柔性线缆(FFC)410和第二扁平柔性线缆420连接到控制PCB 400。在控制PCB 400上可以安装有用于生成多个数据控制信号以及输出具有图像数据的数据控制信号的定时控制器、用于在定时控制器的控制下生成和输出多个GIP驱动信号的电平移位器、以及用于生成和输出显示装置所需的多个驱动电压的驱动电路例如电力管理电路。
多个数据驱动IC 310可以通过FFC 410和420以及源PCB 500和510从控制PCB 400接收多个数据控制信号和图像数据，将接收的图像数据转换成模拟数据信号，并且将模拟数据信号提供至面板100的数据线。
当面板100是有机发光二极管(OLED)面板时，多个数据驱动IC 310可以包括感测单元，该感测单元用于在定时控制器的控制下感测指示作为电流或电压的每个子像素的电特性(驱动TFT的阈值电压和迁移率以及OLED装置的阈值电压)的像素电流，将像素电流转换成数字感测数据、并且将数字感测数据提供至定时控制器。定时控制器可以使用从多个数据驱动IC 310接收的每个子像素的感测数据来更新每个子像素的补偿值。定时控制器可以利用相应的补偿值来补偿与每个子像素对应的图像数据，以补偿由于子像素之间的特性差异引起的亮度不均匀性。
从控制PCB 400的电平移位器生成的GIP驱动信号可以通过第一FFC 410和第一源PCB 500传输到第一COF 300，并且可以通过第二FFC 420和第二源PCB 510传输到最后COF300。
例如，GIP驱动信号可以包括多个扫描时钟，所述多个扫描时钟用作起始脉冲、复位脉冲、用于奇数帧的交流(AC)驱动电压、用于偶数帧的AC驱动电压以及用于驱动栅极线的扫描信号，并且还可以包括用于控制栅极驱动器200和210的移位操作的多个进位时钟。当面板100是OLED面板时，GIP驱动信号还可以包括用作用于驱动感测栅极线的感测信号的多个感测时钟。
第一COF 300和最后COF 300还可以各自包括GIP传输路径。第一COF 300和最后COF 300将从源PCB 500和510提供的多个GIP驱动信号通过GIP传输路径传输至面板100的第一栅极驱动器200和第二栅极驱动器210。
具体地，根据本公开内容的实施方式，第一COF 300和最后COF 300均可以使用通过将连接至N个GIP输入焊盘的N个GIP配线在数据驱动IC或电路膜中分支成2N块而形成的结构来连接至2N个GIP输出焊盘。因此，GIP输入焊盘的数量可以从对应于相关技术的2N减少到N，也就是在相关技术情况下的1/2。
图2是示出了根据本公开内容的第一实施方式的GIP传输路径的COF结构的图。图3是位于图2所示COF中的GIP传输路径的放大图。
参照图2和图3，根据本公开内容的实施方式的包括GIP传输路径的COF 300可以包括布置在电路膜320的第一焊盘区域322中的N个GIP输入焊盘332和334、以及布置在电路膜320的第二焊盘区域324中的2N个GIP输出焊盘362和364。COF 300还包括位于电路膜320上并且连接在N个GIP输入焊盘332和334与数据驱动IC 310之间的N个GIP输入线342和344、以及位于电路膜320上并且连接在数据驱动IC 310与2N个GIP输出焊盘362和364之间的2N个GIP输出线352和354。
数据驱动IC 310可以包括第一至第四边缘部分a、b、c和d。连接至第一焊盘区域322的端子可以位于数据驱动IC 310的第一边缘部分a，连接至第二焊盘区域324的端子可以位于第二至第四边缘部分b、c和d。数据驱动IC 310的第一边缘部分a和第四边缘部分d可以彼此相对，第二边缘部分b和第三边缘部分c可以彼此相对。
电路膜320的第一焊盘区域322可以连接至源PCB 500或源PCB 510的焊盘区域。电路膜320的第一焊盘区域322可以包括N个GIP输入焊盘332和334、以及IC输入焊盘336。N个GIP输入焊盘332和334可以包括第一组332和第二组334，每一组被划分为N/2块，并且IC输入焊盘336可以布置在第一组332与第二组334之间。第一组的N/2个GIP输入焊盘332可以布置在第一焊盘区域322的一侧，并且第二组的N/2个输入焊盘334可以布置在另一侧。还可以在第一焊盘区域322上布置有连接至源PCB 500或源PCB 510的IC输出焊盘(未示出)。
位于电路膜320内的N个GIP输入线342和344也包括第一组342和第二组344，其中每一组被划分为N/2块。第一组的GIP输入线342可以分别连接至第一组的GIP输入焊盘332，并且可以分别连接至位于数据驱动IC 310的第一边缘部分a的一侧的输入端子。第二组的GIP输入线344可以分别连接至第二组的GIP输入焊盘334，并且可以分别连接至位于数据驱动IC 310的第一边缘部分a的另一侧的输入端子上。
电路膜320的第二焊盘区域324可以连接至面板100的焊盘区域，在此情况下，关于2N个GIP输出焊盘362和364，第一组362和第二组364中的任一组可以连接至面板100的焊盘区域，另一组可以作为未连接至面板100的虚拟焊盘。第一组的N个GIP输出焊盘362可以布置在第二焊盘区域324的一侧，第二组的N个GIP输出焊盘364可以布置在第二焊盘区域324的另一侧，并且IC输出焊盘366可以布置在第一组362和第二组364之间。IC输出焊盘366可以通过配线连接至数据驱动IC 310的第四边缘部分d的输出端子。
位于电路膜320上的2N个GIP输出线352和354可以包括第一组352和第二组354，其中每一组被划分为N块。第一组的GIP输出线352可以分别连接至数据驱动IC 310的第二边缘部分b的输出端子，并且可以分别连接至第一组的N个GIP输出焊盘362。第二组的GIP输出线354可以分别连接至数据驱动IC 310的第三边缘部分c的输出端子，并且可以分别连接至第二组的N个GIP输出焊盘364。
N个GIP输入线342和344可以通过数据驱动IC 310连接至第一组的N个GIP输出线352，并且还可以连接至第二组的N个GIP输出线354。因此，N个GIP输入焊盘332和334可以通过数据驱动IC 310连接至2N个GIP输出焊盘362和364上。
参照图3，N个GIP输入线342和344可以通过数据驱动IC 310的第一边缘部分a的端子分别连接至形成于数据驱动IC 310中的N个第一连接线312。N个第一连接线312可以分别连接至数据驱动IC 310中的N个第二连接线314。N个第二连接线314和N个第一连接线312可以彼此相交，其间形成绝缘层，并且N个第二连接线314可以通过贯穿该绝缘层形成的通孔分别连接至N个第一连接线312。第一连接线312可以沿Y-轴方向延伸，并且第二连接线314可以沿X-轴方向延伸。
N个第二连接线314的一端可以通过数据驱动IC 310的第二边缘部分b的端子分别连接至第一组的N个GIP输出线352，因此可以连接至第一组的GIP输出焊盘362。N个第二连接线314的另一端可以通过数据驱动IC 310的第三边缘部分c的端子分别连接至第二组的N个GIP输出线354，因此可以连接至第二组的GIP输出焊盘364。
换而言之，第一组的N个GIP输出线可以通过在数据驱动IC 310中沿X-轴方向延伸的第二连接线314分别连接至面向第一组的N个GIP输出线的第二组的N个GIP输出线354。第一组的N个GIP输出线352和第二组的N个GIP输出线354可以通过数据驱动IC 310中的第二连接线314连接至数据驱动IC 310中的第一连接线312。
第一组的GIP输出线352可以包括连接至第一组的GIP输出焊盘362上的Y-轴方向延伸部、和连接在Y-轴方向延伸部与数据驱动IC 310的第二边缘部分b的输出端子之间的X-轴方向延伸部。第二组的GIP输出线354可以包括连接至第二组的GIP输出焊盘364的Y-轴方向延伸部、和连接在Y-轴方向延伸部与数据驱动IC 310的第三边缘部分c的输出端子之间的X-轴方向延伸部。
如此，COF 300可以使用通过分支结构连接至数据驱动IC 310中的第一连接线312的第二连接线314将N个GIP输入焊盘与2N个GIP输出焊盘连接。因此，GIP输入焊盘的数量可以从对应于相关技术的2N减少到N，也就是在相关技术情况下的1/2。
图4和图5是示出了根据本公开内容的第二和第三实施方式的GIP传输路径的COF结构的图。
参照图4，在电路膜320的第一焊盘区域322中，N个GIP输入焊盘331可以布置在一侧，并且IC输入焊盘336可以布置在另一侧。连接至N个GIP输入焊盘331的N个GIP输入线341可以连接至位于数据驱动IC 310的第一边缘部分a的一侧的输入端子。其他部件与在上述图2和图3的描述中的相同。
参照图5，在电路膜320的第一焊盘区域322中，N个GIP输入焊盘333可以布置在中央部分，并且IC输入焊盘336可以分别布置在电路膜320的第一焊盘区域322的相对侧。连接至N个GIP输入焊盘333的N个GIP输入线343可以连接至位于数据驱动IC 310的第一边缘部分a的中央部分的输入端子。其他组件与上述图2和图3的描述中的相同。
图6是示出了根据本公开内容的第四实施方式的GIP传输路径的COF结构的图。
与图3所示的COF相比，图6所示的COF可以以如下方式配置：GIP的全部配线布置在电路膜320上，以在不需连接数据驱动IC 310的情况下独立传输GIP驱动信号，并且第一连接线380和第二连接线370可以布置在电路膜320的不同层上，还可以通过通孔彼此连接。
例如，连接在用于第一组GIP的N个输出线352与用于第二组的GIP的N个输出线354之间的第二连接线370可以和用于GIP的输出线352和输出线354形成在同一层上，并且GIP输入线342和344也可以形成在同一层上。连接至GIP输入线342和344的第一连接线380可以形成在不同层上，从而与第二连接线370交叉，并且可以通过通孔连接至GIP输入线342和344以及第二连接线370。
第二连接线370可以与数据驱动IC 310的安装区域交叠；并且在另一方面，第一连接线380可以不与数据驱动IC 310的安装区域交叠，可以与第二连接线370交叉，并且可以通过通孔分别连接至第二连接线370。
第一组的N个GIP输出线352可以包括连接至第一组的GIP输出焊盘362的Y-轴方向延伸部、和连接在Y-轴方向延伸部与第二连接线370的一端之间的X-轴方向延伸部。第二组的GIP输出线354可以包括连接至第二组的GIP输出焊盘的Y-轴方向延伸部、和连接在Y-轴方向延伸部与第二连接线370的另一端之间的X-轴方向延伸部。
N个GIP输入线342和344可以通过形成在电路膜320上的第一连接线380和第二连接线370的分支结构连接至第一组的N个GIP输出线352，并且还可以连接至第二组的N个GIP输出线354。因此，N个GIP输入焊盘332和334可以连接至2N个GIP输出焊盘362和364，因此GIP输入焊盘的数量从对应于相关技术的2N减少到N，即是在相关技术的情况下的1/2。
根据参照图2至图6所描述的上述实施方式的COF结构可以通过相同的方式应用于与COF或者与具有应用于其中的栅极驱动IC的显示装置的COF相对应的PCB结构。
根据实施方式的COF可以使用在驱动IC或电路膜中的通过将连接至N个GIP输入焊盘的N个GIP配线分支成2N块而形成的结构来连接至2N个GIP输出焊盘。因此，GIP输入焊盘的数量可以从对应于相关技术的2N减少到N，也就是在相关技术情况下的1/2。
因此，即使不增加COF的水平宽度，也可以稳定地确保输入焊盘的间距，因此，可以使COF和PCB的接合工艺期间的未对准误差最小化，并且可以降低制造成本。
为了克服COF和源PCB的未对准误差，不需要将两个源PCB中的每个分成多个块，因此，容易执行接合和组装工艺，从而减少了节拍时间和制造成本。
根据本公开内容的实施方式的COF可以应用于任何显示装置，例如OLED显示装置和LCD。
对于本领域技术人员来说显而易见的是，在不脱离本公开内容的精神或范围的情况下，可以在本公开内容中进行各种修改和变化。因此，本公开内容旨在覆盖本公开内容的修改和变化，只要它们在所附权利要求及其等同内容的范围内即可。
可以对上述实施方式进行组合以提供另外的实施方式。可以根据以上述详细描述对实施方式进行这些和其他改变。通常，在所附权利要求中，所使用的术语不应被解释为权利要求限于说明书和权利要求书中公开的具体实施方式，而应被解释为包括所有可能的实施方式以及这样的权利要求的等同物的全部范围。因此，权利要求书不受本公开内容限制。

Claims (9)

1.一种膜上芯片，包括:
电路膜，具有安装在所述电路膜上的驱动集成电路IC；
布置在所述电路膜的第一焊盘区域上的IC输入焊盘和N个面板内栅极输入焊盘，其中，N为等于或大于2的自然数；
布置在所述电路膜的第二焊盘区域上的IC输出焊盘、第一组的N个面板内栅极输出焊盘和第二组的N个面板内栅极输出焊盘；
N个面板内栅极输入线，所述N个面板内栅极输入线布置在所述电路膜上并且连接在所述面板内栅极输入焊盘和所述驱动IC的第一边缘部分的输入端子之间；以及
布置在所述电路膜上的第一组的N个面板内栅极输出线和第二组的N个面板内栅极输出线，所述第一组的N个面板内栅极输出线连接在所述第一组的面板内栅极输出焊盘和所述驱动IC的第二边缘部分的输出端子之间，所述第二组的N个面板内栅极输出线连接在所述第二组的面板内栅极输出焊盘和所述驱动IC的第三边缘部分的输出端子之间，
其中，所述N个面板内栅极输入线通过所述驱动IC连接至所述第一组的面板内栅极输出线并连接至所述第二组的面板内栅极输出线。
2.根据权利要求1所述的膜上芯片，其中，所述驱动IC包括：分别连接至所述面板内栅极输入线的N个第一连接线和分别连接在所述第一组的面板内栅极输出线和所述第二组的面板内栅极输出线之间的N个第二连接线；并且
其中，所述第一连接线通过接触孔分别连接至在与所述第一连接线不同的层处形成的所述第二连接线。
3.根据权利要求2所述的膜上芯片，其中，所述第二连接线分别连接在所述驱动IC的第二边缘部分的输出端子和面对所述第二边缘部分的所述第三边缘部分的输出端子之间。
4.根据权利要求3所述的膜上芯片，其中，所述第一组的面板内栅极输出焊盘布置在所述第二焊盘区域的一侧，所述第二组的面板内栅极输出焊盘布置在所述第二焊盘区域的另一侧，并且所述IC输出焊盘布置在所述一侧和所述另一侧之间的中央部分。
5.根据权利要求2所述的膜上芯片，其中，所述面板内栅极输入焊盘布置在所述第一焊盘区域的一侧、在所述第一焊盘区域的中央部分、或者在所述第一焊盘区域的彼此相对的两侧；并且
其中，所述面板内栅极输入线连接至布置在所述驱动IC的第一边缘部分的一侧的输入端子、布置在所述第一边缘部分的中央部分的输入端子、或者分别布置在所述第一边缘部分的彼此相对的两侧的输入端子。
6.一种膜上芯片，包括:
电路膜，具有安装在所述电路膜上的驱动集成电路IC；
布置在所述电路膜的第一焊盘区域上的IC输入焊盘和N个面板内栅极输入焊盘，其中，N为等于或大于2的自然数；
布置在所述电路膜的第二焊盘区域上的IC输出焊盘、第一组的N个面板内栅极输出焊盘和第二组的N个面板内栅极输出焊盘；
N个面板内栅极输入线，所述N个面板内栅极输入线布置在所述电路膜上并且连接至所述面板内栅极输入焊盘；
布置在所述电路膜上的第一组的N个面板内栅极输出线和第二组的N个面板内栅极输出线，所述第一组的N个面板内栅极输出线连接至所述第一组的面板内栅极输出焊盘，所述第二组的N个面板内栅极输出线连接至所述第二组的面板内栅极输出焊盘；
N个第一连接线，所述N个第一连接线布置在所述电路膜上并且连接至所述面板内栅极输入线；以及
N个第二连接线，所述N个第二连接线布置在所述电路膜上与所述第一连接线不同的层处并且连接在所述第一组的面板内栅极输出线和所述第二组的面板内栅极输出线之间，
其中，所述第一连接线通过接触孔分别连接至所述第二连接线。
7.根据权利要求6所述的膜上芯片，其中，所述第一连接线不与所述驱动IC的安装区域交叠；并且
其中，所述第二连接线与所述驱动IC的安装区域交叠。
8.一种显示装置，包括：
面板，所述面板包括像素阵列以及第一栅极驱动器和第二栅极驱动器，所述第一栅极驱动器和所述第二栅极驱动器安装在所述面板的相对侧，以驱动所述像素阵列的栅极线；以及
多个膜上芯片，在所述多个膜上芯片上，用于驱动所述像素阵列的数据线的多个数据驱动集成电路IC分别安装在多个电路膜上，并且所述多个膜上芯片连接在所述面板和印刷电路板PCB之间，
其中，所述多个膜上芯片包括如权利要求1-7中任一项所述的膜上芯片作为第一膜上芯片和第二膜上芯片，所述第一膜上芯片连接至所述第一栅极驱动器，所述第二膜上芯片连接至所述第二栅极驱动器，并且所述第一膜上芯片和所述第二膜上芯片传输多个面板内栅极驱动信号。
9.根据权利要求8所述的显示装置，其中，所述第一膜上芯片和所述第二膜上芯片通过所述第一焊盘区域各自连接至所述PCB，并通过所述第二焊盘区域各自连接至所述面板；并且
其中，针对所述第一膜上芯片和所述第二膜上芯片中的每一个，所述第二焊盘区域上的所述第一组的面板内栅极输出焊盘和所述第二组的面板内栅极输出焊盘中的仅任一组连接至所述面板，并且其余组不连接至所述面板。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI666490B (zh) * 2018-06-15 2019-07-21 友達光電股份有限公司 電子裝置
KR20210030773A (ko) * 2019-09-10 2021-03-18 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
KR102721382B1 (ko) * 2019-10-23 2024-10-25 삼성디스플레이 주식회사 연성 회로 필름 및 이를 포함하는 표시 장치
CN110853591A (zh) * 2019-11-11 2020-02-28 福建华佳彩有限公司 一种gip驱动电路及其控制方法
CN114072918A (zh) * 2020-05-15 2022-02-18 京东方科技集团股份有限公司 显示面板及其驱动方法、显示装置
TWI738504B (zh) * 2020-09-11 2021-09-01 頎邦科技股份有限公司 電路板捲帶及其對接方法
CN113140185A (zh) * 2021-04-21 2021-07-20 深圳市芯视佳半导体科技有限公司 一种硅基oled微显示控制系统及方法
CN113178169B (zh) * 2021-04-27 2023-08-04 深圳市芯视佳半导体科技有限公司 硅基oled芯片结构、ar设备及制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005140934A (ja) * 2003-11-05 2005-06-02 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置
KR20070023252A (ko) * 2005-08-24 2007-02-28 삼성전자주식회사 어레이 기판 및 이를 갖는 표시장치
DE102012112291A1 (de) * 2012-09-12 2014-03-13 Lg Display Co., Ltd. Anzeigevorrichtung mit Stromverbindungsleitung
EP2733528A1 (en) * 2012-11-19 2014-05-21 LG Display Co., Ltd. Display device
EP2990863A1 (en) * 2014-08-29 2016-03-02 LG Display Co., Ltd. Display device and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737896B1 (ko) * 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
KR100598032B1 (ko) * 2003-12-03 2006-07-07 삼성전자주식회사 테이프 배선 기판, 그를 이용한 반도체 칩 패키지 및 그를이용한 디스플레이패널 어셈블리
KR101700701B1 (ko) * 2010-09-24 2017-02-14 삼성전자 주식회사 화상 표시 장치
KR102316101B1 (ko) * 2015-06-24 2021-10-26 엘지디스플레이 주식회사 표시장치와 그 검사 방법
KR102392889B1 (ko) * 2015-08-07 2022-05-03 엘지디스플레이 주식회사 표시장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005140934A (ja) * 2003-11-05 2005-06-02 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示装置
KR20070023252A (ko) * 2005-08-24 2007-02-28 삼성전자주식회사 어레이 기판 및 이를 갖는 표시장치
DE102012112291A1 (de) * 2012-09-12 2014-03-13 Lg Display Co., Ltd. Anzeigevorrichtung mit Stromverbindungsleitung
EP2733528A1 (en) * 2012-11-19 2014-05-21 LG Display Co., Ltd. Display device
EP2990863A1 (en) * 2014-08-29 2016-03-02 LG Display Co., Ltd. Display device and method for manufacturing the same

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