CN109817153B - 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置。所述栅极驱动单元包括上拉节点复位电路、上拉节点下拉电路和控制电路；所述控制电路用于在输出阶段，控制所述上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制所述上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内。本发明能够在输出阶段很好的保持上拉节点的电位，保证栅极驱动单元的驱动能力。

Description

栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置。

背景技术

现有的栅极驱动单元在工作时，当输入端的脉冲信号到来时，为上拉节点充电，随后输入信号的电位被置低时，保持上拉节点的电位，当该行时钟信号到来时，由于自举作用，上拉节点的电位被进一步拉高。然而在真实的这个过程中，由于与上拉节点电连接的晶体管众多，且在现有的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)架构设计情况下，与上拉节点连接的晶体管的栅源电压Vgs一般都在0V以上(以该晶体管为n型晶体管为例)，所以该晶体管的漏电流造成的上拉节点的电位下降不可忽略。上拉节点的电位的高低直接决定了输出晶体管的开启是否充分，上拉节点的电位下降便直接导致该输出晶体管的输出能力下降，不能保证栅极驱动单元的驱动能力。

发明内容

本发明的主要目的在于提供一种栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置，解决现有技术中无法在输出阶段维持上拉节点的电位，从而不能保证栅极驱动单元的驱动能力的问题。

为了达到上述目的，本发明提供了一种栅极驱动单元，包括上拉节点复位电路、上拉节点下拉电路和控制电路；

所述控制电路用于在输出阶段，控制所述上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制所述上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内。

实施时，所述上拉节点复位电路中的与上拉节点连接的晶体管为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管为p型晶体管，所述第一预定电压范围为大于或等于0。

实施时，所述上拉节点下拉电路中的与上拉节点连接的晶体管为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管为p型晶体管，所述第二预定电压范围为大于或等于0。

实施时，所述上拉节点复位电路包括上拉节点复位晶体管；

所述上拉节点复位晶体管的控制极与复位端连接，所述上拉节点复位晶体管的第一极与所述上拉节点连接，所述上拉节点复位晶体管的第二极与第一电压端连接；

所述控制电路包括电压提供电路；

所述电压提供电路用于向所述第一电压端提供第一电压，以使得在输出阶段，该上拉节点复位晶体管的栅源电压在第一预定电压范围内。

实施时，所述上拉节点下拉电路包括上拉节点下拉晶体管；

所述上拉节点下拉晶体管的控制极与下拉节点连接，所述上拉节点下拉晶体管的第一极与所述上拉节点连接，所述上拉节点下拉晶体管的第二极与第二电压端连接；

所述控制电路包括电压提供电路；所述电压提供电路用于向所述第二电压端提供第二电压，以使得在输出阶段，该上拉节点下拉晶体管的栅源电压在第二预定电压范围内；和/或，

所述控制电路包括电压控制电路；所述电压控制电路用于在输出阶段，通过控制所述下拉节点的电压，以使得该上拉节点下拉晶体管的栅源电压在第二预定电压范围内。

实施时，所述栅极驱动单元还包括下拉节点控制电路，所述下拉节点控制电路用于在输入端输入的输入信号的控制下，控制所述下拉节点与第三电压端之间连通；

所述控制电路包括电压控制电路；所述电压控制电路用于向第三电压端提供第三电压，以使得在所述输出阶段，所述下拉节点的电压为所述第三电压。

本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动单元，所述栅极驱动方法包括：

在输出阶段，控制电路控制上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内。

实施时，所述上拉节点复位电路中的与上拉节点连接的晶体管为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管为p型晶体管，所述第一预定电压范围为大于或等于0。

实施时，所述上拉节点下拉电路中的与上拉节点连接的晶体管为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管为p型晶体管，所述第二预定电压范围为大于或等于0。

本发明还提供了一种栅极驱动电路，包括多级上述的栅极驱动单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置在输出阶段，控制减小所述上拉节点复位电路中的与上拉节点连接的晶体管的漏电流，并控制减小所述上拉节点下拉电路中的与上拉节点连接的晶体管的漏电流，从而能够在输出阶段很好的保持上拉节点的电位，保证所述栅极驱动单元的驱动能力。

附图说明

图1是本发明实施例所述的栅极驱动单元的结构图；

图2A是现有的栅极驱动单元中的上拉节点PU的电位的波形图；

图2B是现有的栅极驱动单元输出的栅极驱动信号的波形图；

图3是本发明另一实施例所述的栅极驱动单元的电路图；

图4是本发明又一实施例所述的栅极驱动单元的电路图；

图5是本发明所述的栅极驱动单元的第一具体实施例的电路图；

图6A是本发明所述的栅极驱动单元的第一具体实施例中的上拉节点PU的电位的波形图；

图6B是本发明所述的栅极驱动单元的第一具体实施例输出的栅极驱动信号的波形图；

图7是本发明所述的栅极驱动单元的第二具体实施例的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的栅极驱动单元包括上拉节点复位电路11、上拉节点下拉电路12和控制电路13；

所述控制电路13用于在输出阶段，控制所述上拉节点复位电路11中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制所述上拉节点下拉电路12中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内，以在输出阶段，控制所述上拉节点复位电路11中的与上拉节点连接的晶体管完全关断，并控制减小所述上拉节点复位电路11中的与上拉节点连接的晶体管的漏电流，并在所述输出阶段，控制所述上拉节点下拉电路12中的与上拉节点连接的晶体管完全关断，并控制减小所述上拉节点下拉电路12中的与上拉节点连接的晶体管的漏电流。

本发明实施例所述的栅极驱动单元在输出阶段，控制减小所述上拉节点复位电路11中的与上拉节点连接的晶体管的漏电流，并控制减小所述上拉节点下拉电路12中的与上拉节点连接的晶体管的漏电流，从而能够在输出阶段很好的保持上拉节点的电位，保证所述栅极驱动单元的驱动能力。

在现有技术中，如图2A所示，由于在输出阶段S2，所述上拉节点下拉电路12中的与上拉节点连接的晶体管和/或所述上拉节点复位电路11中的与上拉节点连接的晶体管存在的漏电流较大，则上拉节点PU的电位保持能力差，PU的电处于漏电掉压的状态，直接的结果是所述栅极驱动单元输出的栅极驱动信号的上升时间Tr和该栅极驱动信号的下降时间Tf增大，降低栅极驱动能力。

图2B是在现有技术中，栅极驱动信号输出端OUT1输出的栅极驱动信号的波形图。

根据一种具体实施方式，所述上拉节点复位电路中的与上拉节点连接的晶体管可以为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管可以为p型晶体管，所述第一预定电压范围为大于或等于0。

根据另一种具体实施方式，所述上拉节点下拉电路中的与上拉节点连接的晶体管可以为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管可以为p型晶体管，所述第二预定电压范围为大于或等于0。

具体的，所述上拉节点复位电路可以包括上拉节点复位晶体管；

所述上拉节点复位晶体管的控制极与复位端连接，所述上拉节点复位晶体管的第一极与所述上拉节点连接，所述上拉节点复位晶体管的第二极与第一电压端连接；

所述控制电路包括电压提供电路；

所述电压提供电路用于向所述第一电压端提供第一电压，以使得在输出阶段，该上拉节点复位晶体管的栅源电压在第一预定电压范围内。

在具体实施时，所述上拉节点复位电路可以包括上拉节点复位晶体管，所述控制电路可以包括电压提供电路，所述电压提供电路用于向所述上拉节点复位端的第二极提供第一电压，以使得在输出阶段，该上拉节点复位晶体管的栅源电压在第一预定电压范围内。

具体的，所述上拉节点下拉电路可以包括上拉节点下拉晶体管；

所述上拉节点下拉晶体管的控制极与下拉节点连接，所述上拉节点下拉晶体管的第一极与所述上拉节点连接，所述上拉节点下拉晶体管的第二极与第二电压端连接；

所述控制电路包括电压提供电路；所述电压提供电路用于向所述第二电压端提供第二电压，以使得在输出阶段，该上拉节点下拉晶体管的栅源电压在第二预定电压范围内；和/或，

所述控制电路包括电压控制电路；所述电压控制电路用于在输出阶段，通过控制所述下拉节点的电压，以使得该上拉节点下拉晶体管的栅源电压在第二预定电压范围内。

在具体实施时，所述上拉节点下拉电路可以包括上拉节点下拉晶体管，所述控制电路可以包括电压提供电路，所述电压提供电路用于向所述上拉节点下拉晶体管的第二极提供第二电压，以使得在输出阶段，该上拉节点下拉晶体管的栅源电压在第二预定电压范围内；

在具体实施时，所述上拉节点下拉电路可以包括上拉节点下拉晶体管，所述控制电路可以包括电压控制电路，所述电压控制电路用于在输出阶段，控制下拉节点的电压，以使得在输出阶段，该上拉节点下拉晶体管的栅源电压在第二预定电压范围内。

具体的，本发明实施例所述的栅极驱动单元还可以包括下拉节点控制电路，所述下拉节点控制电路用于在输入端输入的输入信号的控制下，控制所述下拉节点与第三电压端之间连通；

当所述控制电路包括电压控制电路时，所述电压控制电路用于向第三电压端提供第三电压，以使得在所述输出阶段，所述下拉节点的电压为所述第三电压。

如图3所示，在图1所示的栅极驱动单元的实施例的基础上，所述上拉节点复位电路11包括第一上拉节点复位晶体管M2和第二上拉节点复位晶体管M15；所述上拉节点下拉电路12包括第一上拉节点下拉晶体管M8A和第二上拉节点下拉晶体管M8B；所述控制电路包括电压提供电路131；

M2的栅极与第一复位端RST连接，M2的漏极与上拉节点PU连接，M2的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M15的栅极与第二复位端TGOA_RST连接，M15的漏极与上拉节点PU连接，M15的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M8A的栅极与第一下拉节点PD_A连接，M8A的漏极与所述上拉节点PU连接，M8A的源极与所述第一低电压端连接；

M8B的栅极与第二下拉节点PD_B连接，M8B的漏极与所述上拉节点PU连接，M8B的源极与所述第一低电压端连接；

所述电压提供电路131与所述第一低电压端连接，用于提供所述第一低电压VGL，以使得在输出阶段M2的栅源电压、M15的栅源电压，M8A的栅源电压和M8B的栅源电压都小于或等于0，以使得在输出阶段，M2、M15、M8A和M8B都完全关断，减小M2的漏电流、M15的漏电流、M8A的漏电流和M8B的漏电流。

在图3所示的实施例中，第一电压端和第二电压端都为所述第一低电压端，但不以此为限；

在图3所示的实施例中，M2、M15、M8A和M8B都为NMOS管(N型金属-氧化物-半导体晶体管)，但不以此为限。

如图4所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括下拉节点控制电路14；下拉节点包括第一下拉节点PD_A和第二下拉节点PD_B；

所述下拉节点控制电路14用于在输入端INPUT输入的输入信号的控制下，控制所述第一下拉节点PD_A与第三低电压端之间连通，控制所述第二下拉节点PD_B与第三低电压端之间连通；

所述上拉节点复位电路11包括第一上拉节点复位晶体管M2和第二上拉节点复位晶体管M15；所述上拉节点下拉电路12包括第一上拉节点下拉晶体管M8A和第二上拉节点下拉晶体管M8B；

M2的栅极与第一复位端RST连接，M2的漏极与上拉节点PU连接，M2的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M15的栅极与第二复位端TGOA_RST连接，M15的漏极与上拉节点PU连接，M15的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M8A的栅极与第一下拉节点PD_A连接，M8A的漏极与所述上拉节点PU连接，M8A的源极与第二低电压端连接；

M8B的栅极与第二下拉节点PD_B连接，M8B的漏极与所述上拉节点PU连接，M8B的源极与所述第二低电压端连接；所述第二低电压端用于输入第二低电压LVGL；

所述控制电路包括电压提供电路131和电压控制电路132；

所述电压提供电路131与所述第一低电压端连接，用于提供所述第一低电压VGL，以使得在输出阶段M2的栅源电压和M15的栅源电压都小于或等于0，以使得在输出阶段，M2和M15都完全关断，减小M2的漏电流和M15的漏电流；

所述电压控制电路132用于向第三低电压端提供第三低电压LLVGL，以使得在所述输出阶段，所述第一下拉节点PD_A的电压为所述第三低电压LLVGL，所述第二下拉节点PD_B的电压为所述第三低电压LLVGL；

所述第三低电压LLVGL小于所述第二低电压LVGL，以使得在输出阶段，M8A的栅源电压小于或等于0，M8B的栅源电压小于或等于0，以使得在输出阶段，M8A和M8B都完全关断，减小M8A的漏电流和M8B的漏电流。

在图4所示的实施例中，第一电压端为第一低电压端，第二电压端为第二低电压端，第三电压端为第三低电压端，但不以此为限。

在图4所示的实施例中，M2、M15、M8A和M8B都为NMOS管，但不以此为限。

具体的，所述下拉节点控制电路可以包括第一下拉节点控制晶体管和第二下拉节点控制晶体管；

所述第一下拉节点控制晶体管的控制极与所述输入端连接，所述第一下拉节点控制晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点控制晶体管的第二极与第三电压端连接；

所述第二下拉节点控制晶体管的控制极与所述输入端连接，所述第二下拉节点控制晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点控制晶体管的第二极与第三电压端连接。

具体的，本发明实施例所述的栅极驱动单元还可以包括输入电路，第一下拉控制电路，第二下拉控制电路、栅极驱动信号输出电路和进位信号输出电路，其中，

所述输入电路用于在输入端的控制下，控制上拉节点与输入端之间连通；

所述第一下拉控制电路用于在第一控制电压端输入的第一控制电压的控制下，控制所述第一控制电压端与第一下拉节点之间连通，并用于在上拉节点的电压的控制下，控制第一下拉节点的电位；

所述第二下拉控制电路用于在第二控制电压端输入的第二控制电压的控制下，控制所述第二控制电压端与第二下拉节点之间连通，并用于在上拉节点的电压的控制下，控制第二下拉节点的电位；

所述栅极驱动信号输出电路用于在上拉节点的电位的控制下，控制栅极驱动信号输出端与时钟信号端连接，在第一下拉节点的电位的控制下，控制栅极驱动信号输出端与第二低电压端之间连通，在第二下拉节点的电位的控制下，控制栅极驱动信号输出端与第二低电压端之间连通，在第三复位端输入的第三复位信号的控制下，控制所述栅极驱动信号输出端与所述第一低电压端之间连通；

所述进位信号输出电路用于在上拉节点的电位的控制下，控制进位信号输出端与时钟信号端连接，在第一下拉节点的电位的控制下，控制进位信号输出端与第一低电压端之间连通，在第二下拉节点的电位的控制下，控制进位信号输出端与第一低电压端之间连通。

在具体实施时，所述输入电路可以包括输入晶体管；

所述输入晶体管的控制极和第一极都与所述输入端连接，所述输入晶体管的第二极与所述上拉节点连接；

所述第一下拉控制电路包括第一控制晶体管和第二控制晶体管；

所述第一控制晶体管的控制极与所述第一控制电压端连接，所述第一控制晶体管的第一极与所述第一控制电压端连接，所述第一控制晶体管的第二极与所述第一下拉节点连接；

所述第二控制晶体管的控制极与所述上拉节点连接，所述第二控制晶体管的第一极与所述第一下拉节点连接，所述第二控制晶体管的第二极与第二低电压端连接；

所述第二下拉控制电路包括第三控制晶体管和第四控制晶体管；

所述第三控制晶体管的控制极与所述第二控制电压端连接，所述第三控制晶体管的第一极与所述第二控制电压端连接，所述第三控制晶体管的第二极与所述第二下拉节点连接；

所述第四控制晶体管的控制极与所述上拉节点连接，所述第四控制晶体管的第一极与所述第二下拉节点连接，所述第四控制晶体管的第二极与第二低电压端连接；

所述栅极驱动信号输出电路包括第一输出晶体管、第一输出下拉晶体管、第二输出下拉晶体管、输出复位晶体管和存储电容；

所述第一输出晶体管的控制极与所述上拉节点连接，所述第一输出晶体管的第一极与所述时钟信号端连接，所述第一输出晶体管的第二极与栅极驱动信号输出端连接；

所述第一输出下拉晶体管的控制极与所述第一下拉节点连接，所述第一输出下拉晶体管的第一极与所述栅极驱动信号输出端连接，所述第一输出下拉晶体管的第二极与所述第一低电压端连接；

所述第二输出下拉晶体管的控制极与所述第二下拉节点连接，所述第二输出下拉晶体管的第一极与所述栅极驱动信号输出端连接，所述第二输出下拉晶体管的第二极与所述第一低电压端连接；

所述输出复位晶体管的控制极与所述第三复位端连接，所述输出复位晶体管的第一极与所述栅极驱动信号输出端连接，所述输出复位晶体管的第二极与所述第一低电压端连接；

所述进位信号输出电路包括第二输出晶体管、第三输出下拉晶体管和第四输出下拉晶体管；

所述第二输出晶体管的控制极与所述上拉节点连接，所述第二输出晶体管的第一极与所述时钟信号端连接，所述第二输出晶体管的第二极与进位信号输出端连接；

所述第三输出下拉晶体管的控制极与所述第一下拉节点连接，所述第三输出下拉晶体管的第一极与所述进位信号输出端连接，所述第三输出下拉晶体管的第二极与所述第二低电压端连接；

所述第四输出下拉晶体管的控制极与所述第二下拉节点连接，所述第四输出下拉晶体管的第一极与所述进位信号输出端连接，所述第四输出下拉晶体管的第二极与所述第二低电压端连接。

下面通过两个具体实施例来说明本发明所述的栅极驱动单元。

如图5所示，本发明所述的栅极驱动单元的第一具体实施例包括上拉节点复位电路11、上拉节点下拉电路12、下拉节点控制电路14、输入电路、第一下拉控制电路，第二下拉控制电路、栅极驱动信号输出电路、进位信号输出电路和控制电路；

所述上拉节点复位电路11包括第一上拉节点复位晶体管M2和第二上拉节点复位晶体管M15；所述上拉节点下拉电路12包括第一上拉节点下拉晶体管M8A和第二上拉节点下拉晶体管M8B；所述控制电路包括电压提供电路(图5中未示出所述电压提供电路)；

M2的栅极与第一复位端RST连接，M2的漏极与上拉节点PU连接，M2的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M15的栅极与第二复位端TGOA_RST连接，M15的漏极与上拉节点PU连接，M15的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M8A的栅极与第一下拉节点PD_A连接，M8A的漏极与所述上拉节点PU连接，M8A的源极与所述第一低电压端连接；

M8B的栅极与第二下拉节点PD_B连接，M8B的漏极与所述上拉节点PU连接，M8B的源极与所述第一低电压端连接；

所述下拉节点控制电路14包括第一下拉节点控制晶体管M7A和第二下拉节点控制晶体管M7B；

所述第一下拉节点控制晶体管M7A的栅极与输入端INPUT连接，所述第一下拉节点控制晶体管M7A的漏极与所述第一下拉节点PD_A连接，所述第一下拉节点控制晶体管M7A的源极与第二低电压端连接；所述第二低电压端用于输入第二低电压LVGL；

所述第二下拉节点控制晶体管M7B的栅极与所述输入端INPUT连接，所述第二下拉节点控制晶体管M7B的漏极与所述第二下拉节点PD_B连接，所述第二下拉节点控制晶体管M7B的源极与所述第二低电压端连接；

所述输入电路包括输入晶体管M1；

所述输入晶体管M1的栅极和漏极都与所述输入端INPUT连接，所述输入晶体管M1的源极与所述上拉节点PU连接；

所述第一下拉控制电路包括第一控制晶体管M5A和第二控制晶体管M6A；

所述第一控制晶体管M5A的栅极与所述第一控制电压端连接，所述第一控制晶体管M5A的漏极与所述第一控制电压端连接，所述第一控制晶体管M5A的第二极与所述第一下拉节点PD_A连接；所述第一控制电压端用于输入第一控制电压VDD_A；

所述第二控制晶体管M6A的栅极与所述上拉节点PU连接，所述第二控制晶体管M6A的漏极与所述第一下拉节点PD_A连接，所述第二控制晶体管M6A的源极与第二低电压端连接；

所述第二下拉控制电路包括第三控制晶体管M5B和第四控制晶体管M6B；

所述第三控制晶体管M5B的栅极与所述第二控制电压端连接，所述第三控制晶体管M5B的漏极与所述第二控制电压端连接，所述第三控制晶体管M5B的源极与所述第二下拉节点PD_B连接；所述第二控制电压端用于输入第二控制电压VDD_B；

所述第四控制晶体管M6B的栅极与所述上拉节点PU连接，所述第四控制晶体管M6B的漏极与所述第二下拉节点PD_B连接，所述第四控制晶体管M6B的第二极与第二低电压端连接；

所述栅极驱动信号输出电路包括第一输出晶体管M3、第一输出下拉晶体管M13A、第二输出下拉晶体管M13B、输出复位晶体管M4和存储电容Cs；

所述第一输出晶体管M3的栅极与所述上拉节点PU连接，所述第一输出晶体管M3的漏极与所述时钟信号端连接，所述第一输出晶体管M3的源极与栅极驱动信号输出端OUT1连接；所述时钟信号端用于输入时钟信号CLK；

所述第一输出下拉晶体管M13A的栅极与所述第一下拉节点PD_A连接，所述第一输出下拉晶体管M13A的漏极与所述栅极驱动信号输出端OUT1连接，所述第一输出下拉晶体管M13A的源极与所述第一低电压端连接；

所述第二输出下拉晶体管M13B的栅极与所述第二下拉节点PD_B连接，所述第二输出下拉晶体管M13B的漏极与所述栅极驱动信号输出端OUT1连接，所述第二输出下拉晶体管M13B的源极与所述第一低电压端连接；

所述输出复位晶体管M4的栅极与所述第三复位端RST_2连接，所述输出复位晶体管M4的漏极与所述栅极驱动信号输出端OUT1连接，所述输出复位晶体管M4的源极与所述第一低电压端连接；

所述进位信号输出电路包括第二输出晶体管M11、第三输出下拉晶体管M12A和第四输出下拉晶体管M12B；

所述第二输出晶体管M11的栅极与所述上拉节点PU连接，所述第二输出晶体管M11的漏极与所述时钟信号端连接，所述第二输出晶体管M11的源极与进位信号输出端OUT_C连接；

所述第三输出下拉晶体管M12A的栅极与所述第一下拉节点PD_A连接，所述第三输出下拉晶体管M12A的漏极与所述进位信号输出端OUT_C连接，所述第三输出下拉晶体管M12A的源极与所述第二低电压端连接；

所述第四输出下拉晶体管M12B的栅极与所述第二下拉节点PD_B连接，所述第四输出下拉晶体管M12B的漏极与所述进位信号输出端OUT_C连接，所述第四输出下拉晶体管M12B的源极与所述第二低电压端连接；

所述电压提供电路与所述第一低电压端连接，用于提供所述第一低电压VGL，以使得在输出阶段，M2的栅源电压、M15的栅源电压，M8A的栅源电压和M8B的栅源电压都小于或等于0，以使得在输出阶段，M2、M15、M8A和M8B都完全关断，减小M2的漏电流、M15的漏电流、M8A的漏电流和M8B的漏电流。

在本发明如图5所示的栅极驱动单元的第一具体实施例中，所有的晶体管都为NMOS管，但不以此为限。

本发明如图5所示的栅极驱动单元的第一具体实施例在工作时，所述电压提供电路向所述第一低电压端提供所述第一低电压VGL，以使得在输出阶段，M2的栅源电压、M15的栅源电压，M8A的栅源电压和M8B的栅源电压都小于或等于0，以使得在输出阶段，M2、M15、M8A和M8B都完全关断，减小M2的漏电流、M15的漏电流、M8A的漏电流和M8B的漏电流。

本发明如图5所示的栅极驱动单元的第一具体实施例在工作时，在输出阶段，M15的栅极的电位和M2的栅极的电位都为VGL，M8A的栅极的电位和M8B的栅极的电位略高于LVGL，M15的源极的电位、M2的源极的电位、M8A的源极的电位和M8B的源极的电位都为VGL，所述电压提供电路提供VGL，VGL高于LVGL，以使得M15的栅源电压和M2的栅源电压等于0、M8A的栅源电压和M8B的栅源电压都小于0，以减小M15的漏电流、M2的漏电流、M8A的漏电流和M8B的漏电流。

在具体实施时，VGL可以为-8V，LVGL可以为-11V，但不以此为限。

本发明如图5所示的栅极驱动单元的第一具体实施例在工作时，如图6A所示，在输出阶段S2，PU的电位能够很好的保持为高电位。

并且，本发明如图5所示的栅极驱动单元的第一具体实施例在工作时，6B是OUT1输出的栅极驱动信号的波形图。

由图6B可知，与图2B相比，所述栅极驱动信号的上升时间Tr减小，所述栅极驱动信号的下降时间Tf减小。

如图7所示，本发明所述的栅极驱动单元的第二具体实施例包括上拉节点复位电路11、上拉节点下拉电路12、下拉节点控制电路14、输入电路、第一下拉控制电路，第二下拉控制电路、栅极驱动信号输出电路、进位信号输出电路和控制电路；所述控制电路包括电压提供电路和电压控制电路(图7中未示出所述电压提供电路和电压控制电路)；

所述上拉节点复位电路11包括第一上拉节点复位晶体管M2和第二上拉节点复位晶体管M15；所述上拉节点下拉电路12包括第一上拉节点下拉晶体管M8A和第二上拉节点下拉晶体管M8B；

M2的栅极与第一复位端RST连接，M2的漏极与上拉节点PU连接，M2的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M15的栅极与第二复位端TGOA_RST连接，M15的漏极与上拉节点PU连接，M15的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VGL；

M8A的栅极与第一下拉节点PD_A连接，M8A的漏极与所述上拉节点PU连接，M8A的源极与所述第一低电压端连接；

M8B的栅极与第二下拉节点PD_B连接，M8B的漏极与所述上拉节点PU连接，M8B的源极与所述第一低电压端连接；

所述电压提供电路与所述第一低电压端连接，用于提供所述第一低电压VGL，以使得在输出阶段，M2的栅源电压和M15的栅源电压都小于或等于0，以使得在输出阶段，M2和M15都完全关断，减小M2的漏电流和M15的漏电流；

所述下拉节点控制电路14包括第一下拉节点控制晶体管M7A和第二下拉节点控制晶体管M7B；

所述第一下拉节点控制晶体管M7A的栅极与输入端INPUT连接，所述第一下拉节点控制晶体管M7A的漏极与所述第一下拉节点PD_A连接，所述第一下拉节点控制晶体管M7A的源极与第三低电压端连接；所述第三低电压端用于输入第三低电压LLVGL；

所述第二下拉节点控制晶体管M7B的栅极与所述输入端INPUT连接，所述第二下拉节点控制晶体管M7B的漏极与所述第二下拉节点PD_B连接，所述第二下拉节点控制晶体管M7B的源极与所述第三低电压端连接；

所述电压控制电路用于为所述第三低电压端提供所述第三低电压LLVGL，以使得在输出阶段，M8A的栅源电压和M8B的栅源电压小于或等于0；

所述输入电路包括输入晶体管M1；

所述输入晶体管M1的栅极和漏极都与所述输入端INPUT连接，所述输入晶体管M1的源极与所述上拉节点PU连接；

所述第一下拉控制电路包括第一控制晶体管M5A和第二控制晶体管M6A；

所述第一控制晶体管M5A的栅极与所述第一控制电压端连接，所述第一控制晶体管M5A的漏极与所述第一控制电压端连接，所述第一控制晶体管M5A的第二极与所述第一下拉节点PD_A连接；所述第一控制电压端用于输入第一控制电压VDD_A；

所述第二控制晶体管M6A的栅极与所述上拉节点PU连接，所述第二控制晶体管M6A的漏极与所述第一下拉节点PD_A连接，所述第二控制晶体管M6A的源极与第二低电压端连接；

所述第二下拉控制电路包括第三控制晶体管M5B和第四控制晶体管M6B；

所述第三控制晶体管M5B的栅极与所述第二控制电压端连接，所述第三控制晶体管M5B的漏极与所述第二控制电压端连接，所述第三控制晶体管M5B的源极与所述第二下拉节点PD_B连接；所述第二控制电压端用于输入第二控制电压VDD_B；

所述第四控制晶体管M6B的栅极与所述上拉节点PU连接，所述第四控制晶体管M6B的漏极与所述第二下拉节点PD_B连接，所述第四控制晶体管M6B的第二极与第二低电压端连接；

所述栅极驱动信号输出电路包括第一输出晶体管M3、第一输出下拉晶体管M13A、第二输出下拉晶体管M13B、输出复位晶体管M4和存储电容Cs；

所述第一输出晶体管M3的栅极与所述上拉节点PU连接，所述第一输出晶体管M3的漏极与所述时钟信号端连接，所述第一输出晶体管M3的源极与栅极驱动信号输出端OUT1连接；所述时钟信号端用于输入时钟信号CLK；

所述第一输出下拉晶体管M13A的栅极与所述第一下拉节点PD_A连接，所述第一输出下拉晶体管M13A的漏极与所述栅极驱动信号输出端OUT1连接，所述第一输出下拉晶体管M13A的源极与所述第一低电压端连接；

所述第二输出下拉晶体管M13B的栅极与所述第二下拉节点PD_B连接，所述第二输出下拉晶体管M13B的漏极与所述栅极驱动信号输出端OUT1连接，所述第二输出下拉晶体管M13B的源极与所述第一低电压端连接；

所述输出复位晶体管M4的栅极与所述第三复位端RST_2连接，所述输出复位晶体管M4的漏极与所述栅极驱动信号输出端OUT1连接，所述输出复位晶体管M4的源极与所述第一低电压端连接；

所述进位信号输出电路包括第二输出晶体管M11、第三输出下拉晶体管M12A和第四输出下拉晶体管M12B；

所述第二输出晶体管M11的栅极与所述上拉节点PU连接，所述第二输出晶体管M11的漏极与所述时钟信号端连接，所述第二输出晶体管M11的源极与进位信号输出端OUT_C连接；

所述第三输出下拉晶体管M12A的栅极与所述第一下拉节点PD_A连接，所述第三输出下拉晶体管M12A的漏极与所述进位信号输出端OUT_C连接，所述第三输出下拉晶体管M12A的源极与所述第二低电压端连接；

所述第四输出下拉晶体管M13A的栅极与所述第二下拉节点PD_B连接，所述第四输出下拉晶体管M13A的漏极与所述进位信号输出端OUT_C连接，所述第四输出下拉晶体管M13A的源极与所述第二低电压端连接。

在本发明如图7所示的栅极驱动单元的第二具体实施例中，所有的晶体管都为NMOS管，但不以此为限。

本发明如图7所示的栅极驱动单元的第二具体实施例在工作时，所述电压提供电路向所述第一低电压端提供所述第一低电压VGL，以使得在输出阶段，M2的栅源电压、M15的栅源电压都等于0，以使得在输出阶段，M2和M15完全关断，减小M2的漏电流和M15的漏电流。

本发明如图7所示的栅极驱动单元的第二具体实施例在工作时，所述电压控制电路向所述第三低电压端提供所述第三低电压LLVGL，LLVGL小于LVGL，以使得在输出阶段，PD_A的电位和PD_B的电位略高于LLVGL，进而使得在输出阶段，M8A的栅源电压和M8B的栅源电压小于0，以减小M8A的漏电流和M8B的漏电流。

在具体实施时，LLVGL可以为-15V，但不以此为限。

本发明实施例所述的栅极驱动方法，应用于上述的栅极驱动单元，所述栅极驱动方法包括：

在输出阶段，控制电路控制上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内。

本发明实施例所述的栅极驱动方法在输出阶段，控制减小所述上拉节点复位电路中的与上拉节点连接的晶体管的漏电流，并控制减小所述上拉节点下拉电路中的与上拉节点连接的晶体管的漏电流，从而能够在输出阶段很好的保持上拉节点的电位，保证所述栅极驱动单元的驱动能力。

具体的，所述上拉节点复位电路中的与上拉节点连接的晶体管可以为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管可以为p型晶体管，所述第一预定电压范围为大于或等于0。

具体的，所述上拉节点下拉电路中的与上拉节点连接的晶体管可以为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管为p型晶体管，所述第二预定电压范围为大于或等于0。

本发明实施例所述的栅极驱动电路包括多级上述的栅极驱动单元。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种栅极驱动单元，其特征在于，包括上拉节点复位电路、上拉节点下拉电路和控制电路；

所述控制电路用于在输出阶段，控制所述上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制所述上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内；

所述上拉节点复位电路中的与上拉节点连接的晶体管为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管为p型晶体管，所述第一预定电压范围为大于或等于0；

所述上拉节点下拉电路中的与上拉节点连接的晶体管为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管为p型晶体管，所述第二预定电压范围为大于或等于0；

所述上拉节点下拉电路包括上拉节点下拉晶体管；

所述上拉节点下拉晶体管的控制极与下拉节点连接，所述上拉节点下拉晶体管的第一极与所述上拉节点连接，所述上拉节点下拉晶体管的第二极与第二电压端连接；

所述控制电路包括电压提供电路；所述电压提供电路用于向所述第二电压端提供第二电压，以使得在输出阶段，该上拉节点下拉晶体管的栅源电压在第二预定电压范围内；和/或，

所述控制电路包括电压控制电路；所述电压控制电路用于在输出阶段，通过控制所述下拉节点的电压，以使得该上拉节点下拉晶体管的栅源电压在第二预定电压范围内。

2.如权利要求1所述的栅极驱动单元，其特征在于，所述上拉节点复位电路包括上拉节点复位晶体管；

所述上拉节点复位晶体管的控制极与复位端连接，所述上拉节点复位晶体管的第一极与所述上拉节点连接，所述上拉节点复位晶体管的第二极与第一电压端连接；

所述控制电路包括电压提供电路；

所述电压提供电路用于向所述第一电压端提供第一电压，以使得在输出阶段，该上拉节点复位晶体管的栅源电压在第一预定电压范围内。

3.如权利要求1所述的栅极驱动单元，其特征在于，所述栅极驱动单元还包括下拉节点控制电路，所述下拉节点控制电路用于在输入端输入的输入信号的控制下，控制所述下拉节点与第三电压端之间连通；

所述控制电路包括电压控制电路；所述电压控制电路用于向第三电压端提供第三电压，以使得在所述输出阶段，所述下拉节点的电压为所述第三电压。

4.一种栅极驱动方法，应用于如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动方法包括：

在输出阶段，控制电路控制上拉节点复位电路中的与上拉节点连接的晶体管的栅源电压在第一预定电压范围内，并控制上拉节点下拉电路中的与上拉节点连接的晶体管的栅源电压在第二预定电压范围内；

所述上拉节点复位电路中的与上拉节点连接的晶体管为n型晶体管，所述第一预定电压范围为小于或等于0；或者，

所述上拉节点复位电路中的与上拉节点连接的晶体管为p型晶体管，所述第一预定电压范围为大于或等于0；

所述上拉节点下拉电路中的与上拉节点连接的晶体管为n型晶体管，所述第二预定电压范围为小于或等于0；或者，

所述上拉节点下拉电路中的与上拉节点连接的晶体管为p型晶体管，所述第二预定电压范围为大于或等于0。

5.一种栅极驱动电路，其特征在于，包括多级如权利要求1至3中任一权利要求所述的栅极驱动单元。

6.一种显示装置，其特征在于，包括如权利要求5所述的栅极驱动电路。

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