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CN109390009A - 存储器阵列中的单元底部节点复位 - Google Patents

存储器阵列中的单元底部节点复位 Download PDF

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CN109390009A
CN109390009A CN201810908369.0A CN201810908369A CN109390009A CN 109390009 A CN109390009 A CN 109390009A CN 201810908369 A CN201810908369 A CN 201810908369A CN 109390009 A CN109390009 A CN 109390009A
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CN
China
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voltage
wordline
line
component
memory cell
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Application number
CN201810908369.0A
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English (en)
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樱井清武
松原安士
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Micron Technology Inc
Original Assignee
Micron Technology Inc
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Publication date
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Abstract

本申请案与存储器阵列中的单元底部节点复位有关。本发明描述用于存储器阵列中的单元底部节点复位的方法、系统及装置。所述存储器阵列可包含多个铁电存储器单元，所述多个铁电存储器单元具有单元底部节点及与所述单元底部节点相对的单元板。可将零电压施加到所述存储器阵列中的多个数字线。可激活多个字线以将所述多个数字线电耦合到所述铁电存储器单元中的每一者的单元底部节点。因此，可将所述铁电存储器单元中的每一者的所述单元底部节点复位到所述零电压。

Description

存储器阵列中的单元底部节点复位
交叉参考
本专利申请案主张樱井(Sakurai)等人的2017年8月10日提出申请并指派给其受让 人且以引用方式明确地并入本文中的标题为“存储器阵列中的单元底部节点复位(CellBottom Node Reset in a Memory Array)”的第15/674,382号美国专利申请案的优先权。
技术领域
技术领域与存储器阵列中的单元底部节点复位有关。
背景技术
下文一般来说涉及存储器装置，且更具体来说涉及存储器阵列中的单元底部节点复 位。
存储器装置在例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置中广泛地用于存储信息。通过编程存储器装置的不同状态而存储信息。举例来说，二进 制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于 两种状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储状 态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含磁硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM (MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它存储器装置。 存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可甚至在不存在 外部电源的情况下维持其所存储逻辑状态达延长时间周期。易失性存储器装置(例如， DRAM)可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加 可靠性、增加数据保持、减少电力消耗或减少制造成本以及其它度量。各种操作相对于其它操作的定时可影响是否实现此类度量。因此，使各种存储器操作相对于彼此协调以 避免延迟、电力消耗等等可为有益的。
发明内容
本发明描述一种方法。在一些实例中，所述方法可包含：将零电压施加到存储器阵列中的多个数字线，所述存储器阵列包括多个铁电存储器单元，所述多个铁电存储器单 元包括多个单元底部节点及与所述多个单元底部节点相对的多个单元板；及激活多个字 线以将所述多个数字线电耦合到所述多个单元底部节点且将所述多个单元底部节点复 位到所述零电压。
本发明描述一种装置。在一些实例中，所述装置可包含：零电压源；及存储器阵列，其包括多个铁电存储器单元，所述铁电存储器单元中的每一者包括：单元板；单元底部 节点，其与所述单元板相对；选择组件，其经配置以在将第一电压施加到字线后即刻将 所述单元底部节点连接到数字线；及切换组件，其经配置以在将第二电压施加到均衡线 后即刻将所述数字线连接到所述零电压源。
本发明描述一种装置。在一些实例中，所述装置可包含：零电压源；多个存储器单元，所述多个存储器单元中的每一者包括数字线、单元底部节点及与所述单元底部节点 相对的单元板；及控制器，其可操作以致使所述装置：将所述零电压源的电压施加到所 述多个存储器单元中的每一者中的所述数字线；且将第一电压施加到多个字线中的每一 者以将所述数字线电耦合到所述多个存储器单元中的每一者中的所述单元底部节点且 将所述多个存储器单元中的每一者中的所述单元底部节点复位。
本发明描述一种设备。在一些实例中，所述设备可包含：零电压源；多个存储器单元，所述多个存储器单元中的每一者包括数字线、单元底部节点及与所述单元底部节点 相对的单元板；用于将所述零电压源的电压施加到所述多个存储器单元中的每一者中的 所述数字线的构件；及用于将第一电压施加到多个字线中的每一者以将所述数字线电耦 合到所述多个存储器单元中的每一者中的所述单元底部节点且将所述多个存储器单元 中的每一者中的所述单元底部节点复位的构件。
附图说明
图1图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存储 器阵列的实例。
图2图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的电路 的实例。
图3图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的具有 磁滞回线的非线性电性质的实例。
图4图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存储 器阵列的时序图的实例。
图5图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存储 器单元的电路的实例。
图6图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存储 器阵列的时序图的实例。
图7图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的字线 驱动器电路的实例。
图8图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存储 器阵列的时序图的实例。
图9图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的FX驱动器电路的实例。
图10图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存 储器阵列的时序图的实例。
图11图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的存 储器阵列的时序图的实例。
图12到13展示根据本发明的实施例的支持存储器阵列中的单元底部节点复位的装 置的框图。
图14图解说明根据本发明的实施例的支持存储器阵列中的单元底部节点复位的包 含存储器阵列的系统的框图。
图15到16图解说明根据本发明的实施例的用于存储器阵列中的单元底部节点复位 的方法。
具体实施方式
具有铁电单元的存储器阵列可经配置以将零电压施加到存储器阵列中的多个数字 线并且激活多个字线以将所述多个数字线电耦合到多个单元底部节点且将所述多个单元底部节点复位到所述零电压。此可允许与通电操作同时或几乎同时完成复位操作，而 非花费更长时间且可能利用更多电力。使用内部命令及外部电源可进一步减少电力消 耗。
下文在存储器阵列的上下文中描述本发明的特征。接着针对支持存储器阵列中的单 元底部节点复位的电子存储器装置的配置及操作描述具体实例。通过与存储器阵列中的 单元底部节点复位有关的设备图式、系统图式及流程图图解说明且参考所述设备图式、系统图式及流程图描述本发明的这些及其它特征。
图1图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 实例性存储器阵列100。存储器阵列100还可称为电子存储器设备。存储器阵列100包 含可编程以存储不同状态的存储器单元105。每一存储器单元105可为可编程的以存储 两种状态，表示为逻辑0及逻辑1。在一些情形中，存储器单元105经配置以存储多于 两种逻辑状态。
存储器单元105可包含用以存储表示可编程状态的电荷的电容器；举例来说，经充电及未经充电电容器可分别表示两种逻辑状态。存储器单元105可包含具有铁电材料的 电容器。铁电材料具有自发电极化—即，其在不存在电场的情况下具有非零极化。铁电 电容器的不同电荷电平可表示不同逻辑状态。下文论述铁电存储器单元105的一些细节 及优点。
可通过激活或选择适当存取线110及数字线115而对存储器单元105执行例如读取及写入的操作。存取线110还可称为字线110且数字线115还可称为位线115。激活或 选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115由导电 材料制成。举例来说，字线110及数字线115可由金属(例如铜、铝、金、钨等)、金属 合金、其它导电材料等等制成。根据图1的实例，存储器单元105的每一行连接到单个 字线110，且存储器单元105的每一列连接到单个数字线115。通过激活一个字线110 及一个数字线115(例如，将电压施加到字线110或数字线115)，可在其交叉点处存取 单个存储器单元105。存取存储器单元105可包含对存储器单元105进行读取或写入。 字线110与数字线115的交叉点可称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件与数字线电隔 离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可为晶体管且字线110可连接到晶体管的栅极。激活字线110引起存储器单元105的电容器与其对应 数字线115之间的电连接或闭合电路。接着可存取数字线以对存储器单元105进行读取 或写入。举例来说，可将零电压(即，单元板的电压)施加到数字线115以在激活字线110 之后将存储器阵列100中的电容器的单元底部节点复位。
可通过行解码器120及列解码器130控制存取存储器单元105。在一些实例中，行解码器120从存储器控制器140接收行地址且基于所述所接收行地址而激活适当字线 110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。举 例来说，存储器阵列100可包含多个字线110(标记为WL_1到WL_M)及多个数字线115 (标记为DL_1到DL_N)，其中M及N取决于阵列大小。因此，通过激活字线110及数 字线115，例如，WL_2及DL_3，可存取在其交叉点处的存储器单元105。
在存取后，即刻可由感测组件125读取或感测存储器单元105以确定存储器单元105 的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。将铁电电容器放电可基于将铁电电容器偏置或将电压施 加到铁电电容器。所述放电可引发数字线115的电压的改变，感测组件125可将数字线 115的电压与参考电压(未展示)进行比较以便确定存储器单元105的所存储状态。举例 来说，如果数字线115具有比参考电压高的电压，那么感测组件125可确定存储器单元 105中的所存储状态为逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器 以便检测且放大信号的差，此可称为锁存。接着可通过列解码器130将存储器单元105 的所检测逻辑状态作为输出135而输出。
可通过激活相关字线110及数字线115而对存储器单元105进行设定或写入。如上文所论述，激活字线110将存储器单元105的对应行电连接到其相应数字线115。通过 在激活字线110时控制相关数字线115，可对存储器单元105进行写入—即，可将逻辑 值存储于存储器单元105中。列解码器130可接受将写入到存储器单元105的数据，举 例来说输入135。可通过跨越铁电电容器施加电压而对铁电存储器单元105进行写入。 举例来说，可通过跨越铁电电容器施加零电势差而将铁电存储器单元105的单元底部节 点复位到零。下文更详细地论述写入过程。
在一些存储器架构中，存取存储器单元105可使所存储逻辑状态降级或破坏所存储 逻辑状态且可执行重新写入或刷新操作以将原始逻辑状态传回到存储器单元105。在DRAM中，举例来说，可在感测操作期间将电容器部分地或完全地放电，从而毁坏所存 储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，激活单个字线110可 引起行中的所有存储器单元的放电；因此，可需要对行中的数个或所有存储器单元105 进行重新写入。
一些存储器架构(包含DRAM)可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。举例来说，经充电电容器可随着时间而通过泄漏电流被放电，从而致使 失去所存储信息。这些所谓的易失性存储器装置的刷新速率可为相对高的，例如，DRAM 阵列的每秒数十次刷新操作，此可引起显著电力消耗。随着存储器阵列越来越大，经增 加电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料极限等)， 尤其对于依赖于有限电源(例如蓄电池)的移动装置。如下文所论述，铁电存储器单元105 可具有可相对于其它存储器架构产生经改进性能的有益性质。举例来说，铁电材料由自 发电极化表征，即，其在不存在电场的情况下维持非零电极化。相比之下，线性或顺电 性材料仅在存在外部电场的情况下展现极化。由于可在不存在外部所施加电场的情况下 在相对长时间内(甚至无限期地)维持铁电材料中的电极化，因此与(举例来说)在DRAM 阵列中所采用的顺电性电容器相比较，电荷泄漏可显著减少。因此，在与DRAM单元 相比较时，铁电存储器单元可减少或消除执行刷新操作的要求。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125) 控制存储器单元105的操作(例如，读取、写入、重新写入、刷新等)。存储器控制器140可产生行地址信号及列地址信号以便激活所要字线110及数字线115。存储器控制器140 还可产生且控制在存储器阵列100的操作期间使用的各种电压电势。一般来说，本文中 所论述的所施加电压的振幅、形状或持续时间可经调整或变化且对于用于操作存储器阵 列100的各种操作可为不同的。此外，可同时或几乎同时存取存储器阵列100内的一个、 多个或所有存储器单元105；举例来说，可在复位操作期间同时存取存储器阵列100的 多个或所有单元，其中将所有存储器单元105或存储器单元105群组设定到单个逻辑状 态。在一些实例中，存储器控制器140可传输致使存储器阵列100中的存储器单元105 经复位的复位信号。举例来说，存储器控制器140可传输致使存储器阵列100中的存储 器单元105中的每一者的单元底部节点经复位的复位信号。
图2图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 实例性电路200。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组 件125-a，其分别可为如参考图1所描述的存储器单元105、字线110、数字线115及感 测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有第一板(单元板230) 及第二板(单元底部215)的电容器205。单元板230及单元底部215可通过定位于其之间 的铁电材料以电容方式耦合。可在不改变存储器单元105-a的操作的情况下翻转单元板 230及单元底部215的定向。电路200还包含选择组件220及参考线225。在图2的实 例中，可经由板线210存取单元板230且可经由数字线115-a存取单元底部215。如上 文所描述，可通过将电容器205充电或放电而存储各种状态。
可通过操作在电路200中所表示的各种元件而读取或感测电容器205的所存储状态。电容器205可与数字线115-a电子通信。举例来说，当将选择组件220撤销激活时 电容器205可与数字线115-a隔离，且当激活选择组件220时电容器205可连接到数字 线115-a。激活选择组件220可称为选择存储器单元105-a。在一些情形中，选择组件220 为晶体管且通过将电压施加到晶体管栅极而控制其操作，其中电压量值大于晶体管的阈 值量值。字线110-a可激活选择组件220；举例来说，将施加到字线110-a的电压施加到 晶体管栅极，从而连接电容器205与数字线115-a。在替代实施例中，可切换选择组件 220及电容器205的位置，使得选择组件220连接在板线210与单元板230之间且使得 电容器205位于数字线115-a与选择组件220的另一端子之间。在此实施例中，选择组 件220可通过电容器205保持与数字线115-a电子通信。此配置可与用于读取及写入操 作的替代定时及偏置相关联。
在一些实例中，可通过将适当信号施加到字线110-a及数字线115-a而将存储器单元105-a的单元底部215复位。可通过激活字线110-a而选择选择组件220，借此连接电 容器205与数字线115-a。可将零电压施加到数字线115-a。所述零电压对应于单元板230 上的电压。在将零电压施加到数字线115-a之后单元底部210及单元板230可两者均具 有零电压，此可致使跨越电容器205不存在电压差。
数字线115-a的电压的改变可取决于其本质电容–当电荷流动穿过数字线115-a时， 一些有限电荷可存储于数字线115-a中且所得电压取决于本质电容。本质电容可取决于 数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有产生不可忽视电容(例如，大约微微法拉(pF))的长度。接着可通过感测组件125-a将数字线115-a的所得电压与参考(例如，参考线225的电压)进行比较以便确 定存储器单元105-a中的所存储逻辑状态。
感测组件125-a可包含各种晶体管或放大器以检测且放大信号的差，此可称为锁存。 感测组件125-a可包含接收数字线115-a的电压及参考信号225(其可为参考电压)且将数 字线115-a的电压与参考信号225进行比较的感测放大器。可基于所述比较而将感测放大器输出驱动到更高(例如，正)或更低(例如，负或接地)供应电压。例如，如果数字线 115-a具有比参考信号225高的电压，那么可将感测放大器输出驱动到正供应电压。在 一些情形中，感测放大器可另外将数字线115-a驱动到供应电压。感测组件125-a可接 着锁存感测放大器的输出及/或数字线115-a的电压，其可用于确定存储器单元105-a中 的所存储状态，例如，逻辑1。或者，如果数字线115-a具有比参考信号225低的电压， 那么可将感测放大器输出驱动到负或接地电压。感测组件125-a可类似地锁存感测放大 器输出以确定存储器单元105-a中的所存储状态，例如，逻辑0。参考图1，接着可(举 例来说)通过列解码器130将存储器单元105-a的经锁存逻辑状态作为输出135而输出。
图3图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 存储器单元的具有磁滞曲线300-a及300-b的非线性电性质的实例。磁滞曲线300-a及300-b分别图解说明实例性铁电存储器单元写入及读取过程。磁滞曲线300描绘存储于 铁电电容器(例如，图2的电容器205)上的电荷Q随电压差V而变。
铁电材料由自发电极化表征，即，其在不存在电场的情况下维持非零电极化。实例性铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。本 文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化产生铁电 材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，电荷存储于铁电材料与 电容器端子的界面处。由于可在不存在外部所施加电场的情况下在相对长时间内(甚至无 期限地)维持电极化，因此电荷泄漏与(举例来说)在DRAM阵列中所采用的电容器相比 较可显著减少。此可减少执行如上文针对一些DRAM架构所描述的刷新操作的需要。
可从电容器的单个端子的视角理解磁滞曲线300。通过实例方式，如果铁电材料具有负极化，那么正电荷在端子处积累。同样地，如果铁电材料具有正极化，那么负电荷 在端子处积累。另外，应理解，磁滞曲线300中的电压表示跨越电容器的电压差且为双 向的。举例来说，可通过将正电压施加到所讨论的端子(例如，单元板230)且将第二端 子(例如，单元底部215)维持在接地(或大致零伏(0V))而实现正电压。可通过将所讨论的 端子维持在接地且将正电压施加到第二端子而施加负电压—即，可施加正电压以使所讨 论的端子负极化。类似地，可将两个正电压、两个负电压或正电压与负电压的任何组合 施加到适当电容器端子以产生磁滞曲线300中所展示的电压差。
如磁滞曲线300-a中所描绘，铁电材料可以零电压差维持正或负极化，从而产生两个可能经充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表 示逻辑0且电荷状态310表示逻辑1。在一些实例中，可反转相应电荷状态的逻辑值以 适应用于操作存储器单元的其它方案。
可通过以下方式将逻辑0或1写入到存储器单元：通过施加电压而控制铁电材料的电极化及因此电容器端子上的电荷。举例来说，跨越电容器施加净正电压315引起电荷 积累直到达到电荷状态305-a为止。在移除电压315后，电荷状态305-a即刻遵循路径 320直到其在零电压电势下达到电荷状态305为止。类似地，通过施加净负电压325而 写入电荷状态310，这产生电荷状态310-a。在移除负电压325之后，电荷状态310-a遵 循路径330直到其在零电压下达到电荷状态310为止。电荷状态305及310还可称为剩 余极化(Pr)值，即，在移除外部偏置(例如，电压)后仍存在的极化(或电荷)。矫顽电压为 电荷(或极化)为零的电压。
为读取或感测铁电电容器的所存储状态，可跨越电容器施加电压。作为响应，所存储电荷Q改变，且改变程度取决于初始电荷状态—即，最后所存储电荷(Q)取决于最初 存储电荷状态305-b还是310-b。举例来说，磁滞曲线300-b图解说明两个可能的所存储 电荷状态305-b及310-b。可跨越如参考图2所论述的电容器施加电压335。尽管经描绘 为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可遵循路径340。同 样地，如果最初存储电荷状态310-b，那么其遵循路径345。电荷状态305-c及电荷状态 310-c的最后位置取决于若干个因素，包含具体感测方案及电路。
在一些情形中，最后电荷可取决于连接到存储器单元的数字线的本质电容。举例来 说，如果电容器电连接到数字线且施加电压335，那么数字线的电压可由于其本质电容而上升。因此，在感测组件处所测量的电压可不等于电压335且替代地可取决于数字线 的电压。磁滞曲线300-b上的最后电荷状态305-c及310-c的位置因此可取决于数字线 的电容且可通过负载线分析来确定—即，电荷状态305-c及310-c可关于数字线电容来 定义。因此，电容器的电压(电压350或电压355)可为不同的且可取决于电容器的初始 状态。
通过将数字线电压与参考电压进行比较，可确定电容器的初始状态。数字线电压可 为电压335与跨越电容器的最后电压(电压350或电压355)之间的差—即，(电压335–电压350)或(电压335–电压355)。可产生参考电压使得其量值介于两个可能数字线电压 的两个可能电压之间以便确定所存储逻辑状态—即，数字线电压比参考电压高还是低。 举例来说，参考电压可为两个量(电压335–电压350)与(电压335–电压355)的平均 数。在通过感测组件进行比较后，即刻可确定所感测数字线电压比参考电压高还是低， 且可确定铁电存储器单元的所存储逻辑值(即，逻辑0或1)。
如上文所论述，读取不使用铁电电容器的存储器单元可使所存储逻辑状态降级或破 坏所存储逻辑状态。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么电荷状态可在读取操作期间遵循路径340到达电 荷状态305-c，且在移除电压335之后，电荷状态可通过在相反方向上遵循路径340而 返回到初始电荷状态305-b。
电荷可积累在铁电存储器单元的单元底部节点上。由于磁滞曲线300基于跨越电容 器的电压，因此所积累电荷可使存储于存储器单元上的数据降级。举例来说，电荷可在停电过程期间积累在单元底部节点上。然而，在通电期间，可在单元底部节点处于浮动 状态中时将单元板驱动到零伏。由于所积累电荷，因此单元底部节点趋于关于单元板具 有非零电势差。为了阻止存储于存储器单元处的物理数据的任何降级，可将单元底部节 点复位。
图4图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 存储器阵列的时序图400的实例。
时序图400图解说明在例如铁电存储器阵列的存储器阵列的供电循环期间的三个阶 段。所述供电循环包含功率斜升阶段405、复位阶段410及初始化阶段415。在初始化 阶段415之后，存储器阵列可转变到正常操作模式。
当使存储器阵列通电时，每一存储器单元的单元板及对应单元底部可处于未知电压。每一单元板可连接到其它单元板，使得所有单元板具有“零电压”。然而，每一单 元底部可处于不同电压。在供电循环期间，可将单元底部节点复位到零电压使得每一存 储器单元中的单元板与单元节点之间存在零电势差。可在复位周期420期间在复位阶段 410及初始化阶段415中将存储器阵列中的单元底部节点复位。复位周期420可为大约 1毫秒或更短。
在一些实例中，可通过以下方式将存储器阵列中的单元底部节点复位：将零电压施 加到存储器阵列中的数字线中的每一者；及激活存储器阵列中的字线中的每一者以将数 字线电耦合到单元底部节点且将多个单元底部节点复位到零电压。因此，可同时而非接连地将单元底部节点中的每一者复位(例如，通过基于外部命令而对地址中的每一者实施复位过程)。
在一些实例中，可至少部分地基于用以执行复位操作的信号而激活字线。复位信号 可为(举例来说)功率信号。在一些实例中，存储器阵列可包含经配置以检测与通电操作对应的电压增加的电压电平检测器。举例来说，电压电平检测器可经配置以检测电源电 压是否已满足或超过阈值。存储器阵列可响应于检测到复位信号而发布致使存储器阵列 将零电压施加到数字线且激活字线的一或多个信号。
在一些实例中，每一存储器单元可包含将零电压源连接到数字线的切换组件。所述 切换组件可经配置以在激活均衡线时将零电压源电耦合到数字线，且在未激活所述均衡 线时将零电压源与数字线电隔离。所述切换组件可为(举例来说)晶体管。在一些实例中， 将零电压施加到数字线可包含激活均衡线以将零电压源电耦合到数字线。
在一些实例中，每一存储器单元可包含将数字线连接到单元底部节点的选择组件。 所述选择组件可为参考图2所描述的选择组件220的方面的实例。所述选择组件可经配置以在激活字线时将数字线电耦合到单元底部节点，且在未激活字线时将数字线与单元底部节点电隔离。举例来说，所述选择组件可为晶体管。
在一些实例中，激活字线以将数字线电耦合到单元底部节点可包含由外部电源将激 活电压施加到字线。所述外部电源可通过电源选择组件连接到字线。所述电源选择组件可经配置以在激活复位线时将外部电源电耦合到字线，且在未激活复位线时将外部电源与字线电隔离。
在一些实例中，单元底部复位技术还可用于执行数据消除操作。举例来说，在将单元底部节点复位之后，可将物理数据“0”写入到多个存储器单元中的每一者。举例来 说，可通过提高多个单元板中的每一者的单元板电压而写入物理数据“0”。
通过同时而非接连地将单元底部节点中的每一者复位，可在复位周期420内更快地 且良好地完成所述过程。举例来说，在一个测试中，同步复位过程在0.5毫秒内完成而串行复位过程在0.98毫秒(接近于1毫秒复位周期且对于更短复位周期太慢)内完成。同 步复位过程还消耗较少功率(4.52mW，与针对串行过程的16.08mW相反)且需要较少电 流(2.51mA，与针对串行过程的8.93mA相反)。
图5图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 实例性电路500。电路500包含存储器单元105-b、字线110-b及数字线115-b，其可分 别为如参考图1所描述的存储器单元105、字线110及数字线115的实例且可包含与存 储器单元105、字线110及数字线115相同的特征或不同的特征。存储器单元105-b可 包含逻辑存储组件，例如具有第一板(单元板230-a)及第二板(单元底部215-a)的电容器 205-a。电容器205-a、单元板230-a及单元底部215-a可分别为如参考图2所描述的电 容器205、单元板230及单元底部215的实例。单元板230-a及单元底部215-a可通过定 位于其之间的铁电材料以电容方式耦合。可在不改变存储器单元105-b的操作的情况下 翻转单元板230-a及单元底部215-a的定向。电路500还包含选择组件220-a，选择组件 220-a可为如参考图2所描述的选择组件220的实例。
电路500进一步包含零电压源540及切换组件550。所述零电压源为具有与单元板230-a相同的电压的电压源，使得所述零电压源与单元板230-a之间存在零电势差。此电 压还可称为“零电压”。在一些实例中，所述零电压源可为例如如参考图1所描述的感 测组件125或如参考图2所描述的感测组件125-a的感测组件的一部分。
切换组件550可将数字线115-b物理地连接到零电压源540。当将切换组件550撤销激活时数字线115-b可与零电压源540电隔离，且当激活切换组件550时数字线115-b 可电连接到零电压源540。在一些情形中，切换组件550可为晶体管且可通过将电压施 加到晶体管栅极而控制切换组件550的操作，其中电压量值大于晶体管的阈值量值。均 衡线555可激活切换组件550；举例来说，将施加到均衡线555的电压施加到晶体管栅 极，从而电连接数字线115-b与零电压源540。
图6图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 铁电存储器阵列的时序图600的实例。所述铁电存储器阵列可包含多个电路，例如如参考图5所描述的电路500。
时序图600展示用于均衡线的信号605、用于字线的信号610、用于数字线的信号615、用于单元底部的信号620及用于单元板的信号630。均衡线、字线、数字线、单元 底部及单元板可为如参考图5所描述的均衡线555、字线110-b、数字线115-b、单元底 部205-a及单元板210-a的实例。
时间t0可刚好出现在将铁电存储器阵列接通电源之后。可由存储器控制器控制用于 均衡线的信号605及用于字线的信号610。用于单元板的信号625可处于稳定低(零)电压。用于数字线的信号615及用于单元底部的信号620可处于中间电平。
在时间t1处，存储器控制器可通过将均衡线上的信号605设定到逻辑“1”而激活均衡线，此可致使数字线电连接到电压源。因此，数字线上的信号615可下降以匹配单 元板上的零电压。在时间t2处，存储器控制器可通过将字线上的信号610设定到逻辑“1” 而激活字线。因此，单元底部上的信号620可下降以匹配单元板上的零电压，因为单元 底部电连接到数字线。
图7图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 铁电存储器阵列中的实例性电路700。电路700包含主字线错误(MWLF)705(例如，主 字线MWL的NOT条件)、相位X线(FXL)710及字线(WL)715。字线可为如参考图1 所描述的字线110、如参考图2所描述的字线110-a或如参考图3所描述的字线110-b 的实例。电路700进一步包含相位X(FX)选择组件720。FX选择组件720可经配置以 在激活MWL 705时将FXL 710电连接到字线715且在将MWL撤销激活时将字线715 电连接到接地。
FX选择组件720可包含第一晶体管725、第二晶体管730及第三晶体管735。第一 晶体管725可经配置以在激活MWLF时(例如，在未激活主字线MWL时)将WL 715电 连接到接地。第二晶体管730可经配置以在未激活MWLF时(例如，在激活主字线MWL 时)将WL 715电连接到FXL 710。第三晶体管735可经配置以在激活FXF(FXL 710的 NOT条件)时(即，在未激活FXL 710时)将WL 715电连接到接地。
图8图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 存储器阵列的时序图800的实例。时序图800展示可在例如参考图7所描述的电子电路700的电子电路中所使用的信号。
时序图800包含通电信号805、MWL信号810、FX信号815、FXF信号820、WL 信号825及单元底部信号830。在时间t0处，通电信号805、MWL信号810、FX信号815及WL信号825可设定到逻辑“0”，而单元底部信号830可处于中间电平。单元板 信号(未展示)具有恒定零电压。
在时间t1处，可(例如)响应于来自用户的命令而将通电信号改变到逻辑“1”。在时间t2处，可将MWL信号810及FX信号815改变到逻辑“1”。可至少部分地基于 通电信号的激活而激活MWL信号810及FX信号815。在一些实例中，可由存储器控 制器激活MWL信号810及FX信号815。
响应于MWL信号810及FX信号815的激活，可将WL信号825改变到逻辑“1”。 举例来说，可使用参考图7所描述的电路700将WL信号825改变到逻辑“1”。在时 间t3处，WL信号825的改变可致使单元底部信号830下降以匹配单元板上的零电压， 因为单元底部电连接到数字线，可将数字线充电到零电压，如参考图5及6所描述。
在时间t4处，可将MWL信号810及FX信号815改变到逻辑“0”，此可致使WL 信号825也改变到逻辑“0”。单元底部信号830可不受此改变影响。
图9图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位的 FX驱动器电路900的实例。所述FX驱动器电路可包含第一电压源905、第二电压源910 及FX线915。FX线915可连接到用于驱动字线的电路，例如参考图7所描述的电路700。
第一电压源905可为外部电力供应器。第二电压源910可为经泵激电压供应器。第一电压源905可通过外部电压源选择机构920连接到FX线915。外部电压源选择机构 920可经配置以在激活CB复位信号925时将第一电压源905电连接到FX线915，且在 未激活CB复位信号925时将第一电压源905与FX线915电隔离。
在一些实例中，可至少部分地基于确定已激活通电信号而激活CB复位信号925。第一电压源905接着可用于激活FX线915及因此如参考图8所描述的字线。以此方式， 可在不需要来自任何内部电源(例如，第二电压源910)的电力的情况下将单元底部节点 复位。在已将存储器阵列中的单元底部节点复位之后，可将CB复位信号925撤销激活 且可利用第二电压源910进行存储器阵列的正规操作。
图10图解说明根据本发明的各种实施例的支持存储器阵列中的单元底部节点复位 的铁电存储器阵列的时序图1000的实例。所述存储器阵列可包含多个电路，例如参考图9所描述的电路900。
时序图1000展示MWLF信号1005、FXL信号1010及WL信号1015。时间t0可 刚好出现在将存储器阵列接通电源之后。可通过存储器控制器来控制MWL错误(MWLF) 信号1005、FXL信号1010及WL信号1015。
在时间t1处，可通过将MWLF信号1005设定到VSS电压而激活MWL。在时间t2 处，可通过将FXL信号1010设定到VDD电压而激活FXL。可通过激活如参考图9所 描述的CB复位信号925而将FXL信号1010设定到VDD电压。WL信号1015可至少 部分地基于FXL信号1010的增加而相应地增加到VDD电压。举例来说，存储器阵列 可包含如参考图7所描述的电路700，且WL信号1015可基于MWLF信号1005(MWL 信号的反相)及FXL信号1010的值而增加到VDD电压。WL信号1015的增加可致使单 元底部节点经复位，如参考图4到8所描述。
在时间t3处，FXL信号1010可减小到VSS(例如，通过将如参考图9所描述的CB 复位线撤销激活)，此可导致WL信号1015的对应减少。存储器阵列接着可以正常操作 继续进行。
图11图解说明根据本发明的各种实施例的支持存储器阵列中的消除操作的铁电存 储器阵列的时序图1100的实例。所述铁电存储器阵列可包含多个电路，例如如参考图5所描述的电路500。
时序图1100展示用于均衡线的信号1105、用于字线的信号1110、用于数字线的信号1115、用于单元底部的信号1120及用于单元板的信号1125。均衡线、字线、数字线、 单元底部及单元板可为如参考图5所描述的均衡线555、字线110-b、数字线115-b、单 元底部205-a及单元板210-a的实例。
时间t0可刚好出现在将铁电存储器阵列接通电源之后。可由存储器控制器控制用于 均衡线的信号1105及用于字线的信号1110。用于单元板的信号1125可处于稳定低(零)电压。用于数字线的信号1115及用于单元底部的信号1120可处于中间电平。
在时间t1处，存储器控制器可通过将均衡线上的信号1105设定到逻辑“1”而激活均衡线，此可致使数字线电连接到电压源。因此，数字线上的信号1115可下降以匹配 单元板上的零电压。在时间t2处，存储器控制器可通过将字线上的信号1110设定到逻 辑“1”而激活字线。因此，单元底部上的信号1120可下降以匹配单元板上的零电压， 因为单元底部电连接到数字线。
在时间t3处，存储器控制器可初始化消除操作。消除操作可在丢弃装置时用作(举例来说)安全对策，或用作强有力“0”写入操作以用于避免铁电帽的压印效应的目的。 消除操作可包含将物理“0”写入于存储器单元中，此可通过提高存储器阵列中的单元 板的电压而完成。在一些其它实例中，消除操作可包含将物理“1”写入于至少一些存 储器单元中及在一些情形中写入于所有存储器单元中。
在时间t3处，存储器控制器可提高单元板的电压且单元板上的信号1125可增加到零电压电平以上。在时间t4处，存储器控制器可离开消除过程且信号1125可下降到零 电压值。
图12展示根据本发明的实施例的支持存储器阵列中的单元底部节点复位及消除操 作的存储器阵列1205的框图1200。存储器阵列1205可称为电子存储器设备，且可为如本文中所描述的存储器阵列100的组件的实例。
存储器阵列1205可包含一或多个存储器单元1210、存储器控制器1215、字线1220、板线1225、参考产生器1230、感测组件1235、数字线1240及锁存器1245。这些组件 可彼此电子通信且可执行本文中所描述的功能中的一或多者。在一些情形中，存储器控 制器1215可包含偏置组件1250及定时组件1255。在一些情形中，感测组件1235可用 作参考产生器1230。在其它情形中，参考产生器1230可为任选的。
存储器控制器1215可与字线1220、数字线1240、感测组件1235及板线1225(其可为参考图1及2所描述的字线110、数字线115、感测组件125及板线210的实例)电子 通信。存储器阵列1205还可包含参考产生器1230及锁存器1245。存储器阵列1205的 组件可彼此电子通信且可执行参考图1到11所描述的功能的方面。在一些情形中，参 考产生器1230、感测组件1235及锁存器1245可为存储器控制器1215的组件。
在一些实例中，数字线1240与感测组件1235及铁电存储器单元1210的铁电电容器电子通信。铁电存储器单元1210可写入有逻辑状态(例如，第一或第二逻辑状态)。字 线1220可与存储器控制器1215及铁电存储器单元1210的选择组件电子通信。板线1225 可与存储器控制器1215及铁电存储器单元1210的铁电电容器的板电子通信。感测组件 1235可与存储器控制器1215、数字线1240、锁存器1245及参考线1260电子通信。参 考产生器1230可与存储器控制器1215及参考线1260电子通信。感测控制线1265可与 感测组件1235及存储器控制器1215电子通信。除上文未列出的组件之外，这些组件还 可经由其它组件、连接或总线与在存储器阵列1205内侧及外侧两者的其它组件电子通 信。
存储器控制器1215可经配置以通过将电压施加到所述各种节点而激活字线1220、板线1225或数字线1240。举例来说，偏置组件1250可经配置以施加用以操作存储器单 元1210的电压从而对存储器单元1210进行读取或写入，如上文所描述。在一些情形中， 存储器控制器1215可包含行解码器、列解码器或两者，如本文中所描述。此可使得存 储器控制器1215能够存取一或多个存储器单元105。偏置组件1250还可将电压提供到 参考产生器1230以便产生用于感测组件1235的参考信号。另外，偏置组件1250可提 供用于操作感测组件1235的电压。
在一些情形中，存储器控制器1215可使用定时组件1255执行其操作。举例来说，定时组件1255可控制各种字线选择或板偏置的定时，包含用于切换及电压施加以执行 本文中所论述的存储器功能(例如读取及写入)的定时。在一些情形中，定时组件1255可 控制偏置组件1250的操作。
参考产生器1230可包含用以产生用于感测组件1235的参考信号的各种组件。参考产生器1230可包含经配置以产生参考信号的电路。在一些情形中，参考产生器1230可 使用其它铁电存储器单元105来实施。感测组件1235可将来自存储器单元1210(通过数 字线1240)的信号与来自参考产生器1230的参考信号进行比较。在确定逻辑状态后，所 述感测组件即刻可接着将输出存储于锁存器1245中，其中其可根据存储器阵列1205为 一部分的电子装置的操作来使用。感测组件1235可包含与锁存器及铁电存储器单元电 子通信的感测放大器。
存储器控制器1215可为参考图14所描述的存储器控制器1415的方面的实例。存储器控制器1215及/或其各种子组件中的至少一些子组件可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么存储器控制器1215及/或其各种子组件中的至少一些子组件的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散 栅极或晶体管逻辑、离散硬件组件或经设计以执行本发明中所描述的功能的其任何组合 来执行。存储器控制器1215及/或其各种子组件中的至少一些子组件可物理地位于各种 位置处，包含经分配使得由一或多个物理装置在不同物理位置处实施功能的部分。
在一些实例中，根据本发明的各种实施例，存储器控制器1215及/或其各种子组件中的至少一些子组件可为单独及相异组件。在其它实例中，存储器控制器1215及/或其 各种子组件中的至少一些子组件可与一或多个其它硬件组件(根据本发明的各种实施例， 包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本发明中所描述的一或 多个其它组件或其组合)组合。
存储器控制器1215可：将零电压施加到存储器阵列中的数字线集合，所述存储器阵列包含铁电存储器单元集合，所述铁电存储器单元集合包含单元底部节点集合及与所述单元底部节点集合相对的单元板集合；且激活字线集合以将所述数字线集合电耦合到所述单元底部节点集合且将所述单元底部节点集合复位到所述电压。
图13展示根据本发明的实施例的支持存储器阵列中的单元底部节点复位及消除操 作的存储器控制器1315的框图1300。存储器控制器1315可为参考图12及14所描述的 存储器控制器1215及1415的方面的实例。存储器控制器1315可包含偏置组件1320、 定时组件1325、零电压施加器1330、字线激活器1335、电压增加检测器1340、信号产 生器1345及数据擦除器1350。这些模块中的每一者可彼此直接或间接通信(例如，经由 一或多个总线)。
零电压施加器1330可：激活均衡线集合；将零电压施加到存储器阵列中的数字线集合，所述存储器阵列包含铁电存储器单元集合，所述铁电存储器单元集合包含单元底 部节点集合及与单元底部节点集合相对的单元板集合；且将激活电压施加到所述均衡线 集合。
在一些情形中，切换组件将零电压源连接到所述数字线集合，且其中基于激活所述 均衡线集合而激活所述切换组件。
字线激活器1335可通过由外部电源将激活电压施加到字线集合而激活所述字线集 合，并且激活字线集合以将数字线集合电耦合到单元底部节点集合且将单元底部节点集 合复位到所述电压。在一些情形中，选择组件将数字线集合连接到单元底部节点集合，且基于激活字线集合而激活所述选择组件。在一些实例中，所述选择组件可包含晶体管，所述晶体管包含与字线集合中的一者耦合的栅极节点。
电压增加检测器1340可检测与通电操作对应的电压增加，其中施加零电压且响应于检测到与所述通电操作对应的所述电压增加而激活字线集合，且检测与所述通电操作对应的所述电压增加包含由电压电平检测器检测电源电压是否已满足或超过阈值。
信号产生器1345可响应于检测到电源电压已超过阈值而发布一或多个信号，其中施加零电压且基于所述一或多个信号而激活字线集合。在一些情形中，信号产生器1345 可经配置以产生用以在电压电平检测器检测到电源电压已满足或超过阈值时将第二电 压施加到存储器单元集合中的每一者处的均衡线的信号和将第一电压施加到存储器单 元集合中的每一者处的字线的信号。
数据擦除器1350可将物理数据“0”写入到存储器单元集合中的每一者，且将物理数据“0”写入到存储器单元集合中的每一者包含提高单元板集合中的每一者的单元板 电压。
图14展示根据本发明的实施例的支持存储器阵列中的单元底部节点复位及消除操 作的包含装置1405的系统1400的图式。装置1405可为如上文(例如)参考图1所描述的存储器阵列100的组件的实例或包含所述组件。装置1405可包含用于双向语音及数据 通信的组件，所述组件包含用于传输及接收通信的组件，包含存储器控制器1415、存储 器单元1420、基本输入/输出系统(BIOS)组件1425、处理器1430、I/O控制器1435及外 围组件1440。这些组件可经由一或多个总线(例如，总线1410)电子通信。
存储器控制器1415可操作如本文中所描述的一或多个存储器单元。具体来说，存储器控制器1415可经配置以支持存储器阵列中的单元底部节点复位。在一些情形中， 存储器控制器1415可包含如本文中所描述的行解码器、列解码器或两者(未展示)。
BIOS组件1425可为包含操作为固件的BIOS的软件组件，其可初始化且运行各种硬件组件。BIOS组件1425还可管理处理器与各种其它组件(例如，外围组件、输入/输 出控制组件等)之间的数据流。BIOS组件1425可包含存储于只读存储器(ROM)、快闪存 储器或任何其它非易失性存储器中的程序或软件。
处理器1430可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散栅极或晶体管逻辑组件、离散硬件组 件或其任何组合)。在一些情形中，处理器1430可经配置以使用存储器控制器操作存储 器阵列。在其它情形中，存储器控制器可集成到处理器1430中。处理器1430可经配置 以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持存储器阵列中的单 元底部节点复位的功能或任务)。
I/O控制器1435可管理用于装置1405的输入及输出信号。I/O控制器1435还可管理未集成到装置1405中的外围装置。在一些情形中，I/O控制器1435可表示到外部外 围装置的物理连接或端口。在一些情形中，I/O控制器1435可利用操作系统，例如 或另一已知操 作系统。在其它情形中，I/O控制器1435可表示调制解调器、键盘、鼠标、触摸屏或类 似装置或与调制解调器、键盘、鼠标、触摸屏或类似装置交互作用。在一些情形中，I/O 控制器1435可实施为处理器的一部分。在一些情形中，用户可经由I/O控制器1435或 经由受I/O控制器1435控制的硬件组件与装置1405交互作用。
外围组件1440可包含任何输入或输出装置，或用于此等装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB) 控制器、串行或并行端口，或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP) 槽。
输入1445可表示在装置1405外部的将输入提供到装置1405或其组件的装置或信号。此可包含用户接口或与其它装置或在其它装置之间的接口。在一些情形中，输入1445可由I/O控制器1435管理，且可经由外围组件1440与装置1405交互作用。
输出1450还可表示在装置1405外部的经配置以从装置1405或其组件中的任何组件接收输出的装置或信号。输出1450的实例可包含显示器、音频扬声器、打印装置、 另一处理器或印刷电路板等。在一些情形中，输出1450可为经由外围组件1440与装置 1405介接的外围元件。在一些情形中，输出1450可由I/O控制器1435管理。
装置1405的组件可包含经设计以实施其功能的电路。此可包含经配置以实施本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻 器、放大器或其它有源或非有源元件。装置1405可为计算机、服务器、膝上型计算机、 笔记型计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等等。或者， 装置1405可为此装置的一部分或方面。
图15展示图解说明根据本发明的实施例的用于存储器阵列中的单元底部节点复位 的方法1500的流程图。可由如本文中所描述的存储器阵列100或其组件实施方法1500的操作。举例来说，可由如参考图12到14所描述的存储器控制器执行方法1500的操 作。在一些实例中，存储器阵列100可执行代码集合以控制装置的功能元件以执行下文 所描述的功能。另外或替代地，存储器阵列100可执行下文使用专用硬件所描述的功能 的方面。
在框1505处，存储器阵列100可将零电压施加到存储器阵列中的多个数字线，所述存储器阵列包括多个铁电存储器单元，所述多个铁电存储器单元包括多个单元底部节点及与所述多个单元底部节点相对的多个单元板。可根据本文中所描述的方法执行框1505的操作。在特定实例中，可由如参考图12到14所描述的零电压施加器执行框1505 的操作的方面。
在框1510处，存储器阵列100可激活多个字线以将所述多个数字线电耦合到所述多个单元底部节点且将所述多个单元底部节点复位到所述电压。可根据本文中所描述的方法执行框1510的操作。在特定实例中，可由如参考图12到14所描述的字线激活器 执行框1510的操作的方面。
在一些情形中，所述方法还可包含接收用以执行复位操作的信号，其中施加所述零 电压且响应于接收到所述信号而激活所述多个字线。在一些情形中，所述方法还可包含通过激活多个均衡线而施加所述零电压。在一些情形中，所述方法还可包含通过由外部 电源将激活电压施加到多个字线而激活所述多个字线。
所述方法还可包含将物理数据“0”写入到所述多个存储器单元中的每一者。在一些情形中，所述方法还可包含检测与通电操作对应的电压增加，其中施加所述零电压且 响应于检测到与所述通电操作对应的所述电压增加而激活所述多个字线。在一些情形 中，所述方法还可包含通过由电压电平检测器检测到电源电压已满足或超过阈值而检测 与所述通电操作对应的所述电压增加。在一些情形中，所述方法还可包含响应于检测到 所述电源电压已超过阈值而发布一或多个信号，其中施加所述零电压且至少部分地基于 所述一或多个信号而激活所述多个字线。
所述方法还可包含将零电压施加到存储器阵列中的多个数字线，所述存储器阵列包 括多个铁电存储器单元，所述多个铁电存储器单元包括多个单元底部节点及与所述多个 单元底部节点相对的多个单元板。在一些情形中，切换组件将零电压源连接到所述多个数字线，且其中至少部分地基于激活所述多个均衡线而激活所述切换组件。在一些实例中，所述切换组件可包含晶体管，所述晶体管包含与所述多个均衡线中的一者耦合的栅 极节点。
在一些情形中，所述方法还可包含通过将激活电压施加到所述多个均衡线而激活所 述多个均衡线。在一些情形中，所述用以执行复位操作的信号可为功率信号。在一些情形中，选择组件将所述多个数字线连接到所述多个单元底部节点，且至少部分地基于激 活所述多个字线而激活所述选择组件。所述方法还可包含激活多个字线以将所述多个数 字线电耦合到所述多个单元底部节点且将所述多个单元底部节点复位到所述电压。在一 些情形中，所述方法还可包含通过提高所述多个单元板中的每一者的单元板电压而将物 理数据“0”写入到所述多个存储器单元中的每一者。
图16展示根据本发明的实施例的图解说明用于存储器阵列中的消除操作的方法1600的流程图。可由如本文中所描述的存储器阵列100或其组件实施方法1600的操作。 举例来说，可由如参考图12到14所描述的存储器控制器执行方法1600的操作。在一 些实例中，存储器阵列100可执行代码集合以控制装置的功能元件以执行下文所描述的 功能。另外或替代地，存储器阵列100可执行下文使用专用硬件所描述的功能的方面。
在框1605处，存储器阵列100可接收用以执行复位操作的信号，其中施加所述零电压且响应于接收到所述信号而激活所述多个字线。可根据本文中所描述的方法执行框1605的操作。在特定实例中，可由如参考图12到14所描述的存储器控制器执行框1605 的操作的方面。
在框1610处，存储器阵列100可激活多个均衡线。可根据本文中所描述的方法执行框1610的操作。在特定实例中，可由如参考图12到14所描述的零电压施加器执行 框1610的操作的方面。
在框1615处，存储器阵列100可由外部电源将激活电压施加到所述多个字线。可根据本文中所描述的方法执行框1615的操作。在特定实例中，可由如参考图12到14 所描述的字线激活器执行框1615的操作的方面。
在框1620处，存储器阵列100可将物理数据“0”写入到所述多个存储器单元中的每一者。可根据本文中所描述的方法执行框1620的操作。在特定实例中，可由如参考 图12到14所描述的数据擦除器执行框1620的操作的方面。
在一些情形中，所述方法还可包含接收用以执行复位操作的信号，其中施加所述零 电压且响应于接收到所述信号而激活所述多个字线。在一些情形中，所述方法还可包含将零电压施加到存储器阵列中的多个数字线，所述存储器阵列包括多个铁电存储器单 元，所述多个铁电存储器单元包括多个单元底部节点及与所述多个单元底部节点相对的 多个单元板。在一些情形中，所述方法还可包含激活多个字线以将所述多个数字线电耦 合到所述多个单元底部节点且将“0”写入到所述多个存储器单元。
本发明描述一种设备。在一些实例中，所述设备可包含：用于将零电压施加到存储器阵列中的多个数字线的构件，所述存储器阵列包括多个铁电存储器单元，所述铁电存 储器单元包括多个单元底部节点及与所述多个单元底部节点相对的多个单元板；及用于 激活多个字线以将所述多个数字线电耦合到所述多个单元底部节点且将所述多个单元 底部节点复位到所述零电压的构件。
在一些实例中，所述设备可包含用于接收用以执行复位操作的信号的构件，其中施 加所述零电压且响应于接收到所述信号而激活所述多个字线。在一些实例中，所述用以执行所述复位操作的信号可包括功率信号。在一些实例中，所述设备可包含用于检测与 通电操作对应的电压增加的构件，其中施加所述零电压且响应于检测到与所述通电操作 对应的所述电压增加而激活所述多个字线。
在一些实例中，所述用于检测与所述通电操作对应的所述电压增加的构件包括用于 由电压电平检测器检测电源电压是否已满足或超过阈值的构件。在一些实例中，所述设备可包含用于响应于检测到所述电源电压已超过阈值而发布一或多个信号的构件，其中施加所述零电压且至少部分地基于所述一或多个信号而激活所述多个字线。在一些实例中，所述用于施加所述零电压的构件包括用于激活多个均衡线的构件。
在一些实例中，切换组件将零电压源连接到所述多个数字线，且其中至少部分地基 于激活所述多个均衡线而激活所述切换组件。在一些实例中，所述用于激活所述多个均衡线的构件包括用于将激活电压施加到所述多个均衡线的构件。在一些实例中，所述用 于激活所述多个字线的构件包括用于由外部电源将激活电压施加到所述多个字线的构 件。
在一些实例中，选择组件将所述多个数字线连接到所述多个单元底部节点，且至少 部分地基于激活所述多个字线而激活所述选择组件。在一些实例中，所述设备可包含用于将物理数据“0”写入到所述多个存储器单元中的每一者的构件。在一些实例中，所 述用于将物理数据“0”写入到所述多个存储器单元中的每一者的构件包括用于提高所 述多个单元板中的每一者的单元板电压的构件。
本发明描述一种设备。在一些实例中，所述设备可包含：零电压源；多个存储器单元，所述多个存储器单元中的每一者包括数字线、单元底部节点及与所述单元底部节点 相对的单元板；用于将所述零电压源的电压施加到所述多个存储器单元中的每一者中的 所述数字线的构件；及用于将第一电压施加到多个字线中的每一者以将所述数字线电耦 合到所述多个存储器单元中的每一者中的所述单元底部节点且将所述多个存储器单元 中的每一者中的所述单元底部节点复位的构件。
在一些实例中，所述设备可包含用于将所述零电压源的所述电压施加到所述多个存 储器单元中的每一者中的所述数字线的构件及用于响应于接收到用以执行复位操作的信号而将所述第一电压施加到所述多个字线的构件。在一些实例中，所述多个存储器单 元中的每一者可与均衡线耦合且所述设备进一步包括将所述数字线连接到所述均衡线 的切换组件，其中所述切换组件经配置以在将第二电压施加到所述均衡线后即刻经激 活。
在一些实例中，所述设备可包含用于将所述第二电压施加到所述均衡线的构件及用 于至少部分地基于将所述第二电压施加到所述多个存储器单元中的每一者中的所述均衡线而将所述零电压源的所述电压施加到所述多个存储器单元中的每一者中的所述数 字线的构件。在一些实例中，所述多个存储器单元中的每一者包括将所述单元底部节点 连接到所述数字线的选择组件，且其中所述选择组件经配置以在将所述第一电压施加到 所述多个字线中的一者后即刻经激活。
在一些实例中，所述设备可包含用于在将所述第一电压施加到所述多个字线之后提 高所述多个存储器单元中的每一者处的所述单元板的单元板电压的构件。在一些实例中，所述设备可包含用于在将所述第一电压施加到所述多个字线之后将物理数据“0” 写入到所述多个存储器单元中的每一者的构件。
应注意，上文所描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其 它方式经修改且其它实施方案是可能的。此外，可组合来自两种或多于两种方法的实施例。
可使用各种不同技术中的任一者来表示本文中所描述的信息及信号。举例来说，可 贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、 电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为 单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中所述总线可 具有各种位宽度。
如本文中所使用，术语接地还可指代或包含“虚接地”，其可指代保持在大致零伏(0V)的电压但不与接地直接连接的电路的节点。因此，虚接地的电压可暂时波动且在稳 定状态下返回到大致0V。虚接地可使用各种电子电路元件(例如由运算放大器及电阻器 组成的分压器)来实施。其它实施方案也是可能的。“虚接地”或“经虚接地”意味连接 到大致0V。
术语“电子通信”及“经耦合”是指支持组件之间的电子流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电后即刻交换电子或信号。通过实例方式，经由 开关(例如，晶体管)物理地连接的两个组件电子通信或可经耦合而不管开关的状态如何(即，断开还是闭合)。
本文中所使用的术语“层”指代几何结构层次或薄片。每一层可具有三个维度(例如， 高度、宽度及深度)且可覆盖表面的一些或全部。举例来说，层可为三维结构，其中两个维度大于第三维度，例如，薄膜。层可包含不同元件、组件及/或材料。在一些情形中， 一个层可由两个或多于两个子层构成。在附图中的一些附图中，出于图解说明目的而描 绘三维层的两个维度。然而，所属领域的技术人员将认识到，所述层本质上为三维的。
如本文中所使用，术语“基本上”意味经修饰特性(例如，由术语基本上修饰的动词或形容词)不需要为绝对的，而是足够接近以便达成特性的优点。
如本文中所使用，术语“电极”可指代电导体，且在一些情形中，可用作到存储器单元或存储器阵列的其它组件的电触点。电极可包含提供存储器阵列100的元件或组件 之间的导电路径的迹线、导线、导电线、导电层或类似者。
术语“隔离”指代其中电子目前不能够在其之间流动的组件之间的关系；组件在其之间的存在断开电路的情况下彼此隔离。举例来说，通过开关物理地连接的两个组件可 在开关断开时彼此隔离。
在一些实例中，电耦合可包含“短接”，其指代组件之间的关系，其中经由所讨论的两个组件之间的单个中间组件的激活在组件之间建立导电路径。举例来说，短接到第 二组件的第一组件可在闭合两个组件之间的开关时与第二组件交换电子。因此，短接可 为使得电荷能够在进行电子通信的组件(或线路)之间流动的动态操作。
本文中所论述的装置(包含存储器阵列100)可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，衬底为半导体晶片。在其它情形中，衬 底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上 的外延半导体材料层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含但不 限于磷、硼或砷)进行掺杂来控制。可在衬底的初始形成或生长期间通过离子植入或通过 任何其它掺杂手段来执行掺杂。在一些情形中，衬底为有机衬底。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括包含源极、漏极及 栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括经重掺杂(例如，退化)半导体区域。源极及漏极可通过经轻 掺杂半导体区域或沟道来分开。如果沟道为n型(即，大多数载子为电子)，那么FET可 称为n型FET。如果沟道为p型(即，大多数载子为空穴)，那么FET可称为p型FET。 所述沟道可被绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加到栅极来控制。举例 来说，分别将正电压或负电压施加到n型FET或p型FET可致使沟道变得导电。晶体 管可在将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时为“接通”或“经激 活”。所述晶体管可在将小于晶体管的阈值电压的电压施加到晶体管栅极时为“关断” 或“经撤销激活”。
本文中结合附图所陈述的说明描述实例性配置且不表示可被实施或在权利要求书 的范围内的所有实例。本文中所使用的术语“示范性”意味“用作实例、例子或图解说明”且并非“优选的”或“比其它实例有利的”。出于提供对所描述技术的理解的目的， 详细说明包含具体细节。然而，可在无这些具体细节的情况下实践这些技术。在一些例 子中，以框图形式展示众所周知的结构及装置以便避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用各种不同技术中的任一者来表示本文中所描述的信息及信号。举例来说，可 贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、 电磁波、磁场或粒子、光场或粒子或者其任一组合表示。
结合本文中的揭示内容所描述的各种说明性框及模块可借助通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件组件或经设计 以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但 在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可 实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器 的组合、一或多个微处理器连同DSP核心的组合或任一其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案也在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此上文所描述的功能可使用由处理 器执行的软件、硬件、固件、硬接线或这些各项中的任何者的组合来实施。实施功能的 特征也可物理地位于各种位置(包含经分布使得在不同物理位置处实施功能的部分)处。 而且，如本文中所使用，在权利要求书中包含如项目列表(举例来说，前面有例如“…中 的至少一者”或“…中的一或多者”的短语的项目列表)中所使用的“或”指示包含性列 表，使得(举例来说)A、B或C中的至少一者的列表意味A或B或C或AB或AC或 BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应解释为对闭 合条件集合的参考。举例来说，经描述为“基于条件A”的示范性步骤可在不背离本发 明的范围的情况下基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于” 应以与短语“至少部分地基于”相同的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及包含促进将计算机程序从一个位 置传送到另一位置的任一媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用 计算机存取的任何可用媒体。通过实例而非限制方式，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储 器、磁盘存储器或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要 程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时 性媒体。此外，任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴缆线、 光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术从网站、 服务器或其它远程源传输软件，那么同轴缆线、光纤缆线、双绞线、数字用户线(DSL) 或例如红外线、无线电及微波等无线技术均包含于媒体的定义中。如本文中所使用的磁 盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘， 其中磁盘通常以磁性方式复制数据而光盘借助激光以光学方式复制数据。以上各项的组 合还包含于计算机可读媒体的范围内。
提供本文中的说明以使得所属领域的技术人员能够制成或使用本发明。所属领域的技术 人员将易于明了对本发明的各种修改，且本文中所定义的通用原理可应用于其它变化， 此并不背离本发明的范围。因此，本发明不限于本文中所描述的实例及设计，但被赋予 与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (33)

1.一种方法，其包括：
将零电压施加到存储器阵列中的多个数字线，所述存储器阵列包括多个铁电存储器单元，所述多个铁电存储器单元包括多个单元底部节点及与所述多个单元底部节点相对的多个单元板；及
激活多个字线以将所述多个数字线电耦合到所述多个单元底部节点且将所述多个单元底部节点复位到所述零电压。
2.根据权利要求1所述的方法，其进一步包括：
接收用以执行复位操作的信号，其中施加所述零电压且响应于接收到所述信号而激活所述多个字线。
3.根据权利要求2所述的方法，其中：
所述用以执行所述复位操作的信号包括功率信号。
4.根据权利要求1所述的方法，其进一步包括：
检测与通电操作对应的电压增加，其中施加所述零电压且响应于检测到与所述通电操作对应的所述电压增加而激活所述多个字线。
5.根据权利要求4所述的方法，其中：
检测与所述通电操作对应的所述电压增加包括由电压电平检测器检测电源电压是否已满足或超过阈值。
6.根据权利要求5所述的方法，其进一步包括：
响应于检测到所述电源电压已超过阈值而发布一或多个信号，其中施加所述零电压且至少部分地基于所述一或多个信号而激活所述多个字线。
7.根据权利要求1所述的方法，其中：
施加所述零电压包括激活多个均衡线。
8.根据权利要求7所述的方法，其中：
切换组件将零电压源连接到所述多个数字线，且其中至少部分地基于激活所述多个均衡线而激活所述切换组件。
9.根据权利要求7所述的方法，其中：
激活所述多个均衡线包括将激活电压施加到所述多个均衡线。
10.根据权利要求1所述的方法，其中：
激活所述多个字线包括由外部电源将激活电压施加到所述多个字线。
11.根据权利要求1所述的方法，其中：
选择组件将所述多个数字线连接到所述多个单元底部节点，且至少部分地基于激活所述多个字线而激活所述选择组件。
12.根据权利要求1所述的方法，其进一步包括：
将物理数据“0”写入到所述多个存储器单元中的每一者。
13.根据权利要求12所述的方法，其中：
将物理数据“0”写入到所述多个存储器单元中的每一者包括提高所述多个单元板中的每一者的单元板电压。
14.一种装置，其包括：
零电压源；
存储器阵列，其包括多个铁电存储器单元，所述铁电存储器单元中的每一者包括：
单元板；
单元底部节点，其与所述单元板相对；
选择组件，其经配置以在将第一电压施加到字线后即刻将所述单元底部节点连接到数字线；及
切换组件，其经配置以在将第二电压施加到均衡线后即刻将所述数字线连接到所述零电压源。
15.根据权利要求14所述的装置，其中：
所述选择组件包括晶体管，所述晶体管包括与所述字线耦合的栅极节点。
16.根据权利要求14所述的装置，其中：
所述切换组件包括晶体管，所述晶体管包括与所述均衡线耦合的栅极节点。
17.根据权利要求14所述的装置，其进一步包括：
电压电平检测器，其经配置以检测电源电压是否已满足或超过阈值。
18.根据权利要求17所述的装置，其进一步包括：
信号产生器，其经配置以产生用以在所述电压电平检测器检测到所述电源电压已满足或超过所述阈值时将所述第二电压施加到所述均衡线且将所述第一电压施加到所述字线的信号。
19.根据权利要求14所述的装置，其进一步包括：
外部电源；及
电源选择组件，其将所述外部电源连接到所述多个铁电存储器单元中的每一者中的所述字线，其中所述电源选择组件经配置以在将第三电压施加到复位线后即刻经激活。
20.一种装置，其包括：
零电压源；
多个存储器单元，所述多个存储器单元中的每一者包括数字线、单元底部节点及与所述单元底部节点相对的单元板；
控制器，其可操作以致使所述装置：
将所述零电压源的电压施加到所述多个存储器单元中的每一者中的所述数字线；及
将第一电压施加到多个字线中的每一者以将所述数字线电耦合到所述多个存储器单元中的每一者中的所述单元底部节点且将所述多个存储器单元中的每一者中的所述单元底部节点复位。
21.根据权利要求20所述的装置，其中所述控制器可操作以致使所述装置：
将所述零电压源的所述电压施加到所述多个存储器单元中的每一者中的所述数字线且响应于接收到用以执行复位操作的信号而将所述第一电压施加到所述多个字线。
22.根据权利要求20所述的装置，其中所述多个存储器单元中的每一者与均衡线耦合且所述装置进一步包括：
切换组件，其将所述数字线连接到所述均衡线，其中所述切换组件经配置以在将第二电压施加到所述均衡线后即刻经激活。
23.根据权利要求22所述的装置，其中所述控制器可操作以致使所述装置：
将所述第二电压施加到所述均衡线；及
至少部分地基于将所述第二电压施加到所述多个存储器单元中的每一者中的所述均衡线而将所述零电压源的所述电压施加到所述多个存储器单元中的每一者中的所述数字线。
24.根据权利要求20所述的装置，其中所述多个存储器单元中的每一者包括将所述单元底部节点连接到所述数字线的选择组件，且其中所述选择组件经配置以在将所述第一电压施加到所述多个字线中的一者后即刻经激活。
25.根据权利要求20所述的装置，其中所述控制器可操作以致使所述装置：
在将所述第一电压施加到所述多个字线之后提高所述多个存储器单元中的每一者处的所述单元板的单元板电压。
26.根据权利要求20所述的装置，其中所述控制器进一步可操作以致使所述装置：
在将所述第一电压施加到所述多个字线之后将物理数据“0”写入到所述多个存储器单元中的每一者。
27.一种设备，其包括：
零电压源；
多个存储器单元，所述多个存储器单元中的每一者包括数字线、单元底部节点及与所述单元底部节点相对的单元板；
用于将所述零电压源的电压施加到所述多个存储器单元中的每一者中的所述数字线的构件；及
用于将第一电压施加到多个字线中的每一者以将所述数字线电耦合到所述多个存储器单元中的每一者中的所述单元底部节点且将所述多个存储器单元中的每一者中的所述单元底部节点复位的构件。
28.根据权利要求27所述的设备，其进一步包括：
用于将所述零电压源的所述电压施加到所述多个存储器单元中的每一者中的所述数字线的构件及用于响应于接收到用以执行复位操作的信号而将所述第一电压施加到所述多个字线的构件。
29.根据权利要求27所述的设备，其中所述多个存储器单元中的每一者与均衡线耦合且所述设备进一步包括：
切换组件，其将所述数字线连接到所述均衡线，其中所述切换组件经配置以在将第二电压施加到所述均衡线后即刻经激活。
30.根据权利要求29所述的设备，其进一步包括：
用于将所述第二电压施加到所述均衡线的构件；及
用于至少部分地基于将所述第二电压施加到所述多个存储器单元中的每一者中的所述均衡线而将所述零电压源的所述电压施加到所述多个存储器单元中的每一者中的所述数字线的构件。
31.根据权利要求27所述的设备，其中所述多个存储器单元中的每一者包括将所述单元底部节点连接到所述数字线的选择组件，且其中所述选择组件经配置以在将所述第一电压施加到所述多个字线中的一者后即刻经激活。
32.根据权利要求27所述的设备，其进一步包括：
用于在将所述第一电压施加到所述多个字线之后提高所述多个存储器单元中的每一者处的所述单元板的单元板电压的构件。
33.根据权利要求27所述的设备，其进一步包括：
用于在将所述第一电压施加到所述多个字线之后将物理数据“0”写入到所述多个存储器单元中的每一者的构件。
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