CN108831397B - 确定阵列基板栅极驱动电路中的晶体管的关系参数的方法 - Google Patents
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Abstract
本发明提供一种确定阵列基板栅极驱动电路中的晶体管的关系参数的方法。所述方法包括:确定针对第一晶体管的多个第一沟道宽长比和针对第二晶体管的预定沟道宽长比;通过从多个第一沟道宽长比中逐一选择每个第一沟道宽长比,将具有选择的第一沟道宽长比的第一晶体管的源极和第二晶体管的栅极连接到控制信号点并将预定电压信号施加到第一晶体管和第二晶体管,获得控制信号点的与多个第一沟道宽长比分别对应的多个电压波形;从多个电压波形中确定电压最优波形;通过与电压最优波形对应的第一沟道宽长比,确定第一晶体管和第二晶体管之间的关系参数。根据所述方法,可以显著提高晶体管性能的稳定性,节省版图空间,有利于面板的窄边框的设计。
Description
技术领域
本发明涉及显示器技术领域,更具体地讲,涉及一种确定阵列基板栅极驱动电路中的晶体管的关系参数的方法。
背景技术
阵列基板栅极驱动(Gate Driver OnArray,GOA)技术,是一种将薄膜晶体管(ThinFilm Transistor,TFT)的栅极扫描驱动电路制作在阵列基板上,以替代外接硅芯片制作的驱动芯片的一种技术。液晶显示器中的每一行TFT的栅极电压可以通过GOA电路提供。
现有的阵列基板栅极驱动电路通常包括级联的多个GOA驱动单元,每一级 GOA驱动单元对应驱动一级水平扫描线。图1示出现有的阵列基板栅极驱动电路中的GOA驱动单元的框图,图2示出图1的时序图。如图1所示,现有的 GOA驱动单元包括:上拉模块100、用于控制上拉模块100的上拉操作的上拉控制模块200、下拉模块300、第一下拉维持模块400、第二下拉维持模块500 和电容器Cb。
下面,参照图2说明图1所示GOA驱动单元的操作时序图。如图2所示,当第n-2级扫描启动信号ST(n-2)为高电平时,上拉控制模块200中的晶体管导通,从而高电平的第n-2级栅极驱动信号G(n-2)将控制信号点Q(n)充电而拉高,而当控制信号点Q(n)的电平经充电而拉高至预定电平而使上拉模块100中的晶体管导通时,高频时钟信号CK1/2/3/4将第n级栅极驱动信号G(n)的电平上拉,从而经由第n级栅极驱动信号G(n)输出高电位扫描信号。
当第n+2级栅极驱动信号G(n+2)为高电平时,下拉模块300将第n级栅极驱动信号G(n)和控制信号点Q(n)同时拉低至基准低电平信号Vss;当控制信号点Q(n)为低电平且第一低频方波信号LC1(或第二低频方波信号LC2)为高电平时,第一低频方波信号LC1和第二低频方波信号LC2交替驱动第一下拉维持模块400和第二下拉维持模块500工作,从而将控制信号点Q(n)和第n级栅极驱动信号G(n)的电平维持在低电平;电容器Cb(C boast)用于控制信号点Q(n) 的电平二次抬升。这里,第一低频方波信号LC1和第二低频方波信号LC2的相位相差1/2周期,周期均为200倍帧周期,占空比均为1/2。
如上所述,控制信号点Q(n)的电平大小将直接影响上拉模块100中的晶体管的正常导通,这也将直接关系到高频时钟信号CK1/2/3/4的高电平能否正常传输给第n级栅极驱动信号G(n)。因此,为了设计和实现高稳定性的GOA驱动单元,需要确定能够优化控制信号点Q(n)的电压波形的各个电子器件的参数或者它们之间的参数关系。
在现有技术中,一般利用诸如Spice等电子电路仿真软件来仿真GOA驱动电路来获得能够使控制信号点Q(n)的电压波形优化的各个电子器件的参数。但是,如图1所示,现有的GOA驱动单元包括了多个电子器件,诸如,上拉模块 100所包括的晶体管、上拉控制模块200所包括的晶体管、下拉模块300所包括的晶体管、第一下拉维持模块400和第二下拉维持模块500所包括的晶体管等多个晶体管。GOA驱动单元所包括的各个晶体管均会影响控制信号点Q(n)的电压或电压波形,导致难以优化出晶体管最佳的设计参数,亟待改进。
发明内容
本发明的目的在于提供一种确定阵列基板栅极驱动电路中的晶体管的关系参数的方法,可以简单高效地确定出晶体管之间的关系参数,显著提高晶体管性能的稳定性,且节省版图空间,有利于面板的窄边框的设计。
本发明提供一种确定阵列基板栅极驱动电路中的晶体管的关系参数的方法,所述方法包括如下步骤:确定针对第一晶体管的多个第一沟道宽长比和针对第二晶体管的预定沟道宽长比,其中,所述第二晶体管为阵列基板栅极驱动电路的上拉晶体管,所述第一晶体管为控制所述第二晶体管的上拉操作的上拉控制晶体管;通过从所述多个第一沟道宽长比中逐一选择每个第一沟道宽长比,将具有选择的第一沟道宽长比的第一晶体管的源极和具有所述预定沟道宽长比的第二晶体管的栅极连接到控制信号点并将预定电压信号施加到所述第一晶体管和所述第二晶体管,获得所述控制信号点的与所述多个第一沟道宽长比分别对应的多个电压波形;从所述多个电压波形中确定电压最优波形;通过与所述电压最优波形对应的第一沟道宽长比,确定所述第一晶体管和所述第二晶体管之间的关系参数。
可选地,确定关系参数的步骤包括:确定与所述电压最优波形对应的第一沟道宽长比;计算确定的第一沟道宽长比和所述预定沟道宽长比的比值;将计算出的比值作为所述第一晶体管和所述第二晶体管之间的关系参数。
可选地,将预定电压信号施加到所述第一晶体管和所述第二晶体管的步骤包括:将具有第一电压电平的第一电压信号施加到所述第一晶体管的栅极和漏极;将具有第一电压电平的第二电压信号施加到所述第二晶体管的漏极,其中,所述第二晶体管的源极接地。
可选地,所述第一电压电平为使所述第一晶体管导通的电压电平。
可选地,确定电压最优波形的步骤包括:从所述多个电压波形中确定所述控制信号点的电压电平在预定时间内达到第二电压电平的第一电压波形;从所述第一电压波形中确定具有最小电压电平的电压波形作为电压最优波形,其中,所述第二电压电平为第一电压电平的N倍,N大于0.8且小于1。
可选地,所述第二电压电平为使所述第二晶体管导通的电压电平。
可选地,所述第二电压信号相对于所述第一电压信号延迟预定时间。
可选地,所述控制信号点和所述第二晶体管的源极通过电容器而连接。
可选地,所述多个第一沟道宽长比为不同的沟道宽度和预定沟道长度的比值。
可选地,所述多个第一沟道宽长比分别为125:1、250:1、375:1、500:1、625:1、750:1;所述预定沟道宽长比为2500:1。
可选地,所述多个第一沟道宽长比中的沟道宽分别为500微米、1000微米、 1500微米、2000微米、2500微米、3000微米,所述预定沟道宽长比中的沟道宽为10000微米。
根据本发明示例性实施例的确定阵列基板栅极驱动电路中的晶体管的关系参数的方法,通过仅使用上拉控制模块中的晶体管和上拉模块中的晶体管构成的电路模型来获得能够使控制信号点的电压波形最优的上述晶体管之间的参数关系,仿真方式简单高效,显著提高晶体管性能的稳定性,且节省版图空间,有利于面板的窄边框的设计。
将在接下来的描述中部分阐述本发明总体构思另外的方面和/或优点,还有一部分通过描述将是清楚的,或者可以经过本发明总体构思的实施而得知。
附图说明
图1示出现有的阵列基板栅极驱动电路中的GOA驱动单元的框图。
图2示出图1所示的GOA驱动单元的操作时序图。
图3示出根据本发明示例性实施例的确定阵列基板栅极驱动电路中的晶体管的关系参数的方法的流程图。
图4示出根据本发明示例性实施例的为了仿真控制信号点Q的电压波形而采用的简化电路图。
图5示出图4中的第一电压信号和第二电压信号的时序图。
图6示出根据本发明示例性实施例的所获得的控制信号点的多个电压波形的示例图。
具体实施方式
现将详细参照本发明的实施例,所述实施例的示例在附图中示出,其中,相同的标号始终指的是相同的部件。以下将通过参照附图来说明所述实施例,以便解释本发明。
下面参照图3至图6描述根据本发明的实施例的确定阵列基板栅极驱动电路中的晶体管的关系参数的方法。
图3示出根据本发明示例性实施例的确定阵列基板栅极驱动电路中的晶体管的关系参数的方法的流程图。
参照图3,在步骤S10,确定针对第一晶体管T1的多个第一沟道宽长比和针对第二晶体管T2的预定沟道宽长比。
这里,第二晶体管T2为阵列基板栅极驱动电路的上拉晶体管,例如,图1 所示的上拉模块100中的晶体管;第一晶体管T1为控制第二晶体管T2的上拉操作的上拉控制晶体管,例如,图1所示的上拉控制模块200中的晶体管。
在一个实施例中,多个第一沟道宽长比为不同的沟道宽度W和预定沟道长度的比值。
优选地,多个第一沟道宽长比分别为125:1、250:1、375:1、500:1、625:1、750:1,而预定沟道宽长比为2500:1,但不限于此。上述第一沟道宽长比和预定沟道宽长比可根据具体电路要求而改变。
作为示例,多个第一沟道宽长比中的沟道宽W分别为500微米、1000微米、 1500微米、2000微米、2500微米、3000微米,预定沟道宽长比中的沟道宽为 10000微米,多个第一沟道宽长比中的沟道长和预定沟道宽长比中的沟道长均为 4微米。
在步骤S20,通过从多个第一沟道宽长比中逐一选择每个第一沟道宽长比,将具有选择的第一沟道宽长比的第一晶体管T1的源极和具有预定沟道宽长比的第二晶体管T2的栅极连接到控制信号点Q并将预定电压信号施加到第一晶体管 T1和第二晶体管T2,获得控制信号点Q的与多个第一沟道宽长比分别对应的多个电压波形。
优选地,可通过Spice仿真控制信号点Q的电压波形。下面,结合图4和图5来具体描述获得多个电压波形的方式。
图4示出根据本发明示例性实施例的为了仿真控制信号点Q的电压波形而采用的简化电路图,图5示出图4中的第一电压信号和第二电压信号的时序图。
如图4所示,可将第一晶体管T1的源极和第二晶体管T2的栅极相连,并将该相连的节点作为控制信号点Q。将第一电压信号Power1施加到第一晶体管T1的栅极和漏极,将第二电压信号T2施加到第二晶体管T2的漏极。第二晶体管 T2的源极接地,同时将第二晶体管T2的源极通过电容器C连接到其栅极。
如图4和图5所示,在一个实施例中,可将具有第一电压电平的第一电压信号Power1施加到第一晶体管T1的栅极和漏极,并将具有第一电压电平的第二电压信号Power2施加到第二晶体管T2的漏极,来获得控制信号点Q的相应的电压波形。
另外,虽然图4示出了向第一晶体管T1的栅极和漏极施加相同电压信号,即,第一电压信号Power1,但是可根据电路设计情况而施加不同的电压信号,只要施加到第一晶体管T1的漏极的电压信号能够在第一晶体管T1导通时能够使第二晶体管T2导通即可。
第一电压信号Power1和第二电压信号Power2均由工作电压源提供。优选地,第二电压信号Power2相对于第一电压信号Power1延迟预定时间,但不限于此,第一电压信号Power1和第一电压信号Power2可同时施加。另外,虽然图5示出了第一电压信号Power1和第二电压信号Power2均为高电平信号,但是可根据所采用的第一晶体管T1和第二晶体管T2的类型而采用低电平的电压信号。
作为示例,第一电压电平为使第一晶体管T1导通的电压电平。例如,第一电压电平为28V。
在此情况下,参照图5,由于具有第一电压电平(即,高电平)的第一电压信号Power1施加到第一晶体管T1的栅极,因此第一晶体管T1导通,并将第一晶体管T1的漏极接收的第一电压信号Power1通过源极输出到控制信号点Q,从而对控制信号点Q进行充电并使控制信号点Q的电压电平增加(即,拉高)。当控制信号点Q的电压电平达到使第二晶体管T2导通的电压电平时,第二晶体管T2导通,并将第二晶体管T2的漏极接收的第二电压信号Power2通过源极进行输出(例如,输出到接地)。
通过上述仿真方式,可分别采用具有各个第一沟道宽长比的第一晶体管T1和预定沟道宽长比的第二晶体管T2来构建仿真电路并获得控制信号点Q的电压波形。
在步骤S30,从所述多个电压波形中确定电压最优波形。
图6示出根据本发明示例性实施例的所获得的控制信号点的多个电压波形的示例图。
参照图6,控制信号点Q的多个电压波形中的每个电压波形都包括第一阶段的波形和第二阶段的波形,第一阶段为第一晶体管T1对控制信号点Q进行充电而导致电压增大的电压波形,第二阶段为因电容耦合效应而产生的稳定电压的电压波形。
在第一阶段的波形中,控制信号点Q的电压逐渐升高,并且当控制信号点 Q的电压电平达到第二晶体管T2导通的电压电平(即充电饱和状态)时,控制信号点Q的电压波形变化为第二阶段的波形。
在一个实施例中,从多个电压波形中确定控制信号点Q的电压电平在预定时间内达到第二电压电平(即,使第二晶体管T2导通的电压电平)的第一电压波形;从第一电压波形中确定具有最小电压电平的电压波形作为电压最优波形。这里,电压波形指的是在第一阶段中的电压波形。
与具有最小电压电平的电压波形对应的第一沟道宽长比为与第一电压波形对应的第一沟道宽长比中最小的第一沟道宽长比。
第二电压电平为使第二晶体管T2导通的电压电平。优选地,第二电压电平为第一电压电平的N倍,N大于0.8且小于1。例如,第二电压电平为24V。
作为示例,电压最优波形为与第一沟道宽长比为250:1(即,第一沟道宽长比中的沟道宽W为1000微米)对应的电压波形。
在步骤S40,通过与电压最优波形对应的第一沟道宽长比,确定第一晶体管T1和第二晶体管T2之间的关系参数。
在一个实施例中,确定与电压最优波形对应的第一沟道宽长比;计算确定的第一沟道宽长比和预定沟道宽长比的比值;将计算出的比值作为第一晶体管 T1和第二晶体管T2之间的关系参数。
作为示例,第一晶体管T1和第二晶体管T2之间的关系参数是第一沟道宽长比与预定沟道宽长比的比值为10%。
根据本发明示例性实施例的确定阵列基板栅极驱动电路中的晶体管的关系参数的方法,通过仅使用上拉控制模块中的晶体管和上拉模块中的晶体管构成的电路模型来获得能够使控制信号点的电压波形最优的上述晶体管之间的参数关系,仿真方式简单高效,显著提高晶体管性能的稳定性,且节省版图空间,有利于面板的窄边框的设计。
虽然已表示和描述了本发明的一些示例性实施例,但本领域技术人员应该理解,在不脱离由权利要求及其等同物限定其范围的本发明的原理和精神的情况下,可以对这些实施例进行修改。
Claims (10)
1.一种确定阵列基板栅极驱动电路中的晶体管的关系参数的方法,其特征在于,所述方法包括如下步骤:
确定针对第一晶体管的多个第一沟道宽长比和针对第二晶体管的预定沟道宽长比,其中,所述第二晶体管为阵列基板栅极驱动电路的上拉晶体管,所述第一晶体管为控制所述第二晶体管的上拉操作的上拉控制晶体管;
通过从所述多个第一沟道宽长比中逐一选择每个第一沟道宽长比,将具有选择的第一沟道宽长比的第一晶体管的源极和具有所述预定沟道宽长比的第二晶体管的栅极连接到控制信号点并将预定电压信号施加到所述第一晶体管和所述第二晶体管,获得所述控制信号点的与所述多个第一沟道宽长比分别对应的多个电压波形;
从所述多个电压波形中确定电压最优波形;
通过与所述电压最优波形对应的第一沟道宽长比,确定所述第一晶体管和所述第二晶体管之间的关系参数;
其中,将预定电压信号施加到所述第一晶体管和所述第二晶体管的步骤包括:
将具有第一电压电平的第一电压信号施加到所述第一晶体管的栅极和漏极;
将具有第一电压电平的第二电压信号施加到所述第二晶体管的漏极,其中,所述第二晶体管的源极接地。
2.如权利要求1所述的方法,其特征在于,确定关系参数的步骤包括:
确定与所述电压最优波形对应的第一沟道宽长比;
计算确定的第一沟道宽长比和所述预定沟道宽长比的比值;
将计算出的比值作为所述第一晶体管和所述第二晶体管之间的关系参数。
3.如权利要求1所述的方法,其特征在于,所述第一电压电平为使所述第一晶体管导通的电压电平。
4.如权利要求1所述的方法,其特征在于,确定电压最优波形的步骤包括:
从所述多个电压波形中确定所述控制信号点的电压电平在预定时间内达到第二电压电平的第一电压波形;
从所述第一电压波形中确定具有最小电压电平的电压波形作为电压最优波形,
其中,所述第二电压电平为第一电压电平的N倍,N大于0.8且小于1。
5.如权利要求4所述的方法,其特征在于,所述第二电压电平为使所述第二晶体管导通的电压电平。
6.如权利要求1所述的方法,其特征在于,所述第二电压信号相对于所述第一电压信号延迟预定时间。
7.如权利要求1所述的方法,其特征在于,所述控制信号点和所述第二晶体管的源极通过电容器而连接。
8.如权利要求1所述的方法,其特征在于,所述多个第一沟道宽长比为不同的沟道宽度和预定沟道长度的比值。
9.如权利要求8所述的方法,其特征在于,所述多个第一沟道宽长比分别为125:1、250:1、375:1、500:1、625:1、750:1;
所述预定沟道宽长比为2500:1。
10.如权利要求9所述的方法,其特征在于,所述多个第一沟道宽长比中的沟道宽分别为500微米、1000微米、1500微米、2000微米、2500微米、3000微米,所述预定沟道宽长比中的沟道宽为10000微米。
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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CP01 | Change in the name or title of a patent holder |
Address after: 9-2 Tangming Avenue, Guangming New District, Shenzhen City, Guangdong Province Patentee after: TCL China Star Optoelectronics Technology Co.,Ltd. Address before: 9-2 Tangming Avenue, Guangming New District, Shenzhen City, Guangdong Province Patentee before: Shenzhen China Star Optoelectronics Technology Co.,Ltd. |
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