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CN108829169B - 一种高电源抑制比的带隙基准源 - Google Patents

一种高电源抑制比的带隙基准源 Download PDF

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CN108829169B
CN108829169B CN201810693262.9A CN201810693262A CN108829169B CN 108829169 B CN108829169 B CN 108829169B CN 201810693262 A CN201810693262 A CN 201810693262A CN 108829169 B CN108829169 B CN 108829169B
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circuit
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Abstract

本发明公开了一种高电源抑制比的带隙基准源，涉及集成电路领域。所述基准源包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。本发明技术方案的电路结构采用电流反馈控制模式，将带隙基准源的主体电路的内部电源与外部电源分开，并对主体电路的内部电源进行稳压与钳位，实现高电源抑制比的基准电压源输出。

Description

一种高电源抑制比的带隙基准源
技术领域
本发明涉及集成电路领域，特别是涉及一种高电源抑制比的带隙基准源。
背景技术
在模拟、数模混合、甚至纯数字电路中都需要高电源抑制比、低温度系数的高精度电压基准源。电压基准源的性能在一定程度上直接决定了电路性能的优劣。描述电压基准源稳定性的指标主要有：电源抑制比、温度系数和噪声特性等。随着大规模集成电路的迅速发展，带隙基准电压源由于其低温漂系数和稳定性而被广泛地应用在各种高精度的比较器、A/D和D/A转换器、动态随机存取存储器等模拟集成电路中。
随着便携式电子设备的大规模应用和发展，芯片的低功耗成为了芯片设计的关键指标，芯片的工作电压也越来越低。考虑到噪声的影响，由于电源输入噪声是影响输出的重要噪声，为了避免噪声耦合到高速数字和模拟电路中，必须提出一种可以产生高的电源抑制比的基准源。
发明内容
本发明的主要目的在于提供一种高电源抑制比的带隙基准源，旨在输出稳定的、低电源电压、高电源抑制比的基准电压源。
为实现上述目的，本发明提供一种高电源抑制比的带隙基准源，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。
优选地，所述主体电路包括连接于所述启动电路的第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管连接有第一NMOS管，所述第一NMOS管连接有第一三极管；所述第二PMOS管连接有第二NMOS管，所述第二NMOS管通过第一电阻连接于第二三极管；所述第三PMOS管连接于相互并联的第二电阻和第三电阻，所述第二电阻还连接有第三三极管。
优选地，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极相互连接，并连接于所述启动电路和所述稳压电路；所述第一PMOS管、所述第二PMOS管与所述第三PMOS管的栅极以及第二PMOS管的漏极相互连接，并连接于所述稳压电路；
所述第一PMOS管的漏极连接于所述第一NMOS管的漏极和栅极、以及所述第二NMOS管的栅极；所述第一NMOS管的源极连接于第一三极管的发射极，所述第一三极管的集电极接地，所述第一三极管的基极与所述第二三极管的基极相互连接并接地；
所述第二PMOS管的漏极还连接于所述第二NMOS管的漏极，所述第二NMOS管的源极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二三极管的发射极，所述第二三极管的集电极接地；
所述第三PMOS管的漏极连接于所述第二电阻的一端和第三电阻的一端，所述第二电阻的另一端连接于所述第三三极管的发射极，所述第三电阻的另一端接地；所述第三三极管的基极和集电极接地。
优选地，所述第三电阻为两个串联的子电阻组成，连接于所述第三PMOS管的漏极的子电阻还连接有所述主体电路的第一输出端，所述两个子电阻之间还连接有所述主体电阻的第二输出端。
优选地，所述第三电阻为可变电阻，所述第三电阻的两个固定端分别连接于所述第三PMOS管的漏极和接地，且连接于所述第三PMOS管的漏极的固定端还连接有所述主体电路的第一输出端，所述第三电阻的可变端连接于所述主体电路的第二输出端。
优选地，所述稳压电路包括第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管，第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，以及第一电容；
所述第四PMOS管分别连接于所述启动电路、所述第五PMOS管、所述第七PMOS管和所述第五NMOS管；所述第五PMOS管分别连接于所述启动电路、所述第一PMOS管和所述第三NMOS管，所述第三NMOS管连接于所述第四NMOS管；所述第六PMOS管分别连接于外部电源和第六NMOS管；所述第七PMOS管分别连接于第六PMOS管、所述启动电路以及外部电源；所述第四NMOS管、所述第五NMOS管以及所述第六NMOS管接地；
所述第一电容一端连接于所述启动电路，另一端接地。
优选地，所述第四PMOS管的栅极分别连接于所述主体电路中所述第一PMOS管、第二PMOS管和第三PMOS管的栅极以及第二PMOS管的漏极；所述第四PMOS管的源极分别连接于所述第五的PMOS管源极、所述第七PMOS管的漏极、所述第一电容的一端、所述启动电路以及所述第一PMOS管、第二PMOS管、第三PMOS管的源极；所述第四PMOS管的漏极连接于所述第五NMOS管的漏极和栅极和所述第六NMOS管的栅极；所述第五NMOS管和所述第六NMOS管的源极接地；
所述第五PMOS管的栅极连接于所述第一PMOS管的漏极和所述第一NMOS管的漏极和栅极；所述第五PMOS管的漏极连接于所述第三NMOS管的栅极和漏极；所述第三NMOS管的源极和所述第四NMOS管的漏极和栅极相连，所述第四NMOS管的源极接地；
所述第六PMOS管的源极与所述第七PMOS管的源极相连并连接于所述外部电源；所述第六PMOS管和所述第七PMOS管的栅极相互连接并连接于所述第六PMOS管的漏极；所述第六PMOS管的漏极还分别连接于所述第六NMOS管的漏极和所述开关管。
优选地，所述启动电路包括相互连接的第八PMOS管和第九PMOS管，以及连接于两者的第四电阻。
优选地，所述第八PMOS管和所述第九PMOS管的源极相互连接并连接于外部电源；所述第八PMOS管和所述第九PMOS管的栅极相互连接，并同时连接于所述第八PMOS管的漏极、开关管以及第四电阻的一端，所述第四电阻的另一端接地；所述第九PMOS管的漏极连接于所述主体电路。
优选地，所述开关管为PMOS管，其源极连接于外部电源，其栅极连接于所述稳压电路，其漏极连接于所述启动电路。
本发明技术方案的电路结构采用电流反馈控制模式，将带隙基准源的主体电路的内部电源与外部电源分开，并对主体电路的内部电源进行稳压与钳位，实现高电源抑制比的基准电压源输出。
附图说明
图1为本发明高电源抑制比的带隙基准源的电路原理图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
如图1所述，本发明提供一种高电源抑制比的带隙基准源，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭。当整个电路启动完成后，所述开关管P10将启动电路关断，使启动电路脱离主体电路，以将主体电路的内部电源和外部电源VDD分开，实现高电源抑制比的带隙基准电压源。
优选地，所述主体电路包括连接于所述启动电路的第一PMOS管P1、第二PMOS管P2和第三PMOS管P3，所述第一PMOS管P1连接有第一NMOS管N1，所述第一NMOS管N1连接有第一三极管Q1；所述第二PMOS管P2连接有第二NMOS管N2，所述第二NMOS管N2通过第一电阻R1连接于第二三极管Q2；所述第三PMOS管P3连接于相互并联的第二电阻R2和第三电阻R3，所述第二电阻R2还连接有第三三极管Q3。
优选地，所述第一PMOS管P1、所述第二PMOS管P2和所述第三PMOS管P3的源极相互连接，并连接于所述启动电路和所述稳压电路；所述第一PMOS管P1、所述第二PMOS管P2与所述第三PMOS管P3的栅极以及第二PMOS管P2的漏极相互连接，并连接于所述稳压电路；
所述第一PMOS管P1的漏极连接于所述第一NMOS管N1的漏极和栅极、以及所述第二NMOS管N2的栅极；所述第一NMOS管N1的源极连接于第一三极管Q1的发射极，所述第一三极管Q1的集电极接地，所述第一三极管Q1的基极与所述第二三极管Q2的基极相互连接并接地GND；
所述第二PMOS管P2的漏极还连接于所述第二NMOS管N2的漏极，所述第二NMOS管N2的源极连接于所述第一电阻R1的一端，所述第一电阻R1的另一端连接于所述第二三极管Q2的发射极，所述第二三极管Q2的集电极接地GND；
所述第三PMOS管P3的漏极连接于所述第二电阻R2的一端和第三电阻R3的一端，所述第二电阻R2的另一端连接于所述第三三极管Q3的发射极，所述第三电阻R3的另一端接地GND；所述第三三极管Q3的基极和集电极接地GND。
优选地，所述第三电阻R3为两个串联的子电阻组成，连接于所述第三PMOS管P3的漏极的子电阻还连接有所述主体电路的第一输出端Vout1，所述两个子电阻之间还连接有所述主体电阻的第二输出端Vout2。在该实施例中，输出的基准电压是固定的，通过电阻分压，可得到低于1.25V的任意零温度系数基准电压。
优选地，所述第三电阻R3为可变电阻，所述第三电阻R3的两个固定端分别连接于所述第三PMOS管P3的漏极和接地GND，且连接于所述第三PMOS管P3的漏极的固定端还连接有所述主体电路的第一输出端Vout1，所述第三电阻R3的可变端连接于所述主体电路的第二输出端Vout2。在该实施例中，输出的基准电压可以通过可变电阻进行调整，通过调节电阻分压，可得到低于1.25V的任意零温度系数基准电压。
优选地，所述稳压电路包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7，第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，以及第一电容C1；
所述第四PMOS管P4分别连接于所述启动电路、所述第五PMOS管P5、所述第七PMOS管P7和所述第五NMOS管N5；所述第五PMOS管P5分别连接于所述启动电路、所述第一PMOS管P1和所述第三NMOS管N3，所述第三NMOS管N3连接于所述第四NMOS管N4；所述第六PMOS管P6分别连接于外部电源VDD和第六NMOS管N6；所述第七PMOS管P7分别连接于第六PMOS管P6、所述启动电路以及外部电源VDD；所述第四NMOS管N4、所述第五NMOS管N5以及所述第六NMOS管N6接地GND；
所述第一电容C1一端连接于所述启动电路，另一端接地GND。
优选地，所述第四PMOS管P4的栅极分别连接于所述主体电路中所述第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅极以及第二PMOS管P2的漏极；所述第四PMOS管P4的源极分别连接于所述第五的PMOS管源极、所述第七PMOS管P7的漏极、所述第一电容C1的一端、所述启动电路以及所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3的源极；所述第四PMOS管P4的漏极连接于所述第五NMOS管N5的漏极和栅极和所述第六NMOS管N6的栅极；所述第五NMOS管N5和所述第六NMOS管N6的源极接地GND；
所述第五PMOS管P5的栅极连接于所述第一PMOS管P1的漏极和所述第一NMOS管N1的漏极和栅极；所述第五PMOS管P5的漏极连接于所述第三NMOS管N3的栅极和漏极；所述第三NMOS管N3的源极和所述第四NMOS管N4的漏极和栅极相连，所述第四NMOS管N4的源极接地GND，且两者的衬底接地GND；
所述第六PMOS管P6的源极与所述第七PMOS管P7的源极相连并连接于所述外部电源VDD；所述第六PMOS管P6和所述第七PMOS管P7的栅极相互连接并连接于所述第六PMOS管P6的漏极；所述第六PMOS管P6的漏极还分别连接于所述第六NMOS管N6的漏极和所述开关管P10。
优选地，所述启动电路包括相互连接的第八PMOS管P8和第九PMOS管P9，以及连接于两者的第四电阻R4。
优选地，所述第八PMOS管P8和所述第九PMOS管P9的源极相互连接并连接于外部电源VDD；所述第八PMOS管P8和所述第九PMOS管P9的栅极相互连接，并同时连接于所述第八PMOS管P8的漏极、开关管P10以及第四电阻R4的一端，所述第四电阻R4的另一端接地GND；所述第九PMOS管P9的漏极连接于所述主体电路。
优选地，所述开关管P10为PMOS管，其源极连接于外部电源VDD，其栅极连接于所述稳压电路，其漏极连接于所述启动电路。
如图1所示，本发明的工作过程及工作原理如下所述：
接通外部电源VDD，当外部电源达到第八PMOS管P8的导通阈值后，第八PMOS管P8导通，由第四电阻R4实现限流，电流通过电流镜镜像到第九PMOS管P9，第一电容C1被充电，主体电路的内部电源线net01电压升高。
当内部电源线net01的电压达到所述主体电路开启阈值后，所述主体电路启动；在本实施例中，将第一NMOS管N1和第二NMOS管N2的比例设为1:1；将第一三极管Q1、第二三极管Q2、第三三极管Q3的比例设为1:m:1；第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的比例设为1:1:n；
由下述等式计算确定主体电路的各支路电流大小：
其中，k为波尔兹漫常量，T为温度，q为单位电荷量，m为PNP管第一三极管Q1和第二三极管Q2的数量比；Vbe1为第一三极管Q1的发射极压降，Vbe2为第二三极管Q2的发射极压降；
I2+I3＝n*I0
其中，Vbe3为第三三极管Q3的发射级压降，n为第一PMOS管P1和第三PMOS管P3的镜像比例；R3A为第一输出端Vout1到第二输出端Vout2之间的阻值，R3B为第二输出端Vout2与第三电阻R3接地GND端之间的阻值；
通过联立上述等式，可以得到下述等式，以计算第一输出端Vout1的输出电压：
通过该等式：通过调整第二电阻R2和第三电阻R3的比例，可以得到零温度系数的第一输出电压Vout1。
在得到零温度系数的第一输出电压Vout1以后，通过调整R3A和R3B的比例，可以得到零温度系数的第二输出电压Vout2。
通过第四PMOS管P4，得到电流I4，再通过两次镜像，分别得到电流I5和I6，其电流比例关系设为：I4：I5：I6＝1:1：X；
由第七PMOS管P7提供内部电源线net01消耗的全部电流，即：I6≥I0+I1+I2+I3+I4；为了保留一定的余量，将I6的取值适当加大(即比例系数X增加)，多余的电流就是I7，通过第五PMOS管P5、第三NMOS管N3和第四NMOS管N4流入GND电位，可以得到电流关系：
I6＝I0+I1+I2+I3+I4+I7；
稳压电路通过负反馈，将内部电源线net01电位稳定在：(Vgs_P5+Vgs_N1+Vbe1)，该电压不随外部电源VDD的变化而变化，使得输出电压Vout1和Vout2也不随外部电源VDD的变化而变化；
其中，Vgs_P5为第五PMOS管P5的栅源电压，Vgs_N1为第一NMOS管N1的栅源电压。
当外部干扰使得net01电压升高时，第三PMOS管P3的栅源电压增大，使得漏源电流增大，使得输出电压Vout1和Vout2增大。但同时，第五PMOS管P5的栅源电压Vgs_P5也会同时增大，放电电流I7增大，第一电容C1的放电电流I7大于充电电流(I6-I0-I1-I2-I3-I4)，net01电压落回到正常值，输出电压Vout1和Vout2保持稳定；
同理，当外部干扰使得net01电压降低时，第三PMOS管P3的栅源电压减小，漏源电流就会减小，使得输出电压Vout1和Vout2降低。但是，第五PMOS管P5的栅源电压Vgs_P5也会同时减小，放电电流I7减小，第一电容C1的放电电流I7小于充电电流(I6-I0-I1-I2-I3-I4)，net01电压升高到正常值，输出电压Vout1和Vout2保持稳定。
开关管P10镜像第六PMOS管P6的电流，该电流流过第四电阻R4产生压降，使得第四电阻R4上的压降与外部电源VDD相等，此时，第八PMOS管P8和第九PMOS管P9截止，使得启动电路脱离主体电路。
当整个基准源电路正常工作时，由于启动电路已经关闭，外部电源电压的变化不会通过启动电路来影响net01的电压，从而不影响输出电压Vout1和Vout2；
另一方面，第七PMOS管P7的电流由第六PMOS管P6镜像得到，而第六PMOS管P6的电流由第四PMOS管P4、第五NMOS管N5和第六NMOS管N6来决定，与外部电源VDD无关，因此，net01的电压与外部电源VDD几乎无关，从而输出电压Vout1和Vout2也与外部电源VDD几乎无关，使得所述带隙基准源具有很高的电源抑制比。
在另一些实施例中，主体电路通过增加运放结构引入深度负反馈，进一步提高电源抑制比，具体的，由运放输出控制第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的栅极电压，通过负反馈，降低输出电压Vout1和Vout2受net01电压的影响，进一步提高输出电压Vout1和Vout2对外部电源VDD的抑制。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (7)

1.一种高电源抑制比的带隙基准源，其特征在于，包括依次连接的启动电路、主体电路和稳压电路，所述启动电路为整个电路启动时提供偏置，所述主体电路产生并输出高电源抑制比的基准电压源，所述稳压电路稳定所述主体电路的内部电源电压；所述带隙基准源还包括开关管，所述开关管连接于外部电源和所述启动电路，以将所述启动电路关闭；
所述稳压电路包括第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管，第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，以及第一电容；
所述第四PMOS管分别连接于所述启动电路、所述第五PMOS管、所述第七PMOS管和所述第五NMOS管；所述第五PMOS管分别连接于所述启动电路和所述第三NMOS管，所述第三NMOS管连接于所述第四NMOS管；所述第六PMOS管分别连接于外部电源和第六NMOS管；所述第七PMOS管分别连接于第六PMOS管、所述启动电路以及外部电源；所述第四NMOS管、所述第五NMOS管以及所述第六NMOS管接地；
所述第一电容一端连接于所述启动电路，另一端接地；
所述第四PMOS管的栅极连接于所述主体电路；所述第四PMOS管的源极分别连接于所述第五PMOS管的源极、所述第七PMOS管的漏极、所述第一电容的一端、所述启动电路；所述第四PMOS管的漏极连接于所述第五NMOS管的漏极和栅极和所述第六NMOS管的栅极；所述第五NMOS管和所述第六NMOS管的源极接地；
所述第五PMOS管的栅极连接于所述主体电路；所述第五PMOS管的漏极连接于所述第三NMOS管的栅极和漏极；所述第三NMOS管的源极和所述第四NMOS管的漏极和栅极相连，所述第四NMOS管的源极接地；
所述第六PMOS管的源极与所述第七PMOS管的源极相连并连接于所述外部电源；所述第六PMOS管和所述第七PMOS管的栅极相互连接并连接于所述第六PMOS管的漏极；所述第六PMOS管的漏极还分别连接于所述第六NMOS管的漏极和所述开关管。
2.根据权利要求1所述的高电源抑制比的带隙基准源，其特征在于，所述主体电路包括连接于所述启动电路的第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管连接有第一NMOS管，所述第一NMOS管连接有第一三极管；所述第二PMOS管连接有第二NMOS管，所述第二NMOS管通过第一电阻连接于第二三极管；所述第三PMOS管连接于相互并联的第二电阻和第三电阻，所述第二电阻还连接有第三三极管；
所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极相互连接，并连接于所述启动电路和所述稳压电路；所述第一PMOS管、所述第二PMOS管与所述第三PMOS管的栅极以及所述第二PMOS管的漏极相互连接，并连接于所述稳压电路；
所述第一PMOS管的漏极连接于所述第一NMOS管的漏极和栅极、以及所述第二NMOS管的栅极；所述第一NMOS管的源极连接于第一三极管的发射极，所述第一三极管的集电极接地，所述第一三极管的基极与所述第二三极管的基极相互连接并接地；
所述第二PMOS管的漏极还连接于所述第二NMOS管的漏极，所述第二NMOS管的源极连接于所述第一电阻的一端，所述第一电阻的另一端连接于所述第二三极管的发射极，所述第二三极管的集电极接地；
所述第三PMOS管的漏极连接于所述第二电阻的一端和第三电阻的一端，所述第二电阻的另一端连接于所述第三三极管的发射极，所述第三电阻的另一端接地；所述第三三极管的基极和集电极接地；
所述第四PMOS管的栅极分别连接于所述主体电路中所述第一PMOS管、第二PMOS管和第三PMOS管的栅极以及第二PMOS管的漏极；
所述第四PMOS管的源极分别连接于所述第一PMOS管、第二PMOS管、第三PMOS管的源极；
所述第五PMOS管的栅极连接于所述第一PMOS管的漏极和所述第一NMOS管的漏极和栅极。
3.根据权利要求2所述的高电源抑制比的带隙基准源，其特征在于，所述第三电阻为两个串联的子电阻组成，连接于所述第三PMOS管的漏极的子电阻还连接有所述主体电路的第一输出端，所述两个子电阻之间还连接有所述主体电路的第二输出端。
4.根据权利要求2所述的高电源抑制比的带隙基准源，其特征在于，所述第三电阻为可变电阻，所述第三电阻的两个固定端分别连接于所述第三PMOS管的漏极和接地，且连接于所述第三PMOS管的漏极的固定端还连接有所述主体电路的第一输出端，所述第三电阻的可变端连接于所述主体电路的第二输出端。
5.根据权利要求2所述的高电源抑制比的带隙基准源，其特征在于，所述启动电路包括相互连接的第八PMOS管和第九PMOS管，以及连接于两者的第四电阻。
6.根据权利要求5所述的高电源抑制比的带隙基准源，其特征在于，所述第八PMOS管和所述第九PMOS管的源极相互连接并连接于外部电源；所述第八PMOS管和所述第九PMOS管的栅极相互连接，并同时连接于所述第八PMOS管的漏极、开关管以及第四电阻的一端，所述第四电阻的另一端接地；所述第九PMOS管的漏极连接于所述主体电路。
7.根据权利要求1所述的高电源抑制比的带隙基准源，其特征在于，所述开关管为PMOS管，其源极连接于外部电源，其栅极连接于所述稳压电路，其漏极连接于所述启动电路。
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