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CN108736863B - 一种输出驱动电路 - Google Patents

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CN108736863B CN201710262766.0A CN201710262766A CN108736863B CN 108736863 B CN108736863 B CN 108736863B CN 201710262766 A CN201710262766 A CN 201710262766A CN 108736863 B CN108736863 B CN 108736863B
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Abstract

本发明主要是关于用于半导体电力开关的驱动器电路，设计一种带有前级驱动器的输出驱动器电路，前级驱动器输出的第一驱动信号用于驱动输出级的上拉晶体管以及前级驱动器输出的第二驱动信号用于驱动输出级的下拉晶体管，该前级驱动器设计了延迟单元，从而在控制输出级的互补晶体管阶段可以避免输出级的互补晶体管同时导通。

Description

一种输出驱动电路
技术领域
本发明主要是关于用于半导体电力开关的驱动器电路，更确切地说，是设计一种输出驱动器电路，该输出驱动器电路带有延迟效应，从而在控制输出级的互补晶体管阶段可以避免输出级的互补晶体管同时导通。
背景技术
在应用于半导体电力开关的驱动器电路中，为得到最大的输出功率及尽量减少晶体管的功耗，输出级晶体管通常会经由前级驱动器所产生的控制信号驱动，执行互补式的切换驱动P型晶体管与N型晶体管，以避免P型晶体管与N型晶体管同时导通所造成功率的损耗，同时亦需要避免因P型晶体管与N型晶体管同时导通，否则均导通的P型晶体管与N型晶体管直接串联于电源和接地端之间，可能导致不可逆的热损坏。
现有的公开文献例如中国专利申请(CN103890682)公开了一种用于半导体电力开关的驱动器电路，包括第一功率驱动器晶体管和与其互补的第二功率驱动器晶体管，两个功率驱动器晶体管的输出端连接至电力开关的输入端，第二功率驱动器晶体管的输入端连接到一半桥电路，后者包括第一前级驱动器晶体管和与其互补的第二前级驱动器晶体管，两前级驱动器晶体管的输出端连接至第二功率驱动器晶体管的输入端，进而为前级驱动器晶体管提供了快速切换时间，大大降低了晶体管的功耗。
现有的公开文献例如中国专利申请(CN102904423)公开了一种前级驱动电路和功率模块驱动器，其中前级驱动电路包括第一N沟道增强型金属氧化物半导体型场效应管MOS管和第二N沟道增强型MOS管：第一N沟道增强型MOS管连接于前级驱动电路的第一脉冲宽度调制PWM信号输入端与驱动控制模块的第二输入端之间；第二N沟道增强型MOS管连接于前级驱动电路的第二PWM信号输入端与驱动控制模块的第一输入端之间。当控制器两个输入端皆会输出高电平时，MOS管将高电平转换为低电平向功率晶体管逆变器输出，防止功率晶体管逆变器同一相上下桥臂(Bridge-Legs)于同一时段接收到高电平信号而出现短路现象，从而提高电机驱动系统的可靠性和稳定性。
在现有的该等方案中无一不是采用大量的元器件作为前级驱动电路的架构，业界具有通常知识者皆知道，数量众多的元器件会直接增大版图的面积，尤其是在投片的晶圆制备阶段需要大量的光罩，造成不菲的成本。
发明内容
在一个可选实施例中，本发明提供过了一种输出驱动电路，包括一个前级驱动器，用于驱动一个输出级的上拉晶体管和下拉晶体管交替导通，以使所述输出级所提供的一个输出信号在第一、第二逻辑状态之间切换，并且所述前级驱动器输出的第一驱动信号用于驱动所述上拉晶体管以及输出的第二驱动信号用于驱动所述下拉晶体管，所述前级驱动器包括：第一、第二晶体管，它们各自均具有一个第一端和一个第二端及一个控制端，一个输入信号同时输入到所述第一、第二晶体管的所述控制端，所述第一、第二晶体管各自的所述第一端对应分别连接到第一、第二参考电压源，以及所述第一、第二晶体管各自的所述第二端之间连接有一个受所述输出信号控制的延迟单元，所述延迟单元用于避免所述第一、第二驱动信号的逻辑状态同时产生上升沿或下降沿的翻转。
上述的输出驱动电路，当所述第一驱动信号由所述第一逻辑状态翻转到所述第二逻辑状态时，所述延迟单元产生延时效应，使所述第一驱动信号翻转结束后所述第二驱动信号才由所述第一逻辑状态翻转到所述第二逻辑状态。
上述的输出驱动电路，当所述第二驱动信号由所述第二逻辑状态翻转到所述第一逻辑状态时，所述延迟单元产生延时效应，使所述第二驱动信号翻转结束后所述第一驱动信号才由所述第二逻辑状态翻转到所述第一逻辑状态。
上述的输出驱动电路，所述延迟单元包括第三、第四晶体管，它们各自均具有一个第一端和一个第二端及一个控制端；其中所述第三晶体管的所述第一端和所述第四晶体管的所述第二端都连接到所述第一晶体管的所述第二端，以及所述第三晶体管的所述第二端和所述第四晶体管的所述第一端都连接到所述第二晶体管的所述第二端，并在所述第三、第四晶体管的控制端输入所述输出信号的反相信号。
上述的输出驱动电路，还包括一个第一缓冲器，其输入端连接到所述第一晶体管的第二端而其输出端则提供所述的第一驱动信号。
上述的输出驱动电路，还包括一个第二缓冲器，其输入端连接到所述第二晶体管的第二端而其输出端则提供所述的第二驱动信号。
上述的输出驱动电路，当所述输入信号为第一逻辑状态(如低电平)时，所述第一晶体管导通而所述第二晶体管关断，使得所述第一晶体管的所述第二端的电压抬升并导致所述第一驱动信号由所述第一逻辑状态翻转至所述第二逻辑状态(如高电平)；所述延迟单元减缓所述第二晶体的所述第二端的电压抬升速度，在所述第一驱动信号翻转结束后，所述第二晶体的所述第二端的电压才开始抬升而进一步使所述第二驱动信号开始由所述第一逻辑状态翻转到所述第二逻辑状态。
上述的输出驱动电路，当所述输入信号为第二逻辑状态(如高电平)时，所述第一晶体管关断而所述第二晶体管导通，使得所述第二晶体管的所述第二端的电压拉低并导致所述第二驱动信号由所述第二逻辑状态翻转至所述第一逻辑状态(如低电平)；所述延迟单元减缓所述第一晶体的所述第二端的电压降低速度，在所述第二驱动信号翻转结束后，所述第一晶体的所述第二端的电压才开始降低而进一步使所述第一驱动信号开始由所述第二逻辑状态翻转到所述第一逻辑状态。
上述的输出驱动电路，还包括一个反相器，所述反相器的输入端接收所述输出信号而所述反相器的输出端连接到所述第三、第四晶体管的所述控制端。
上述的输出驱动电路，所述第三晶体管的导电沟道类型和所述第四晶体管相反，由所述第三、第四晶体管构成一个CMOS互补型通道开关，所述输出信号的所述反相信号控制所述第三、第四晶体管两者中的一者关断时另一者导通。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1是驱动输出级晶体管的前级驱动器使用延迟单元的基本架构。
图2是驱动输出级晶体管的前级驱动器使用NAND与非门的基本架构。
图3是驱动输出级晶体管的前级驱动器使用NOR或非门的基本架构。
图4是驱动输出级晶体管的前级驱动器摒弃使用NAND、NOR逻辑闸的基本架构。
图5是驱动输出级晶体管的信号VNG相对信号VPG产生的延迟效果。
图6是驱动输出级晶体管的信号VPG相对信号VNG产生的延迟效果。
具体实施方式
下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。
为了更深刻的理解本申请的发明精神，我们先行解释图1至图3的采用较多元器件可以实现延时的传统实施方式，其后再对比本发明提供的在图4中展示的可以大幅度减少元器件数量的一种延时实施方式。
参见图1，接收一个输入信号QIN的前级驱动器10包括有两个控制支路，第一个控制支路中包括有一个延迟单元1及附加的缓冲器等，而第二个控制支路中则包括有一个延迟单元2及附加的缓冲器等。其中第一个控制支路主要产生一个控制信号VPG用来驱动PMOS晶体管MP1，第二个控制支路则主要产生一个控制信号VNG用来驱动NMOS晶体管MN1。输出级的该PMOS晶体管MP1的源极连接到电源电压VDD，而输出级的该NMOS晶体管MN1的源极则连接到接地端GND，以及在晶体管MP1的漏极和晶体管MN1的漏极相互连接的节点与地端GND之间连接有一个电容C，并且在它们互连的该节点处产生一个预期的输出信号QOUT。基于考虑到要求该等延迟单元1和2具有促使信号在传递过程中产生时间延迟的功效，前级驱动器10的第一个控制支路产生的用于控制高侧晶体管MP1的驱动信号VPG较之第二个控制支路产生的用于控制低侧晶体管MN1的驱动信号VNG两者相互间具有时间节点上的推延，从而使得晶体管MP1和晶体管MN1不会同时导通，避免电源电压VDD直接贯通处于导通状态的晶体管MP1和晶体管MN1到接地端GND，而保障不会损坏晶体管MP1和晶体管MN1。
参见图2，前级驱动器11的第一个控制支路中包括一个NAND与非门11a及附加的反相器、缓冲器等，前级驱动器11的第二个控制支路中包括一个NOR或非门11b及附加的反相器、缓冲器等，与非门11a和或非门11b都属于数字逻辑门，均需要多个晶体管来搭建，鉴于它们的具体构成结构对于业界具通常知识者而言属于公知常识，因为不予赘述。当第二个控制支路也即NOR或非门11b产生的控制信号VNG为逻辑低电位/电平时，控制信号VNG通过一个反相器产生的反相信号也即逻辑高电平输入到第一个控制支路中的与非门11a的一个输入端，所以此时与非门11a的输出VPG才可能是由高电平翻转到低电平，而此阶段又因为驱动NMOS晶体管MN1的控制信号VNG是低电平使得晶体管MN1不会导通，但是驱动PMOS晶体管MP1的控制信号VPG在此种条件下可以翻转到低电平而接通晶体管MP1，藉此来避免发生晶体管MN1和晶体管MP1的同时接通的情形。反之亦然，当第一个控制支路也即NAND与非门11a产生的控制信号VPG为逻辑高电位/电平时，控制信号VPG通过一个反相器产生的反相信号也即逻辑低电平输入到第二个控制支路中的或非门11b的一个输入端，所以此时或非门11b的输出VNG才可能是由低电平翻转到高电平，而此阶段又因为驱动PMOS晶体管MP1的控制信号VPG是高电平使得晶体管MP1不会导通，但是驱动NMOS晶体管MN1的控制信号VNG在此种条件下可以翻转到高电平而接通晶体管MN1，从而以这种方式，来避免发生晶体管MN1和晶体管MP1两者同时接通的情形。
参见图3，前级驱动器12的第一个控制支路中包括一个NAND与非门12a及附加的反相器、缓冲器等，前级驱动器11的第二个控制支路中包括一个NAND与非门12b及附加的反相器等。当第二个控制支路也即NAND与非门12b的输出结果为高电平但是反相后产生的控制信号VNG为逻辑低电位时，控制信号VNG通过一个反相器产生的反相信号也即高电平输入到第一个控制支路中的NAND与非门12a的一个输入端，所以此时与非门11a的输出VPG才可能是由高电平翻转到低电平，而此阶段又因为驱动NMOS晶体管MN1的控制信号VNG是低电平使得晶体管MN1不会导通，但是驱动PMOS晶体管MP1的控制信号VPG在此种条件下可以翻转到低电平而接通晶体管MP1，藉此来避免发生晶体管MN1和晶体管MP1的同时接通的情形。反之亦然，当第一个控制支路也即NAND与非门12a产生的控制信号VPG为逻辑高电位时，控制信号VPG直接输入到第二个控制支路中的与非门12b的一个输入端，所以此时与非门12b的输出结果才可能是由高电平翻转到低电平，但是与非门12b的输出结果经过反相器反相后产生的控制信号VNG为逻辑高电位，而此阶段又因为驱动PMOS晶体管MP1的控制信号VPG是高电平使得晶体管MP1不会导通，但驱动NMOS晶体管MN1的控制信号VNG在此条件下可以翻转到高电平而接通晶体管MN1，藉此来避免晶体管MN1、MP1同时接通的情形。
在以上的讨论内容中，因为它们不是本发明的重点，所以没有单独对每一个元器件进行完整的阐释，仅仅是示范性的简单介绍，其中由多个晶体管来搭建拓扑的与非门、或非门等数字逻辑门的复杂构造的弊端在于会占用较大的版图面积和带来不菲的成本问题，考虑到尽可能的摒弃这种高复杂程度的驱动器来构建新的简洁化驱动器拓扑，在图4中展示了本发明的一种新的实施方式，其取代了原有方式大量使用的数字逻辑门。
参见图4，在该拓扑架构中，提供了一种输出驱动电路(Output Driver Circuit)，其主要包括一个前级驱动器(Pre-driver)20和一个输出级(Output stage)电路。输出级包括PMOS类型的上拉晶体管MP1和NMOS类型的下拉晶体管MN1，上拉晶体管MP1的源极连接到高电压水准的一个第一参考电压源(如电源电压VDD)，而下拉晶体管MN1的源极则连接到相对低电压水准的一个第二参考电压源(如接地端GND)，前者的电位水准大于后者。以及上拉晶体管MP1的漏极和下拉晶体管MN1的漏极相互连接在节点N4处，预期的输出信号QOUT产生于该节点N4处。前级驱动器20用于驱动输出级的上拉晶体管MP1和下拉晶体管MN1两者交替导通，具体而言，上拉晶体管MP1导通时下拉晶体管MN1关断，或者是上拉晶体管MP1关断时下拉晶体管MN1则导通，以使该输出级在节点N4处提供的输出信号QOUT在第一逻辑状态(如低电平)和第二逻辑状态(如高电平)之间切换。当下拉晶体管MN1导通时输出信号QOUT的电位接近于第二参考电压源，当上拉晶体管MP1导通时输出信号QOUT的电位接近第一参考电压源。
前级驱动器20输出的控制信号VPG(即第一驱动信号)耦合到上拉晶体管MP1的栅极控制端用于驱动上拉晶体管MP1，以及前级驱动器20输出的控制信号VNG(即第二驱动信号)耦合到下拉晶体管MN1的栅极控制端用于驱动下拉晶体管MN1。
参见图4，前级驱动器20包括第一晶体管T1和第二晶体管T2，该第一晶体管T1和第二晶体管T2各自均具有一个第一端和一个第二端及一个控制端，第一晶体管T1例如是一个PMOS类型的场效应晶体管，第一晶体管T1例如是一个NMOS类型的场效应晶体管，它们的第一端例如是源极，而第二端例如是漏极，以及控制端例如是栅极。其中第一晶体管T1的第二端和第二晶体管T2的第二端之间连接有一个受输出信号QOUT控制的延迟单元20a，延迟单元20a的意义在于避免第一驱动信号VPG、第二驱动信号VNG的高低逻辑状态同时发生翻转。具体地说，可以产生延时效应的延迟单元20a使得第一驱动信号VPG从低电平翻转到高电平的上升沿跳转动作结束之后，第二驱动信号VNG才开始执行从低电平翻转到高电平的上升沿跳转动作，其产生的一个预期目的在于，只有当第一驱动信号VPG为高电位时(保障上拉晶体管MP1是关断的)，第二驱动信号VNG才可以从低电位转高电位来试图接通下拉晶体管MN1导通。或者是，延迟单元20a使得第二驱动信号VNG从高电平翻转到低电平的下降沿跳转动作结束之后，第一驱动信号VPG才开始执行从高电平翻转到低电平的下降沿跳转动作，其产生的一个预期目的在于，只有当第二驱动信号VNG为低电位时(保障下拉晶体管MN1是关断的)，第一驱动信号VPG才可以从高电位转低电位来试图接通上拉晶体管MP1。
参见图4，延迟单元20a包括第三晶体管T3和第四晶体管T4，它们各自均具有一个第一端(例如源极)和一个第二端(例如漏极)及一个控制端(例如栅极)。第三晶体管T3的第一端和第四晶体管T4的第二端相互连接在一起，以及第三晶体管T3的第二端和第四晶体管的第一端相互连接在一起，还要求第三晶体管T3的导电沟道类型和第四晶体管T4相反，譬如第三晶体管T3是PMOS场效应晶体管而第四晶体管T4是NMOS场效应晶体管，相当于第三晶体管T3和第四晶体管T4两者构成一个CMOS互补开关。并且前级驱动器20包括的一个反相器INV的输入端连接在节点N4而输出端(在一个节点N3处)同时连接到第三晶体管T3和第四晶体管T4各自的栅极控制端，所以在上拉晶体管MP1的漏极和下拉晶体管MN1的漏极互连的节点N4处产生的输出信号QOUT的反相信号通过反相器INV输送到第三晶体管T3和第四晶体管T4各自的栅极。因为第三晶体管T3的导电沟道类型和第四晶体管T4相反，所以无论输出信号QOUT是高电平还是低电平(也即无论输出信号QOUT的反相信号是低电平还是高电平)，则第三晶体管T3和第四晶体管T4两者中必定有一者是导通的，而另一者却是关断的，故延迟单元20a在前级驱动器20中会一直保持着常开(Normally-ON)的状态。具体而言，例如输出信号QOUT的反相信号是低电平则第三晶体管T3接通而第四晶体管T4关断，又例如，输出信号QOUT的反相信号是高电平则第三晶体管T3关断而第四晶体管T4接通。
为了方便叙述，设定第三晶体管T3的第一端和第四晶体管T4的第二端相互连接在延迟单元20a的一个端口P1，以及设定第三晶体管T3的第二端和第四晶体管的第一端相互连接在在延迟单元20a的一个端口P2。具体而言第三晶体管T3的第一端和第四晶体管T4的第二端一起连接到第一晶体管T1的第二端，以及第三晶体管T3的第二端和第四晶体管T4的第一端都连接到第二晶体管T2的第二端。因为将一个输入信号QIN同时输入到第一、第二晶体管T1、T2各自的栅极控制端，所以如果当输入信号QIN为第一逻辑状态(例如低电平状态)时，PMOS的第一晶体管T1导通而NMOS的第二晶体管T2关断，或者是如果当输入信号QIN为第二逻辑状态(例如高电平状态)时，PMOS的第一晶体管T1关断而NMOS的第二晶体管T2接通。
在第一种情况下，第一晶体管T1接通、第二晶体管T2关断会导致第一晶体管T1的第二端的节点N1处的电压VA的迅速上升，电压VA会上升至接近第一晶体管T1的第一端所输入的第一参考电压源(如电源电压VDD)的高电压水准，而又基于在第二晶体管T2关断条件下电压VA的上升还会趋于抬升第二晶体管T2的第二端的节点N2处的电压VB，但是延迟单元20a的延时效应导致电压VB的上升时机滞后于电压VA的上升时间节点。与第一种情况相对的是，在第二种情况下，第一晶体管T1关断、第二晶体管T2接通会导致第二晶体管T2的第二端的节点N2处的电压VB的迅速下降，电压VB会下降至接近第二晶体管T2的第一端所输入的第二参考电压源(如GND或负电位VSS)的低电压水准，而又基于在第一晶体管T1关断条件下电压VB的下降还会趋于降低第一晶体管T1的第一端的节点N1处的电压VA，但是延迟单元20a的延时效应导致电压VA的下降时机滞后于电压VB的降低时间节点。
在第一晶体管T1的第二端的节点N1处的电压VA的迅速上升阶段，从低电平到高电平快速转换角色的电压VA实质是输入至延迟单元20a的端口P1的类似阶跃信号(具有上升沿)，此阶段延迟单元20a相当于一个阻性元件，其具有的等效电阻值足以延迟第二晶体管T2的第二端的节点N2处(即从延迟单元20a的端口P2输出的电压信号)的电压VB的上升，尤其是节点N2处与对地端之间还存在着不可避免的寄生电容。反之亦然，在第二晶体管T2的第二端的节点N2处的电压VB的迅速下降阶段，从高电平到低电平快速转换角色的电压VB实质是输入至延迟单元20a的端口P2的类似阶跃信号(具有下降沿)，此阶段延迟单元20a亦相当于一个阻性元件，具有的等效电阻值足以延迟第一晶体管T1的第二端的节点N1处(即从延迟单元20a的端口P1输出的电压信号)的电压VA的下降，尤其是节点N1处与对地端之间也还存在着不可避免的寄生电容。
为了能够更直观地获悉电压VA信号和电压VB信号两者的上升或下降的相对时间滞后关系，藉此来产生一个时间延迟，而使得VPG/VNG以非重迭的方式控制PMOS/NMOS型晶体管MP1/MN1的栅极电压，最终达到MP1/MN1晶体管互补式切换，本发明特意在图5-6中展示了第一、第二驱动信号VPG/VNG的响应机制。
参见图4和图5，当输入信号QIN为第一逻辑状态(如低电平)时，第一晶体管T1导通而第二晶体管T2关断，使得第一晶体管T1的第二端(在节点N1处)的电压VA抬升，该电压VA输入到一个缓冲器B1或者是电压跟随器/随耦器，其可以带有电平移位功效，从缓冲器B1的输出端输出并提供一个耦合到上拉晶体管MP1栅极的第一驱动信号VPG，电压VA抬升导致第一驱动信号VPG由第一逻辑状态(如低电平)翻转至第二逻辑状态(如高电平)。与此同时，正如上文所介绍，延迟单元20a减缓第二晶体管T2的第二端(在节点N2处)的电压VB抬升速度，这种延迟效果体现在图5中。只有在第一驱动信号VPG翻转至第二逻辑状态的动作结束后，第二晶体管T2的第二端的电压VB才开始抬升，图5中显示了电压VA执行翻转动作的时间节点到电压VB执行翻转的时间节点之间的延迟时间为TDelay1，该电压VB输入到一个缓冲器B2后，从缓冲器B2的输出端输出并提供一个耦合到下拉晶体管MN1栅极的第二驱动信号VNG，电压VB抬升进一步使第二驱动信号VNG开始由第一逻辑状态翻转到第二逻辑状态。最终，第二驱动信号VNG执行翻转(上升沿)动作的时间节点比第一驱动信号VPG执行翻转(上升沿)动作的时间节点在时间轴上要向后推延的时间为TDelay1，在图5中有所体现。
参见图4和图6，当输入信号QIN为第二逻辑状态(如高电平)时，第一晶体管T1关断而第二晶体管T2导通，使得第二晶体管T2的第二端(在节点N2处)的电压VB下降，该电压VB输入到一个缓冲器B2或者是电压跟随器/随耦器，其可以带有电平移位功效，从缓冲器B2的输出端输出并提供一个耦合到下拉晶体管MN1栅极的第二驱动信号VNG，电压VB下降导致第二驱动信号VNG由第二逻辑状态(如高电平)翻转返回至第一逻辑状态(如低电平)。与此同时，正如上文所介绍，延迟单元20a减缓第一晶体管T1的第二端(在节点N1处)的电压VA的下拉速度，这种延迟效果体现在图6中。只有在第二驱动信号VNG翻转至第一逻辑状态的动作结束后，第一晶体管T1的第二端的电压VA才开始下拉，图6中显示了电压VB执行翻转动作的时间节点到电压VA执行翻转的时间节点之间的延迟时间为TDelay2，该电压VA输入到一个缓冲器B1后，从缓冲器B1的输出端输出并提供一个耦合到上拉晶体管MP1栅极的第一驱动信号VPG，电压VA下降进一步使第一驱动信号VPG开始由第二逻辑状态翻转返回到第一逻辑状态。最终，第一驱动信号VPG执行翻转(下降沿)动作的时间节点比第二驱动信号VNG执行翻转(下降沿)动作的时间节点在时间轴上要向后推延的时间为TDelay2，在图6中有所体现。
经过对比图2-3实现延时的机制和图4实现延时的机制可以获知，本发明所提供的前级驱动器20因为可以减少NAND、NOR逻辑门的使用，所以最终可以有效地减少晶体管的数量，从而实现缩小版图面积，同时利用延迟单元20a具有的一对偏压晶体管的等效电阻，亦可减少高阻值电阻(通常是千欧姆KΩ级别)的使用而可减少额外的光罩，该等优势对于业界具本领域通常知识者而言无疑是乐见其成的。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (9)

1.一种输出驱动电路，其特征在于，包括一个前级驱动器，用于驱动一个输出级的上拉晶体管和下拉晶体管交替导通，以使所述输出级所提供的输出信号在第一、第二逻辑状态之间切换，并且所述前级驱动器输出的第一驱动信号用于驱动所述上拉晶体管以及输出的第二驱动信号用于驱动所述下拉晶体管，所述前级驱动器包括：
第一、第二晶体管，它们各自均具有一个第一端和一个第二端及一个控制端，一个输入信号同时输入到所述第一、第二晶体管的所述控制端，所述第一、第二晶体管各自的所述第一端对应分别连接到第一、第二参考电压源，以及所述第一、第二晶体管各自的所述第二端之间连接有一个受所述输出信号控制的延迟单元，所述延迟单元用于避免所述第一、第二驱动信号的逻辑状态同时产生上升沿或下降沿的翻转；
所述延迟单元包括第三、第四晶体管，它们各自均具有一个第一端和一个第二端及一个控制端；其中
所述第三晶体管的所述第一端和所述第四晶体管的所述第二端都连接到所述第一晶体管的所述第二端，以及所述第三晶体管的所述第二端和所述第四晶体管的所述第一端都连接到所述第二晶体管的所述第二端，并在所述第三、第四晶体管的控制端输入所述输出信号的反相信号。
2.根据权利要求1所述的输出驱动电路，其特征在于，当所述第一驱动信号由所述第一逻辑状态翻转到所述第二逻辑状态时，所述延迟单元产生延时效应，使所述第一驱动信号翻转结束后所述第二驱动信号才由所述第一逻辑状态翻转到所述第二逻辑状态。
3.根据权利要求1所述的输出驱动电路，其特征在于，当所述第二驱动信号由所述第二逻辑状态翻转到所述第一逻辑状态时，所述延迟单元产生延时效应，使所述第二驱动信号翻转结束后所述第一驱动信号才由所述第二逻辑状态翻转到所述第一逻辑状态。
4.根据权利要求1所述的输出驱动电路，其特征在于，还包括一个第一缓冲器，其输入端连接到所述第一晶体管的第二端而其输出端则提供所述的第一驱动信号。
5.根据权利要求1所述的输出驱动电路，其特征在于，还包括一个第二缓冲器，其输入端连接到所述第二晶体管的第二端而其输出端则提供所述的第二驱动信号。
6.根据权利要求2所述的输出驱动电路，其特征在于，当所述输入信号为第一逻辑状态时，所述第一晶体管导通而所述第二晶体管关断，使得所述第一晶体管的所述第二端的电压抬升并导致所述第一驱动信号由所述第一逻辑状态翻转至所述第二逻辑状态；
所述延迟单元减缓所述第二晶体管的所述第二端的电压抬升速度，在所述第一驱动信号翻转结束后，所述第二晶体管的所述第二端的电压才开始抬升而进一步使所述第二驱动信号开始由所述第一逻辑状态翻转到所述第二逻辑状态。
7.根据权利要求3所述的输出驱动电路，其特征在于，当所述输入信号为第二逻辑状态时，所述第一晶体管关断而所述第二晶体管导通，使得所述第二晶体管的所述第二端的电压拉低并导致所述第二驱动信号由所述第二逻辑状态翻转至所述第一逻辑状态；
所述延迟单元减缓所述第一晶体管的所述第二端的电压降低速度，在所述第二驱动信号翻转结束后，所述第一晶体管的所述第二端的电压才开始降低而进一步使所述第一驱动信号开始由所述第二逻辑状态翻转到所述第一逻辑状态。
8.根据权利要求1所述的输出驱动电路，其特征在于，还包括一个反相器，所述反相器的输入端接收所述输出信号而所述反相器的输出端连接到所述第三、第四晶体管的所述控制端。
9.根据权利要求1所述的输出驱动电路，其特征在于，所述第三晶体管的导电沟道类型和所述第四晶体管相反，所述输出信号的所述反相信号控制所述第三、第四晶体管两者中的一者关断时另一者导通。
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