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CN108695314B - 集成电路及其制造方法以及集成电路的导电层 - Google Patents

集成电路及其制造方法以及集成电路的导电层 Download PDF

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Abstract

本公开提供了集成电路及其制造方法以及集成电路的导电层。一种集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流和从第二导电图案流动到第一导电图案的第二电流在不同的时间经过。通路布置在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。

Description

集成电路及其制造方法以及集成电路的导电层
技术领域
按照一个或更多个示范性实施方式的装置和方法涉及一种集成电路，更具体地，涉及包括用于减轻电致迁移的互连的集成电路以及制造该集成电路的方法。
背景技术
电致迁移可以指的是导电材料(诸如金属)的原子的运动，其在电流流过该导电材料时发生。随着电流密度增大，电致迁移也增加，并且甚至，由导电材料形成的图案可能由于原子的运动而断裂。电致迁移会影响集成电路以及包括该集成电路的半导体器件的功能，该集成电路包括由导电材料形成的多个图案。另外，电致迁移会影响集成电路和半导体器件的耐久性。由于图案的尺寸随着集成电路中集成度的提高而减小，所以考虑电致迁移来设计集成电路日益重要。
发明内容
一个或更多个示范性实施方式的方面提供一种包括用于(考虑到导电图案中的电流路径)防止或减轻电致迁移的互连的集成电路以及制造该集成电路的方法。
根据一示范性实施方式的一方面，提供一种集成电路，该集成电路包括：在第一导电层中的第一导电图案，该第一导电图案包括第一区段、第二区段以及将第一区段连接到第二区段的第三区段，该第一区段包括至少一个第一点，第一电流通过所述至少一个第一点从第一导电图案外部供给，第二区段包括至少一个第二点，第二电流通过所述至少一个第二点被引出到第一导电图案外部；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许第一电流通过该通路被供给到第二导电图案并允许第二电流通过该通路从第二导电图案引来，该通路在第一导电图案的第三区段上。
根据另一示范性实施方式的一方面，提供一种集成电路，该集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流经过并允许从第二导电图案流动到第一导电图案的第二电流经过，其中该通路在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。
根据另一示范性实施方式的一方面，提供一种制造包括多个标准单元的集成电路的方法，该方法包括：通过参考单元库创建连接所述多个标准单元的输入引脚和输出引脚的多个互连而进行布线；以及生成定义所述多个互连的布局数据，其中进行所述布线包括在导电图案的第一区域和导电图案的第二区域之间的第三区域上布置所述多个互连中包括的通路，其中导电图案对应于所述多个标准单元中的至少一个的输出引脚，其中第一区域包括至少一个第一点，电流通过所述至少一个第一点从导电图案外部供给，其中第二区域包括至少一个第二点，电流通过所述至少一个第二点被引出到导电图案外部。
根据另一示范性实施方式的一方面，提供一种非瞬时性计算机可读记录介质，其上记录有可由用于执行所述方法的计算机执行的程序。
根据另一示范性实施方式的一方面，提供一种集成电路的导电层，该导电层包括：导电图案的第一区段，第一区段包括至少一个第一点，第一电流通过所述至少一个第一点从导电图案外部供给；导电图案的第二区段，第二区段包括至少一个第二点，第二电流通过所述至少一个第二点被引出到导电图案外部；以及第三区段，将第一区段连接到第二区段，并电连接到通路，第一电流通过该通路流动到另一导电图案并且第二电流通过该通路从所述另一导电图案流动，其中通路在导电图案上使得在导电图案中第一电流的路径不与第二电流的路径重叠。
附图说明
从以下结合附图的详细描述，示范性实施方式将被更清楚地理解，附图中：
图1是根据一示范性实施方式的集成电路的部分的电路图；
图2A是根据一示范性实施方式的标准单元的布局的图；
图2B是根据一示范性实施方式的标准单元的沿着图2A中示出的线Y1-Y1'截取的剖视图；
图3是根据一示范性实施方式的取决于标准单元的输出引脚中的通路的布置的电致迁移效应的示意图；
图4A至图4C是根据一个或更多个示范性实施方式的导电图案中的在该处设置通路的区段的图；
图5A至图5E是根据一个或更多个示范性实施方式的导电图案和在导电图案中的该处布置通路的区段的图；
图6是根据另一示范性实施方式的标准单元的布局的图；
图7是根据一示范性实施方式的制造包括多个标准单元的集成电路的方法的流程图；
图8A和图8B是根据一个或更多个示范性实施方式的由图7中示出的虚设层信息定义的虚设层的图；
图9是根据一示范性实施方式的图7中示出的操作S220的一示例的流程图；
图10A是根据一示范性实施方式的由图7中示出的虚设层信息定义的虚设层的图；
图10B是根据一示范性实施方式的图7中示出的虚设层信息的一示例的图；
图11是根据另一示范性实施方式的图7中示出的操作S220的另一示例的流程图；
图12是根据一示范性实施方式的芯片上系统(SoC)的方框图；以及
图13根据一示范性实施方式的包括存储程序的存储器的计算系统的方框图。
具体实施方式
在下面将详细且清晰地描述示范性实施方式至这样的程度，使本领域普通技术人员能够实现本发明构思而没有过度的负担或实验。此外，将理解，诸如“…中的至少一个”的表述，当在一列元件之后时，修饰整列元件而不是修饰该列中的个别元件。
图1是根据一示范性实施方式的集成电路10的部分的电路图。如图1所示，集成电路10可以包括多个标准单元，即第一至第三标准单元11、12和13。
标准单元是集成电路10中包括的布局单位。集成电路10可以包括多个各种各样的标准单元。标准单元可以具有符合预定规格的结构。例如，标准单元可以具有带有固定的高度和可变的宽度的布局，如下面参照图2A所述。标准单元可以包括接收输入信号的至少一个输入引脚和输出输出信号的至少一个输出引脚。另外，标准单元可以取决于输入信号而产生输出信号。标准单元库可以定义多个标准单元。在设计集成电路10期间，多个标准单元可以参考标准单元库来布置。
参照图1，第一标准单元11的输出信号Y可以通过第一标准单元11的输出引脚P11输出，并可以被分别提供到第二标准单元12的输入引脚P12和第三标准单元13的输入引脚P13。互连W11将第一标准单元11的输出引脚P11与第二标准单元12的输入引脚P12和第三标准单元13的输入引脚P13连接。互连W11可以包括寄生电容器C10。互连W11可以在集成电路10的布局中包括至少一个通路和形成在至少一个导电层中的导电图案。通路和导电图案可以每个具有寄生电容。
第一标准单元11可以包括根据内部信号A驱动输出信号Y的p型金氧氧化物半导体(PMOS)晶体管T11和n型MOS(NMOS)晶体管T12。当第一标准单元11中的内部信号A处于低电平时，PMOS晶体管T11可以导通并且NMOS晶体管T12可以截止。因此，电流I_C可以从电源电压VDD流动到输出引脚P11并可以对寄生电容器C10充电。结果，输出信号Y可以处于高电平。当第一标准单元11中的内部信号A处于高电平时，NMOS晶体管T12可以导通并且PMOS晶体管T11可以截止。因此，电流I_D可以通过输出引脚P11流动到接地电压VSS并可以使寄生电容器C10放电。结果，输出信号Y可以处于低电平。如上所述，电流的流动可以由根据第一标准单元11中的信号电平转换而供应电流的元件(即PMOS晶体管T11)和根据第一标准单元11中的信号电平转换而引出电流的元件(即NMOS晶体管T12)产生。在以下描述的示范性实施方式中，电流I_C可以被称为充电输出电流并且电流I_D可以被称为放电输出电流。
在第一标准单元11中由PMOS晶体管T11供给的电流I_C流动经过的路径可以至少部分地包括其中电流I_C中的至少一些在一个方向上流动的区段。类似地，在第一标准单元11中由NMOS晶体管T12引出的电流I_D流动经过的路径可以至少部分地包括其中电流I_D中的至少一些在一个方向上流动的区段。因此，电致迁移(EM)会发生在第一标准单元11中，更具体地，信号EM会由于具有电平转换的信号而发生。EM可以通过扩大电流路径的横截面面积而部分地减小。然而，在具有有限面积的第一标准单元11中，扩大互连的横截面面积(更具体地，扩大电流在其中流动的互连中包括的导电图案的横截面面积)会是限制性的。
如以下描述的，根据示范性实施方式，连接到第一标准单元11的输出引脚P11且包括在互连W11中的通路的布置会受到限制，电流I_C和I_D的路径可以取决于通路的布置来确定，并可以在第一标准单元11的有限空间中防止和/或减轻EM。此外，输出引脚P11的形状可以根据电流I_C和I_D的路径改变。用于防止和/或减轻EM的输出引脚P11的不必要的区域减小，使得第一标准单元11的空间效率能够提高并且输出引脚P11的电容能够减小。结果，集成电路10的设计自由度和时序特性改进，使得集成电路10的性能能够提高。
图2A是根据一示范性实施方式的包括在集成电路中的标准单元20的布局的图。图2B是根据一示范性实施方式的标准单元20沿着图2A中示出的线Y1-Y1'截取的剖视图。具体地，图2A是标准单元20以及导电图案M21和M22在由X轴和Y轴形成的平面中的平面图，该标准单元20对应于具有输入信号A和输出信号Y的反相器，导电图案M21和M22被布置为传送反相器的输入信号A和输出信号Y。图2B是标准单元20和导电图案M22沿着图2A中示出的线Y1-Y1'平行于Z轴截取的剖视图。在下文，由X轴和Y轴形成的平面可以被称为水平面；与其它元件相比布置在+Z方向上的元件可以被理解为在所述其它元件上或上方；并且与其它元件相比布置在-Z方向上的元件可以被理解为在所述其它元件下或下方。元件在+Z方向上的表面可以被称为元件的顶表面。元件在-Z方向上的表面可以被称为元件的底表面。元件的在X轴或Y轴方向上的表面可以被称为元件的侧表面。
如以上参照图1所述，标准单元20可以具有符合预定标准的结构。参照图2A，标准单元20可以具有预定的高度，即在Y轴方向上的长度，并可以包括根据预定规则布置在其中的栅线和有源区。集成电路中包括的另一标准单元可以具有与图2A所示的不同的宽度(即在X轴方向上的长度)，并可以包括不同数量的栅线。
参照图2A和图2B，第一有源区AC1和第二有源区AC2可以在具有平行于水平面的表面的基板SUB上在X轴方向上延伸。第一有源区AC1和第二有源区AC2可以包括元素半导体诸如硅(Si)或锗(Ge)、或化合物半导体诸如硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)、铟磷化物(InP)等。第一有源区AC1和第二有源区AC2可以包括导电区域诸如杂质掺杂的阱或杂质掺杂的结构。栅线可以在Y轴方向上在第一有源区AC1和第二有源区AC2上延伸。源极/漏极区(例如图2B中的SD1和SD2)可以形成在第一有源区AC1和第二有源区AC2上在每条栅线的一侧。第一有源区AC1可以与每条栅线一起形成PMOS晶体管，第二有源区AC2可以与每条栅线一起形成NMOS晶体管。
在一些示范性实施方式中，通过第一有源区AC1和第二有源区AC2以及栅线形成的晶体管可以是鳍场效应晶体管(FinFET)。例如，如图2B所示，第一有源区AC1和第二有源区AC2可以包括在Z轴方向上突出并延伸的至少一个鳍，栅线可以通过鳍的顶表面和其侧表面(即面向Y轴方向的侧表面)控制晶体管的沟道。尽管在图2B所示的示范性实施方式中第一有源区AC1和第二有源区AC2的每个包括三个鳍，但是在一个或更多个其它示范性实施方式中，每个有源区(AC1或AC2)可以包括例如至多两个鳍或至少四个鳍。与图2B所示的不同，形成在多个鳍上的源极/漏极区SD1和SD2可以不连续地形成在所述鳍上。
导电图案M12至M14可以形成在分隔开地位于栅线之上的导电层(例如金属层M1)中。导电图案M12至M14可以被称为局部互连并可以电互连布置在不同位置的通路(例如图2B中的V01和V02)。导电图案M12至M14可以通过导电图案M12至M14之上的通路(例如图2B中的V11)和导电图案(例如图2B中的M22或第二导电图案)而彼此电连接。类似地，如图2A所示，晶体管的源极可以通过在Y轴方向上延伸的栅极接触和设置在栅极接触上的通路而与供给电源电压VDD的导电图案M13或供给接地电压VSS的导电图案M14电连接。如图2A所示，标准单元20可以包括被施加有输入信号A的输入引脚M11以及输出输出信号Y(例如输入信号A的反转信号)的输出引脚M12。从金属层M2的导电图案M21经过通路发送到输入引脚M11的输入信号A可以通过栅极接触CB发送到多条栅线。输出信号Y可以通过通路V11从输出引脚M12(例如第一导电图案)输出到金属层M2的导电图案M22(例如第二导电图案)。在导电图案M21和M22与输入引脚M11和输出引脚M12之间连接的通路(例如V11)的位置可以在为已经在集成电路的设计期间布置的标准单元布线的阶段被确定。换言之，V1层的通路可以不被包括在标准单元20中，而是可以在布置标准单元20之后在布线阶段中添加。在图2A所示的示范性实施方式中，输入引脚M11和输出引脚M12被示出为形成在标准单元20中的金属层M1中的图案。然而，应理解，一个或更多个另外的示范性实施方式不限于此。例如，根据另一示范性实施方式，标准单元20可以包括形成在金属层M2中的图案(即金属层M1的上布线层)，并且输入引脚和/或输出引脚可以是形成在金属层M2中的图案。
输出信号Y的电平(即电压)可以由从标准单元20内部供给到输出引脚M12的电流或从输出引脚M12引到标准单元20内部的电流确定，如以上参照图1所述。参照图2A，例如，形成在第一有源区AC1中的PMOS晶体管可以供给电流到输出引脚M12并且形成在第二有源区AC2中的NMOS晶体管可以从输出引脚M12引来电流。输出引脚M12可以通过有源接触(例如图2B中的CA1)与PMOS晶体管连接，并且与有源接触中的任一个连接的点可以在图2A中用“+”标记并可以被称为电流供给点。输出引脚M12可以通过有源接触(例如图2B中的CA2)与NMOS晶体管连接，并且与有源接触中的任一个连接的点可以在图2A中用“-”标记并可以被称为电流引出点。如以上参照图1所述，从电流供给点供给的电流I_C和从电流引出点引出的电流I_D可以在不同的时间产生。
输出引脚M12的形状可以考虑电流I_C和I_D来确定。例如，输出引脚M12可以在电流密度高的区段具有大的横截面面积，从而减小EM影响。换言之，当输出引脚M12在与电流流动的方向交叉的方向上的长度被称为输出引脚M12的宽度时，输出引脚M12可以在具有相对高的电流密度的区段具有相对宽的宽度。然而，标准单元20的有限尺寸会导致对输出引脚M12的水平面的面积的限制。如下面所述，当布置在输出引脚M12中的通路V11的位置被限制时，EM可以被减轻而不增大输出引脚M12的面积。
如图2A所示，输出引脚M12可以包括：第一区段M12_1，包含电流供给点并在X轴方向上延伸；第二区段M12_2，包含电流引出点并在X轴方向上延伸；以及第三区段M12_3，连接在第一区段M12_1和第二区段M12_2之间。与输出引脚M12电连接并输出输出信号Y到标准单元20之外的通路V11可以布置在输出引脚M12的第三区段M12_3上。换言之，通路V11可以布置在输出引脚M12上在电流供给点和电流引出点之间。因此，在输出引脚M12中，从电流供给点流动到通路V11的电流I_C的路径可以不与从通路V11流动到电流引出点的电流I_D的路径重叠。
由于通路V11布置在输出引脚M12的第三区段M12_3处，所以输出引脚M12的第三区段M12_3可以具有相对宽的宽度(即在X轴方向上的长度)用于从电流供给点流动的电流I_C和被引出到电流引出点的电流I_D，并且输出引脚M12的第一区段M12_1和第二区段M12_2可以具有相对窄的宽度(即在Y轴方向上的长度)。由于标准单元20具有预定高度(即在Y轴方向上的长度)，所以在X轴方向上延伸的输出引脚M12的第一区段M12_1和第二区段M12_2的相对减小的Y轴方向长度可以提高标准单元20的空间效率。换言之，尽管(为了EM)输出引脚M12的第一区段M12_1和第二区段M12_2的宽度(即Y轴方向长度)的扩大会在具有预定高度的标准单元20中被限制，但是电流I_C和I_D的路径由布置在输出引脚M12的第三区段M12_3处的通路V11确定，如图2A所示。因此，仅输出引脚M12的第三区段M12_3的宽度(即X轴方向长度)可以扩大。
图3是根据一示范性实施方式的取决于通路在标准单元的输出引脚P30中的布置的EM效应的示意图。
参照图3，输出引脚P30的包括电流供给点并在X轴方向上延伸的第一区段P30_1以及输出引脚P30的包括电流引出点并在X轴方向上延伸的第二区段P30_2由于标准单元的有限空间而具有相对窄的宽度(即Y轴方向长度)。另外，连接在第一区段P30_1和第二区段P30_2之间的第三区段P30_3可以具有相对宽的宽度(即X轴方向长度)。
允许防止和/或减轻EM的每单位面积电流密度可以根据用于制造集成电路的半导体工艺和/或导电图案的材料来限定。例如，由于形成在导电层上的导电图案的竖直长度是基本上恒定的，所以导电层可以具有允许防止和/或减轻EM的每单位宽度电流密度。图3示出当输出引脚P30的每单位宽度电流密度的极限值是100％时关于与输出引脚P30电连接的通路的布置的每单位宽度电流密度的百分数。
如图3所示，当通路布置在输出引脚P30的第一区段P30_1或第二区段P30_2处时，每单位宽度电流密度可以超过该极限值。当通路布置在输出引脚P30的第三区段P30_3处时，每单位宽度电流密度可以符合该极限值。这是因为输出引脚P30的第三区段P30_3具有相对宽的宽度(即X轴方向长度)并且从电流供给点供给的电流(例如图2B中的I_C)的路径不与被引出到电流引出点的电流(例如图2B中的I_D)的路径重叠。例如，当通路布置在输出引脚P30的第一区段P30_1处时，从电流供给点供给的电流可以从通路的左侧和右侧朝向通路流动，而被引出到电流引出点的电流可以从通路的一侧(例如+X轴方向)流动。因此，输出引脚P30的第一区段P30_1的宽度可以是宽的。因此，当通路布置在电流供给点和电流引出点之间的允许具有相对宽的宽度的区段处时，在输出引脚P30中，从电流供给点供给的电流的路径可以不与被引出到电流引出点的电流的路径重叠。
图4A至图4C是根据一个或更多个示范性实施方式的导电图案中的布置有通路的区段的图。如以上参照图2A和图2B所述，导电图案中的通路可以布置在将包括电流供给点的区段与包括电流引出点的区段连接的区段处。尽管在图4A至4C中标准单元的输出引脚被示出为导电图案的示例，但是将理解，一个或更多个另外的示范性实施方式不限于此。也就是，将理解，一个或更多个另外的示范性实施方式可以应用于不同的导电图案，例如对应于标准单元的内部信号的导电图案。
参照图4A，输出引脚P40a可以在水平面上具有“U”形状，并可以包括：第一区段P40a_1，包含电流供给点并在X轴方向上延伸；第二区段P40a_2，包含电流引出点并在X轴方向上延伸；以及第三区段P40a_3，将第一区段P40a_1连接到第二区段P40a_2并在Y轴方向上延伸。第三区段P40a_3可以不包括在Y轴方向上邻近第一区段P40a_1和第二区段P40a_2的区域。
通路可以布置在输出引脚P40a的第三区段P40a_3上。从电流供给点流动到通路的电流的路径和从通路流动到电流引出点的电流的路径可以根据通路的布置确定。由于输出引脚P40a的第三区段P40a_3提供从任一个电流供给点供给的电流的路径和被引出到任一个电流引出点的电流的路径，所以第三区段P40a_3的宽度W43a可以大于第一区段P40a_1的宽度W41a和第二区段P40a_2的宽度W42a。如以上参照图2A所述，在标准单元中，确保用于在X轴方向上扩大第三区段P40a_3的区域可以比确保用于在Y轴方向上扩大第一区段P40a_1和第二区段P40a_2的区域容易。
参照图4B，类似于图4A所示的输出引脚P40a，输出引脚P40b可以在水平面上具有“U”形状，并可以包括：第一区段P40b_1，包含电流供给点并在X轴方向上延伸；第二区段P40b_2，包含电流引出点并在X轴方向上延伸；以及第三区段P40b_3，将第一区段P40b_1连接到第二区段P40b_2。如图4B所示，第三区段P40b_3可以包括至少一个电流供给点和/或至少一个电流引出点。尽管通路被布置在包括至少一个电流供给点和/或至少一个电流引出点的第三区段P40b_3上，但是从电流供给点流动到通路的电流的路径可以不与从通路流动到电流引出点的电流的路径重叠。通路可布置在其上的第三区段P40b_3的宽度W43b可以大于第一区段P40b_1的宽度W41b和第二区段P40b_2的宽度W42b。
参照图4C，输出引脚P40c可以在水平面上具有“H”形状，并可以包括：第一区段P40c_1，包含电流供给点并在X轴方向上延伸；第二区段P40c_2，包含电流引出点并在X轴方向上延伸；以及第三区段P40c_3，将第一区段P40c_1连接到第二区段P40c_2。第三区段P40c_3的宽度W43c可以大于第一区段P40c_1的宽度W41c和第二区段P40c_2的宽度W42c。如图4C所示，当第三区段P40c_3在X轴方向上布置在第一区段P40c_1的中间时，第一区段P40c_1的在X轴方向上被第三区段P40c_3分开的两个部分可以具有比图4A所示的第一区段P40a_1的最大电流密度低的最大电流密度。因此，图4C所示的第一区段P40c_1的宽度W41c可以与图4A所示的第一区段P40a_1的宽度W41a相同或小于图4A所示的第一区段P40a_1的宽度W41a。
图5A至图5E是根据一个或更多个示范性实施方式的导电图案和导电图案中的在该处布置通路的区段的图。尽管在图5A至图5E中标准单元的输出引脚被示出为导电图案的示例，但是将理解，一个或更多个另外的示范性实施方式不限于此。也就是，将理解，一个或更多个另外的示范性实施方式可以应用于不同的导电图案，例如对应于标准单元的内部信号的导电图案。下面将省略重复的描述。
参照图5A，输出引脚P50a可以包括：第一区段P50a_1，包含电流供给点并在X轴方向上延伸；第二区段P50a_2，包含电流引出点并在X轴方向上延伸；以及第三区段P50a_3，将第一区段P50a_1连接到第二区段P50a_2。第三区段P50a_3的宽度W54a可以大于第一区段P50a_1的最大宽度W52a和第二区段P50a_2的宽度W53a。
包括电流供给点的第一区段P50a_1可以具有其宽度(即Y轴方向长度)随着在X轴方向上远离第三区段P50a_3而减小的阶梯形状。例如，如图5A所示，第一区段P50a_1可以在邻近第三区段P50a_3的区域处具有宽度W52a，而第一区段P50a_1可以在离第三区段P50a_3最远的区域处具有宽度W51a，宽度W51a小于宽度W52a。
第一区段P50a_1的宽度(即Y轴方向长度)可以基于从每个电流供给点供给的电流的大小和输出引脚P50a中允许的每单位宽度电流来确定。例如，第一区段P50a_1的离第三区段P50a_3最远的区域的宽度W51a可以基于从一个电流供给点供给的电流的大小和输出引脚P50a中允许的每单位宽度电流确定。类似地，第一区段P50a_1的邻近第三区段P50a_3的区域的宽度W52a可以基于从四个电流供给点供给的电流的大小和输出引脚P50a中允许的每单位宽度电流确定。
由于第一区段P50a_1具有阶梯形状，所以输出引脚P50a的不必要区域减小，因此，包括输出引脚P50a的标准单元的空间效率提高。例如，如以下参照图6所述，第一区段P50a_1的阶梯形状可以导致第一区段P50a_1和第二区段P50a_2之间的空间的扩大，并且扩大的空间可以用于布置另一元件，例如输入引脚。
参照图5B，输出引脚P50b可以包括：第一区段P50b_1，包含电流供给点并在X轴方向上延伸；第二区段P50b_2，包含电流引出点并在X轴方向上延伸；以及第三区段P50b_3，将第一区段P50b_1连接到第二区段P50b_2。第三区段P50b_3的宽度W54b可以大于第一区段P50b_1的宽度W51b和第二区段P50b_2的最大宽度W53b。
包括电流引出点的第二区段P50b_2可以具有其宽度(即Y轴方向长度)随着在X轴方向上远离第三区段P50b_3而减小的阶梯形状。例如，如图5B所示，第二区段P50b_2可以在邻近第三区段P50b_3的区域处具有宽度W53b，而第二区段P50b_2可以在离第三区段P50b_3最远的区域处具有宽度W52b，宽度W52b小于宽度W53b。
第二区段P50b_2的宽度(即Y轴方向长度)可以基于被引出到每个电流引出点的电流的大小和输出引脚P50b中允许的每单位宽度电流确定。例如，第二区段P50b_2的离第三区段P50b_3最远的区域的宽度W52b可以基于从一个电流引出点引出的电流的大小和输出引脚P50b中允许的每单位宽度电流确定。类似地，第二区段P50b_2的邻近第三区段P50b_3的区域的宽度W53b可以基于被引出到四个电流引出点的电流的大小和输出引脚P50b中允许的每单位宽度电流确定。
类似于图5A中示出的第一区段P50a_1，由于图5B所示的第二区段P50b_2具有阶梯形状，所以输出引脚P50b的不必要区域减小，因此，包括输出引脚P50b的标准单元的空间效率提高。
参照图5C，输出引脚P50c可以包括：第一区段P50c_1，包含电流供给点并在X轴方向上延伸；第二区段P50c_2，包含电流引出点并在X轴方向上延伸；以及第三区段P50c_3，将第一区段P50c_1连接到第二区段P50c_2。第一区段P50c_1和第二区段P50c_2可以具有其宽度(即Y轴方向长度)随着在X轴方向上远离第三区段P50c_3而减小的阶梯形状。如以上参照图5A和图5B所述，阶梯形状的宽度可以基于在对应位置流动的电流的大小和允许的每单位宽度电流确定。当第一区段P50c_1和第二区段P50c_2两者具有阶梯形状时，如图5C所示，在第一区段P50c_1和第二区段P50c_2之间可以确保相对大的空间。
参照图5D，输出引脚P50d可以包括：第一区段P50d_1，包含电流供给点并在X轴方向上延伸；第二区段P50d_2，包含电流引出点并在X轴方向上延伸；以及第三区段P50d_3，将第一区段P50d_1连接到第二区段P50d_2。第一区段P50d_1和第二区段P50d_2可以具有其宽度(即Y轴方向长度)随着在X轴方向上远离第三区段P50d_3而减小的阶梯形状。与图5C所示的输出引脚P50c相比，第一区段P50d_1和第二区段P50d_2可以具有其宽度(即Y轴方向长度)在沿着X轴的两个相反的方向上随着远离在中间的第三区段P50d_3而减小的阶梯形状。如以上参照图5A和图5B所述，阶梯形状的宽度可以基于在对应位置流动的电流的大小和允许的每单位宽度电流确定。在图5C和图5D中示出的输出引脚P50c和P50d中，阶梯形状可以随着第三区段P50c_3或P50d_3的位置而变化。
参照图5E，输出引脚P50e可以包括：第一区段P50e_1，包含电流供给点并在X轴方向上延伸；第二区段P50e_2，包含电流引出点并在X轴方向上延伸；以及第三区段P50e_3，将第一区段P50e_1连接到第二区段P50e_2。第一区段P50e_1和第二区段P50e_2可以具有其宽度(即Y轴方向长度)随着在X轴方向上远离第三区段P50e_3而减小的阶梯形状。与图5D所示的输出引脚P50d相比，图5E中示出的第一区段P50e_1和第二区段P50e_2的每个可以分别在Y轴方向上的彼此面对的两侧具有阶梯形状。
以上参照图5A至图5E描述的阶梯形状仅是示例。将理解，在各种示范性实施方式中，输出引脚的第一区段和/或第二区段可以具有其宽度随着远离第三区段而减小的任何形状。例如，第一区段和/或第二区段可以具有其宽度随着远离第三区段而逐渐减小的斜坡形状，或者可以具有将斜坡形状和阶梯形状结合的混合形状。
图6是根据另一示范性实施方式的标准单元60的布局的图。具体地，图6是对应于反相器的标准单元60的在由X轴和Y轴形成的平面中的布局的俯视图，该反相器接收输入信号A并输出输出信号Y。标准单元60可以包括输入引脚M11和输出引脚M12。通路可以布置在输入引脚M11和输出引脚M12的每个中。
如以上参照(除了别的以外)图2A所述，输出引脚M12可以包括：第一区段M12_1，包含电流供给点；第二区段M12_2，包含电流引出点；以及第三区段M12_3，将第一区段M12_1连接到第二区段M12_2。通路可以布置在第三区段M12_3上。第一区段M12_1和第二区段M12_2可以具有其宽度(即Y轴方向长度)随着远离第三区段M12_3而减小的阶梯形状。第一区段M12_1和第二区段M12_2之间的距离可以在离第三区段M12_3最远的区域处是“S5”。
由于第一区段M12_1和/或第二区段M12_2的阶梯形状，金属层M1的空间效率提高。因此，形成在金属层M1中的输入引脚M11可以包括在Y轴方向上延伸的区段M11_1。结果，输入引脚M11中的其中布置通路的区域扩大。布置通路的增加的自由度可以减小在布置标准单元60之后的布线过程期间的布线拥塞。结果，包括多个标准单元和互连的集成电路由于简单的结构而具有改善的性能和提高的集成度。
图7是根据一示范性实施方式的制造包括多个标准单元的集成电路的方法的流程图。
标准单元库D50可以包括关于所述多个标准单元的信息，例如功能信息、特性信息和布局信息中的至少一种。如图7所示，标准单元库D50可以包括虚设层信息D51。
虚设层信息D51可以定义用于限制通路在标准单元的输出引脚处的布置的虚设层。虚设层可以不被实际包括在集成电路中，而是可以在集成电路的设计期间使用。由虚设层信息D51定义的虚设层的图案可以表示在其中禁止布置通路的区域，使得通路可以布置在输出引脚上且在没有虚设层的图案的区域中。或者，由虚设层信息D51定义的虚设层的图案可以表示其中允许布置通路的区域，使得通路可以布置在输出引脚上且在具有虚设层的图案的区域中。下面将参照图8A和图8B详细描述虚设层。
当虚设层的图案由虚设层信息D51定义使得通路布置在标准单元的输出引脚的第三区段上时，如上所述，在输出引脚中，从电流供给点流动到通路的电流的路径可以不与从通路流动到电流引出点的电流的路径重叠。结果，输出引脚可以防止和/或减轻EM并可以具有减小的面积。
参照图7，在操作S100中，可以执行逻辑综合以从寄存器传送级(RTL)数据D10生成网表数据D20。例如，半导体设计工具(例如逻辑综合工具)可以参考标准单元库D50基于以硬件描述语言(HDL)(诸如超高速集成电路(VHSIC)HDL(VHDL)和Verilog)编写的RTL数据D10执行逻辑综合，从而生成包括比特流或网表的网表数据D20。如上所述，在逻辑综合期间，关于防止和/或减轻EM并具有改进的性能和/或减小的面积的标准单元的信息可以被包括在标准单元库D50中，并且这样的标准单元可以被包括在集成电路中。
如以上参照图5A至图5E所述，当标准单元的输出引脚的面积减小时，输出引脚的电容可以减小。输出引脚的减小的电容可以引起通过输出引脚输出的输出信号的响应特性的改善，因此，标准单元的时序特性可以改善。标准单元的改善的时序特性可以在操作S100中的逻辑综合期间被参考。
在操作S200中，可以执行布置和布线(P&R)以从网表数据D20生成布局数据D30。如图7所示，P&R可以包括多个操作S210、S220和S230。
在操作S210中，可以布置标准单元。例如，参考标准单元库D50，半导体设计工具(例如P&R工具)可以基于网表数据D20布置多个标准单元。如上所述，标准单元可以具有预定的高度，因此，半导体设计工具可以将标准单元布置为在十字形网格上具有预定长度。
在操作S220中，可以创建互连。互连可以电连接标准单元中的输出引脚与输入引脚，并可以包括例如至少一个通路和至少一个导电图案。标准单元可以通过创建互连而被布线。互连中包括的通路当中的被包括在每个标准单元的输出引脚中的通路可以根据由标准单元库D50中包括的虚设层信息D51定义的虚设层的图案而被布置在有限的区域中。下面将参照图9和图11详细描述操作S220。
在操作S230中，可以生成布局数据D30。布局数据D30可以具有例如图形数据库系统II(GDSII)的格式，并可以包括标准单元和互连的几何信息。
在操作S300中，可以制造掩模。例如，形成在多个层上的图案可以由布局数据D30定义并且用于形成所述层的图案的至少一个掩模(或光掩模)可以被制造或提供。
在操作S400中，可以制造集成电路。例如，集成电路可以通过使用操作S300中制造的所述至少一个掩模来图案化所述层而被制造。如图7所示，操作S400可以包括操作S410和S420。
在操作S410中，可以执行前端工艺线(FEOL)工艺。FEOL可以指的是在集成电路的制造期间在基板上形成各个元件例如晶体管、电容器和电阻器的工艺。例如，FEOL可以包括晶片平坦化和清洁、形成沟槽、形成阱、形成栅线以及形成源极和漏极中的至少一个。
在操作S420中，可以执行后端工艺线(BEOL)工艺。BEOL可以指的是在集成电路的制造期间互连各个元件例如晶体管、电容器和电阻器的工艺。例如，BEOL可以包括硅化栅极、源极和漏极区、添加电介质、平坦化、形成孔、添加金属层、形成通路以及形成钝化层中的至少一个。此后，集成电路可以被封装到半导体封装中并用作各种应用中的部件。
根据一个或更多个示范性实施方式的导电图案和电连接到该导电图案的通路可以通过在操作S420执行BEOL工艺形成。例如，布局数据D30可以包括由标准单元库D50定义的标准单元的输出引脚的几何信息，并且输出引脚可以利用根据布局数据D30制造的掩模使用BEOL工艺形成。此外，布局数据D30可以包括根据虚设层信息D51布置在标准单元的输出引脚中的有限区域处的通路的几何信息。通路可以利用根据布局数据D30制造的掩模使用BEOL工艺形成。
图8A和图8B是根据一个或更多个示范性实施方式的由图7中示出的虚设层信息D51定义的虚设层的图。如以上参照图7所述，虚设层信息D51可以被包括在标准单元库D50中并可以定义用于限制通路在标准单元的输出引脚中的布置的虚设层。虚设层可以不被实际包括在集成电路中，而是可以仅在集成电路的设计期间使用。
参照图8A，由虚设层信息D51定义的虚设层的图案可以表示在其中禁止布置通路的区域。例如，如图8A所示，标准单元80a的输出引脚P80a可以包括：第一区段P80a_1，包含电流供给点并在X轴方向上延伸；第二区段P80a_2，包含电流引出点并在X轴方向上延伸；以及第三区段P80a_3，将第一区段P80a_1连接到第二区段P80a_2。通路可以布置在第三区段P80a_3上。因此，虚设层可以包括对应于在其中禁止布置通路的区域的图案，即输出引脚P80a的第一区段P80a_1和第二区段P80a_2。包括对应于在其中禁止布置通路的区域的图案的虚设层可以被称为阻碍(OBS)层或OBS标记层。当在图7所示的操作S220中创建互连时，半导体设计工具可以识别OBS层的图案并可以在除了OBS层的图案之外的区域中布置通路，从而创建互连。
参照图8B，由虚设层信息D51定义的虚设层的图案可以表示在其中允许布置通路的区域。例如，如图8B所示，标准单元80b的输出引脚P80b可以包括：第一区段P80b_1，包含电流供给点并在X轴方向上延伸；第二区段P80b_2，包含电流引出点并在X轴方向上延伸；以及第三区段P80b_3，将第一区段P80b_1连接到第二区段P80b_2。通路可以布置在第三区段P80b_3上。因此，虚设层可以包括对应于在其中允许布置通路的区域的图案，即输出引脚P80b的第三区段P80b_3。包括对应于在其中允许布置通路的区域的图案的虚设层可以被称为引脚层或引脚标记层。当在图7所示的操作S220中创建互连时，半导体设计工具可以识别引脚层的图案并可以在其中存在引脚层的图案的区域中布置通路，从而创建互连。
图9是根据一示范性实施方式的图7中示出的操作S220的示例的流程图。具体地，图9是创建用于将第一标准单元的输出引脚与第二标准单元的输入引脚电连接的互连的方法S220'的流程图。如以上参照图7所述，互连可以在布置标准单元之后在操作S220'中创建。如图9所示，操作S220'可以包括操作S221、S222和S223并将参照图7一起来描述。
在操作S221中，第一通路可以基于第一标准单元的虚设层信息而布置在第一标准单元的输出引脚中。如上所述，虚设层信息可以定义在第一标准单元的输出引脚中禁止或允许布置第一通路的区域，使得布置在第一标准单元的输出引脚中的第一通路在电流供给点和电流引出点之间。因此，第一通路可以布置在第一标准单元的输出引脚上，使得从电流供给点流动到第一通路的电流的路径不与从第一通路流动到电流引出点的电流的路径重叠。
在操作S222中，第二通路可以布置在第二标准单元的输入引脚中。如以上参照图5A至图5E所述，当第二标准单元的输出引脚具有阶梯形状时，可以另外地确保用于第二标准单元的输入引脚的空间，因此，在第二标准单元的输入引脚中能够布置第二通路的区域可以增大。布置第二通路的增加的自由度可以引起将第一标准单元的输出引脚与第二标准单元的输入引脚电连接的互连的自由度的提高。结果，在包括多个标准单元的集成电路中改善了布线拥塞，因此，集成电路的性能和/或集成度提高。
在操作S223中可以创建用于电连接第一通路和第二通路的通路和/或导电图案。例如，第一导电图案和第二导电图案可以被创建以与第一通路电连接并分别形成在第一标准单元的输出引脚的第一上导电层和第二上导电层上，并且通路可以被创建以电连接第一导电图案和第二导电图案。
操作S221、S222和S223可以以与图9中示出的不同的顺序执行。换言之，被包括在用于将第一标准单元的输出引脚与第二标准单元的输入引脚电连接的互连中的第一通路和第二通路以及第一导电图案和第二导电图案可以以随机的顺序创建。
图10A是根据一示范性实施方式的由图7中示出的虚设层信息D51定义的虚设层的图。图10B是根据一示范性实施方式的图7中示出的虚设层信息D51的一示例的图。类似于以上参照图8B描述的示范性实施方式，在图10A中示出的示范性实施方式中，虚设层是引脚层并可以包括对应于其中允许布置通路的区域的图案。图10B中示出的虚设层信息D51'可以包括定义引脚层的图案的几何信息D51_1。
参照图10A，标准单元100的输出引脚P100可以包括：第一区段P100_1，包含电流供给点并在X轴方向上延伸；第二区段P100_2，包含电流引出点并在X轴方向上延伸；以及第三区段P100_3，将第一区段P100_1连接到第二区段P100_2。虚设层的图案可以对应于第三区段P100_3。通路可以根据半导体设计标准(例如设计规则)布置在网格上预先确定的位置之一处。因此，如图10A所示，通路可以布置在第三区段P100_3中的五个位置之一处。虚设层的图案可以定义分别对应于能够布置通路的位置的通路候选者VC1至VC5。
参照图10B，虚设层信息D51'可以包括几何信息D51_1和EM信息D51_2。几何信息D51_1可以定义对应于图10A中示出的第三区段P100_3的虚设层的图案。EM信息D51_2可以对通路候选者VC1至VC5设定优先级。如以上参照图3所述，EM效应可以随通路的位置而变化。即使在第三区段P100_3中，EM效应也可以随通路的位置而变化。因此，EM信息D51_2可以对由几何信息D51_1定义的区域中能够布置通路的位置设定优先级，使得EM效应越小，位置的优先级越高。例如，如图10A和图10B所示，EM信息D51_2可以以像第三通路候选者VC3、第二通路候选者VC2、第一通路候选者VC1和第五通路候选者VC5一样的次序对五个通路候选者VC1至VC5设定优先级，并可以将第四通路候选者VC4设定为具有与第二通路候选者VC2相同的优先级。当在图7中示出的操作S220中创建互连时，虚设层信息D51'的EM信息D51_2可以被参考，并且通路可以优先地布置在与具有较高优先级的通路候选者对应的位置处。下面将参照图11详细地描述参考通路候选者的优先级次序来创建互连的方法。
图11是根据一示范性实施方式的图7中示出的操作S220的另一示例的流程图。具体地，图11示出参考图10B中示出的虚设层信息D51'来创建用于电连接第一标准单元的输出引脚与第二标准单元的输入引脚的互连的方法S220”。如图11所示，操作S220”可以包括多个操作S221'、S222'、S223'和S224'并将参照图10A和图10B一起来描述。
在操作S221'中，第一通路可以基于EM信息布置在第一标准单元的输出引脚中。如以上参照图10A和图10B所述，EM信息可以对能够布置通路的位置设定优先级，使得EM效应越小，位置的优先级越高。在操作S221'中，通路可以布置在具有最高优先级的位置处。
在操作S222'中，第二通路可以布置在第二标准单元的输入引脚中。如以上参照图5A至图5E所述，当第二标准单元的输出引脚具有阶梯形状时，可以另外地确保用于第二标准单元的输入引脚的空间，因此，在第二标准单元的输入引脚中能够布置第二通路的区域可以增大。
在操作S223'中可以确定是否可能创建互连。例如，创建包括第一通路和第二通路以及电连接第一通路和第二通路的导电图案的互连可能由于用于电连接集成电路中的其它标准单元的其它互连、设计规则等而是不可能的。当导电图案的创建不可能时，第一通路可以现在基于操作S221'中的EM信息而布置在第一标准单元的输出引脚中。在此时，第一通路可以布置在具有比在之前已经执行的操作S221'中选择的位置低的优先级的位置处。当导电图案的创建是可能的时，通路和/或用于电连接第一通路和第二通路的导电图案可以在操作S224'中创建。
操作S221'、S222'和S223'可以以与图11中示出的不同的顺序执行。例如，在操作S221'中布置第一通路之后，可以在操作S222'中确定是否可以创建包括第一通路的互连。根据另一示范性实施方式，可以首先在操作S223'中确定是否可以创建用于连接第一标准单元的输出引脚与第二标准单元的输入引脚的互连，以确定可创建的互连的路径。此后，可以在操作S221'和S222'中布置第一通路和第二通路。
图12是根据一示范性实施方式的芯片上系统(SoC)120的方框图。SoC 120可以是半导体器件并可以包括根据一示范性实施方式的集成电路。SoC 120通过将复合功能块(诸如执行各种功能的知识产权(IP)模块)集成到单一芯片中而实现。根据一示范性实施方式，标准单元可以被包括在SoC 120的每个功能块中，因此，防止和/或减轻EM并且SoC 120具有减小的面积和高的可靠性。
参照图12，SoC 120可以包括调制解调器122、显示器控制器123、存储器124、外存储器控制器125、中央处理器(CPU)126、事务单元127、电源管理集成电路(PMIC)128和图形处理单元(GPU)129。SoC 120的功能块可以通过系统总线121彼此通信。
可控制SoC 120的全部或一些操作的CPU 126可以控制包括调制解调器、显示器控制器123、存储器124、外存储器控制器125、CPU 126、事务单元127、PMIC 128和GPU 129的其它功能块的操作。调制解调器122可以解调从SoC 120外部接收的信号或可以调制SoC 120中产生的信号并将该信号发送到SoC 120外部。外存储器控制器125可以控制发送数据到与SoC 120连接的外存储器件的操作和从连接到SoC 120的外存储器件接收数据的操作。例如，外存储器件中存储的程序和/或数据可以在外存储器控制器125的控制下被提供到CPU126或GPU 129。GPU 129可以执行涉及图形处理的程序指令。GPU 129可以通过外存储器控制器125接收图形数据并可以通过外存储器控制器125将已处理的图形数据发送到SoC 120外部。事务单元127可以监控每个功能块的数据处理。PMIC 128可以根据事务单元127的控制而控制供给到每个功能块的电力。显示器控制器123可以控制在SoC 120外面的显示器(或显示装置)并将SoC 120中产生的数据发送到显示器。
存储器124可以是非易失性存储器，诸如电可擦除可编程只读存储器(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、电阻RAM(RRAM)、纳米浮置栅极存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)或铁电随机存储器(FRAM)，或者可以是易失性存储器，诸如动态RAM(DRAM)、静态RAM(SRAM)、可移动DRAM、双倍数据速率(DDR)同步DRAM(SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus DRAM(RDRAM)。
图13根据一示范性实施方式的包括存储程序的存储器的计算系统130的方框图。根据一示范性实施方式的制造集成电路的方法(例如图7中示出的方法)中包括的操作中的至少一些可以在计算系统130中执行。
计算系统130可以是固定的计算系统，诸如台式计算机、工作站或服务器，或可以是便携式计算系统，诸如膝上型计算机。如图13所示，计算系统130可以包括处理器131、输入/输出(I/O)器件132、网络接口133、RAM 134、ROM 135和存储器136。处理器131、I/O器件132、网络接口133、RAM 124、ROM 135和存储器136可以连接到总线137并可以通过总线137彼此通信。
处理器131可以被称为处理单元并可以包括至少一个芯，其可以像微处理器、应用处理器(AP)、数字信号处理器(DSP)或GPU一样地执行指令集(例如Intel架构-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、无内部互锁流水级的微处理器(MIPS)、先进精简指令集计算机(RISC)机器(ARM)或IA-64)。例如，处理器131可以通过总线137访问存储器(即RAM 134或ROM 135)，并可以执行存储在RAM 134或ROM 135中的指令。如图13所示，RAM134可以存储根据一示范性实施方式的程序200或程序200的至少部分。程序200可以使处理器131能够执行制造集成电路的方法中包括的至少一些操作。换言之，程序200可以包括能够被处理器131执行的多个指令。程序200中包括的指令可以使处理器131能够执行例如图7中示出的操作S100中的逻辑综合和/或操作S200中的P&R。
即使供给到计算系统130的电力被切断，存储器136也可以不丢失其中存储的数据。存储器136可以包括非易失性存储器件或存储介质诸如磁带、光盘或磁盘。存储器136可以从计算系统130是可移除的。根据一示范性实施方式，存储器136可以存储程序200。在被处理器131执行之前，程序200或程序200的至少部分可以从存储器136加载到RAM 134。或者，存储器136可以存储以程序语言编写的文件，并且由编译器从该文件生成的程序200或程序200的至少部分可以被加载到RAM 134。存储器136也可以存储数据库(DB)251。DB 251可以包括用于设计集成电路的信息，例如图7中示出的标准单元库D50。
存储器136还可以存储将被处理器131处理的数据或者已经被处理器131处理的数据。换言之，处理器131可以通过处理存储器136中存储的数据而生成数据，或者可以存储根据程序200而在存储器136中生成的数据。例如，存储器136可以存储RTL数据D10、网表数据D20和/或布局数据D30。
I/O器件132可以包括输入器件诸如键盘或定点器件以及输出器件诸如显示器件或打印机。例如，通过I/O器件132，用户可以触发由处理器131对程序200的执行、输入图7中示出的RTL数据D10和/或网表数据D20并检查图7中示出的布局数据D30。
网络接口133可以提供对计算系统130外部的网络的访问。例如，网络可以包括多个计算系统和通信链路。通信链路可以包括有线链路、光链路、无线链路或其它类型的链路。
尽管上面已经具体示出并描述了示范性实施方式，但是将理解，可以在其中进行形式和细节上的各种变化而没有脱离权利要求书的精神和范围。
本申请要求于2017年4月5日在韩国知识产权局提交的第10-2017-0044396号韩国专利申请以及于2017年8月16日在韩国知识产权局提交的第10-2017-0103714号韩国专利申请的优先权，它们的公开内容通过引用被整体地结合于此。

Claims (21)

1.一种集成电路，包括：
在第一导电层中的第一导电图案，所述第一导电图案包括：
第一区段，包括至少一个第一点，第一电流通过所述至少一个第一点从所述第一导电图案外部供给，
第二区段，包括至少一个第二点，第二电流通过所述至少一个第二点被引出到所述第一导电图案外部，以及
第三区段，将所述第一区段连接到所述第二区段；
第二导电图案，在所述第一导电层之上的第二导电层中；以及
通路，与所述第一导电图案和所述第二导电图案电连接以允许所述第一电流通过所述通路被供给到所述第二导电图案并允许所述第二电流通过所述通路从所述第二导电图案引来，所述通路在所述第一导电图案的所述第三区段上，
其中所述第一导电图案的所述第一区段、所述第二区段和所述第三区段位于相同的水平面上并且所述第三区段在X轴方向上的宽度大于所述第一区段和所述第二区段中的每个在Y轴方向上的宽度，其中所述宽度是在与电流流动的方向交叉的方向上的长度。
2.根据权利要求1所述的集成电路，其中所述第一电流和所述第二电流在不同的时间流过所述通路。
3.根据权利要求2所述的集成电路，还包括包含所述第一导电图案的标准单元，
其中所述第一导电图案对应于所述标准单元的输出引脚。
4.根据权利要求1所述的集成电路，其中：
所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段在第一水平方向上延伸以彼此平行；并且
所述第一导电图案的所述第三区段在垂直于所述第一水平方向的第二水平方向上延伸。
5.根据权利要求4所述的集成电路，其中所述第一导电图案的所述第一区段具有其在所述第二水平方向上的长度随着在所述第一水平方向上远离所述第三区段而减小的阶梯形状。
6.根据权利要求5所述的集成电路，其中：
所述第一导电图案的所述第一区段在所述第二水平方向上的长度基于从所述至少一个第一点供给的电流的大小和所述第一导电层中允许的每单位宽度电流来确定；并且
所述第一导电层中的所述每单位宽度电流基于所述第一导电层中发生的电致迁移来确定。
7.根据权利要求4所述的集成电路，其中所述第一导电图案的所述第二区段具有其在所述第二水平方向上的长度随着在所述第一水平方向上远离所述第三区段而减小的阶梯形状。
8.根据权利要求7所述的集成电路，其中：
所述第一导电图案的所述第二区段在所述第二水平方向上的长度基于被引出到所述至少一个第二点的电流的大小和所述第一导电层中允许的每单位宽度电流来确定；并且
所述第一导电层中允许的所述每单位宽度电流基于所述第一导电层中发生的电致迁移来确定。
9.根据权利要求8所述的集成电路，还包括在所述第一导电层中的第三导电图案，所述第三导电图案对应于标准单元的输入引脚，
其中所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段当中的至少一个区段具有其在所述第二水平方向上的长度在所述第一水平方向上远离所述第一导电图案的所述第三区段而减小的阶梯形状，并且
其中所述第三导电图案在所述第二水平方向上与所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段中的任一个分隔开。
10.根据权利要求9所述的集成电路，其中所述第三导电图案包括在所述第二水平方向上延伸并在所述第二水平方向上与一区域分隔开的至少一个区段，所述区域在所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段当中的所述至少一个区段中具有在所述第二水平方向上的最短的长度。
11.根据权利要求1所述的集成电路，其中所述通路、所述第一导电层和所述第二导电层使用用于所述集成电路的后端工艺线(BEOL)工艺形成。
12.一种集成电路，包括：
在第一导电层中的第一导电图案；
第二导电图案，在所述第一导电层之上的第二导电层中；以及
通路，与所述第一导电图案和所述第二导电图案电连接以允许从所述第一导电图案流动到所述第二导电图案的第一电流经过并允许从所述第二导电图案流动到所述第一导电图案的第二电流经过，
其中所述通路在所述第一导电图案上使得在所述第一导电图案中所述第一电流的路径不与所述第二电流的路径重叠，
其中
所述第一导电图案包括：
第一区段，包括至少一个第一点，所述第一电流通过所述至少一个第一点从所述第一导电图案外部供给，
第二区段，包括至少一个第二点，所述第二电流通过所述至少一个第二点被引出到所述第一导电图案外部，以及
第三区段，连接所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段；并且
所述通路在所述第一导电图案的所述第三区段上，
其中所述第一导电图案的所述第一区段、所述第二区段和所述第三区段位于相同的水平面上并且所述第三区段在X轴方向上的宽度大于所述第一区段和所述第二区段中的每个在Y轴方向上的宽度，其中所述宽度是在与电流流动的方向交叉的方向上的长度。
13.根据权利要求12所述的集成电路，其中：
所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段在第一水平方向上延伸以彼此平行；并且
所述第一导电图案的所述第三区段在垂直于所述第一水平方向的第二水平方向上延伸。
14.根据权利要求13所述的集成电路，还包括包含所述第一导电图案的标准单元，
其中所述第一导电图案对应于所述标准单元的输出引脚。
15.根据权利要求13所述的集成电路，其中所述第一导电图案的所述第一区段和所述第一导电图案的所述第二区段当中的至少一个区段具有其在所述第二水平方向上的长度随着在所述第一水平方向上远离所述第一导电图案的所述第三区段而减小的阶梯形状。
16.一种制造包括多个标准单元的集成电路的方法，所述方法包括：
通过参考单元库创建连接所述多个标准单元的输入引脚和输出引脚的多个互连而进行布线；以及
生成定义所述多个互连的布局数据，
其中进行所述布线包括在导电图案的第一区域和所述导电图案的第二区域之间的所述导电图案的第三区域上布置所述多个互连中包括的通路，
其中所述导电图案对应于所述多个标准单元中的至少一个的输出引脚，
其中所述第一区域包括至少一个第一点，电流通过所述至少一个第一点从所述导电图案外部供给，并且
其中所述第二区域包括至少一个第二点，电流通过所述至少一个第二点被引出到所述导电图案外部，
其中所述导电图案的所述第一区域、所述第二区域和所述第三区域位于相同的水平面上并且所述第三区域在X轴方向上的宽度大于所述第一区域和所述第二区域中的每个在Y轴方向上的宽度，其中所述宽度是在与电流流动的方向交叉的方向上的长度。
17.根据权利要求16所述的方法，还包括：
基于所述布局数据制造至少一个掩模；以及
使用所述至少一个掩模制造所述集成电路。
18.一种集成电路的导电层，所述导电层包括：
导电图案的第一区段，所述第一区段包括至少一个第一点，第一电流通过所述至少一个第一点从所述导电图案外部供给；
所述导电图案的第二区段，所述第二区段包括至少一个第二点，第二电流通过所述至少一个第二点被引出到所述导电图案外部；以及
所述导电图案的第三区段，将所述第一区段连接到所述第二区段，并电连接到通路，所述第一电流通过所述通路流动到另一导电图案并且所述第二电流通过所述通路从所述另一导电图案流动，
其中所述通路在所述导电图案的所述第三区段上使得在所述导电图案中所述第一电流的路径不与所述第二电流的路径重叠，
其中所述导电图案的所述第一区段、所述第二区段和所述第三区段位于相同的水平面上并且所述第三区段在X轴方向上的宽度大于所述第一区段和所述第二区段中的每个在Y轴方向上的宽度，其中所述宽度是在与电流流动的方向交叉的方向上的长度。
19.根据权利要求18所述的导电层，其中所述第一电流和所述第二电流在不同的时间流过所述通路。
20.根据权利要求18所述的导电层，其中：
所述第一区段和所述第二区段在第一水平方向上延伸以彼此平行；并且
所述第三区段在垂直于所述第一水平方向的第二水平方向上延伸。
21.根据权利要求20所述的导电层，其中所述第一区段和所述第二区段当中的至少一个区段具有其在所述第二水平方向上的长度随着在所述第一水平方向上远离所述第三区段而减小的阶梯形状。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920787B (zh) * 2017-12-12 2021-05-25 中芯国际集成电路制造(北京)有限公司 互连结构的设计方法、装置及制造方法
US11030372B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
CN112347726B (zh) 2019-08-08 2024-07-12 台湾积体电路制造股份有限公司 分析集成电路中电迁移的方法
US10963609B2 (en) 2019-08-08 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for analyzing electromigration (EM) in integrated circuit
US11552103B2 (en) * 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574959A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置及びその製造方法
DE4307856A1 (de) * 1993-03-12 1994-09-15 Telefunken Microelectron Schaltungsanordnung
JP2007305954A (ja) * 2006-03-27 2007-11-22 Nichia Chem Ind Ltd 電界効果トランジスタ及びその装置
WO2009137200A1 (en) * 2008-05-07 2009-11-12 International Business Machines Corporation Electromigration-compliant high performance fet layout
CN101589467A (zh) * 2007-01-25 2009-11-25 卡西欧计算机株式会社 包括电迁移防护膜的半导体装置及其制造方法
CN101840905A (zh) * 2009-03-12 2010-09-22 三星电子株式会社 集成电路器件、金属互连及其制造方法
JP2011170621A (ja) * 2010-02-18 2011-09-01 Renesas Electronics Corp エレクトロマイグレーション検証装置
CN104810353A (zh) * 2014-01-29 2015-07-29 英飞凌科技股份有限公司 电子阵列和芯片封装
US9208277B1 (en) * 2011-08-19 2015-12-08 Cadence Design Systems, Inc. Automated adjustment of wire connections in computer-assisted design of circuits

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581475A (en) * 1993-08-13 1996-12-03 Harris Corporation Method for interactively tailoring topography of integrated circuit layout in accordance with electromigration model-based minimum width metal and contact/via rules
US6308307B1 (en) * 1998-01-29 2001-10-23 Texas Instruments Incorporated Method for power routing and distribution in an integrated circuit with multiple interconnect layers
JP3461443B2 (ja) * 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
US6380727B1 (en) * 1998-07-03 2002-04-30 Ascom Energy Systems Ag Current sensor
JP2001196817A (ja) * 1999-11-05 2001-07-19 Murata Mfg Co Ltd 誘電体共振器、誘電体フィルタ、誘電体デュプレクサおよび通信装置
JP3621354B2 (ja) * 2001-04-04 2005-02-16 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の配線方法及び構造
US6683465B2 (en) * 2001-10-31 2004-01-27 Agere Systems Inc. Integrated circuit having stress migration test structure and method therefor
US20070081108A1 (en) * 2002-03-26 2007-04-12 Tfpd Corporation Array substrate and its manufacturing method
US6815820B2 (en) 2002-05-09 2004-11-09 Freescale Semiconductor, Inc. Method for forming a semiconductor interconnect with multiple thickness
JP2004247360A (ja) * 2003-02-10 2004-09-02 Nec Electronics Corp 半導体信頼性評価装置およびその評価方法
US20060168551A1 (en) * 2003-06-30 2006-07-27 Sanyo Electric Co., Ltd. Integrated circuit having a multi-layer structure and design method thereof
US7091614B2 (en) * 2004-11-05 2006-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design for routing an electrical connection
US8056039B2 (en) 2008-05-29 2011-11-08 International Business Machines Corporation Interconnect structure for integrated circuits having improved electromigration characteristics
US8431968B2 (en) * 2010-07-28 2013-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Electromigration resistant standard cell device
KR101226270B1 (ko) * 2010-12-20 2013-01-25 에스케이하이닉스 주식회사 스택 패키지 및 스택 패키지의 칩 선택방법
US8694945B2 (en) * 2011-12-20 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic place and route method for electromigration tolerant power distribution
JP5819218B2 (ja) 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
US9666557B2 (en) * 2013-05-30 2017-05-30 Infineon Technologies Ag Small footprint semiconductor package
US9972624B2 (en) * 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US9665680B2 (en) 2014-05-30 2017-05-30 Regents Of The University Of Minnesota Cell-level signal electromigration
US9287257B2 (en) * 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
US9455220B2 (en) 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9490323B2 (en) * 2014-06-13 2016-11-08 Samsung Electronics Co., Ltd. Nanosheet FETs with stacked nanosheets having smaller horizontal spacing than vertical spacing for large effective width
US9454633B2 (en) 2014-06-18 2016-09-27 Arm Limited Via placement within an integrated circuit
US9496174B2 (en) * 2014-07-24 2016-11-15 Qualcomm Incorporated Mitigating electromigration, in-rush current effects, IR-voltage drop, and jitter through metal line and via matrix insertion
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102312262B1 (ko) * 2014-09-02 2021-10-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102191221B1 (ko) * 2014-09-23 2020-12-16 삼성전자주식회사 저항 소자 및 이를 포함하는 반도체 소자
KR20160120891A (ko) * 2015-04-09 2016-10-19 삼성전자주식회사 반도체 장치
KR20160122364A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9761572B2 (en) * 2015-04-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device layout, semiconductor device, and method of manufacturing memory device
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6935171B2 (ja) * 2015-05-14 2021-09-15 株式会社半導体エネルギー研究所 半導体装置
KR20170003165A (ko) 2015-06-30 2017-01-09 에스케이하이닉스 주식회사 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃
KR102399465B1 (ko) * 2015-10-23 2022-05-18 삼성전자주식회사 로직 반도체 소자
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
TWI731138B (zh) * 2016-08-08 2021-06-21 日商東京威力科創股份有限公司 三維半導體裝置及其製造方法
US10740531B2 (en) * 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US11251124B2 (en) * 2016-11-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid structures and method of forming the same
US10504889B1 (en) * 2018-07-17 2019-12-10 International Business Machines Corporation Integrating a junction field effect transistor into a vertical field effect transistor
US11127673B2 (en) * 2018-08-20 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including deep vias, and method of generating layout diagram for same
KR20200030793A (ko) * 2018-09-13 2020-03-23 삼성전자주식회사 반도체 장치
KR20200134362A (ko) * 2019-05-21 2020-12-02 삼성전자주식회사 반도체 소자
JP7392308B2 (ja) * 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
KR20210028398A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574959A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置及びその製造方法
DE4307856A1 (de) * 1993-03-12 1994-09-15 Telefunken Microelectron Schaltungsanordnung
JP2007305954A (ja) * 2006-03-27 2007-11-22 Nichia Chem Ind Ltd 電界効果トランジスタ及びその装置
CN101589467A (zh) * 2007-01-25 2009-11-25 卡西欧计算机株式会社 包括电迁移防护膜的半导体装置及其制造方法
WO2009137200A1 (en) * 2008-05-07 2009-11-12 International Business Machines Corporation Electromigration-compliant high performance fet layout
CN101840905A (zh) * 2009-03-12 2010-09-22 三星电子株式会社 集成电路器件、金属互连及其制造方法
JP2011170621A (ja) * 2010-02-18 2011-09-01 Renesas Electronics Corp エレクトロマイグレーション検証装置
US9208277B1 (en) * 2011-08-19 2015-12-08 Cadence Design Systems, Inc. Automated adjustment of wire connections in computer-assisted design of circuits
CN104810353A (zh) * 2014-01-29 2015-07-29 英飞凌科技股份有限公司 电子阵列和芯片封装

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