CN108565266B - 形成三维存储器的方法以及三维存储器 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 title claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 447
- 239000000463 material Substances 0.000 claims description 65
- 239000004065 semiconductor Substances 0.000 claims description 39
- 239000011229 interlayer Substances 0.000 claims description 30
- 230000005641 tunneling Effects 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 4
- 230000008569 process Effects 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000000231 atomic layer deposition Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000000945 filler Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
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- Semiconductor Memories (AREA)
Abstract
本发明涉及一种形成三维存储器的方法以及三维存储器，该存储器包括：衬底；位于所述衬底上的堆叠的第一堆栈和第二堆栈，所述第一堆栈和第二堆栈分别包括间隔的栅极层；位于所述第一堆栈中的第一沟道孔；位于所述第一沟道孔中的第一沟道层；位于所述第二堆栈的第二沟道孔，所述第二沟道孔与所述第一沟道孔对准；位于所述第二沟道孔中的第二沟道层；位于所述第一堆栈和所述第二堆栈间的虚拟栅极层；以及位于所述第一沟道层和所述第二沟道层间的导电部，所述导电部连接所述第一沟道层和所述第二沟道层，且所述导电部与所述虚拟栅极层在平行于所述衬底的方向上相互间隔并电隔离。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。
一些改进的方法尝试将堆叠层分为多个相互堆叠的堆栈(deck)。在形成一个堆栈后，先刻蚀沟道孔和形成沟道结构，然后继续堆叠堆栈。堆栈之间通过位于二者之间共用的导电部连接。导电部的材料通常为多晶硅。当导电部的位置或者形态不佳时，容易导致多晶硅反型(inversion)失败，从而造成多晶硅电阻过高、电子迁移率过低。这导致沟道电流降低，从而严重影响三维存储器的编程/写入性能。
发明内容
本发明提供一种形成三维存储器的沟道结构的方法以及三维存储器，可以提高堆栈之间的共用导电部的导电能力。
本发明的一个方面提出一种三维存储器，包括：衬底；位于所述衬底上的堆叠的第一堆栈和第二堆栈，所述第一堆栈和第二堆栈分别包括间隔的栅极层；位于所述第一堆栈中的第一沟道孔；位于所述第一沟道孔中的第一沟道层；位于所述第二堆栈的第二沟道孔，所述第二沟道孔与所述第一沟道孔对准；位于所述第二沟道孔中的第二沟道层；位于所述第一堆栈和所述第二堆栈间的虚拟栅极层；以及位于所述第一沟道层和所述第二沟道层间的导电部，所述导电部连接所述第一沟道层和所述第二沟道层，且所述导电部与所述虚拟栅极层在平行于所述衬底的方向上相互间隔并电隔离。
在本发明的一实施例中，三维存储器件还包括位于所述虚拟栅极层与所述导电部的至少一部分间的绝缘层。
在本发明的一实施例中，三维存储器件还包括位于所述第一堆栈和第二堆栈间的堆栈中间层，所述虚拟栅极层位于所述堆栈中间层上，其中所述导电部位于所述堆栈中间层和所述虚拟栅极层中。
在本发明的一实施例中，所述虚拟栅极层连接到用于接收偏置电压的电压偏置线，所述栅极层连接到用于接收栅极电压的互连线。
在本发明的一实施例中，所述导电部的材料为多晶硅。
在本发明的一实施例中，所述导电部位于所述第一沟道层之上，并沿所述第一沟道孔的径向向外的方向突出于所述第一沟道层。
在本发明的一实施例中，所述三维存储器为电荷俘获型存储器或浮栅型存储器。
本发明还提出一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、位于所述衬底上的堆叠的第一堆栈和堆栈中间层、以及穿过所述第一堆栈和堆栈中间层的第一垂直结构，所述第一垂直结构包括第一沟道层以及位于所述第一沟道层之上的导电部，所述第一沟道层和所述导电部相互电连接，所述导电部的顶部高于所述堆栈中间层；在所述堆栈中间层上形成虚拟栅极层，所述导电部与所述虚拟栅极层在平行于所述衬底的方向上相互间隔并电隔离；形成覆盖所述虚拟栅极层和导电部的第二堆栈；以及形成穿过所述第二堆栈的第二垂直结构，所述第二垂直结构包括与所述导电部电连接的第二沟道层。
在本发明的一实施例中，形成所述半导体结构的方法包括：在所述衬底上形成第一堆栈；在所述第一堆栈上形成所述堆栈中间层；形成穿过所述堆栈中间层和所述第一堆栈的第一沟道孔；在所述第一沟道孔内形成第一沟道层；在所述第一沟道孔内形成导电部，所述第一沟道层位于所述导电部的外围或者所述导电部沿所述第一沟道孔的径向向外的方向突出于所述第一沟道层；
至少去除部分所述堆栈中间层的表层，以形成顶部低于所述导电部的堆栈中间层。
在本发明的一实施例中，上述的方法还包括形成位于所述虚拟栅极层与所述导电部的顶部间的绝缘层。
在本发明的一实施例中，形成所述虚拟栅极层和所述绝缘层的方法包括：形成覆盖所述导电部的顶面和侧面的绝缘层；形成覆盖所述堆栈中间层和所述绝缘层的虚拟栅极层；进行平坦化以露出所述导电部的顶面。
在本发明的一实施例中，所述导电部的材料为多晶硅。
在本发明的一实施例中，形成突出于所述第一沟道层的所述导电部的步骤包括：在所述第一沟道孔顶部形成凹槽；去除所述凹槽周围的第一沟道层以沿着所述第一沟道孔的径向向外扩展所述凹槽；在所述凹槽中形成所述导电部。
在本发明的一实施例中，所述第一堆栈、第二堆栈均为栅极堆栈，包括多个间隔设置的栅极层，所述虚拟栅极层与所述栅极层的材质相同。
在本发明的一实施例中，所述第一堆栈、第二堆栈均为伪栅堆栈，包括多个间隔设置的伪栅极层，所述虚拟栅极层与所述伪栅极层的材质相同；所述形成方法还包括：去除所述伪栅极层；在所述伪栅极层所在位置形成栅极层。
在本发明的一实施例中，在所述第一沟道孔中填充第一沟道层之前还包括在所述第一沟道孔中依次填充阻挡层、电荷捕获层和隧穿层。
在本发明的一实施例中，在所述第一沟道孔中形成第一沟道层之前还包括在：刻蚀通过所述第一沟道孔暴露出的所述多个栅极层，以在所述栅极层邻近所述第一沟道孔的端部形成横向沟槽；以及在所述横向沟槽中形成浮栅。
在本发明的三维存储器及其形成方法中，在堆栈中间层内设置了虚拟栅极层，其可以如栅极层那样被施加电压，从而形成电场。位于虚拟栅极层中的导电部在此电场的作用下，更容易被反型，从而电子迁移率更高。因此本发明可以提高三维存储器的编程和擦写性能。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器中容易引起反型失败的堆栈间导电部的示意图。
图2是根据本发明一实施例的三维存储器件的剖面示意图。
图3是本发明一实施例的形成三维存储器的方法流程图。
图4A-4E是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。
图5是本发明一实施例的形成三维存储器的初始半导体结构的方法流程图。
图6A-6D是本发明一实施例的形成三维存储器的初始半导体结构的示例性过程中的剖面示意图。
图7A-7G是本发明一实施例的形成展宽的导电部的示例性过程中的剖面示意图。
图8A-8C是本发明一实施例的形成另一材料层和绝缘层的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、 “上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与 其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面” 的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。 此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明的实施例描述形成三维存储器的沟道结构的方法以及三维存储器，可以降低堆栈之间的共用导电部的反型(inversion)失败的风险，从而提高导电能力。
三维存储器的堆叠层(stack)由多个堆栈(deck)堆叠而成。相邻堆栈间设有导电部，以便连接相邻堆栈间相互对准的沟道孔中的沟道层。导电部的反型依赖于施加于导电部周围的电场。这些电场通常来自于三维存储器的栅极层等导电层。当导电部的位置或者形态不佳时，可能导致电场无法如预期地作用于导电部上而使之反型。
图1是一种三维存储器中容易引起反型失败的堆栈间导电部的示意图。如图1所示，三维存储器100可包括核心区中的衬底11、下层堆栈12和上层堆栈13。下层堆栈12和上层堆栈13依次堆叠于衬底11之上。下层堆栈12具有多个垂直于衬底的第一沟道孔12a，其内有第一存储器层12b和第一沟道层12c。上层堆栈13具有多个与第一沟道孔12a对准的第二沟道孔13a，其内有第二存储器层13b和第二沟道层13c。在此，存储器层12b或13b可包括阻挡层、电荷捕获层和隧穿层。下层堆栈12和上层堆栈13之间的堆栈中间层14内设有导电部14a，其连接第一沟道层12c和第二沟道层13c。这一三维存储器100的下层堆栈12和上层堆栈13可以先后制作，从而第一沟道孔12a和第二沟道孔13a及其沟道结构可以分成两次形成。这样，降低了沟道工艺的难度。但是在形成上层堆栈13的过程中，会在导电部14a上也形成一部分第二存储器层13b，导致第二存储器层13b会在导电部14a上有不导电的凸出部13d。这一凸出部13d改变了电流的走向，使得导电部14a容易反型失败。此外，去除凸出部13d存在破坏导电部14a的风险，而且成本很高。
本发明的实施例描述一种可降低堆栈间导电部反型失败的风险的三维存储器。三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stairstep, SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠层上形成有沟道孔阵列。图2是根据本发明一实施例的三维存储器件的剖面示意图。为避免混淆本发明的重点，图2中仅示出三维存储器200中包含若干个沟道孔的核心区。如图2所示，三维存储器200可包括衬底201、第一堆栈210和第二堆栈220。第一堆栈210和第二堆栈220位于衬底201上且依次堆叠。第一堆栈210包括间隔的多个第一栅极层211。多个第一栅极层211中相邻的第一栅极层211之间例如可以由第一绝缘层212隔开。类似地，第二堆栈220包括间隔的第二栅极层221。多个第二栅极层221中相邻的第二栅极层221之间例如可以由第二绝缘层222隔开。第一栅极层211和第二栅极层221的层数与三维存储器200的层数有关。
第一堆栈210中具有多个第一沟道孔213。每个第一沟道孔213内有第一沟道层215。对于电荷存储型闪存(CTF)来说，每个第一沟道孔213内还有第一存储器层214。第一存储器层214可包括沿第一沟道孔213的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个第一沟道孔213内还可有第一填充层216，位于第一沟道层215内。然而可以理解，第一填充层216可以省略。例如第一沟道层215可以在第一沟道孔213的径向扩展到填满目前第一填充层216所占据的空间。
第二堆栈220中具有多个第二沟道孔223，第二沟道孔223在垂直方向上与第一沟道孔213对准。每个第二沟道孔223内有第二沟道层225。对于电荷存储型闪存(CTF)来说，每个第二沟道孔223内还有第二存储器层224。第二存储器层224可包括沿第二沟道孔223的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个第二沟道孔223内还可有第二填充层226，位于第二沟道层225内。然而可以理解，第二填充层226可以省略。例如第二沟道层225可以在第一沟道孔213的径向扩展到填满目前第二填充层226所占据的空间。
在本发明的实施例中，第一沟道孔213和第二沟道孔223可为圆柱形孔，尽管并非作为限定。
在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层215、225示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
第一堆栈210和第二堆栈220间具有堆栈中间层230和虚拟栅极层231。虚拟栅极层231位于堆栈中间层230上。在第一沟道层215和第二沟道层225之间具有导电部217。导电部217连接第一沟道层215和第二沟道层225。在一实施例中，导电部217的材料可为多晶硅。导电部217与虚拟栅极层231在平行于衬底201的方向上相互间隔。
在本实施例中，虚拟栅极层231可以如第一栅极层211和第二栅极层221那样被施加电压，从而形成电场。位于虚拟栅极层231中且与虚拟栅极层231相互间隔的导电部217在此电场的作用下，更容易被反型，从而电子迁移率更高，进而可以提高三维存储器的编程和擦写性能。另外，位于堆栈间的虚拟栅极层更容易控制堆栈间导电部，这样一来，除堆栈中间层的单独一层虚拟栅极外，上下最多只各需一层虚拟栅极(甚至不需要)来控制堆栈间导电部。相较于传统的4~6层虚拟栅设计，本实施例中的总虚拟栅层数减少了2~5层，工艺难度系数下降，亦可节约时间成本、工艺成本与物料成本等。
在本发明的实施例中，虚拟栅极层231与第一栅极层211和第二栅极层221在图案、材料等特征上可以是相同的。虚拟栅极层231与第一栅极层211和第二栅极层221的区别可包括，第一栅极层211和第二栅极层221连接到用于接收栅极电压的互连线，而虚拟栅极层231连接到用于接收偏置电压的电压偏置线。在此，偏置电压可在三维存储器工作时，为虚拟栅极层231提供反型所需的电场。
在一个实施例中，导电部217位于虚拟栅极层231中的部分被绝缘层232环绕，从而实现与虚拟栅极层231的相互间隔。绝缘层232的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。
在一个实施例中，导电部217在垂直方向上可以有一部分位于堆栈中间层230中，另一部分位于虚拟栅极层231中。
导电部217在垂直方向上也可以全部位于虚拟栅极层231中。无论如何，可以仅在导电部217位于虚拟栅极层231中这一部分设置绝缘层。
在一个实施例中，如图2所示，导电部217位于第一沟道层215之上，并沿第一沟道孔213的径向向外的方向（图中水平方向）突出于第一沟道层215。在水平方向上扩大的导电部217有利于提高第二沟道孔223及第二沟道层225与导电部217对准的概率，从而提高两个沟道层之间的导电性。
图2所示的三维存储器为电荷存储型存储器(CTF)，其中电荷捕获层是通过介电层来实现电荷存储。然而可以理解，本发明的实施例还可以实施在浮栅型存储器中，其中电荷捕获层是通过浮置栅极来实现。电荷捕获层例如包括多晶硅材料。
图3是本发明一实施例的形成三维存储器件的流程图。图4A-4E是本发明第一实施例的形成三维存储器件的方法的示例性过程示意图。下面参考图3-4E所示描述本实施例的形成三维存储器的方法。
在步骤302，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区可具有衬底、位于衬底上的堆叠的第一堆栈和堆栈中间层、以及穿过第一堆栈和堆栈中间层的第一垂直结构。第一垂直结构包括第一沟道层以及位于第一沟道层之上的导电部，第一沟道层和导电部相互电连接。导电部的顶部高于堆栈中间层。在图4A所示例的半导体结构的剖面图中，半导体结构400a可包括衬底401、位于衬底401上的第一堆栈410以及堆栈中间层430。第一堆栈410可为第一材料层411和第二材料层412交替层叠的叠层。第一材料层411可为栅极层或伪栅极层。第一堆栈410和堆栈中间层430中设有垂直于衬底401表面的第一垂直结构，包括第一沟道层415和导电部417，二者相互电连接。导电部417的顶部可高于堆栈中间层430，这样，堆栈中间层430相对于导电部417形成凹陷432。凹陷432内可在后续的步骤中形成虚拟栅极层。在此，导电部417为位于堆栈中间层430中的多晶硅插塞。在图4A的示例中，导电部417沿第一沟道孔413的径向向外的方向（图中水平方向）突出于第一沟道层415。在水平方向上扩大的导电部217有利于提高第二沟道孔223及第二沟道层225落到导电部217上的概率，从而提高两个沟道层之间的导电性。扩大导电部217的水平宽度的示例性方法将在下文参考图7A-7F描述。当然可以理解，导电部217可以不在侧向突出于第一沟道层415。
第一垂直结构还可包括在第一沟道层415与第一垂直结构所在的第一沟道孔之间从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成第一存储器层414。存储器层414可以不是设置在第一沟道孔内的介质层，而是设置在第一材料层411中靠近第一沟道孔的横向沟槽内的浮栅结构。第一存储器层414的一些示例细节将在后文描述。
在本发明的实施例中，衬底401的材料例如是硅。第一材料层411和第二材料层412例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底401上交替沉积氮化硅和氧化硅，形成第一堆栈410。另外，堆栈中间层430的材料例如是氮化硅。
第一垂直结构的底部可具有外延结构413a。外延结构413a的材料例如是硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区；第一沟道层415内还可设有填充层416。填充层416可以起到支撑物的作用。填充层416的材料可以是氧化硅。填充层416可以是实心的，也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底401还可以是其他含硅的衬底，例如SOI（绝缘体上硅）、SiGe、Si:C等。
在步骤304中，在堆栈中间层上形成虚拟栅极层。在此，导电部与虚拟栅极层在平行于衬底的方向上相互间隔并电隔离。
在此步骤中，形成的虚拟栅极层从侧面环绕导电部的至少一部分（即导电部突出于一部分厚度被去除的堆栈中间层）。但是虚拟栅极层并不与导电部接触，而是在水平方向上与导电部相间隔，从而实现电隔离。
在此，虚拟栅极层与第一堆栈中的用在栅极层或者伪栅极层的第一材料层的材料可以是相同的。例如虚拟栅极层为氮化硅。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在导电部周围沉积氮化硅。
虚拟栅极层与导电部之间可以通过加入绝缘层，绝缘层环绕导电部，以避免导电部与将虚拟栅极层间产生不期望的漏电或者电性接触。形成绝缘层的方式可包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD 中选中合适的工艺。绝缘层的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。
在图4B所示例的半导体结构的剖面图中，半导体结构400b的凹陷432中形成了虚拟栅极层433。另外，虚拟栅极层433与导电部417间形成了绝缘层434。形成虚拟栅极层433和绝缘层434的示例性方法将在下文参考图8A-8C描述。
在步骤306中，形成覆盖虚拟栅极层和导电部的第二堆栈。
在此步骤中，形成第二堆栈以便与第一堆栈组成堆叠层(stack)。
第二堆栈的结构与第一堆栈的结构可以是类似的。例如，第二堆栈包括相互堆叠的第一材料层和第二材料层。可以理解，第二堆栈与第一堆栈也可以在结构、材料等方面有所不同。
在图4C所示例的半导体结构的剖面图中，半导体结构400c的第一堆栈410上形成了第二堆栈420。第二堆栈420为第一材料层421和第二材料层422交替层叠的叠层。
在步骤308中，形成穿过第二堆栈的第二垂直结构，第二垂直结构包括与导电部电连接的第二沟道层。
在此，可以先在第二堆栈中形成多个垂直于衬底表面的第二沟道孔，第二沟道孔对准第一沟道孔。并且，第二沟道孔抵达导电部处。第二沟道孔用来容纳后续将形成的存储元件。
可使用一道光刻制程在核心区的第二堆栈形成第二沟道孔。例如，可使用一个光掩模对核心区进行曝光，配合相应的刻蚀，形成第二沟道孔。在此所使用的光掩模可以与形成第一沟道孔所使用的光掩模相同。
在图4D所示例的半导体结构的剖面图中，在半导体结构400d表面可覆盖硬掩模层404，借助硬掩模层404上形成的开口来刻蚀第一堆栈410，形成第二沟道孔423。
然后可以可在每个第二沟道孔中形成垂直于衬底表面的第二沟道层。另外，还形成介于第二沟道层和将在其位置形成栅极的第一材料层之间的第二存储器层。
可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，形成第二存储器层和第二沟道层。
在图4E所示例的半导体结构的剖面图中，在半导体结构400e的第二沟道孔423内形成沿着其侧壁从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成第二存储器层424。另外，第二存储器层424内形成垂直的第二沟道层425。第二沟道层425延伸到第二沟道孔423的底部，从而连接导电部417。
可选地，第二沟道层425内可形成填充层426。填充层426可以起到支撑物的作用。填充层426可以是实心的，也可以是中空的。
在此，第二存储器层424、第二沟道层425和填充层426的其他细节可参考步骤306中描述的第一存储器层414、第一沟道层415和填充层416，在此不再展开。
另外，还可在第二沟道孔423的顶部形成导电部427。当三维存储器只有2个垂直堆叠的堆栈时，导电部427将作为三维存储器顶部的漏极。当三维存储器只有3个以上垂直堆叠的堆栈时，导电部427将作为第二堆栈与其上的另一堆栈间的导电媒介。
至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到本发明实施例的三维存储器，例如图2所示的三维存储器。举例来说，当三维存储器为电荷俘获型存储器时，图4E所示的半导体结构400e中的第一堆栈410和第二420为伪栅极堆栈，第一材料层411和421为伪栅极层，则在步骤308之后，还包括将第一堆栈和第二堆栈中的第一材料层411和421替换为栅极层。又如，当三维存储器为浮栅型存储器时，第一堆栈410和第二420为栅极堆栈，第一堆栈和第二堆栈中的第一材料层411和421为栅极层，在步骤308之后不需经过材料替换的步骤。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图5是本发明一实施例的形成三维存储器的初始半导体结构的方法流程图。图6A-6D是本发明一实施例的形成三维存储器的初始半导体结构的示例性过程中的剖面示意图。下面参考图5-6D描述这一示例性过程。
在步骤502，在衬底上形成第一堆栈。
在步骤504，在第一堆栈上形成堆栈中间层。
在图6A所示例的半导体结构的剖面图中，首先在衬底401上形成第一堆栈410，且在第一堆栈410上形成堆栈中间层430，得到半导体结构500a。
在步骤506，形成穿过堆栈中间层和第一堆栈的第一沟道孔。
在此步骤中，在第一堆栈和堆栈中间层中形成多个垂直于衬底表面的第一沟道孔。第一沟道孔用来容纳后续将形成的存储元件。
可使用一道光刻制程在核心区的第一堆栈形成第一沟道孔。例如，可使用一个光掩模对核心区进行曝光，配合相应的刻蚀，形成第一沟道孔。
在图6B所示例的半导体结构的剖面图中，在半导体结构500b表面可覆盖硬掩模层402，借助硬掩模层402上形成的开口来刻蚀第一堆栈410，形成第一沟道孔413。
在此，可在第一沟道孔413的底部形成外延结构413a。外延结构413a的材料例如是硅。形成外延结构413a的方式例如是选择性外延生长(Selective Epitaxial Growth,SEG)。
在步骤506中，在第一沟道孔中形成第一沟道层。
在此步骤中，可在每个第一沟道孔中形成垂直于衬底表面的第一沟道层。另外，还可形成介于第一沟道层和将在其位置形成栅极的第一材料层之间的存储器层。
可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，形成存储器层和第一沟道层。
在图6C所示例的半导体结构的剖面图中，在半导体结构500c的第一沟道孔413内形成沿着其侧壁从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成第一存储器层414。另外，第一存储器层414内形成垂直的第一沟道层415。在图6C的示例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。三者可以形成具有例如氮氧化硅-氮化硅-氧化硅SiON/SiN/SiO)多层结构的第一存储器层；第一沟道层415示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K（介电系数）氧化层；第一沟道层415的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
可选地，第一沟道层415内可形成填充层416。填充层416可以起到支撑物的作用。填充层416的材料可以是氧化硅。填充层416可以是实心的，也可以是中空的。
另外，存储器层可以不是设置在第一沟道孔413内的介质层，而是设置在第一材料层411中靠近第一沟道孔413的横向沟槽内的浮栅结构。具体来说，可以在图6B所示的半导体结构500b上，刻蚀通过第一沟道孔413暴露出的多个第一材料层411，使得在水平朝向第一沟道孔的方向上，第二材料层412突出于相邻的第一材料层411，以在第一材料层411邻近第一沟道孔415的端部形成横向沟槽；然后在横向沟槽中形成浮栅。在浮栅结构中，电荷捕获层可包括多晶硅材料。
可以理解，有关存储器层和沟道层的结构及其形成工艺并非本发明的重点，本文参考图6C描述的结构可以有其他本领域技术人员所知晓的变化，因此在此描述的存储器层和沟道层的结构及其形成工艺并不构成本发明的限制。
在步骤508中，在第一沟道孔内形成导电部。
在此步骤中，在第一沟道孔中形成用于连接上下相邻的两个堆栈的沟道层的导电部。
可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，形成导电部。
在图6D所示例的半导体结构的剖面图中，在半导体结构500d的第一沟道孔413的顶部形成导电部417。在此，导电部417为位于堆栈中间层430中的多晶硅插塞。
在图6D的示例中，导电部417沿第一沟道孔413的径向向外的方向（图中水平方向）突出于第一沟道层415。在水平方向上扩大的导电部417有利于提高第二沟道孔223及第二沟道层225落到导电部417上的概率，从而提高两个沟道层之间的导电性。扩大导电部417的水平宽度的示例性方法将在下文参考图7A-7F描述。当然可以理解，导电部417可以不在侧向突出于第一沟道层415，而仍由第一沟道层415包围。
在步骤510中，至少去除部分堆栈中间层的表层，以形成顶部低于导电部的堆栈中间层。
在此步骤中，去除堆栈中间层的表层以形成顶部低于导电部的堆栈中间层，从而使导电部凸出于减薄后的堆栈中间层。可以在堆栈中间层的整个表面上都去除一部分厚度，也可以在堆栈中间层的部分表面上去除一部分厚度。
导电部凸出的高度与堆栈中间层被去除的厚度有关。当被去除厚度较深时，可使整个导电部凸出于堆栈中间层，从而导电部的侧面全部露出。堆栈中间层低于导电部的空间将可形成后续的虚拟栅极层。
在此，可以通过干法刻蚀或者湿法刻蚀来去除堆栈中间层的一部分厚度。干法刻蚀之后可以紧随湿法清洗。湿法刻蚀的溶液例如是稀氢氟酸(HF)。
回到图4A所示例的半导体结构的剖面图中，堆栈中间层的一部分厚度被去除，得到更薄的堆栈中间层430a。这样，导电部417的一部分凸出于堆栈中间层430a，堆栈中间层430a之上且低于导电部417顶面的空间为凹陷432。图7A-7F是本发明一实施例的形成展宽的导电部的方法的示例性过程中的剖面示意图。结合参考图7A和图7B所示，在三维存储器的第一沟道孔中形成填充层416后，可以去除一部分填充层416以在第一沟道孔顶部形成凹槽R1。凹槽R1具有预定深度，且水平尺寸（当凹槽R1为圆柱形时为直径）与第一沟道层415内壁的水平尺寸相同。参考图7C所示，可以去除凹槽R1周围的第一沟道层415以沿着第一沟道孔的径向将其向外扩展为凹槽R2。凹槽R2的水平尺寸大于第一沟道层415内壁的水平尺寸。继续参考图7D所示，可以去除凹槽R2周围的第一存储器层414中的隧穿层以沿着第一沟道孔的径向将其向外扩展为凹槽R3。凹槽R3的水平尺寸大于第一沟道层415内壁的水平尺寸。继续参考图7E所示，可以去除凹槽R3周围的第一存储器层414中的电荷捕获层以沿着第一沟道孔的径向将其向外扩展为凹槽R4。凹槽R4的水平尺寸大于第一沟道层415内壁的水平尺寸。继续参考图7F所示，可以去除凹槽R4周围的第一存储器层414中的阻挡层以沿着第一沟道孔的径向将其向外扩展为凹槽R5。凹槽R5的水平尺寸大于第一沟道层415内壁的水平尺寸。继续参考图7G所示，可以在凹槽R5中形成导电部417。
去除如第一沟道层、隧穿层、电荷捕获层、阻挡层的各层的方法包括选择性刻蚀。具体地说，选择对第一沟道层、隧穿层、电荷捕获层、阻挡层刻蚀率高而对其他材料刻蚀率低的方式分别刻蚀这些层。也可先刻蚀沟道层，然后将隧穿层、电荷捕获层和阻挡层以1:1选择比通过时间控制进行刻蚀。
另外，本实施例的方法中，可以在凹槽R1到R5中任意一个中形成展宽的导电部417。对于导电部427，方法也是类似的。
图8A-8C是本发明一实施例的形成另一材料层和绝缘层的方法的示例性过程中的剖面示意图。首先参考图8A所示，形成覆盖导电部417的顶面和侧面的绝缘层434a，然后参考图8B所示，形成覆盖堆栈中间层430a和绝缘层434a的另一第一材料层433a，再者参考图8C所示，进行平坦化以露出导电部417的顶面。此时绝缘层434a成为绝缘层434，而另一第一材料层433a成为另一第一材料层433。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (16)
1.一种三维存储器，包括：
衬底；
位于所述衬底上的堆叠的第一堆栈和第二堆栈，所述第一堆栈和第二堆栈分别包括间隔的栅极层；
位于所述第一堆栈中的第一沟道孔；
位于所述第一沟道孔中的第一沟道层；
位于所述第二堆栈的第二沟道孔，所述第二沟道孔与所述第一沟道孔对准；
位于所述第二沟道孔中的第二沟道层；
位于所述第一堆栈和所述第二堆栈间的虚拟栅极层；
位于所述第一堆栈和第二堆栈间的堆栈中间层，所述虚拟栅极层位于所述堆栈中间层上，且所述虚拟栅极层的底面与所述堆栈中间层的顶面相接触；以及
位于所述第一沟道层和所述第二沟道层间的导电部，所述导电部连接所述第一沟道层和所述第二沟道层，且所述导电部与所述虚拟栅极层在平行于所述衬底的方向上相互间隔并电隔离，所述导电部位于所述堆栈中间层和所述虚拟栅极层中，且位于所述堆栈中间层中的导电部的全周面与所述堆栈中间层接触。
2.如权利要求1所述的三维存储器，其特征在于，还包括位于所述虚拟栅极层与所述导电部的至少一部分间的绝缘层。
3.如权利要求1所述的三维存储器，其特征在于，所述虚拟栅极层连接到用于接收偏置电压的电压偏置线，所述栅极层连接到用于接收栅极电压的互连线。
4.如权利要求1所述的三维存储器，其特征在于，所述导电部的材料为多晶硅。
5.如权利要求1所述的三维存储器，其特征在于，所述导电部位于所述第一沟道层之上，并沿所述第一沟道孔的径向向外的方向突出于所述第一沟道层。
6.如权利要求1所述的三维存储器，其特征在于，所述三维存储器为电荷俘获型存储器或浮栅型存储器。
7.一种形成三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底、位于所述衬底上的堆叠的第一堆栈和堆栈中间层、以及穿过所述第一堆栈和堆栈中间层的第一垂直结构，所述第一垂直结构包括第一沟道层以及位于所述第一沟道层之上的导电部，所述第一沟道层和所述导电部相互电连接，所述导电部的顶部高于所述堆栈中间层；
在所述堆栈中间层上形成虚拟栅极层，所述导电部与所述虚拟栅极层在平行于所述衬底的方向上相互间隔并电隔离；
形成覆盖所述虚拟栅极层和导电部的第二堆栈；
形成穿过所述第二堆栈的第二垂直结构，所述第二垂直结构包括与所述导电部电连接的第二沟道层。
8.根据权利要求7所述的方法，其特征在于，形成所述半导体结构的方法包括：
在所述衬底上形成第一堆栈；
在所述第一堆栈上形成所述堆栈中间层；
形成穿过所述堆栈中间层和所述第一堆栈的第一沟道孔；
在所述第一沟道孔内形成第一沟道层；
在所述第一沟道孔内形成导电部，所述第一沟道层位于所述导电部的外围或者所述导电部沿所述第一沟道孔的径向向外的方向突出于所述第一沟道层；以及
至少去除部分所述堆栈中间层的表层，以形成顶部低于所述导电部的堆栈中间层。
9.如权利要求7所述的方法，其特征在于，还包括形成位于所述虚拟栅极层与所述导电部的顶部间的绝缘层。
10.如权利要求9所述的方法，其特征在于，形成所述虚拟栅极层和所述绝缘层的方法包括：
形成覆盖所述导电部的顶面和侧面的绝缘层；
形成覆盖所述堆栈中间层和所述绝缘层的虚拟栅极层；以及
进行平坦化以露出所述导电部的顶面。
11.如权利要求7所述的方法，其特征在于，所述导电部的材料为多晶硅。
12.如权利要求8所述的方法，其特征在于，形成突出于所述第一沟道层的所述导电部的步骤包括：
在第一沟道孔顶部形成凹槽；
去除所述凹槽周围的第一沟道层以沿着所述第一沟道孔的径向向外扩展所述凹槽；以及
在所述凹槽中形成所述导电部。
13.根据权利要求8所述的方法，其特征在于，所述第一堆栈、第二堆栈均为栅极堆栈，包括多个间隔设置的栅极层，所述虚拟栅极层与所述栅极层的材质相同。
14.根据权利要求7所述的方法，其特征在于，所述第一堆栈、第二堆栈均为伪栅堆栈，包括多个间隔设置的伪栅极层，所述虚拟栅极层与所述伪栅极层的材质相同；
所述形成方法还包括：
去除所述伪栅极层；在所述伪栅极层所在位置形成栅极层。
15.如权利要求8所述的方法，其特征在于，在所述第一沟道孔中填充第一沟道层之前还包括在所述第一沟道孔中依次填充阻挡层、电荷捕获层和隧穿层。
16.如权利要求13所述的方法，其特征在于，在第一沟道孔中形成第一沟道层之前还包括在：
刻蚀通过所述第一沟道孔暴露出的所述多个栅极层，以在所述栅极层邻近所述第一沟道孔的端部形成横向沟槽；以及
在所述横向沟槽中形成浮栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810562720.5A CN108565266B (zh) | 2018-06-04 | 2018-06-04 | 形成三维存储器的方法以及三维存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810562720.5A CN108565266B (zh) | 2018-06-04 | 2018-06-04 | 形成三维存储器的方法以及三维存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108565266A CN108565266A (zh) | 2018-09-21 |
| CN108565266B true CN108565266B (zh) | 2023-10-27 |
Family
ID=63552759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810562720.5A Active CN108565266B (zh) | 2018-06-04 | 2018-06-04 | 形成三维存储器的方法以及三维存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108565266B (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109196643B (zh) * | 2018-06-12 | 2019-11-05 | 长江存储科技有限责任公司 | 存储器件及其形成方法 |
| CN108933145B (zh) * | 2018-09-25 | 2023-09-08 | 长江存储科技有限责任公司 | 三维存储器 |
| EP3811410B1 (en) | 2018-09-26 | 2024-02-21 | Yangtze Memory Technologies Co., Ltd. | 3d memory device and method for forming 3d memory device |
| WO2020061892A1 (en) | 2018-09-27 | 2020-04-02 | Yangtze Memory Technologies Co., Ltd. | Semiconductor device and method of fabrication thereof |
| JP7190584B2 (ja) | 2018-10-09 | 2022-12-15 | 長江存儲科技有限責任公司 | 三次元メモリデバイス及びそれを形成するための方法 |
| CN109300906B (zh) * | 2018-10-15 | 2020-12-04 | 长江存储科技有限责任公司 | 一种3d nand存储器及其制造方法 |
| CN109346476B (zh) * | 2018-10-15 | 2020-08-21 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN109346475B (zh) * | 2018-10-15 | 2021-06-04 | 长江存储科技有限责任公司 | 一种半导体存储器及其制造方法 |
| CN111403413B (zh) * | 2018-10-23 | 2022-06-14 | 长江存储科技有限责任公司 | 具有使用背面衬底减薄形成的半导体插塞的三维存储设备 |
| CN109496358B (zh) * | 2018-10-26 | 2020-10-30 | 长江存储科技有限责任公司 | 3d nand存储器件的结构及其形成方法 |
| CN109545794A (zh) * | 2018-11-02 | 2019-03-29 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109686738A (zh) * | 2018-11-21 | 2019-04-26 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| CN110896668B (zh) | 2018-12-18 | 2021-07-20 | 长江存储科技有限责任公司 | 多堆栈三维存储器件以及其形成方法 |
| CN110896669B (zh) | 2018-12-18 | 2021-01-26 | 长江存储科技有限责任公司 | 多堆叠三维存储器件以及其形成方法 |
| CN110914991B (zh) | 2018-12-18 | 2021-04-27 | 长江存储科技有限责任公司 | 具有转移的互连层的三维存储器件以及其形成方法 |
| CN109768050B (zh) * | 2018-12-18 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| EP3853902B1 (en) * | 2019-01-08 | 2024-03-06 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and manufacturing method thereof |
| CN110088906B (zh) | 2019-03-18 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器件中的高k电介质层及其形成方法 |
| CN109979509B (zh) * | 2019-03-29 | 2020-05-08 | 长江存储科技有限责任公司 | 一种三维存储器及其编程操作方法 |
| CN111192878B (zh) * | 2020-01-07 | 2021-05-25 | 长江存储科技有限责任公司 | 三维存储器的制备方法及三维存储器 |
| CN111564448B (zh) * | 2020-05-22 | 2021-09-28 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
| CN111755457A (zh) * | 2020-07-09 | 2020-10-09 | 长江存储科技有限责任公司 | 三维存储器 |
| CN112018122B (zh) * | 2020-09-08 | 2024-06-11 | 长江存储科技有限责任公司 | 用于形成三维存储器件的沟道孔的方法以及三维存储器件 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120003351A (ko) * | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
| CN104701322A (zh) * | 2013-12-09 | 2015-06-10 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN105244351A (zh) * | 2014-07-01 | 2016-01-13 | 三星电子株式会社 | 半导体器件以及制造该半导体器件的方法 |
| CN106169307A (zh) * | 2015-05-21 | 2016-11-30 | 三星电子株式会社 | 三维半导体存储器装置及其操作方法 |
| CN106256005A (zh) * | 2014-05-07 | 2016-12-21 | 桑迪士克科技有限责任公司 | 具有堆叠的导电沟道的三维存储器装置 |
| CN106653684A (zh) * | 2017-03-08 | 2017-05-10 | 长江存储科技有限责任公司 | 三维存储器及其通道孔结构的形成方法 |
| CN107039457A (zh) * | 2016-01-08 | 2017-08-11 | 三星电子株式会社 | 三维半导体存储器件及其制造方法 |
| CN107996000A (zh) * | 2015-09-28 | 2018-05-04 | 桑迪士克科技有限责任公司 | 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区 |
| CN108028223A (zh) * | 2015-08-25 | 2018-05-11 | 桑迪士克科技有限责任公司 | 包含垂直共享位线的多层级三维存储器器件 |
| CN208208759U (zh) * | 2018-06-04 | 2018-12-07 | 长江存储科技有限责任公司 | 三维存储器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9698153B2 (en) * | 2013-03-12 | 2017-07-04 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad |
| WO2015195405A1 (en) * | 2014-06-17 | 2015-12-23 | SanDisk Technologies, Inc. | A three-dimensional non-volatile memory device having a silicide source line and method of making thereof |
| CN105261617B (zh) * | 2015-10-28 | 2018-03-30 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US9859363B2 (en) * | 2016-02-16 | 2018-01-02 | Sandisk Technologies Llc | Self-aligned isolation dielectric structures for a three-dimensional memory device |
| KR102693517B1 (ko) * | 2016-05-27 | 2024-08-08 | 삼성전자주식회사 | 수직형 메모리 장치 |
-
2018
- 2018-06-04 CN CN201810562720.5A patent/CN108565266B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120003351A (ko) * | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
| CN104701322A (zh) * | 2013-12-09 | 2015-06-10 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN106256005A (zh) * | 2014-05-07 | 2016-12-21 | 桑迪士克科技有限责任公司 | 具有堆叠的导电沟道的三维存储器装置 |
| CN105244351A (zh) * | 2014-07-01 | 2016-01-13 | 三星电子株式会社 | 半导体器件以及制造该半导体器件的方法 |
| CN106169307A (zh) * | 2015-05-21 | 2016-11-30 | 三星电子株式会社 | 三维半导体存储器装置及其操作方法 |
| CN108028223A (zh) * | 2015-08-25 | 2018-05-11 | 桑迪士克科技有限责任公司 | 包含垂直共享位线的多层级三维存储器器件 |
| CN107996000A (zh) * | 2015-09-28 | 2018-05-04 | 桑迪士克科技有限责任公司 | 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区 |
| CN107039457A (zh) * | 2016-01-08 | 2017-08-11 | 三星电子株式会社 | 三维半导体存储器件及其制造方法 |
| CN106653684A (zh) * | 2017-03-08 | 2017-05-10 | 长江存储科技有限责任公司 | 三维存储器及其通道孔结构的形成方法 |
| CN208208759U (zh) * | 2018-06-04 | 2018-12-07 | 长江存储科技有限责任公司 | 三维存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108565266A (zh) | 2018-09-21 |
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |