CN108305877B - 一种后栅无结与非门闪存存储器及其制作方法 - Google Patents
一种后栅无结与非门闪存存储器及其制作方法 Download PDFInfo
- Publication number
- CN108305877B CN108305877B CN201710028176.1A CN201710028176A CN108305877B CN 108305877 B CN108305877 B CN 108305877B CN 201710028176 A CN201710028176 A CN 201710028176A CN 108305877 B CN108305877 B CN 108305877B
- Authority
- CN
- China
- Prior art keywords
- layer
- gate
- flash memory
- carbon nanotube
- charge trapping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 200
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 113
- 239000002041 carbon nanotube Substances 0.000 claims abstract description 110
- 229910021393 carbon nanotube Inorganic materials 0.000 claims abstract description 103
- 239000000463 material Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 230000000903 blocking effect Effects 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 239000011241 protective layer Substances 0.000 claims abstract description 15
- 229910021404 metallic carbon Inorganic materials 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 44
- 238000005229 chemical vapour deposition Methods 0.000 claims description 16
- 239000003054 catalyst Substances 0.000 claims description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 229910052961 molybdenite Inorganic materials 0.000 claims description 5
- 229910052982 molybdenum disulfide Inorganic materials 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 229910052742 iron Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 238000003860 storage Methods 0.000 abstract description 10
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000010408 film Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002109 single walled nanotube Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种后栅无结与非门闪存存储器及其制作方法，所述存储器包括：衬底、绝缘层、二维半导体材料沟道层、碳纳米管栅阵列、栅俘获结构、保护层、源接触电极和漏接触电极。所述栅俘获结构包括隧道层、电荷俘获层及阻挡层，其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管栅阵列中碳纳米管的外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分。本发明的后栅无结与非门闪存存储器采用二维半导体材料水平沟道，并采用了金属性碳纳米管栅阵列，且阻挡层及电荷俘获层环绕碳纳米管栅，不仅可以简化器件结构，提高存储单元密度，还可以获得更强的栅极电荷俘获性能。
Description
技术领域
本发明属于集成电路技术领域，涉及一种后栅无结与非门闪存存储器及其制作方法。
背景技术
对于不同架构的与非门(NAND)存储器来说，按照存储层的材料划分可以分为三维浮栅存储器和三维电荷俘获存储器。前者主要由美国美光公司所推介，2015年底完成了技术上的准备，由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。台湾旺宏推出的基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。
三星电子垂直沟道型三维电荷俘获存储器单元也是基于无结场效应晶体管结构。该芯片具有24层堆叠的字线(WL)。除最底层的单元选择晶体管为常规反型工作模式，其余每个字单元晶体管均为基于电荷捕获闪存无结薄膜晶体管(JL Charge Trap Flash Thin-film Transistor,JL-CTF TFT)。该器件关闭时要求多晶硅薄膜沟道(管状)处于全耗尽状态；因此，多晶硅薄膜厚度(TCH)要尽量薄。此外，进一步增加存储单元密度的强劲需求，也在不断推动缩小多晶硅薄膜沟道TCH。与工作在反型模式(IM)的器件相比，该产品表现出更优异的性能，可提供更快速的写入/擦除(P/E)速度，更大的内存窗口(>12V)，和更好的耐力(＞104次)；在150℃测试条件下，还具有优良的10年数据保留能力。更为出色的是该器件开关电流比大于108，同时具备非常陡峭的亚阈值摆幅。但是器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜厚度(TCH)要尽量薄，工艺很难兼顾，影响产品良率。
硅(Si)晶体管被预测其栅极长度无法缩小到低于5纳米，因为届时其会出现严重的短沟道效应。作为硅的替代品，某些层状半导体因具有均匀的单原子层厚度、较低的介电常数、更大的带隙以及更重的有效载流子质量等特性使其更具吸引力，允许更小的栅极控制其电流。Sujay等人展示了一种栅极长度仅1nm的MoS2晶体管，这种晶体管采用单壁碳纳米管作为栅极电极，其中，直径为1nm的单根碳纳米管嵌入位于MoS2薄层(0.65nm厚)下ZrO2薄膜中。这些超短器件表现出优异的开关特性，例如：摆动幅度约为65mV/dec的亚阈值，以及约106的开关电流比。仿真结果显示其有效沟道长度在关状态时约3.9纳米，开状态约1纳米。(Science DOI:10.1126/science.aah4698)
因此，如何提供一种新的与非门闪存存储器及其制作方法，以利用二维半导体材料及碳纳米管的优点，进一步提高存储器的性能，并降低工艺难度，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种后栅无结与非门闪存存储器及其制作方法，用于解决现有技术中与非门闪存存储器体积较大，结构复杂，工艺难度高的问题。
为实现上述目的及其他相关目的，本发明提供一种后栅无结与非门闪存存储器，包括：
衬底；
绝缘层，位于所述衬底之上；
沟道层，位于所述绝缘层之上，采用二维半导体材料；
碳纳米管栅阵列，悬设于所述沟道层上方，包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；
栅俘获结构，包括隧道层、电荷俘获层及阻挡层；其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；
保护层，覆盖所述栅俘获结构；
源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述沟道层连接。
可选地，还包括若干分别引出各碳纳米管的栅接触电极。
可选地，所述碳纳米管为金属性碳纳米管。
可选地，所述碳纳米管管径为0.75～3nm，长度为100nm～50μm。
可选地，所述存储器包括多个串行，每个串行中均包括存储单元串及分别连接于所述存储单元串两端的无结开关晶体管；所述存储单元串包括若干串联连接的存储单元晶体管；其中，所述碳纳米管栅阵列与所述串行相对应，所述碳纳米管栅阵列中各碳纳米管分别作为所述串行中各晶体管的栅电极。
可选地，连接于所述存储单元串两端的无结开关晶体管分别为串选择晶体管与地选择晶体管。
可选地，所述碳纳米管栅阵列中，各碳纳米管在一个水平面内平行排列。
可选地，所述二维半导体材料选自MoS2、WS2、ReS2及SnO中的任意一种。
可选地，所述电荷俘获层的材料包括氮化物及氧化铪中的至少一种，所述阻挡层与所述隧道层的材料均为介电常数大于3.9的高K介质。
本发明还提供一种后栅无结与非门闪存存储器的制作方法，包括如下步骤：
提供一衬底，在所述衬底上自下而上依次形成绝缘层、二维半导体材料沟道层及隧道层；
于所述隧道层上形成牺牲层；
于所述牺牲层上形成碳纳米管栅阵列；所述碳纳米管栅阵列包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；
对所述牺牲层进行湿法腐蚀，使所述碳纳米管栅阵列悬空，并保留位于所述碳纳米管轴向两端的部分牺牲层作为支撑层；
形成环绕所述碳纳米管外侧面的阻挡层；
形成电荷俘获层；所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；
形成覆盖所述电荷俘获层的保护层；
形成分别位于所述碳纳米管栅阵列两端且与所述沟道层连接的源接触电极和漏接触电极，并形成分别引出各碳纳米管的栅接触电极。
可选地，采用化学气相沉积法在所述牺牲层上形成所述碳纳米管栅阵列，其中，所述牺牲层的材料包括碳纳米管生长催化剂材料。
可选地，所述碳纳米管生长催化剂材料包括Ni、Ag、Fe、Co中的一种或多种。
可选地，形成所述源接触电极和漏接触电极的方法包括步骤：形成贯穿所述保护层、电荷俘获层及隧道层的通孔，并于所述通孔中填充导电材料。
可选地，形成所述栅接触电极的方法包括步骤：形成贯穿所述保护层、电荷俘获层及阻挡层的通孔，并于所述通孔中填充导电材料。
如上所述，本发明的后栅无结与非门闪存存储器及其制作方法，具有以下有益效果：本发明的后栅无结与非门闪存存储器采用金属性碳纳米管栅阵列，利用碳纳米管作为存储单元晶体管的栅电极，显著减小了栅极尺寸，有利于提高存储单元密度；本发明的后栅无结与非门闪存存储器还采用栅极电荷俘获的方式，并以二维半导体材料沟道代替传统的硅掺杂沟道，使得碳纳米管栅极对沟道电流的控制更为容易；并且由于采用了水平沟道形式，相对于现有的垂直沟道型存储器，本发明的存储器结构更为简单。本发明的后栅无结与非门闪存存储器的制作方法采用后栅工艺，即先制作二维半导体材料沟道层，后制作碳纳米管栅极阵列，可以得到环绕碳纳米管栅极的阻挡层及电荷俘获层，可以进一步提高栅极电荷俘获能力。
附图说明
图1显示为本发明的后栅无结与非门闪存存储器的结构示意图。
图2显示为本发明的后栅无结与非门闪存存储器的制作方法在衬底上自下而上依次形成绝缘层、二维半导体材料沟道层及隧道层的示意图。
图3显示为本发明的后栅无结与非门闪存存储器的制作方法于所述隧道层上形成牺牲层的示意图。
图4显示为本发明的后栅无结与非门闪存存储器的制作方法于所述牺牲层上形成碳纳米管栅阵列的示意图。
图5显示为本发明的后栅无结与非门闪存存储器的制作方法对所述牺牲层进行湿法腐蚀的示意图。
图6显示为本发明的后栅无结与非门闪存存储器的制作方法形成环绕所述碳纳米管外侧面的阻挡层的示意图。
图7显示为本发明的后栅无结与非门闪存存储器的制作方法形成电荷俘获层的示意图。
图8显示为本发明的后栅无结与非门闪存存储器的制作方法形成覆盖所述栅电荷俘获层的保护层的示意图。
图9显示为本发明的后栅无结与非门闪存存储器的制作方法形成源接触电极和漏接触电极的示意图。
元件标号说明
1 衬底
2 绝缘层
3 沟道层
4 碳纳米管
5 隧道层
6 电荷俘获层
7 阻挡层
8 保护层
9 源接触电极
10 漏接触电极
11 电荷
12 牺牲层
13 支撑层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种后栅无结与非门闪存存储器，请参阅图1，显示为该存储器的结构示意图，包括：
衬底1；
绝缘层2，位于所述衬底1之上；
沟道层3，位于所述绝缘层2之上，采用二维半导体材料；
碳纳米管栅阵列，悬设于所述沟道层3上方，包括若干分立设置的碳纳米管4，所述碳纳米管4作为存储器中晶体管的栅电极；
栅俘获结构，包括隧道层5、电荷俘获层6及阻挡层7；其中，所述隧道层5位于所述沟道层3之上，所述阻挡层7环绕所述碳纳米管4外侧面，所述电荷俘获层6包括环绕所述阻挡层7外侧面的第一部分及位于所述隧道层5之上并与所述第一部分接触的第二部分；
保护层8，覆盖所述栅俘获结构；
源接触电极9和漏接触电极10，分别位于所述碳纳米管栅阵列两端，并分别与所述沟道层3连接。
具体的，后栅无结与非门闪存存储器还包括若干分别引出各碳纳米管4的栅接触电极。作为示例，在应用过程中，所述源接触电极9上施加电压Vss，所述漏接触电极10上施加正电压Vdd，所述栅接触电极上施加电压Vg1、Vg2、……、Vgn、Vg(n+1)。其中，n为数目，代表第n根碳纳米管。
作为示例，所述衬底1包括但不限于硅、锗、锗硅等合适的半导体衬底，所述绝缘层2包括但不限于氧化硅等合适的绝缘材料。所述沟道层3采用二维半导体材料，其厚度为1-10个原子层的厚度。所述二维半导体材料选自MoS2、WS2、ReS2及SnO中的任意一种，本实施例中，优选采用MoS2。由于所述沟道层3采用水平沟道形式，使得存储器结构更为简单。
作为示例，所述存储器包括多个串行，每个串行中均包括存储单元串及分别连接于所述存储单元串两端的无结开关晶体管；所述存储单元串包括若干串联连接的存储单元晶体管；其中，所述碳纳米管栅阵列与所述串行相对应，所述碳纳米管栅阵列中各碳纳米管分别作为所述串行中各晶体管的栅电极。本实施例中，所述开关晶体管及存储单元晶体管均采用碳纳米管栅极，其栅介质层均采用所述栅俘获结构。
作为示例，连接于所述存储单元串两端的无结开关晶体管分别为串选择晶体管与地选择晶体管。所述串选择晶体管的数量可以为一个或多个，所述地选择晶体管的数量可以为一个或多个，所述存储单元串中的存储单元晶体管数量可以根据需要进行设置，例如24个、32个、48个、甚至更多。
本实施例中，每个串行分别对应一个沟道，即一个串行中各个存储单元晶体管及开关晶体管均共用一个所述沟道层3。对于不同的串行，其沟道层相互隔离，可以通过在形成所述沟道层时将其图案化，并在相邻沟道层之间沉积绝缘材料来实现。
本实施例中，所述碳纳米管栅阵列中，各碳纳米管4在所述沟道层3上方的一个水平面上平行排列，使得一个串行中，各晶体管由左至右依次排列。当然其它实施例中，所述碳纳米管栅阵列中碳纳米管的排布形式可以根据需要进行调整，此处不应过分限制本发明的保护范围。
具体的，所述碳纳米管4为金属性碳纳米管。所述碳纳米管4管径为0.75～3nm，长度为100nm～50μm。由于所述碳纳米管4较小的管径，有利于降低栅极宽度，提高存储单元密度。
具体的，由于所述栅俘获结构中，所述阻挡层及电荷俘获层均环绕碳纳米管栅极，可以获得更强栅极电荷俘获能力。作为示例，所述电荷俘获层6的材料包括氮化物及氧化铪中的至少一种，所述阻挡层与所述隧道层的材料均为介电常数大于3.9的高K介质，例如氧化锆、氮化硅、氧化铪、氧化硅、氧化铝等。
本发明的后栅无结与非门闪存存储器采用金属性碳纳米管栅阵列，利用碳纳米管作为存储单元晶体管的栅电极，显著减小了栅极尺寸，有利于提高存储单元密度；本发明的后栅无结与非门闪存存储器还采用栅极电荷俘获的方式，并以二维半导体材料沟道代替传统的硅掺杂沟道，使得碳纳米管栅极对沟道电流的控制更为容易；阻挡层及电荷俘获层环绕碳纳米管栅极，使得栅极电荷俘获能力更强。并且由于采用了水平沟道形式，相对于现有的垂直沟道型存储器，本发明的存储器结构更为简单。
实施例二
本发明还提供一种后栅无结与非门闪存存储器的制作方法，包括如下步骤：
首先请参阅图2，提供一衬底1，在所述衬底1上自下而上依次形成绝缘层2、二维半导体材料沟道层3及隧道层5。
具体的，所述衬底1包括但不限于硅、锗、锗硅等合适的半导体衬底，所述绝缘层2包括但不限于氧化硅等合适的绝缘材料。例如可采用在硅衬底上生长氧化层的方式形成绝缘层。
所述沟道层3采用二维半导体材料，其厚度为1-10个原子层。作为示例，所述二维半导体材料选自MoS2、WS2、ReS2及SnO中的任意一种，本实施例中，优选采用MoS2。形成所述沟道层3的方法可以是化学气相沉积(CVD)、物理气相沉积(PVD)、金属有机化合物化学气相沉积(MOCVD)、原子层沉积(ALD)等沉积方法，或其他适合的工艺。
所述隧道层5的材料为介电常数大于3.9的高K介质，例如氧化锆、氮化硅、氧化铪、氧化硅、氧化铝等。形成所述沟道层3、隧道层5的方法可以是化学气相沉积(CVD)、物理气相沉积(PVD)、金属有机化合物化学气相沉积(MOCVD)、原子层沉积(ALD)等沉积方法，或其他适合的工艺。
然后请参阅图3及图4，于所述隧道层5上形成牺牲层12，并于所述牺牲层12上形成碳纳米管栅阵列；所述碳纳米管栅阵列包括若干分立设置的碳纳米管4，所述碳纳米管作为存储器中晶体管的栅电极。
此处，所述牺牲层12指的是其可以通过湿法腐蚀去除。
作为示例，采用化学气相沉积法在所述牺牲层12上形成所述碳纳米管栅阵列，其中，所述牺牲层12的材料包括碳纳米管生长催化剂材料。例如，所述碳纳米管生长催化剂材料包括但不限于Ni、Ag、Fe、Co中的一种或多种。
本实施例中，在保护性气氛下，利用碳纳米管生长催化剂材料，并在反应腔室内通入碳源，通过化学气相沉积法形成所述碳纳米管栅阵列。所述保护性气氛包括N2、H2、Ar中的一种或多种，所述碳源包括但不限于甲烷、乙炔等含碳气体。
再请参阅图5，对所述牺牲层进12行湿法腐蚀，使所述碳纳米管栅阵列悬空，并保留位于所述碳纳米管4轴向两端的部分牺牲层作为支撑层13。为了显示碳纳米管的悬空状态，图5中采用虚线框示出了所述支撑层13。
再请参阅图6，形成环绕所述碳纳米管4外侧面的阻挡层7。
具体的，所述阻挡层7采用介电常数大于3.9的高K介质，例如氧化锆、氮化硅、氧化铪、氧化硅、氧化铝等。形成所述阻挡层7的方法可以是化学气相沉积(CVD)、物理气相沉积(PVD)、金属有机化合物化学气相沉积(MOCVD)、原子层沉积(ALD)等沉积方法，或其他适合的工艺。在形成所述阻挡层7的过程中，可能会有部分高K介质也沉积到所述隧道层5表面，但由于所述隧道层5也采用高K介质，不会产生不良影响。
再请参阅图7，形成电荷俘获层6；所述电荷俘获层6包括环绕所述阻挡层7外侧面的第一部分及位于所述隧道层5之上并与所述第一部分接触的第二部分。
具体的，所述电荷俘获层6的材料包括氮化物及氧化铪中的至少一种，形成所述电荷俘获层6的方法可以是化学气相沉积(CVD)、物理气相沉积(PVD)、金属有机化合物化学气相沉积(MOCVD)、原子层沉积(ALD)等沉积方法，或其他适合的工艺。
然后请参阅图8，形成覆盖所述电荷俘获层6的保护层8。
具体的，所述保护层8采用氧化硅或其它绝缘材料。
最后请参阅图9，形成分别位于所述碳纳米管栅阵列两端且与所述沟道层3连接的源接触电极9和漏接触电极10，并形成分别引出各碳纳米管4的栅接触电极。
作为示例，形成所述源接触电极9和漏接触电极10的方法包括步骤：在相应位置形成贯穿所述保护层8、电荷俘获层6及隧道层5的通孔，并于所述通孔中填充导电材料。形成所述栅接触电极的方法包括步骤：在相应位置形成贯穿所述保护层8、电荷俘获层6及阻挡层7的通孔，并于所述通孔中填充导电材料。
本发明的后栅无结与非门闪存存储器的制作方法采用后栅工艺，即先制作二维半导体材料沟道层，后制作碳纳米管栅极阵列，可以得到环绕碳纳米管栅极的阻挡层及电荷俘获层，使得栅极电荷俘获能力更强。
综上所述，本发明的后栅无结与非门闪存存储器采用金属性碳纳米管栅阵列，利用碳纳米管作为存储单元晶体管的栅电极，显著减小了栅极尺寸，有利于提高存储单元密度；本发明的后栅无结与非门闪存存储器还采用栅极电荷俘获的方式，并以二维半导体材料沟道代替传统的硅掺杂沟道，使得碳纳米管栅极对沟道电流的控制更为容易；并且由于采用了水平沟道形式，相对于现有的垂直沟道型存储器，本发明的存储器结构更为简单。本发明的后栅无结与非门闪存存储器的制作方法采用后栅工艺，即先制作二维半导体材料沟道层，后制作碳纳米管栅极阵列，可以得到环绕碳纳米管栅极的阻挡层及电荷俘获层，可以进一步提高栅极电荷俘获能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种后栅无结与非门闪存存储器，其特征在于，包括：
衬底；
绝缘层，位于所述衬底之上；
沟道层，位于所述绝缘层之上，采用二维半导体材料；
碳纳米管栅阵列，悬设于所述沟道层上方，包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；
栅俘获结构，包括隧道层、电荷俘获层及阻挡层；其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；
保护层，覆盖所述栅俘获结构；
源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述沟道层连接。
2.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：还包括若干分别引出各碳纳米管的栅接触电极。
3.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述碳纳米管为金属性碳纳米管。
4.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述碳纳米管管径为0.75～3nm，长度为100nm～50μm。
5.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述存储器包括多个串行，每个串行中均包括存储单元串及分别连接于所述存储单元串两端的无结开关晶体管；所述存储单元串包括若干串联连接的存储单元晶体管；其中，所述碳纳米管栅阵列与所述串行相对应，所述碳纳米管栅阵列中各碳纳米管分别作为所述串行中各晶体管的栅电极。
6.根据权利要求5所述的后栅无结与非门闪存存储器，其特征在于：连接于所述存储单元串两端的无结开关晶体管分别为串选择晶体管与地选择晶体管。
7.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述碳纳米管栅阵列中，各碳纳米管在一个水平面内平行排列。
8.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述二维半导体材料选自MoS2、WS2、ReS2及SnO中的任意一种。
9.根据权利要求1所述的后栅无结与非门闪存存储器，其特征在于：所述电荷俘获层的材料包括氮化物及氧化铪中的至少一种，所述阻挡层与所述隧道层的材料均为介电常数大于3.9的高K介质。
10.一种后栅无结与非门闪存存储器的制作方法，其特征在于，包括如下步骤：
提供一衬底，在所述衬底上自下而上依次形成绝缘层、二维半导体材料沟道层及隧道层；
于所述隧道层上形成牺牲层；
于所述牺牲层上形成碳纳米管栅阵列；所述碳纳米管栅阵列包括若干分立设置的碳纳米管，所述碳纳米管作为存储器中晶体管的栅电极；
对所述牺牲层进行湿法腐蚀，使所述碳纳米管栅阵列悬空，并保留位于所述碳纳米管轴向两端的部分牺牲层作为支撑层；
形成环绕所述碳纳米管外侧面的阻挡层；
形成电荷俘获层；所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分；
形成覆盖所述电荷俘获层的保护层；
形成分别位于所述碳纳米管栅阵列两端且与所述沟道层连接的源接触电极和漏接触电极，并形成分别引出各碳纳米管的栅接触电极。
11.根据权利要求10所述的后栅无结与非门闪存存储器的制作方法，其特征在于：采用化学气相沉积法在所述牺牲层上形成所述碳纳米管栅阵列，其中，所述牺牲层的材料包括碳纳米管生长催化剂材料。
12.根据权利要求11所述的后栅无结与非门闪存存储器的制作方法，其特征在于：所述碳纳米管生长催化剂材料包括Ni、Ag、Fe、Co中的一种或多种。
13.根据权利要求10所述的后栅无结与非门闪存存储器的制作方法，其特征在于：形成所述源接触电极和漏接触电极的方法包括步骤：形成贯穿所述保护层、电荷俘获层及隧道层的通孔，并于所述通孔中填充导电材料。
14.根据权利要求10所述的后栅无结与非门闪存存储器的制作方法，其特征在于：形成所述栅接触电极的方法包括步骤：形成贯穿所述保护层、电荷俘获层及阻挡层的通孔，并于所述通孔中填充导电材料。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710028176.1A CN108305877B (zh) | 2017-01-13 | 2017-01-13 | 一种后栅无结与非门闪存存储器及其制作方法 |
| TW106130196A TWI656628B (zh) | 2017-01-13 | 2017-09-04 | 一種後閘無接面反及閘快閃記憶體及其製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710028176.1A CN108305877B (zh) | 2017-01-13 | 2017-01-13 | 一种后栅无结与非门闪存存储器及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108305877A CN108305877A (zh) | 2018-07-20 |
| CN108305877B true CN108305877B (zh) | 2020-09-25 |
Family
ID=62872164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710028176.1A Active CN108305877B (zh) | 2017-01-13 | 2017-01-13 | 一种后栅无结与非门闪存存储器及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108305877B (zh) |
| TW (1) | TWI656628B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112885830B (zh) * | 2019-11-29 | 2023-05-26 | 芯恩（青岛）集成电路有限公司 | 堆叠神经元器件结构及其制作方法 |
| CN114388529A (zh) * | 2020-01-14 | 2022-04-22 | 长江存储科技有限责任公司 | 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法 |
| KR20210154602A (ko) * | 2020-06-12 | 2021-12-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2022147421A (ja) * | 2021-03-23 | 2022-10-06 | キオクシア株式会社 | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101124638A (zh) * | 2004-12-06 | 2008-02-13 | 哈佛大学 | 基于纳米尺度线的数据存储 |
| CN101252148A (zh) * | 2007-02-23 | 2008-08-27 | 高丽大学校产学协力团 | 非易失性电子存储器件及其制作方法 |
| CN102893382A (zh) * | 2010-05-17 | 2013-01-23 | 桑迪士克科技股份有限公司 | 包括无结的薄膜晶体管的存储器设备 |
| CN102969359A (zh) * | 2012-12-11 | 2013-03-13 | 深港产学研基地 | 独立栅控制的纳米线隧穿场效应器件及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10250829B4 (de) * | 2002-10-31 | 2006-11-02 | Infineon Technologies Ag | Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle |
| US7262991B2 (en) * | 2005-06-30 | 2007-08-28 | Intel Corporation | Nanotube- and nanocrystal-based non-volatile memory |
| KR100829579B1 (ko) * | 2006-11-27 | 2008-05-14 | 삼성전자주식회사 | 나노튜브를 이용한 전계효과 트랜지스터 및 그 제조방법 |
| US7790560B2 (en) * | 2007-03-12 | 2010-09-07 | Board Of Regents Of The Nevada System Of Higher Education | Construction of flash memory chips and circuits from ordered nanoparticles |
| KR101463064B1 (ko) * | 2007-10-17 | 2014-11-19 | 삼성전자주식회사 | 나노도트 형성방법, 이 방법으로 형성된 나노도트를포함하는 메모리 소자 및 그 제조방법 |
| WO2010022097A1 (en) * | 2008-08-19 | 2010-02-25 | Sandisk 3D, Llc | Methods for increasing carbon nano-tube (cnt) yield in memory devices |
-
2017
- 2017-01-13 CN CN201710028176.1A patent/CN108305877B/zh active Active
- 2017-09-04 TW TW106130196A patent/TWI656628B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101124638A (zh) * | 2004-12-06 | 2008-02-13 | 哈佛大学 | 基于纳米尺度线的数据存储 |
| CN101252148A (zh) * | 2007-02-23 | 2008-08-27 | 高丽大学校产学协力团 | 非易失性电子存储器件及其制作方法 |
| CN102893382A (zh) * | 2010-05-17 | 2013-01-23 | 桑迪士克科技股份有限公司 | 包括无结的薄膜晶体管的存储器设备 |
| CN102969359A (zh) * | 2012-12-11 | 2013-03-13 | 深港产学研基地 | 独立栅控制的纳米线隧穿场效应器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201841351A (zh) | 2018-11-16 |
| TWI656628B (zh) | 2019-04-11 |
| CN108305877A (zh) | 2018-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10014317B2 (en) | Three-dimensional non-volatile NOR-type flash memory | |
| CN108305877B (zh) | 一种后栅无结与非门闪存存储器及其制作方法 | |
| CN104192835B (zh) | 一种石墨烯闪存存储器的制备方法 | |
| US9754961B2 (en) | Semiconductor memory device and method for manufacturing same | |
| TWI587488B (zh) | 一種奈米線記憶體結構及其製造方法 | |
| US20080237687A1 (en) | Flash memory device | |
| KR20170085934A (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| CN109244078A (zh) | 半导体存储器件和导体结构 | |
| JPWO2008146760A1 (ja) | 記憶素子及びその読み出し方法 | |
| CN107768381B (zh) | 一种纳米管存储器结构及其制备方法 | |
| US7847325B2 (en) | Method of making discrete trap memory (DTM) mediated by fullerenes | |
| TWI638447B (zh) | 一種無接面半導體通道閘陣列記憶體結構及其製備方法 | |
| Wang et al. | Low temperature (< 150° C) annealed amorphous indium-gallium-tin oxide (IGTO) thin-film for flash memory application | |
| US10141407B2 (en) | Graphene device and method of manufacturing the same | |
| TWI651836B (zh) | 一種閘陣列無接面半導體通道記憶體結構及其製備方法 | |
| US9634105B2 (en) | Silicon nano-tip thin film for flash memory cells | |
| KR100652135B1 (ko) | 안정된 다층 양자점을 가지는 유기 비휘발성 메모리 소자및 이의 제조 방법 | |
| KR20130007062A (ko) | 그래핀의 히스테리시스 특성을 이용한 불휘발성 메모리 소자와 그 제조 및 동작방법 | |
| US9401434B2 (en) | E-flash cell band engineering for erasing speed enhancement | |
| KR102304800B1 (ko) | Igo 채널층 기반의 메모리 장치 및 그 제조방법 | |
| Chen et al. | Enhanced operation characteristics in poly-Si nanowire charge-trapping flash memory device with SiGe buried channel | |
| KR101062998B1 (ko) | 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법 | |
| Fang et al. | Operation characteristics of poly-Si nanowire charge-trapping flash memory devices with SiGe and Ge buried channels | |
| KR101823261B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US9929007B2 (en) | e-Flash Si dot nitrogen passivation for trap reduction |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |