CN108257860A - 一种栅极氧化层的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000001312 dry etching Methods 0.000 claims abstract description 25
- 238000001039 wet etching Methods 0.000 claims abstract description 12
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000003628 erosive effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 20
- 238000001259 photo etching Methods 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明提供一种栅极氧化层的制作方法，包括：提供一衬底，所述衬底包括第一区域和第二区域；在所述衬底上形成第一栅极氧化层；干法刻蚀去除所述第二区域部分第一栅极氧化层，使所述第二区域剩余的第一栅极氧化层厚度大于湿法刻蚀去除所述第二区域剩余的第一栅极氧化层；在所述衬底上形成第二栅极氧化层。本发明通过增加衬底HDMS的处理时间，增强光刻胶粘附性，减少干法刻蚀的时间，增加了干法刻蚀后剩余栅极氧化层的厚度，从而避免干法刻蚀过程中等离子体对有源区的损伤，改善器件阈值电压均匀性，进而保证器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种栅极氧化层的制作方法。
背景技术
目前，在同一芯片上的电路设计，包括逻辑电路与储存电路，需要不同厚度的栅极氧化层来实现电路设计的要求。高性能的逻辑电路的一个器件中需要不同厚度的栅极氧化层：高可靠性需要较高的电压，则需要较厚的栅极氧化层；而晶体管的操控性(高操作速度)或者较低的电压，则需要较薄的栅极氧化层。于是，在一个芯片上生成不同厚度的栅极氧化层成了一项非常迫切的发展任务。
现有技术中，为在同一半导体衬底上制作不同厚度的栅极氧化层，需采用光刻胶覆盖一区域的栅极氧化层，去除另一区域的栅极氧化层，之后在该另一区域上形成另一厚度的栅极氧化层。
然而，在实际工艺中发现，上述方法制作的具有不同厚度栅极氧化层的半导体器件性能并不可靠。去除栅极氧化层通常采用光刻、干法刻蚀及湿法刻蚀，干法刻蚀中的等离子体会造成电荷被俘获在有源区表面，表面俘获电荷会影响器件阈值电压，从而影响器件正常工作。
发明内容
本发明的目的在于提供一种栅极氧化层的制作方法，提高栅极氧化层质量，改善器件阈值电压均匀性。
为实现上述目的，本发明提供一种栅极氧化层的制作方法，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成第一栅极氧化层；
干法刻蚀去除所述第二区域部分第一栅极氧化层，使所述第二区域剩余的第一栅极氧化层厚度大于90A；
湿法刻蚀去除所述第二区域剩余的第一栅极氧化层；
在所述衬底上形成第二栅极氧化层。
优选的，在所述衬底上形成第一栅极氧化层之后，对所述衬底进行HMDS处理。
优选的，在对所述衬底进行HMDS处理之后，还包括在所述衬底上形成光刻胶。
优选的，HMDS处理的时间大于75秒。
优选的，所述干法刻蚀为等离子体刻蚀。
优选的，所述湿法刻蚀采用的刻蚀液为氢氟酸。
优选的，所述第一栅极氧化层和所述第二栅极氧化层的材质均为氧化硅。
优选的，所述第一区域与所述第二区域之间通过隔离结构隔离。
优选的，所述第一栅极氧化层厚度大于所述第二栅极氧化层的厚度。
综上所述，本发明提供的栅极氧化层的制作方法中，通过控制第二区域剩余第一栅极氧化层的厚度，避免了干法刻蚀过程中对衬底的损伤，改善器件阈值电压的均匀性，进而保证器件的性能和良率。
进一步的，本发明通过增加衬底HDMS的处理时间，增加光刻胶粘附性，进而减少干法刻蚀的时间，增加干法刻蚀后第二区域剩余栅极氧化层的厚度。
附图说明
图1是本发明一实施例所提供的栅极氧化层的制作方法流程图；
图2a至图2d是本发明一实施例所提供的栅极氧化层制作过程的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
如背景技术中所述，现有技术制作的具有不同厚度的栅极氧化层的过程中，需采用光刻胶覆盖一区域的栅极氧化层，去除另一区域的栅极氧化层，之后在该另一区域上形成另一厚度的栅极氧化层。去除栅极氧化层通常采用光刻、干法刻蚀及湿法刻蚀，但干法刻蚀中的等离子体会造成电荷被俘获在有源区表面，表面俘获电荷会影响器件阈值电压，从而影响器件正常工作。
针对上述问题，本发明提供一种栅极氧化层的制作方法，通过增加对光刻胶HDMS的处理时间，增加光刻胶粘附性，减少干法刻蚀的时间，增加了干法刻蚀后剩余栅极氧化层的厚度，从而避免干法刻蚀过程中等离子体对有源区的损伤，改善器件阈值电压均匀性，进而保证器件的性能和良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1为本发明一实施例所提供的栅极氧化层的制作方法流程图，如图1所示，本发明提出的一种栅极氧化层的制作方法，包括以下步骤：
S01：提供一衬底，所述衬底包括第一区域和第二区域；；
S02：在所述衬底上形成第一栅极氧化层；
S03：干法刻蚀去除所述第二区域部分第一栅极氧化层，使所述第二区域剩余的第一栅极氧化层厚度大于90A；
S04：湿法刻蚀去除所述第二区域剩余的第一栅极氧化层；
S05：在所述衬底上形成第二栅极氧化层。
图2a～图2d为本发明一实施例提供的栅极氧化层制作过程的结构示意图，请参考图1所示，并结合图2a～图2d，详细说明本发明提出的栅极氧化层的制造方法：
在步骤S01中，提供一衬底，所述衬底包括第一区域10和第二区域20。
所述衬底可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，也可以为砷化镓或氮化镓等化合物，或者本领域技术人员已知的其他材料。
所述第一区域10与所述第二区域20之间通过隔离结构隔离。所述隔离结构可以是以LOCOS(Local Oxidation of Silicon)法形成的场氧化层，或是浅沟道隔离结构STI(Shallow Trench Isolation)，以隔离不同的器件区。本实施例中，隔离结构12用于隔离第一区域10与第二区域20，第一区域10为厚栅极氧化层区域，第二区域20为薄栅极氧化层区域。器件的阈值电压主要取决于栅极氧化层的厚度，不同阈值电压对应不同的栅极氧化层厚度。相应的，本实施例中第一区域10为高压器件区，如12V，第二区域20为低压器件区，如2.5V。在其他实施例中，可以包含多个隔离结构以及多个不同的区域，例如两个隔离结构隔离出三个器件区域，三个器件区域的阈值电压分别为12V、2.5V和1.2V。
在步骤S02中，在所述衬底上形成第一栅极氧化层101，如图2a所示。所述第一栅极氧化层101可以通过热氧化法形成，也可以通过物理气相沉积法(Physical VaporDeposition，PVD)，化学气相沉积法(Chemical Vapor Deposition，CVD)形成。所述第一栅极氧化层101可以包括如下的任何传统电介质层：SiO2、SiON及其他类似氧化物。本实施例中，所述第一栅极氧化层101材质优选为二氧化硅，厚度d1优选为190埃，形成方式采用热氧化法。
在步骤S03中，干法刻蚀去除所述第二区域部分第一栅极氧化层，使所述第二区域剩余的第一栅极氧化层厚度大于90A，如图2b所示。
具体的，在所述第一栅极氧化层102上涂覆光刻胶之前，采用六甲基二硅胺烷(HMDS)对具有上述结构的衬底表面(第一栅极氧化层101)进行处理，增加光刻胶的粘附性，即将具有上述结构的衬底置于HMDS的蒸汽中，加热使温度控制在100℃-180℃范围内，加热时间大于75秒。
本实施例中HMDS处理过程中，加热时间为80秒，冷却后，迅速在所述第一栅极氧化层101上涂覆光刻胶(图中未示)，并进行曝光与显影，形成图形化的光刻胶，暴露出所述第二区域20，以图形化的光刻胶为掩膜先采用干法刻蚀刻蚀掉所述第二区域20上的部分第一栅极氧化层101，使第二区域20上的剩余栅极氧化层的厚度大于90埃。
由于干法刻蚀前，所述衬底经过HMDS处理，且处理时间大于75秒，大于现有技术HMDS处理时间，增加了衬底表面(第二栅极氧化层102)与光刻胶的黏附性，使接下来的干法刻蚀时间减少，即刻蚀相同厚度的第一栅极氧化层101，本实施例中干法刻蚀所用时间小于现有技术所用时间。优选的，本实施例中干法刻蚀采用等离子体刻蚀，刻蚀的时间范围为20秒～25秒，例如20秒，22秒，24秒等。等离子体干法刻蚀的时间减少，使所述第二区域上的剩余栅极氧化层的厚度大于90埃，远大于现有技术所述第二区域上的剩余栅极氧化层的厚度(40埃)，有效地避免了等离子体刻蚀过程中等离子体造成的有源区表面电荷俘获的现象，从而避免对器件阈值电压的影响，提高器件的性能和良率。
在步骤S04中，湿法刻蚀去除所述第二区域20剩余的第一栅极氧化层101，如图2c所示。湿法刻蚀去除所述第二区域20上的剩余第一栅极氧化层101的同时去除步骤S03中的形成的第一栅极氧化层101上的光刻胶，所述湿法刻蚀的刻蚀液采用氢氟酸，在其他实施例中，可采用其它的刻蚀液或者其它的刻蚀方式。由于增加了HMDS处理时间，光刻胶与所述第一栅极氧化层101的粘附性增强，故湿法刻蚀过程中刻蚀液的浓度相应增加。
在步骤S05中，在所述衬底上形成第二栅极氧化层。即在所述第一区域10的第一栅极氧化层101和所述第二区域20上形成第二栅极氧化层102，如图2d所示。所述第二栅极氧化层102的材质优选为氧化硅，厚度d2优选为50埃，可以采用热氧化法形成，也可以通过物理气相沉积法，化学气相沉积法等方法形成。为精确控制所述第二栅极氧化层102的厚度，优选采用原子层沉积法。
所述第二栅极氧化层102的厚度d2小于所述第一栅极氧化层的厚度d1，即d2<d1。相应的，所述第一区域10上的栅极氧化层(第一栅极氧化层101和第二栅极氧化层102)的厚度大于所述第二区域20上的栅极氧化层(第二栅极氧化层102)的厚度，同样，可以通过隔离结构形成不同器件区，在不同器件区上形成不同厚度的栅极氧化层，即在同一半导体衬底上形成不同厚度的栅极氧化层，满足半导体器件在不同阈值电压下工作的需要。
综上所述，本发明提供一种栅极氧化层的制作方法，通过增加衬底HDMS的处理时间，增强光刻胶粘附性，减少干法刻蚀的时间，增加了干法刻蚀后剩余栅极氧化层的厚度，从而避免干法刻蚀过程中等离子体对有源区的损伤，改善器件阈值电压均匀性，进而保证器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种栅极氧化层的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述衬底上形成第一栅极氧化层；
干法刻蚀去除所述第二区域部分第一栅极氧化层，使所述第二区域剩余的第一栅极氧化层厚度大于
湿法刻蚀去除所述第二区域剩余的第一栅极氧化层；
在所述衬底上形成第二栅极氧化层。
2.根据权利要求1所述的栅极氧化层的制作方法，其特征在于，在所述衬底上形成第一栅极氧化层之后，对所述衬底进行HMDS处理。
3.根据权利要求2所述的栅极氧化层的制作方法，其特征在于，在对所述衬底进行HMDS处理之后，还包括在所述衬底上形成光刻胶。
4.根据权利要求2所述的栅极氧化层的制作方法，其特征在于，HMDS处理的时间大于75秒。
5.根据权利要求1所述的栅极氧化层的制作方法，其特征在于，所述干法刻蚀采用等离子体刻蚀。
6.根据权利要求1所述的栅极氧化层的制作方法，其特征在于，所述湿法刻蚀采用的刻蚀液为氢氟酸。
7.根据权利要求1所述的栅极氧化层的制作方法，其特征在于，所述第一栅极氧化层和所述第二栅极氧化层的材质均为氧化硅。
8.根据权利要求1所述的栅极氧化层的制作方法，其特征在于，所述第一区域与所述第二区域之间通过隔离结构隔离。
9.根据权利要求1所述的栅极氧化层的制作方法，其特征在于，所述第一栅极氧化层厚度大于所述第二栅极氧化层的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810055159.1A CN108257860A (zh) | 2018-01-19 | 2018-01-19 | 一种栅极氧化层的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810055159.1A CN108257860A (zh) | 2018-01-19 | 2018-01-19 | 一种栅极氧化层的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108257860A true CN108257860A (zh) | 2018-07-06 |
Family
ID=62741913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810055159.1A Pending CN108257860A (zh) | 2018-01-19 | 2018-01-19 | 一种栅极氧化层的制作方法 |
Country Status (1)
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