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CN108231028A - 一种栅极驱动电路及其驱动方法、显示装置 - Google Patents

一种栅极驱动电路及其驱动方法、显示装置 Download PDF

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CN108231028A CN201810059586.7A CN201810059586A CN108231028A CN 108231028 A CN108231028 A CN 108231028A CN 201810059586 A CN201810059586 A CN 201810059586A CN 108231028 A CN108231028 A CN 108231028A
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Abstract

本发明提供了一种栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域。本发明通过第一控制信号端输入的第一控制信号控制第一上拉模块和第一下拉模块工作，通过第二控制信号端输入的第二控制信号控制第二上拉模块和第二下拉模块工作，通过控制第一控制信号和第二控制信号的电平高低，使得第一上拉模块和第二上拉模块交替工作，同时第一下拉模块和第二下拉模块也交替工作，使得每个上拉模块受上拉节点的信号的时间减少，每个下拉模块受复位信号的时间也减少，有效抑制了TFT的阈值电压漂移，从而实现了TFT电学特性的稳定，减少对输出端的输出造成的影响，降低了TFT特性引起的各种显示不良的发生率。

Description

一种栅极驱动电路及其驱动方法、显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种栅极驱动电路及其驱动方法、显示装置。
背景技术
随着液晶显示装置的普及，其被广泛应用于电视、手机和电脑等电子产品中。现有的液晶显示装置中，一般通过栅极驱动电路控制像素单元中TFT(Thin Film Transistor，薄膜晶体管)的开启和关闭，从而完成液晶显示装置的行扫描。
如图1和图2所示，图1为现有技术中的一种栅极驱动电路的电路图，图2为现有技术中的一种栅极驱动电路的工作时序图，该电路用于控制像素单元中薄膜晶体管的开启和关闭，但是该电路中上拉TFT(如图1中的M3)和复位TFT(如图1中的M4)受上拉节点PU的信号和复位信号端RESET的复位信号的长期作用，TFT的电学特性会逐渐发生漂移，当TFT的阈值电压Vth漂移达到一定程度后，输出端OUTPUT的输出会受到显著的影响，从而导致各种显示不良。
发明内容
本发明提供一种栅极驱动电路及其驱动方法、显示装置，以解决现有的栅极驱动电路中上拉信号和复位信号引起TFT的电学特性漂移，导致各种显示不良的问题。
为了解决上述问题，本发明公开了一种栅极驱动电路，包括：输入模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、复位模块和存储模块；
所述输入模块分别与输入信号端和上拉节点连接；
所述第一上拉模块分别与第一控制信号端、所述上拉节点、第一时钟信号端和输出端连接，用于在第一控制信号的控制下向所述输出端输出高电平；
所述第二上拉模块分别与第二控制信号端、所述上拉节点、所述第一时钟信号端和所述输出端连接，用于在第二控制信号的控制下向所述输出端输出高电平；
所述第一下拉模块分别与所述第一控制信号端、复位信号端、第一电平信号端和所述输出端连接，用于在所述第一控制信号的控制下拉低所述输出端的电平；
所述第二下拉模块分别与所述第二控制信号端、所述复位信号端、所述第一电平信号端和所述输出端连接，用于在所述第二控制信号的控制下拉低所述输出端的电平；
所述复位模块分别与所述复位信号端、所述第一电平信号端和所述上拉节点连接，用于在复位信号的控制下拉低所述上拉节点的电平；
所述存储模块分别与所述上拉节点和所述输出端连接。
优选地，所述第一控制信号与所述第二控制信号互为同频反相信号。
优选地，所述输入模块包括第一晶体管；
所述第一晶体管的栅极和第一极均与所述输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接。
优选地，所述第一上拉模块包括第二晶体管和第三晶体管；
所述第二晶体管的栅极与所述第一控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第三晶体管的栅极连接；
所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述输出端连接。
优选地，所述第二上拉模块包括第四晶体管和第五晶体管；
所述第四晶体管的栅极与所述第二控制信号端连接，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的第二极与所述第五晶体管的栅极连接；
所述第五晶体管的第一极与所述第一时钟信号端连接，所述第五晶体管的第二极与所述输出端连接。
优选地，所述第一下拉模块包括第六晶体管和第七晶体管；
所述第六晶体管的栅极与所述第一控制信号端连接，所述第六晶体管的第一极与所述复位信号端连接，所述第六晶体管的第二极与所述第七晶体管的栅极连接；
所述第七晶体管的第一极与所述输出端连接，所述第七晶体管的第二极与所述第一电平信号端连接。
优选地，所述第二下拉模块包括第八晶体管和第九晶体管；
所述第八晶体管的栅极与所述第二控制信号端连接，所述第八晶体管的第一极与所述复位信号端连接，所述第八晶体管的第二极与所述第九晶体管的栅极连接；
所述第九晶体管的第一极与所述输出端连接，所述第九晶体管的第二极与所述第一电平信号端连接。
优选地，所述复位模块包括第十晶体管；
所述第十晶体管的栅极与所述复位信号端连接，所述第十晶体管的第一极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电平信号端连接。
优选地，所述存储模块包括存储电容；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述输出端连接。
优选地，还包括下拉控制模块和第三下拉模块；
所述下拉控制模块分别与第二时钟信号端、下拉节点、所述上拉节点和所述第一电平信号端连接，用于在第二时钟信号的控制下拉高所述下拉节点的电平；所述第二时钟信号和所述第一时钟信号端输入的第一时钟信号互为同频反相信号；
所述第三下拉模块分别与所述下拉节点、所述第一电平信号端、所述上拉节点和所述输出端连接，用于在所述下拉节点的控制下拉低所述上拉节点和所述输出端的电平。
优选地，所述下拉控制模块包括第十一晶体管和第十二晶体管；
所述第十一晶体管的栅极和第一极均与所述第二时钟信号端连接，所述第十一晶体管的第二极与所述下拉节点连接；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述下拉节点连接，所述第十二晶体管的第二极与所述第一电平信号端连接。
优选地，所述第三下拉模块包括第十三晶体管和第十四晶体管；
所述第十三晶体管的栅极与所述下拉节点连接，所述第十三晶体管的第一极与所述上拉节点连接，所述第十三晶体管的第二极与所述第一电平信号端连接；
所述第十四晶体管的栅极与所述下拉节点连接，所述第十四晶体管的第一极与所述输出端连接，所述第十四晶体管的第二极与所述第一电平信号端连接。
为了解决上述问题，本发明还公开了一种驱动方法，应用于上述的栅极驱动电路，所述驱动方法包括：
第一帧周期内，所述第一控制信号端输入高电平，所述第二控制信号端输入低电平；所述第一帧周期内的第一阶段，所述输入信号端输入高电平，所述输入模块在输入信号的控制下，拉高所述上拉节点的电平；所述第一帧周期内的第二阶段，所述第一时钟信号端输入高电平，所述第一上拉模块在所述第一控制信号的控制下，向所述输出端输出高电平；所述第一帧周期内的第三阶段，所述复位信号端输入高电平，所述第一下拉模块在所述第一控制信号的控制下，拉低所述输出端的电平，所述复位模块在所述复位信号的控制下拉低所述上拉节点的电平；
第二帧周期内，所述第一控制信号端输入低电平，所述第二控制信号端输入高电平；所述第二帧周期内的第一阶段，所述输入信号端输入高电平，所述输入模块在所述输入信号的控制下，拉高所述上拉节点的电平；所述第二帧周期内的第二阶段，所述第一时钟信号端输入高电平，所述第二上拉模块在所述第二控制信号的控制下，向所述输出端输出高电平；所述第二帧周期内的第三阶段，所述复位信号端输入高电平，所述第二下拉模块在所述第二控制信号的控制下，拉低所述输出端的电平，所述复位模块在所述复位信号的控制下拉低所述上拉节点的电平。
优选地，所述驱动方法还包括：
所述第一帧周期内的第三阶段和所述第二帧周期内的第三阶段，所述第二时钟信号端输入高电平，所述下拉控制模块在所述第二时钟信号的控制下，拉高所述下拉节点的电平，所述第三下拉模块在所述下拉节点的控制下，拉低所述上拉节点和所述输出端的电平；
所述第一帧周期内的第四阶段和所述第二帧周期内的第四阶段，所述下拉控制模块在所述第二时钟信号的控制下，控制所述下拉节点的电平，进而控制所述第三下拉模块拉低所述上拉节点和所述输出端的电平。
为了解决上述问题，本发明另外公开了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明包括以下优点：
通过第一控制信号端输入的第一控制信号控制第一上拉模块和第一下拉模块工作，通过第二控制信号端输入的第二控制信号控制第二上拉模块和第二下拉模块工作，通过控制第一控制信号和第二控制信号的电平高低，使得第一上拉模块和第二上拉模块交替工作，同时第一下拉模块和第二下拉模块也交替工作，使得每个上拉模块受上拉节点的信号的时间减少，每个下拉模块受复位信号的时间也减少，有效抑制了TFT的阈值电压漂移，从而实现了TFT电学特性的稳定，减少对输出端的输出造成的影响，降低了TFT特性引起的各种显示不良的发生率。
附图说明
图1示出了现有技术中的一种栅极驱动电路的电路图；
图2示出了现有技术中的一种栅极驱动电路的工作时序图；
图3示出了本发明实施例一提供的一种栅极驱动电路的示意图；
图4示出了本发明实施例提供的一种栅极驱动电路的工作时序图；
图5示出了本发明实施例一提供的一种栅极驱动电路的电路图；
图6示出了本发明实施例二提供的一种栅极驱动电路的示意图；
图7示出了本发明实施例二提供的一种栅极驱动电路的电路图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
参照图3，示出了本发明实施例一提供的一种栅极驱动电路的示意图。
该栅极驱动电路包括：输入模块1、第一上拉模块2、第二上拉模块3、第一下拉模块4、第二下拉模块5、复位模块6和存储模块7。
输入模块1分别与输入信号端INPUT和上拉节点PU连接。
第一上拉模块2分别与第一控制信号端CtrlA、上拉节点PU、第一时钟信号端CLK和输出端OUTPUT连接，用于在第一控制信号的控制下向输出端OUTPUT输出高电平。
第二上拉模块3分别与第二控制信号端CtrlB、上拉节点PU、第一时钟信号端CLK和输出端OUTPUT连接，用于在第二控制信号的控制下向输出端OUTPUT输出高电平。
第一下拉模块4分别与第一控制信号端CtrlA、复位信号端RESET、第一电平信号端VSS和输出端OUTPUT连接，用于在第一控制信号的控制下拉低输出端OUTPUT的电平。
第二下拉模块5分别与第二控制信号端CtrlB、复位信号端RESET、第一电平信号端VSS和输出端OUTPUT连接，用于在第二控制信号的控制下拉低输出端OUTPUT的电平。
复位模块6分别与复位信号端RESET、第一电平信号端VSS和上拉节点PU连接，用于在复位信号的控制下拉低上拉节点PU的电平。
存储模块7分别与上拉节点PU和输出端OUTPUT连接。
在本发明实施例中，在第一时间段内，通过第一控制信号端CtrlA输入的第一控制信号控制第一上拉模块2和第一下拉模块4工作，在第二时间段内，通过第二控制信号端CtrlB输入的第二控制信号控制第二上拉模块3和第二下拉模块5工作。当第一控制信号保持高电平时，第二控制信号保持低电平；当第一控制信号保持低电平时，第二控制信号保持高电平。
其中，第一时间段和第二时间段的时长可以相等，也可以不相等，本发明实施例对此不做限制。通过控制第一控制信号和第二控制信号的电平高低，使得第一上拉模块和第二上拉模块交替工作，同时第一下拉模块和第二下拉模块也交替工作，使得每个上拉模块受上拉节点的信号的时间减少，每个下拉模块受复位信号的时间也减少。
在本发明一种优选的实施例中，第一控制信号与第二控制信号互为同频反相信号，在一帧时间范围内，当第一控制信号保持高电平时，第二控制信号保持低电平；当第一控制信号保持低电平时，第二控制信号保持高电平。
当第一控制信号端CtrlA输入的第一控制信号为有效信号时，可控制第一上拉模块2和第一下拉模块4工作，第二上拉模块3和第二下拉模块5不工作；当第二控制信号端CtrlB输入的第二控制信号为有效信号时，可控制第二上拉模块3和第二下拉模块5工作，第一上拉模块2和第一下拉模块4不工作。第一上拉模块2和第二上拉模块3交替工作，同时第一下拉模块4和第二下拉模块5也交替工作，使得第一上拉模块2和第二上拉模块3受上拉节点PU的信号的时间减少为原来的一半，第一下拉模块4和第二下拉模块5受复位信号的时间也减少为原来的一半。
参照图4，示出了本发明实施例提供的一种栅极驱动电路的工作时序图。
图4所示的工作时序图适用于两帧画面的行扫描，在第一帧周期内，第一控制信号端CtrlA输入高电平，第二控制信号端CtrlB输入低电平。
第一帧周期内的第一阶段T1，输入信号端INPUT输入高电平，输入模块1在输入信号的控制下，拉高上拉节点PU的电平；第一帧周期内的第二阶段T2，第一时钟信号端CLK输入高电平，第一上拉模块2在第一控制信号的控制下，向输出端OUTPUT输出高电平；第一帧周期内的第三阶段T3，复位信号端RESET输入高电平，第一下拉模块4在第一控制信号的控制下，拉低输出端OUTPUT的电平，复位模块6在复位信号的控制下拉低上拉节点PU的电平。
第二帧周期内，第一控制信号端CtrlA输入低电平，所述第二控制信号端CtrlB输入高电平。
第二帧周期内的第一阶段T5，输入信号端INPUT输入高电平，输入模块1在输入信号的控制下，拉高上拉节点PU的电平；第二帧周期内的第二阶段T6，第一时钟信号端CLK输入高电平，第二上拉模块3在第二控制信号的控制下，向输出端OUTPUT输出高电平；第二帧周期内的第三阶段T7，复位信号端RESET输入高电平，第二下拉模块5在第二控制信号的控制下，拉低输出端OUTPUT的电平，复位模块6在复位信号的控制下拉低上拉节点PU的电平。
由此可以看出，第一上拉模块2和第一下拉模块4在第一帧周期内工作。而第二上拉模块3和第二下拉模块5在第二帧周期内工作，使得第一上拉模块2和第二上拉模块3受上拉节点PU的信号的时间减少为原来的一半，第一下拉模块4和第二下拉模块5受复位信号的时间也减少为原来的一半。
参照图5，示出了本发明实施例一提供的一种栅极驱动电路的电路图。
该栅极驱动电路中，输入模块1包括第一晶体管M1，第一晶体管M1的栅极和第一极均与输入信号端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接。
第一上拉模块2包括第二晶体管M2和第三晶体管M3；第二晶体管M2的栅极与第一控制信号端CtrlA连接，第二晶体管M2的第一极与上拉节点PU连接，第二晶体管M2的第二极与第三晶体管M3的栅极连接；第三晶体管M3的第一极与第一时钟信号端CLK连接，第三晶体管M3的第二极与输出端OUTPUT连接。
第二上拉模块3包括第四晶体管M4和第五晶体管M5；第四晶体管M4的栅极与第二控制信号端CtrlB连接，第四晶体管M4的第一极与上拉节点PU连接，第四晶体管M4的第二极与第五晶体管M5的栅极连接；第五晶体管M5的第一极与第一时钟信号端CLK连接，第五晶体管M5的第二极与输出端OUTPUT连接。
第一下拉模块4包括第六晶体管M6和第七晶体管M7；第六晶体管M6的栅极与第一控制信号端CtrlA连接，第六晶体管M6的第一极与复位信号端RESET连接，第六晶体管M6的第二极与第七晶体管M7的栅极连接；第七晶体管M7的第一极与输出端OUTPUT连接，第七晶体管M7的第二极与第一电平信号端VSS连接。
第二下拉模块5包括第八晶体管M8和第九晶体管M9；第八晶体管M8的栅极与第二控制信号端CtrlB连接，第八晶体管M8的第一极与复位信号端RESET连接，第八晶体管M8的第二极与第九晶体管M9的栅极连接；第九晶体管M9的第一极与输出端OUTPUT连接，第九晶体管M9的第二极与第一电平信号端VSS连接。
复位模块6包括第十晶体管M10，第十晶体管M10的栅极与复位信号端RESET连接，第十晶体管M10的第一极与上拉节点PU连接，第十晶体管M10的第二极与第一电平信号端VSS连接。
存储模块7包括存储电容C1，存储电容C1的第一端与上拉节点PU连接，存储电容C1的第二端与输出端OUTPUT连接。
下面结合图4所示的工作时序图，对图5所示的栅极驱动电路工作过程进行简要说明。
在第一帧周期内，第一控制信号端CtrlA对应输入的第一控制信号为高电平，第二控制信号端CtrlB对应输入的第二控制信号为低电平，则第二晶体管M2和第六晶体管M6一直处于打开状态，第四晶体管M4、第五晶体管M5、第八晶体管M8和第九晶体管M9一直处于关闭状态。
第一帧周期内的第一阶段T1，输入信号端INPUT输入高电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入低电平，在输入信号端INPUT对应的输入信号的控制下，第一晶体管M1打开，上拉节点PU的电平被拉高，同时第一晶体管M1对存储电容C1进行充电。此时，由于第一控制信号端CtrlA对应输入的第一控制信号为高电平，第二晶体管M2打开，由于上拉节点PU为高电平，第三晶体管M3也相应打开，但是由于第一时钟信号端CLK输入低电平，则输出端OUTPUT为低电平。
第一帧周期内的第二阶段T2，输入信号端INPUT输入低电平，第一时钟信号端CLK输入高电平，复位信号端RESET输入低电平，第一晶体管M1关闭，由于存储电容C1的自举作用，上拉节点PU的电平进一步被拉高，在第一控制信号端CtrlA对应输入的第一控制信号的控制下，第二晶体管M2打开，使得第三晶体管M3也打开，由于第一时钟信号端CLK输入高电平，则向输出端OUTPUT输出高电平，该栅极驱动电路所连接的栅线对应的薄膜晶体管打开。
第一帧周期内的第三阶段T3，输入信号端INPUT输入低电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入高电平，在第一控制信号端CtrlA对应输入的第一控制信号的控制下，第六晶体管M6打开，由于复位信号端RESET输入高电平，使得第七晶体管M7也打开，在第一电平信号端VSS的作用下，拉低输出端OUTPUT的电平，同时，第十晶体管M10打开，在第一电平信号端VSS的作用下，拉低上拉节点PU的电平。
在第二帧周期内，第一控制信号端CtrlA对应输入的第一控制信号为低电平，第二控制信号端CtrlB对应输入的第二控制信号为高电平，则第四晶体管M4和第八晶体管M8一直处于打开状态，第二晶体管M2、第三晶体管M3、第六晶体管M6和第七晶体管M7一直处于关闭状态。
第二帧周期内的第一阶段T5，输入信号端INPUT输入高电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入低电平，在输入信号端INPUT对应的输入信号的控制下，第一晶体管M1打开，上拉节点PU的电平被拉高，同时第一晶体管M1对存储电容C1进行充电。此时，由于第二控制信号端CtrlB对应输入的第二控制信号为高电平，第四晶体管M4打开，由于上拉节点PU为高电平，第五晶体管M5也相应打开，但是由于第一时钟信号端CLK输入低电平，则输出端OUTPUT为低电平。
第二帧周期内的第二阶段T6，输入信号端INPUT输入低电平，第一时钟信号端CLK输入高电平，复位信号端RESET输入低电平，第一晶体管M1关闭，由于存储电容C1的自举作用，上拉节点PU的电平进一步被拉高，在第二控制信号端CtrlB对应输入的第二控制信号的控制下，第四晶体管M4打开，使得第五晶体管M5也打开，由于第一时钟信号端CLK输入高电平，则向输出端OUTPUT输出高电平，该栅极驱动电路所连接的栅线对应的薄膜晶体管打开。
第二帧周期内的第三阶段T7，输入信号端INPUT输入低电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入高电平，在第二控制信号端CtrlB对应输入的第二控制信号的控制下，第八晶体管M8打开，由于复位信号端RESET输入高电平，使得第九晶体管M9也打开，在第一电平信号端VSS的作用下，拉低输出端OUTPUT的电平，同时，第十晶体管M10打开，在第一电平信号端VSS的作用下，拉低上拉节点PU的电平。
需要说明的是，第N-1行栅极驱动电路的输出端OUTPUT与第N行栅极驱动电路的输入信号端INPUT连接，第N行栅极驱动电路的输出端OUTPUT与第N-1行栅极驱动电路的复位信号端RESET连接；其中，N为大于1的正整数。因此，第N-1行栅极驱动电路的输出端OUTPUT的信号作为第N行栅极驱动电路的输入信号，第N行栅极驱动电路的输出端OUTPUT的信号作为第N-1行栅极驱动电路的复位信号。
其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10均为N型晶体管，在栅极为高电平时导通，在栅极为电平时截止，为了区分晶体管除栅极之外的两极，将其中的漏极称为第一极，源极称为第二极。其中，第一电平信号端VSS输入的第一电平信号为低电平。
在本发明实施例中，通过第一控制信号端输入的第一控制信号控制第一上拉模块和第一下拉模块工作，通过第二控制信号端输入的第二控制信号控制第二上拉模块和第二下拉模块工作，通过控制第一控制信号和第二控制信号的电平高低，使得第一上拉模块和第二上拉模块交替工作，同时第一下拉模块和第二下拉模块也交替工作，使得每个上拉模块受上拉节点的信号的时间减少，每个下拉模块受复位信号的时间也减少，有效抑制了TFT的阈值电压漂移，从而实现了TFT电学特性的稳定，减少对输出端的输出造成的影响，降低了TFT特性引起的各种显示不良的发生率。
实施例二
参照图6，示出了本发明实施例二提供的一种栅极驱动电路的示意图。
在图3的基础上，该栅极驱动电路还包括下拉控制模块8和第三下拉模块9。
下拉控制模块8分别与第二时钟信号端CLKB、下拉节点PD、上拉节点PU和第一电平信号端VSS连接，用于在第二时钟信号的控制下拉高下拉节点PD的电平；第二时钟信号和第一时钟信号端CLK输入的第一时钟信号互为同频反相信号。
第三下拉模块9分别与下拉节点PD、第一电平信号端VSS、上拉节点PU和输出端OUTPUT连接，用于在下拉节点PD的控制下拉低上拉节点PU和输出端OUTPUT的电平。
通过在栅极驱动电路中增加下拉控制模块8和第三下拉模块9，增强对上拉节点PU和输出端OUTPUT的放电能力，持续将上拉节点PU和输出端OUTPUT拉低至低电平，保证上拉节PU的信号和输出端OUTPUT的信号的稳定性。
需要说明的是，下拉控制模块8和第三下拉模块9主要工作在第一帧周期内的第三阶段T3和第四阶段T4，以及第二帧周期内的第三阶段T7和第四阶段T8。
第一帧周期内的第三阶段T3和第二帧周期内的第三阶段T7，第二时钟信号端CLKB输入高电平，下拉控制模块8在第二时钟信号的控制下，拉高下拉节点PD的电平，第三下拉模块9在下拉节点PD的控制下，拉低上拉节点PU和输出端OUTPUT的电平。
第一帧周期内的第四阶段T4和第二帧周期内的第四阶段T8，下拉控制模块8在第二时钟信号的控制下，控制下拉节点PD的电平，进而控制第三下拉模块9拉低上拉节点PU和输出端OUTPUT的电平。
结合图4和图6，第一帧周期内的第三阶段T3和第二帧周期内的第三阶段T7，第二时钟信号端CLKB输入高电平，在第二时钟信号端CLKB对应输入的第二时钟信号的控制下，下拉控制模块8开启，下拉节点PD的电平被拉高，在下拉节点PD的控制下，第三下拉模块9开启，拉低上拉节点PU和输出端OUTPUT的电平。
第一帧周期内的第四阶段T4和第二帧周期内的第四阶段T8，下拉节点PD的电平受第二时钟信号控制，当第二时钟信号端CLKB输入的第二时钟信号为高电平时，下拉控制模块8开启，下拉节点PD的电平被拉高，在下拉节点PD的控制下，第三下拉模块9开启，拉低上拉节点PU和输出端OUTPUT的电平；当第二时钟信号端CLKB输入的第二时钟信号为低电平时，下拉控制模块8关闭，下拉节点PD为低电平，此时，第三下拉模块9也关闭。
参照图7，示出了本发明实施例二提供的一种栅极驱动电路的电路图。
该栅极驱动电路中，下拉控制模块8包括第十一晶体管M11和第十二晶体管M12；第十一晶体管M11的栅极和第一极均与第二时钟信号端CLKB连接，第十一晶体管M11的第二极与下拉节点PD连接；第十二晶体管M12的栅极与上拉节点PU连接，第十二晶体管M12的第一极与下拉节点PD连接，第十二晶体管M12的第二极与第一电平信号端VSS连接。
第三下拉模块9包括第十三晶体管M13和第十四晶体管M14；第十三晶体管M13的栅极与下拉节点PD连接，第十三晶体管M13的第一极与上拉节点PU连接，第十三晶体管M13的第二极与第一电平信号端VSS连接；第十四晶体管M14的栅极与下拉节点PD连接，第十四晶体管M14的第一极与输出端OUTPUT连接，第十四晶体管M14的第二极与第一电平信号端VSS连接。
下面结合图4所示的工作时序图，对图7所示的栅极驱动电路工作过程进行简要说明。
第二时钟信号端CLKB输入的第二时钟信号和第一时钟信号端CLK输入的第一时钟信号互为同频反相信号，当第二时钟信号为高电平时，第一时钟信号为低电平；当第二时钟信号为低电平时，第二时钟信号为高电平。
在第一帧周期内，第一控制信号端CtrlA对应输入的第一控制信号为高电平，第二控制信号端CtrlB对应输入的第二控制信号为低电平。
第一帧周期内的第一阶段T1，输入信号端INPUT输入高电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入低电平，第二时钟信号端CLKB输入高电平，第一晶体管M1打开，上拉节点PU的电平被拉高，同时第一晶体管M1对存储电容C1进行充电；此时，由于第二时钟信号端CLKB输入的第二时钟信号为高电平，使得第十一晶体管M11打开，下拉节点PD的电平被拉高，同时由于上拉节点PU点的电平被拉高，使得第十二晶体管M12打开，进而将下拉节点PD的电平拉低。
第一帧周期内的第二阶段T2，输入信号端INPUT输入低电平，第一时钟信号端CLK输入高电平，复位信号端RESET输入低电平，第二时钟信号端CLKB输入低电平，第一晶体管M1关闭，由于存储电容C1的自举作用，上拉节点PU的电平进一步被拉高，第二晶体管M2打开，使得第三晶体管M3也打开，由于第一时钟信号端CLK输入高电平，则向输出端OUTPUT输出高电平，该栅极驱动电路所连接的栅线对应的薄膜晶体管打开；此时，第十一晶体管M11关闭，第十二晶体管M12打开，下拉节点PD保持低电平。
第一帧周期内的第三阶段T3，输入信号端INPUT输入低电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入高电平，第二时钟信号端CLKB输入高电平，第六晶体管M6打开，由于复位信号端RESET输入高电平，使得第七晶体管M7也打开，在第一电平信号端VSS的作用下，拉低输出端OUTPUT的电平，同时，第十晶体管M10打开，在第一电平信号端VSS的作用下，拉低上拉节点PU的电平；此时，第十一晶体管M11打开，第十二晶体管M12关闭，下拉节点PD的电平被拉高，使得第十三晶体管M13和第十四晶体管M14打开，在第一电平信号端VSS的作用下，分别拉低上拉节点PU和输出端OUTPUT的电平。
第一帧周期内的第四阶段T4，输入信号端INPUT输入低电平，复位信号端RESET输入低电平，下拉节点PD的电平受第二时钟信号控制，当第二时钟信号端CLKB输入的第二时钟信号为高电平时，第十一晶体管M11打开，下拉节点PD为高电平，当第二时钟信号端CLKB输入的第二时钟信号为低电平时，第十一晶体管M11关闭，下拉节点PD为低电平；在下拉节点PD为高电平时，第十三晶体管M13和第十四晶体管M14打开，持续拉低上拉节点PU和输出端OUTPUT的电平，保证上拉节PU的信号和输出端OUTPUT的信号的稳定性。
在第二帧周期内，第一控制信号端CtrlA对应输入的第一控制信号为低电平，第二控制信号端CtrlB对应输入的第二控制信号为高电平。
第二帧周期内的第一阶段T5，输入信号端INPUT输入高电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入低电平，第二时钟信号端CLKB输入高电平，第一晶体管M1打开，上拉节点PU的电平被拉高，同时第一晶体管M1对存储电容C1进行充电；此时，由于第二时钟信号端CLKB输入的第二时钟信号为高电平，使得第十一晶体管M11打开，下拉节点PD的电平被拉高，同时由于上拉节点PU点的电平被拉高，使得第十二晶体管M12打开，进而将下拉节点PD的电平拉低。
第二帧周期内的第二阶段T6，输入信号端INPUT输入低电平，第一时钟信号端CLK输入高电平，复位信号端RESET输入低电平，第二时钟信号端CLKB输入低电平，第一晶体管M1关闭，由于存储电容C1的自举作用，上拉节点PU的电平进一步被拉高，第四晶体管M4打开，使得第五晶体管M5也打开，由于第一时钟信号端CLK输入高电平，则向输出端OUTPUT输出高电平，该栅极驱动电路所连接的栅线对应的薄膜晶体管打开。
第二帧周期内的第三阶段T7，输入信号端INPUT输入低电平，第一时钟信号端CLK输入低电平，复位信号端RESET输入高电平，第二时钟信号端CLKB输入高电平，第八晶体管M8打开，由于复位信号端RESET输入高电平，使得第九晶体管M9也打开，在第一电平信号端VSS的作用下，拉低输出端OUTPUT的电平，同时，第十晶体管M10打开，在第一电平信号端VSS的作用下，拉低上拉节点PU的电平；此时，第十一晶体管M11打开，第十二晶体管M12关闭，下拉节点PD的电平被拉高，使得第十三晶体管M13和第十四晶体管M14打开，在第一电平信号端VSS的作用下，分别拉低上拉节点PU和输出端OUTPUT的电平。
第二帧周期内的第四阶段T8，输入信号端INPUT输入低电平，复位信号端RESET输入低电平，下拉节点PD的电平受第二时钟信号控制，当第二时钟信号端CLKB输入的第二时钟信号为高电平时，第十一晶体管M11打开，下拉节点PD为高电平，当第二时钟信号端CLKB输入的第二时钟信号为低电平时，第十一晶体管M11关闭，下拉节点PD为低电平；在下拉节点PD为高电平时，第十三晶体管M13和第十四晶体管M14打开，持续拉低上拉节点PU和输出端OUTPUT的电平，保证上拉节PU的信号和输出端OUTPUT的信号的稳定性。
其中，第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14也为N型晶体管，在栅极为高电平时导通，在栅极为电平时截止，为了区分晶体管除栅极之外的两极，将其中的漏极称为第一极，源极称为第二极。
在本发明实施例中，通过第一控制信号端输入的第一控制信号控制第一上拉模块和第一下拉模块工作，通过第二控制信号端输入的第二控制信号控制第二上拉模块和第二下拉模块工作，通过控制第一控制信号和第二控制信号的电平高低，使得第一上拉模块和第二上拉模块交替工作，同时第一下拉模块和第二下拉模块也交替工作，使得每个上拉模块受上拉节点的信号的时间减少，每个下拉模块受复位信号的时间也减少，有效抑制了TFT的阈值电压漂移，从而实现了TFT电学特性的稳定，减少对输出端的输出造成的影响，降低了TFT特性引起的各种显示不良的发生；同时，下拉控制模块和第三下拉模块持续将上拉节点和输出端拉低至低电平，保证上拉节的信号和输出端的信号的稳定性。
本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。
对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种栅极驱动电路及其驱动方法、显示装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (15)

1.一种栅极驱动电路，其特征在于，包括：输入模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、复位模块和存储模块；
所述输入模块分别与输入信号端和上拉节点连接；
所述第一上拉模块分别与第一控制信号端、所述上拉节点、第一时钟信号端和输出端连接，用于在第一控制信号的控制下向所述输出端输出高电平；
所述第二上拉模块分别与第二控制信号端、所述上拉节点、所述第一时钟信号端和所述输出端连接，用于在第二控制信号的控制下向所述输出端输出高电平；
所述第一下拉模块分别与所述第一控制信号端、复位信号端、第一电平信号端和所述输出端连接，用于在所述第一控制信号的控制下拉低所述输出端的电平；
所述第二下拉模块分别与所述第二控制信号端、所述复位信号端、所述第一电平信号端和所述输出端连接，用于在所述第二控制信号的控制下拉低所述输出端的电平；
所述复位模块分别与所述复位信号端、所述第一电平信号端和所述上拉节点连接，用于在复位信号的控制下拉低所述上拉节点的电平；
所述存储模块分别与所述上拉节点和所述输出端连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一控制信号与所述第二控制信号互为同频反相信号。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入模块包括第一晶体管；
所述第一晶体管的栅极和第一极均与所述输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一上拉模块包括第二晶体管和第三晶体管；
所述第二晶体管的栅极与所述第一控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第三晶体管的栅极连接；
所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述输出端连接。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二上拉模块包括第四晶体管和第五晶体管；
所述第四晶体管的栅极与所述第二控制信号端连接，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的第二极与所述第五晶体管的栅极连接；
所述第五晶体管的第一极与所述第一时钟信号端连接，所述第五晶体管的第二极与所述输出端连接。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉模块包括第六晶体管和第七晶体管；
所述第六晶体管的栅极与所述第一控制信号端连接，所述第六晶体管的第一极与所述复位信号端连接，所述第六晶体管的第二极与所述第七晶体管的栅极连接；
所述第七晶体管的第一极与所述输出端连接，所述第七晶体管的第二极与所述第一电平信号端连接。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二下拉模块包括第八晶体管和第九晶体管；
所述第八晶体管的栅极与所述第二控制信号端连接，所述第八晶体管的第一极与所述复位信号端连接，所述第八晶体管的第二极与所述第九晶体管的栅极连接；
所述第九晶体管的第一极与所述输出端连接，所述第九晶体管的第二极与所述第一电平信号端连接。
8.根据权利要求1所述的栅极驱动电路，其特征在于，所述复位模块包括第十晶体管；
所述第十晶体管的栅极与所述复位信号端连接，所述第十晶体管的第一极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电平信号端连接。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述存储模块包括存储电容；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述输出端连接。
10.根据权利要求1所述的栅极驱动电路，其特征在于，还包括下拉控制模块和第三下拉模块；
所述下拉控制模块分别与第二时钟信号端、下拉节点、所述上拉节点和所述第一电平信号端连接，用于在第二时钟信号的控制下拉高所述下拉节点的电平；所述第二时钟信号和所述第一时钟信号端输入的第一时钟信号互为同频反相信号；
所述第三下拉模块分别与所述下拉节点、所述第一电平信号端、所述上拉节点和所述输出端连接，用于在所述下拉节点的控制下拉低所述上拉节点和所述输出端的电平。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述下拉控制模块包括第十一晶体管和第十二晶体管；
所述第十一晶体管的栅极和第一极均与所述第二时钟信号端连接，所述第十一晶体管的第二极与所述下拉节点连接；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述下拉节点连接，所述第十二晶体管的第二极与所述第一电平信号端连接。
12.根据权利要求10所述的栅极驱动电路，其特征在于，所述第三下拉模块包括第十三晶体管和第十四晶体管；
所述第十三晶体管的栅极与所述下拉节点连接，所述第十三晶体管的第一极与所述上拉节点连接，所述第十三晶体管的第二极与所述第一电平信号端连接；
所述第十四晶体管的栅极与所述下拉节点连接，所述第十四晶体管的第一极与所述输出端连接，所述第十四晶体管的第二极与所述第一电平信号端连接。
13.一种驱动方法，其特征在于，应用于如权利1-12任一项所述的栅极驱动电路，所述驱动方法包括：
第一帧周期内，所述第一控制信号端输入高电平，所述第二控制信号端输入低电平；所述第一帧周期内的第一阶段，所述输入信号端输入高电平，所述输入模块在输入信号的控制下，拉高所述上拉节点的电平；所述第一帧周期内的第二阶段，所述第一时钟信号端输入高电平，所述第一上拉模块在所述第一控制信号的控制下，向所述输出端输出高电平；所述第一帧周期内的第三阶段，所述复位信号端输入高电平，所述第一下拉模块在所述第一控制信号的控制下，拉低所述输出端的电平，所述复位模块在所述复位信号的控制下拉低所述上拉节点的电平；
第二帧周期内，所述第一控制信号端输入低电平，所述第二控制信号端输入高电平；所述第二帧周期内的第一阶段，所述输入信号端输入高电平，所述输入模块在所述输入信号的控制下，拉高所述上拉节点的电平；所述第二帧周期内的第二阶段，所述第一时钟信号端输入高电平，所述第二上拉模块在所述第二控制信号的控制下，向所述输出端输出高电平；所述第二帧周期内的第三阶段，所述复位信号端输入高电平，所述第二下拉模块在所述第二控制信号的控制下，拉低所述输出端的电平，所述复位模块在所述复位信号的控制下拉低所述上拉节点的电平。
14.根据权利要求13所述的驱动方法，其特征在于，还包括
所述第一帧周期内的第三阶段和所述第二帧周期内的第三阶段，所述第二时钟信号端输入高电平，所述下拉控制模块在所述第二时钟信号的控制下，拉高所述下拉节点的电平，所述第三下拉模块在所述下拉节点的控制下，拉低所述上拉节点和所述输出端的电平；
所述第一帧周期内的第四阶段和所述第二帧周期内的第四阶段，所述下拉控制模块在所述第二时钟信号的控制下，控制所述下拉节点的电平，进而控制所述第三下拉模块拉低所述上拉节点和所述输出端的电平。
15.一种显示装置，其特征在于，包括如权利要求1-12任一项所述的栅极驱动电路。
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