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CN108172562A - 半导体装置、半导体装置的制造方法和电子设备 - Google Patents

半导体装置、半导体装置的制造方法和电子设备 Download PDF

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CN108172562A
CN108172562A CN201711458686.9A CN201711458686A CN108172562A CN 108172562 A CN108172562 A CN 108172562A CN 201711458686 A CN201711458686 A CN 201711458686A CN 108172562 A CN108172562 A CN 108172562A
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semiconductor substrate
semiconductor device
layer
electrode pad
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胁山悟
冈本正喜
大冈丰
庄子礼二郎
财前义史
长畑和典
羽根田雅希
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Sony Corp
Original Assignee
Sony Corp
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Abstract

本发明提供了一种半导体装置，其包括：第一半导体基体；第二半导体基体，结合在第一半导体基体的第一表面侧上；贯通电极，形成为从第一半导体基体的第二表面侧贯通至第二半导体基体上的配线层；以及，绝缘层，围绕第一半导体基体内形成的贯通电极的周界。

Description

半导体装置、半导体装置的制造方法和电子设备
本申请是申请日为2013年6月19日、申请号为201380033466.5、发明名称为“半导体装置、半导体装置的制造方法和电子设备”的发明专利申请的分案申请。
技术领域
本技术方案涉及包括半导体基体的贯通电极的半导体装置、该半导体装置的制造方法以及包括该半导体装置的电子设备。
背景技术
迄今，已经提出了具有这样的构造的半导体装置，其中不同类型的装置结合在一起，并且贯通电极贯通(penetrate)上部芯片的基体并连接至下部基体的电极(例如，参见专利文件1)。在这样的构造中，在上部芯片侧基体和下部芯片侧基体相结合后，形成贯通上部芯片侧基体且连接至上部芯片侧电极焊盘的第一贯通电极。类似地，形成贯通上部芯片侧基体且连接至下部芯片侧电极焊盘的第二贯通电极。然后，通过将第一贯通电极连接至第二贯通电极的镶嵌工艺、在不同类芯片之间连接配线。
作为电隔离(绝缘)半导体基体与贯通电极的方法，已经提出了事先在半导体基体中形成绝缘膜且在该半导体基体中由绝缘膜围绕的范围内形成贯通电极的技术方案(例如，参见专利文件1和2)。
引用列表
专利文件
专利文件1：JP 2010-245506A
专利文件1：JP 2008-251964A
专利文件1：JP 2011-171567A
发明内容
发明要解决的技术问题
在由贯通电极实现其内连接的上述半导体装置中，需要通过改善诸如贯通电极的连接特性、绝缘特性和屏蔽特性的可靠性来改善半导体装置和电子设备的可靠性。
本技术方案希望提供可靠性提高了的半导体装置和电子设备。
解决技术问题的方案
本技术方案的半导体装置包括第一半导体基体以及结合在该第一半导体基体的第一表面侧上的第二半导体基体。该半导体装置进一步包括贯通电极和绝缘层，该贯通电极通过从第一半导体基体的第二表面侧贯通至第二半导体基体上的配线层而形成，该绝缘层围绕该第一半导体基体内形成的贯通电极的周界。
另外，本技术方案的电子设备包括该半导体装置和处理该半导体装置的输出信号的信号处理电路。
另外，本技术方案的制造半导体装置的方法包括：形成绝缘层，该绝缘层围绕该第一半导体基体的第一表面上形成有贯通电极的位置的周界；以及，将第二半导体基体结合至第一半导体基体的第一表面侧。该方法还包括形成开口部分，该开口部分在由该绝缘层围绕的范围内、从第一半导体基体的第二表面侧贯通至第二半导体基体上的配线层；以及，在该开口部分内形成贯通电极。
根据上述半导体装置和制造半导体装置的方法，在第一半导体基体中形成围绕该贯通电极的周界的绝缘层。因此，可确保贯通电极和第一半导体基体之间的绝缘特性而不会在形成有该贯通电极的该开口部分的内表面上形成绝缘层。此外，可确保配线层的可靠性，因为贯通电极的侧表面不被绝缘层覆盖。因此，改善了包括贯通电极的半导体装置的可靠性。此外，改善了包括半导体装置的电子设备的可靠性。
本发明的有益效果
根据本技术方案，能够提供高可靠性的半导体装置和电子设备。
附图说明
图1是示出根据第一实施例的半导体装置构造的截面图，
图2是示出根据第一实施例的半导体装置的贯通电极周边平面布置的示意图，
图3是示出根据第一实施例的半导体装置构造的截面图，
图4A和4B是示出根据第一实施例的半导体装置的制造工艺的示意图，
图5C和5D是示出根据第一实施例的半导体装置的制造工艺的示意图，
图6E和6F是示出根据第一实施例的半导体装置的制造工艺的示意图，
图7G和7H是示出根据实施例的半导体装置的制造工艺的示意图，
图8A和8B是示出根据实施例的半导体装置的制造工艺的示意图，
图9是示出根据第二实施例的半导体装置构造的截面图，
图10是示出根据第二实施例的半导体装置的第一电极焊盘构造的截面图，
图11是示出第一电极焊盘16的开口部分的倾斜角和接触表面角之间关系的图表，
图12是示出用于获得图11所示结果的第一电极焊盘构造的示意图，
图13F和13G是示出根据第二实施例的半导体装置的制造工艺的示意图，
图14H和14I是示出根据第二实施例的半导体装置的制造工艺的示意图，
图15是示出根据第三实施例的半导体装置构造的截面图，
图16E和16F是示出根据第三实施例的半导体装置的制造工艺的示意图，
图17G和17H是示出根据第三实施例的半导体装置的制造工艺的示意图，
图18I和18J是示出根据第三实施例的半导体装置的制造工艺的示意图，
图19是示出根据第四实施例的半导体装置构造的截面图，
图20是示出根据第四实施例的半导体装置的修改示例构造的截面图，
图21是示出根据第四实施例的半导体装置的另一个修改示例构造的截面图，
图22A和22B是示出根据第四实施例的半导体装置的制造工艺的示意图，
图23C是示出根据第四实施例的半导体装置的制造工艺的示意图，
图24D和24E是示出根据第四实施例的半导体装置的制造工艺的示意图，
图25F是示出根据第四实施例的半导体装置的制造工艺的示意图，
图26是示出电子设备构造的示意图。
附图标记列表
10 第一芯片
11 第一半导体基体
12、22 配线层
13、14 保护层
15 绝缘层
16、16A、16B 第一电极焊盘
17、17A 贯通电极
18、24 层间绝缘层
20 第二芯片
21 第二半导体基体
23 第二电极焊盘
25 结合表面
31 硬掩模层
32、33、33A、33B 开口部分
34 抗蚀剂
35 电极保护层
36 配线电极
40 相机
41 固态成像装置
42 光学系统
43 快门装置
44 驱动电路
45 信号处理电路
具体实施方式
在下文中将描述实施本技术方案的优选实施例，但是本技术方案不限于下面要描述的示例。
描述将以下面的顺序进行：
1.根据第一实施例的半导体装置
2.制造根据第一实施例的半导体装置的方法
4.根据第二实施例的半导体装置
5.制造根据第二实施例的半导体装置的方法
6.根据第三实施例的半导体装置
7.制造根据第三实施例的半导体装置的方法
8.根据第四实施例的半导体装置
9.制造根据第四实施例的半导体装置的方法
10.电子设备
<1.根据第一实施例的半导体装置>
将描述根据第一实施例的包括贯通电极的半导体装置。
图1示出了根据本实施例的包括贯通电极的半导体装置的示意性构造。图1是示出半导体装置中形成有贯通电极的区域附近的截面图。应注意，在图1中仅示出了形成有贯通电极的区域附近的示意性构造，没有示出半导体基体的每个构造或贯通电极周边的每个构造。
如图1所示，半导体装置具有这样的构造，其中第一芯片10和第二芯片20结合。
第一芯片10包括第一半导体基体11和形成在第一半导体基体11的一个表面(第一表面)上的配线层12。第二芯片20包括第二半导体基体21和形成在第二半导体基体21上的配线层22。第一芯片10和第二芯片20结合，以使得配线层12和22彼此面对。结合表面25形成在配线层12和22的表面上。
第一半导体基体11的配线层12包括多层配线层，该多层配线层包括形成有配线和电极等的多个导电层以及使各导电层彼此绝缘的层间绝缘层。在图1中，由多个导电层之中的一个导电层形成的第一电极焊盘16图示在层间绝缘层18中。
另外，由绝缘层形成的保护层13和14形成在第一半导体基体11的另一个表面(第二表面)上。保护层13形成为覆盖第一半导体基体11的除形成有待描述的贯通电极17的位置之外的整个第二表面。保护层14形成为覆盖贯通电极17的暴露表面和保护层13的整个表面。
第二半导体基体21的配线层22包括多层配线层，多层配线层包括形成有配线和电极等的多个导电层以及使各导电层彼此绝缘的层间绝缘层。在图1中，由多个导电层之中的一个导电层形成的第二电极焊盘23图示在层间绝缘层24中。第一电极焊盘16和第二电极焊盘23连接至配线等(未示出)且连接至半导体装置中的各种电路元件。
图1所示的半导体装置包括从第一半导体基体11的第二表面贯通配线层12、结合表面25和配线层22的第二电极焊盘23的贯通电极17。贯通电极17形成在贯通了保护层13、第一半导体基体11以及配线层12和22的开口部分内。
另外，贯通电极17的侧表面连接至第一电极焊盘16的开口部分的内表面。贯通电极17的底表面连接至第二电极焊盘23的表面。因此，贯通电极17将配线层12的第一电极焊盘16电连接至第二电极焊盘23。
绝缘层15形成在第一半导体基体11与贯通电极17相接触的界面上。贯通电极17贯通第一半导体基体11的第二表面上的保护层13，并且该贯通电极的端部表面暴露到保护层13的表面。另外，保护层14形成为覆盖贯通电极17的上表面和保护层13。
这里，绝缘层15形成在第一半导体基体11内。也就是说，为了形成贯通电极17，绝缘层不形成在第一半导体基体11中形成的开口部分的内表面上。通过事先在绝缘层15的形成范围内形成贯通电极17的开口部分，在开口部分内不形成绝缘层的情况下，能确保贯通电极17与第一半导体基体11之间的绝缘性。
同样，为了形成贯通电极17，绝缘层不形成在配线层12和22中形成的开口部分的内表面上。甚至在绝缘层不形成在开口部分内时，形成配线层12和22的层间绝缘层18和24也可确保贯通电极17与配线层12和22中形成的配线等之间的绝缘性。此外，因为绝缘层不形成在配线层12和22中用于贯通电极17的开口部分内，诸如配线层12和22中的任何配线以及电极焊盘等的导电层被构造为连接至贯通电极17的侧表面和底表面。
图2是从第一半导体基体11的第二表面侧看时示出贯通电极17、绝缘层15和第一电极焊盘16的平面布置方案的示意图。
绝缘层15形成为围绕贯通电极17的周界。如图1和2所示，绝缘层15在第一半导体基体11内围绕整个贯通电极17，并且因此阻挡了贯通电极17和第一半导体基体11之间的电连通。
另外，如图2所示，配线层12中形成第一电极焊盘16的区域比贯通电极17的更宽阔。另外，如图1所示，开口形成在形成有贯通电极17的中间部分中。应注意，在图2中，绝缘层15设置在贯通电极17和第一电极焊盘16之间，然而，第一电极焊盘16延伸至绝缘层15的下侧以连接至贯通电极17。
例如，诸如硅基板的半导体基板以及应用于化合物半导体和其它普通半导体装置的半导体基板可用作第一半导体基体11和第二半导体基体21。另外，贯通电极17、第一电极焊盘16和第二电极焊盘23也由应用于普通半导体装置的导电层形成。例如，贯通电极17和第一电极焊盘16由铜(Cu)形成，第二电极焊盘23由铝(Al)形成。层间绝缘层18和24以及保护层13和14由绝缘材料形成，例如，氧化物膜(SiO)或氮化物膜(SiN)。
第一半导体基体11中形成的绝缘层15的宽度优选在50nm至1000nm的范围内。当绝缘层的宽度等于或小于50nm时，难以确保贯通电极17和第一半导体基体11之间的绝缘性。当绝缘层的宽度等于或大于1000nm时，埋设绝缘层15所需的时间可能会增加，因此降低了产率。此外，绝缘层15内产生狭缝，并且因此存在使整个绝缘层15被薄化第一半导体基体11的工艺中所用的诸如硝酸氢氟酸(fluonitric acid)的化学剂过度刻蚀的风险。
另外，绝缘层15可由诸如氮化物膜(SiN)、氧化物膜(SiO)或SiN和多晶硅的组合的材料形成，该材料可被埋设在通过干刻蚀形成的宽度为50nm至1000nm的凹槽中。
另外，贯通电极17的宽度与绝缘层15和第一电极焊盘16的开口宽度之间的关系示出在图3中。如图3所示，设"A"为第一半导体基体11中形成的绝缘层15的内侧的长度。此外，设"B"为贯通电极17的开口部分的宽度。
此外，设"C"为第一电极焊盘16的开口宽度。
第一电极焊盘16的开口宽度C优选等于或小于贯通电极17的开口部分B。当第一电极焊盘16的开口宽度C大于贯通电极17的开口部分B时，难以使第一电极焊盘16与贯通电极17的侧表面接触，并且因此难以确保电连通。
另外，当第一电极焊盘16的开口宽度C显著地小于贯通电极17的开口部分B时，存在这样的可能性：当开口部分是在形成贯通电极17的工艺中通过干刻蚀形成时，刻蚀可能不执行至第二芯片20的第二电极焊盘23。因此，开口宽度C和开口部分B之差优选设定为1μm或更小。
也就是说，第一电极焊盘16的开口宽度C和贯通电极17的开口部分B之间的关系优选满足(B-1μm)<C≤B。
此外，绝缘层15的内部的长度A优选设定为大于贯通电极17的开口部分B。当绝缘层15的内部的长度A小于贯通电极17的开口部分的宽度B时，存在这样的可能性：当开口部分是在形成贯通电极17的工艺中通过干刻蚀形成时，刻蚀可能不执行至第二芯片20的第二电极焊盘23。
另外，绝缘层15的内侧的长度A和贯通电极17的开口部分B之差优选设定为小于0.5μm。通过设定该差小于0.5μm，当在形成贯通电极17的工艺中在开口部分内执行电解电镀时，可防止种子层被切割，并且因此改善了贯通电极17的电镀特性。
也就是说，贯通电极17的开口部分B和绝缘层15的内侧的长度A之间的关系优选满足(B-0.5μm)<A。
在根据上述实施例的半导体装置中，贯通电极17形成在第一半导体基体11中由绝缘层15围绕的区域内。另外，第一半导体基体11中围绕贯通电极17的绝缘层15不形成在配线层12和22中。也就是说，贯通电极17被构造为与形成配线层12和22的层间绝缘层18和24直接接触。另外，因为配线层12和22中贯通电极17的侧表面没有被除层间绝缘层18和24之外的绝缘层覆盖，所以贯通电极17的侧表面可直接电连接至配线层12和22中形成的诸如配线或电极等的导电层。
因此，具有上述构造的贯通电极17不与半导体基体接触，其间具有插入的绝缘层；可与配线层中的层间绝缘层和导电层直接接触。
根据现有技术的贯通电极具有这样的构造，其中绝缘层连续地形成在贯通电极周围，从半导体基体的表面到配线层，并且因此贯通电极的侧表面可不与配线层中的导电层直接接触。因此，由于提供了将第一芯片的电极萃取至半导体基体的表面的贯通电极和将第二芯片的电极萃取至半导体基体的表面的贯通电极，有必要用配线连接半导体基体的表面上的两个贯通电极(参见上述专利文件1)。
然而，另一方面，在包括该示例的贯通电极的半导体装置中，第一芯片10的第一电极焊盘16和第二芯片20的第二电极焊盘23之间的连接可由一个贯通电极17实现。因此，能缩短形成贯通电极的工艺。此外，因为可减少贯通电极数，所以能改善设计自由度，这是由于贯通电极占据面积的减少。此外，因为可减少贯通电极数，所以能防止配线电容的增加。
另外，在根据现有技术的、在半导体基体中事先形成了绝缘膜的区域内形成贯通电极的半导体装置中，仅势垒金属(barrier metal)被构造为形成在贯通电极和半导体基体之间的界面上(参见上述专利文件2和3)。在具有该构造的半导体装置中，因为绝缘层不形成在贯通电极和半导体基体之间的界面上，所以贯通电极构造为通过势垒金属与半导体基体接触。在该构造中，当形成具有高纵深比(直径比上深度)的贯通电极时，势垒金属的厚度发生变化。在埋设贯通电极后的退火或烧结工艺中，在具有低规则性的势垒金属中该势垒金属很薄的部分中，贯通电极和半导体基体发生反应。例如，当400℃或更高的热历史被加入退火或烧结工艺中时，半导体基体的硅(Si)和贯通电极的铜(Cu)之间发生硅化反应。
然而，另一方面，在包括该示例的贯通电极的半导体装置中，绝缘层15形成在形成有贯通电极17的第一半导体基体11中的贯通电极17的侧表面上。因此，诸如硅化反应的反应可在贯通电极17和第一半导体基体11之间得到抑制。另外，因为贯通电极17与配线层12和22中的层间绝缘层接触，所以不发生硅化反应。因此，甚至在400℃或更高的热历史被加入退火或烧结工艺中时，也能抑制贯通电极17的诸如硅化反应的反应，在这样的反应中配线的可靠性下降。因此，热工艺中贯通电极17可靠性的改善可与烧结工艺中晶体管特性的改善相兼容。
应注意，当贯通电极17由诸如Cu的材料形成时，未示出的势垒金属层形成在贯通电极17的侧表面和底表面上，以防止材料扩散到绝缘层15和层间绝缘层18和24中。如上所述，甚至在形成势垒金属层时，第一电极焊盘16也构造为电连接至第二电极焊盘23并且其间插设有势垒金属层。
另外，在上述实施例中，贯通电极和绝缘层的平面布置方案具有圆形形状，但是本技术方案不限于圆形形状，而是可采用诸如矩形形状或其它多边形形状的任意形状。此外，在第一电极焊盘的形状中形成具有与贯通电极相同的形状的开口，然而，不特别限定第一电极焊盘的形状，只要第一电极焊盘的形状是可与贯通电极连接的形状即可。例如，可采用这样的配线形状：其仅在一个方向上从连接部分随着贯通电极的侧表面延伸。在形成有与贯通电极具有相同形状的开口的形状中，可实现：在贯通电极的整个侧表面上与第一电极焊盘接触，并且因此改善了贯通电极和第一电极焊盘之间的连接可靠性。
<2.制造根据第一实施例的半导体装置的方法>
接下来，将描述根据第一实施例的半导体装置的制造方法示例。在下面描述的制造方法中，将仅描述图1所示的半导体装置的贯通电极和贯通电极周边构造的制造方法。将省略其它元件或配线等构造的制造方法的描述。半导体基体、配线层、其它不同种类的晶体管和各种元件等可根据现有技术的方法制造。另外，具有与图1所示的本发明实施例的半导体装置相同构造的构成元件被赋予相同的附图标记，并省略这些构造的详细描述。
首先，如图4A所示，硬掩模层31形成在第一半导体基体11的第一表面上，并且绝缘层15形成在第一半导体基体11的第一表面侧的表面上。
由SiO2或SiN等形成的硬掩模层31形成在第一半导体基体11的第一表面上。然后，未示出的抗蚀剂形成在硬掩模层31上，并采用光刻技术图案化该抗蚀剂。抗蚀剂形成的图案中，形成在第一半导体基体11中的绝缘层15的形状是具有开口的。此外，采用该图案化的抗蚀剂作为掩模对硬掩模层31进行干刻蚀。在干刻蚀后，去除抗蚀剂并进行清洗。然后，采用硬掩模层31作为掩模、通过干刻蚀在第一半导体基体11的表面上形成开口，从而形成开口部分(凹槽)。此后，将氮化物膜(SiN)、氧化物膜(SiO)或SiN和多晶硅的组合等埋设在所形成的开口部分中以形成绝缘层15。
第一半导体基体11中形成有绝缘层15的开口部分形成为使其宽度例如在50nm至1000nm的范围内。当开口部分的宽度等于或小于50nm时，难以确保贯通电极17和第一半导体基体11之间的绝缘性。当开口部分的宽度等于或大于1000nm时，埋设绝缘层15需要很长时间。此外，绝缘层15内产生狭缝，并且因此存在使整个绝缘层15被薄化第一半导体基体11的工艺中使用的化学药剂过度刻蚀的风险，该化学药剂例如为硝酸氢氟酸(fluonitricacid)。
另外，形成绝缘层15处的深度(开口部分的深度)设定为等于或大于薄化后第一半导体基体11的厚度。通过使形成的绝缘层15的厚度等于或大于薄化后的厚度，绝缘层15形成在第一半导体基体11的深度方向上的整个区域中。
绝缘层15可由能埋设在通过干刻蚀获得的、宽度在50nm至1000nm范围内的开口部分中的材料形成。另外，在通过P-CVD或旋涂等加工出的开口中埋设绝缘层15的方法可用作埋设该绝缘层15的方法。
接下来，如图4B所示，配线层12形成在第一半导体基体11上。另外，在形成配线层12之前，未示出的诸如晶体管的电路形成在第一半导体基体11的第一表面上。
包括多个导电层和层间绝缘层的多层配线层形成在配线层12中。这里，形成包括至少一个导电层的第一电极焊盘16和包括至少两层的层间绝缘层18。
第一电极焊盘16形成为包括形状与贯通电极17相同的开口。第一电极焊盘16的开口宽度形成为例如使第一电极焊盘16的开口宽度C和贯通电极17的开口部分B之间满足上述关系式(B-1μm)<C≤B。
此外，如图4B所示，配线层12的表面通过CMP法等平坦化以形成结合表面25。在通常用于制造半导体装置的条件下执行CMP。例如，采用通常用于制造半导体装置的、堆叠有软、硬材料的CMP垫或泥浆(化学药剂)等。
接下来，制备第二半导体基体21，其中事先形成用作第二芯片20的预定电路。在第二半导体基体21中，在配线层22中制备与贯通电极17的形成位置对应的位置处的第二电极焊盘23。另外，与第一半导体基体11的配线层12一样平坦化的结合表面25形成在配线层22的表面上。
另外，如图5C所示，翻转第一半导体基体11，使第一半导体基体11的配线层12的表面面对第二半导体基体21的配线层22的表面。然后，第一半导体基体11和第二半导体基体21的配线层12和22彼此接触以通过用插脚压下(press down)第一半导体基体和第二半导体基体而使其结合。
经CMP工艺并且在压下(press down)第一半导体基体11和第二半导体基体21的中心之后立即并置第一半导体基体11与第二半导体基体21，由此实现该结合而不需要进行预处理。
在该结合工艺中，例如，所使用的插脚与第一半导体基体11和第二半导体基体21相接触的表面具有圆形形状。压力负荷设定为例如12N。
接下来，如图5D所示，对第一半导体基体11的第二表面侧进行抛光以薄化第一半导体基体11。第一半导体基体11被抛光至预定的厚度以使绝缘层15从第二表面侧暴露。
此外，SiN或SiO2等的薄膜形成在经薄化的第一半导体基体11的第二表面上以形成保护层13。
接下来，如图6E所示，去除由第一半导体基体11的绝缘层15围绕的部分以完全暴露先前形成的绝缘层15的内表面。通过该工艺，开口部分32形成在由第一半导体基体11的绝缘层15围绕的部分中。
开口部分32可通过与形成埋设有上述绝缘层15的开口部分(凹槽)的工艺相同的工艺形成。例如，如图8A所示，抗蚀剂图案通过光刻形成在保护层13上，保护层13的硬掩膜图案采用抗蚀剂图案形成，然后第一半导体基体11经受干刻蚀。
这里，如上述的图3所示，贯通电极17的开口部分B和第一半导体基体11中形成的绝缘层15的内侧的长度A之间的关系优选满足(B-0.5μm)<A。因此，保护层13中形成的开口部分的宽度小于绝缘层15的内部的宽度。结果，如图8A所示，第一半导体基体11A在各向同性高的干刻蚀中残留在由绝缘层15围绕的区域内的内表面上。当第一半导体基体11A残留在绝缘层15的内侧上时，在贯通电极17中发生硅化物反应，因此使贯通电极17的可靠性下降。为此，优选去除绝缘层15内侧上的整个第一半导体基体11。
例如，在图8A所示的刻蚀后，如图8B所示，通过各向同性的刻蚀去除绝缘层15内侧上的第一半导体基体11A，并且执行干刻蚀，从而完全暴露绝缘层15的内壁。因此，开口部分32形成为使第一半导体基体11不会残留在绝缘层15的内侧和贯通电极17之间。
接下来，如图6F所示，通过干刻蚀、在从开口部分32下方的第一芯片10的配线层12到形成在第二芯片20的配线层22中的第二电极焊盘23的部分中形成开口。通过该工艺，形成开口部分33。开口部分33形成在第一电极焊盘16的开口内。在图6F中，第一电极焊盘16的开口宽度示出为与开口部分33的宽度相同，然而，从上述关系(B-1μm)<C≤B的角度看，第一电极焊盘16上的开口部分33的宽度可大于第一电极焊盘16的开口宽度。甚至在此情况下，第一电极焊盘16下方的开口部分33也形成为具有第一电极焊盘16的开口宽度，这是因为第一电极焊盘16用作掩模。
接下来，如图7G所示，用作贯通电极17的导电层被埋设在开口部分32和33内。例如，在开口部分32和33内形成由钽(Ta)和铜、Ti/Cu或TiW/Cu等的层叠层形成的种子金属层，厚度为约10nm至约35nm。然后，开口部分32和33通过电解Cu电镀工艺被填充以形成贯通电极17。通过形成贯通电极17，第一芯片10的侧面上的第一电极焊盘16电连接至第二芯片20的侧面上的第二电极焊盘23。
此外，从上述关系(B-1μm)<C≤B的角度看，开口部分33优选形成为使第一电极焊盘16上的开口部分33的宽度可大于第一电极焊盘16的开口宽度。因此，贯通电极17优选形成为具有这样的形状：其在第一电极焊盘16上的宽度大于其在第一电极焊盘16下方的宽度。通过以该形状形成贯通电极17，能确保贯通电极17和第一电极焊盘16之间的连接可靠性以及第一电极焊盘16和第二电极焊盘23之间经由该贯通电极17的连接可靠性。
其后，如图7H所示，去除形成在第一半导体基体11的第二表面侧上的势垒金属层或导电层，然后形成保护层14以覆盖贯通电极17的上表面和保护层13。
通过上述工艺，能制造根据本发明实施例的半导体装置。
应注意，在上述的工艺后，处于晶片状态的基体可被切割以将半导体装置分成多片。另外，在上述制造方法中，第一半导体基体11和第二半导体基体21均是在半导体装置被分割成多片的状态(晶片状态)下结合的，然而，被分割的该第一半导体基体11中的第一芯片10可以以晶片状态结合在第二半导体基体21上，或者可在第一半导体基体和第二半导体基体都被分割成多片之后结合。
根据上述实施例的半导体装置可应用于任何电子设备，例如，固态成像装置、半导体存储器或半导体逻辑装置(IC等)，在这些设备中，两个半导体构件被结合并且执行引线结合(wiring bonding)。
<4.根据第二实施例的半导体装置>
将描述包括根据第二实施例的贯通电极的半导体装置。
图9示出了包括根据该实施例的贯通电极的半导体装置的示意性构造。图9是示出半导体装置中形成有贯通电极的区域附近的截面图。应注意，在图9中，仅示出了形成有贯通电极的区域附近的示意性构造，而没有示出半导体基体的每个构造或贯通电极周边中的每个构造。另外，与上述第一实施例的半导体装置具有相同构造的构成元件被赋予相同的附图标记并且省略其详细描述。
如图9所示，半导体装置构造为使第一芯片10和第二芯片20彼此结合。另外，包括贯通电极17，其从第一半导体基体11的第二表面贯通至第二电极焊盘23。贯通电极17形成在开口部分中，该开口部分贯通保护层13、第一半导体基体11和配线层12和22。
应注意，除第一电极焊盘16的构造之外，第一芯片10与上述第一实施例具有相同的构造。另外，第二芯片20与上述第一实施例中的具有相同的构造。
在图9所示的半导体装置中，第一电极焊盘16的开口部分的内表面形成为使其在第一芯片的第二表面侧上的开口大并且其在第一表面侧上的开口小。具体而言，第一电极焊盘16设置成锥形形状，从而使第一表面侧的开口在第一电极焊盘16与贯通电极17接触的表面上较小。
另外，第一电极焊盘16的开口部分可具有如图9所示连续减小的形状，或者可构造为从第一芯片的第二表面侧到开口部分的中间具有相同尺寸而从开口部分的中间到第一表面侧渐缩，如图10所示。应注意，图10示出了图9所示的半导体装置构造中第一电极焊盘16的周边的放大构造。
通过在第一电极焊盘16的开口部分的内表面上设置倾度(inclination)，增加了贯通电极17和第一电极焊盘16的接触面积。随着开口部分的尺寸在第一芯片10的第一表面侧上减小，几乎不会发生使开口位置偏离的接触不良。由于如上的接触面积的增加，能减小电极之间的接触电阻，并且因此改善半导体装置的可靠性。
另外，第一电极焊盘16的第二表面侧上的贯通电极17的截面面积优选大于第一电极焊盘16的第一表面侧上的开口部分。通过设定使贯通电极17的截面面积大于第一电极焊盘16的第一表面侧上的开口部分，甚至在开口位置偏离时也可容易地确保贯通电极17和第一电极焊盘16之间的接触。由此，贯通电极17和第一电极焊盘16之间的接触不良等可得到抑制。
另外，第一电极焊盘16的第二表面侧上的贯通电极17的截面面积优选大于第一电极焊盘16的第二表面侧上的开口部分。在此情况下，更易于确保贯通电极17和第一电极焊盘16之间的接触。由此，可进一步防止贯通电极17和第一电极焊盘16之间的接触不良等。
图11示出了第一电极焊盘16的开口部分的内表面的倾角θ和接触面积以及接触角θ与接触面积的增量之间的关系。接触面积的增量用于比较这样的构造：第一电极焊盘16的内表面设定为是垂直的(第一实施例)，且在内表面垂直时该增量由接触面积的多个数值表示。另外，图11所示的关系提供了图12所示构造的数值。在图12所示的构造中，贯通电极17设定为具有圆形形状，其开口直径(直径)为3μm，并且第一电极焊盘16的厚度设定为0.2μm。
如图11所示，随着第一电极焊盘16的开口部分的倾角的减小，贯通电极17和第一电极焊盘16的接触面积增加。例如，通过将第一电极焊盘16的开口部分的内表面的倾角设定为39°或更小，接触面积变为第一实施例构造的1.5倍或更大。另外，通过将其倾角设定为30°或更小，接触面积变为第一实施例构造的2倍或更大。
另外，通过在第一电极焊盘16的内表面上设置倾度，势垒金属层的覆盖性的改善大于第一电极焊盘16内表面设定为垂直的构造(第一实施例)中的改善。由此，可减小待形成的势垒金属层的厚度，并且可减小贯通电极17和第一电极焊盘16之间的接触电阻。
<5.制造根据第二实施例的半导体装置的方法>
接下来，将描述根据第二实施例的半导体装置的制造方法示例。应注意，在下面描述的制造方法中，将仅描述上述图9所示半导体装置的贯通电极和贯通电极周边构造的制造方法，而省略描述其它元件或配线等构造的制造方法。半导体基体、配线层、其它不同种类的晶体管和各种元件等可根据现有技术的方法制造。另外，将省略上述第一实施例的半导体装置构造和制造方法中描述的构造和操作等的详细描述。
首先，采用与上述第一实施例相同的方法，执行至去除由第一半导体基体11的绝缘层围绕的部分以及在由图6E所示的第一半导体基体11的绝缘层15围绕的部分中形成开口部分32的步骤为止的步骤。
接下来，如图13F所示，通过干刻蚀、仅在第一电极焊盘16的下层中(第一半导体基体11侧上)设置的层间绝缘层18的一部分中形成开口以形成开口部分33A。此时的开口宽度优选设定为大于第一电极焊盘16的开口部分的宽度。此外，必须使第一电极焊盘16从开口部分33A的底部周界暴露。特别优选的是这样的构造：第一电极焊盘16的内部从开口部分33A的底部的整个周界暴露。
接下来，通过干刻蚀去除从开口部分33A暴露的第一电极焊盘16和在第一电极焊盘16的内侧上的层间绝缘层18，如图13G所示。因此，所形成的开口部分33B的深度至第一电极焊盘16的上端(在结合表面侧上)。此时，通过调整干刻蚀的条件，同时去除第一电极焊盘16和层间绝缘层18，并且将第一电极焊盘16的内表面处理为倾斜表面。
为了形成层间绝缘层18，在用于诸如普通氧化物膜的绝缘层的干刻蚀条件下，像刻蚀层间绝缘层18一样刻蚀第一电极焊盘16。由此，第一电极焊盘16的开口部分的内表面与第一实施例中一样垂直地成型。
因此，在本实施例中，为了将第一电极焊盘16的开口部分的内表面处理为倾斜表面，将不使用Ar的工艺条件应用于图13G所示去除第一电极焊盘16和层间绝缘层18的步骤中。
如果在干刻蚀中不使用Ar，则关于构成第一电极焊盘16的诸如Cu的金属的溅射效果变弱，并且因此增强了第一电极焊盘16和层间绝缘层18的选择性。由此，干刻蚀的执行使第一电极焊盘16的开口部分的内表面倾斜。这里，包括倾角等的倾斜表面的形状通常可根据干刻蚀中所用氧的比率控制。
通过基于以上条件或以上各种组合条件的变化来执行干刻蚀，可仅处理第一电极焊盘16的一部分，从而提供如上所述的图10所示构造中的倾斜表面。另外，通过适当地改变干刻蚀的条件，第一电极焊盘16的开口部分的内表面可处理为任何倾斜表面。
接下来，通过干刻蚀、在从第一电极焊盘16的上端(在结合表面侧上)到设置在第二芯片20的配线层22中的第二电极焊盘23的那部分上形成开口。如图14H所示。干刻蚀在不影响第一电极焊盘16的开口部分的倾斜形状的条件下执行。因此，开口部分33可形成为从第一电极焊盘16到第二电极焊盘23，并且具有第一电极焊盘16的上端(在结合表面侧上)的开口宽度。
接下来，如图14I所示，在开口部分内形成贯通电极17后，形成保护层14。该步骤可采用与如上所述的第一实施例的半导体装置的制造方法中图7G和7H所示的步骤相同的方法执行。
上述制造方法包括将第一电极焊盘16的开口部分的内表面处理为倾斜表面的步骤。在该步骤中，能增加第一电极焊盘16的开口部分的内表面面积。通过将第一电极焊盘16的开口部分成型为如上所述的倾斜表面，甚至在图13F所示步骤、图13G所示步骤和图14H所示步骤的每幅图中执行的光刻中发生抗蚀剂图案位置的偏差时也能改善连接可靠性。由此，相对于第一电极焊盘16和贯通电极17的位置的偏离，可抑制连接面积的减少，并且因此可减小连接电阻。
此外，通过增加连接面积，与第一电极焊盘16的内表面设定为垂直(第一实施例)的构造相比，用作第一电极焊盘16和贯通电极17的界面的势垒金属层的面积增加得更多。由此，第一电极焊盘16和贯通电极17的粘合性得到改善，并且因此改善了连接可靠性。
另外，通过增加势垒金属层的面积，势垒金属层的覆盖性得到改善。因此，可减小待形成的势垒金属层的厚度，并且因此贯通电极17和第一电极焊盘16之间的连接电阻可相应减小。
根据如上所述的本实施例的半导体装置，通过在第一电极焊盘16的开口部分的内表面中设置倾斜表面，能减小电极之间的接触电阻以及改善半导体装置的可靠性。因此，可提供具有高性能、高功能和高可靠性的半导体装置。
<6.根据第三实施例的半导体装置>
将描述根据第三实施例的包括贯通电极的半导体装置。
图15示出了根据本发明实施例的包括贯通电极的半导体装置的示意性构造。图15是示出半导体装置中形成有贯通电极的区域附近的截面图。在图15中，仅示出了形成有贯通电极的区域附近的示意性构造，而没有示出半导体基体的每个构造或贯通电极周边的每个构造。另外，与上述第一实施例的半导体装置具有相同构造的本实施例的构成元件被赋予相同的附图标记并且省略其详细描述。
如图15所示，该半导体装置通过将第一芯片10结合至第二芯片20而构成。另外，包括从第一半导体基体11的第二表面贯通至第二电极焊盘23的贯通电极17。贯通电极17形成在开口部分中，该开口部分贯通保护层13、第一半导体基体11以及配线层12和22。
应注意，除了绝缘层15的构造之外，第一芯片10与上述第一实施例中的具有相同的构造，。另外，第二芯片20与上述第一实施例中的具有相同的构造。
在图15所示的半导体装置中，绝缘层15由与形成配线层12的层间绝缘层18相同的材料形成。例如，其由单层或层叠的二氧化硅膜或氮化硅膜形成。
第一半导体基体11在第一表面侧上的开口直径与第一电极焊盘16的开口直径基本上相同。另外，第一电极焊盘16的开口直径大于与第二电极焊盘23接触的贯通电极17的直径。
通过将第一电极焊盘16的开口直径设得较大，可增加贯通电极17和第一电极焊盘16的接触面积。由此，甚至在装置小型化时也可增强贯通电极17和第一电极焊盘16的连接可靠性。
<7.根据第三实施例的半导体装置的制造方法>
接下来，将描述根据第三实施例的半导体装置的制造方法示例。在下面描述的制造方法中，将仅描述上述图9所示半导体装置的贯通电极以及贯通电极周边构造的制造方法，而省略描述其它元件或配线等构造的制造方法。半导体基体、配线层、其它不同种类的晶体管和各种元件等可根据现有技术的方法制造。另外，将省略上述第一实施例的半导体装置的构造和制造方法中描述的构造和操作等的详细描述。
首先，采用与上述第一实施例相同的方法、执行至如图5D所示抛光第一半导体基体11的第二表面侧和薄化第一半导体基体11的步骤。此时，所形成的绝缘层15的厚度使得绝缘层15的内径小于最终形成有贯通电极17的开口直径。
接下来，如图16E所示，抗蚀剂34形成在第一半导体基体11的第二表面上，并且采用光刻技术图案化用于形成贯通电极17的孔。此时，在抗蚀剂34中形成直径大于绝缘层15内径的开口。
接下来，如图16F所示，采用干刻蚀在保护层13上从抗蚀剂34的开口部分形成开口。从而使第一半导体基体11的一部分和绝缘层15的一部分暴露在相同的表面上。
接下来，如图17G所示，采用例如CF基气体对第一半导体基体11执行选择性刻蚀以完全去除已从抗蚀剂34的开口暴露的第一半导体基体11。从而，形成开口部分32。
接下来，如图17H所示，同时对从抗蚀剂34的开口暴露的绝缘层15和层间绝缘层18进行刻蚀以形成开口部分33A。从而，图17G中开口部分32在绝缘层15的内径与抗蚀剂34和保护层13的内径之间具有阶差，并且该开口部分的形状被转移至绝缘层15和层间绝缘层18的开口部分33A。此外，在继续刻蚀时，形成通向第二电极焊盘23的开口部分33，如图18I所示。
接下来，在开口部分中形成贯通电极17后，保护层14形成为如图18J所示。该步骤可采用与图7G和7H所示的前述第一实施例的半导体装置的制造方法的步骤相同的方法执行。
在上面的步骤中，通过执行一次光刻对抗蚀剂34进行图案化，可以以良好的可控性形成通向第二电极焊盘23的开口部分33。换言之，通过使抗蚀剂34所形成的开口大于绝缘层15的内径，第一半导体基体11在绝缘层15内的整个表面可从抗蚀剂34的开口暴露。由此，能抑制第一半导体基体11在绝缘层15内的残留。因此，能防止贯通电极17变成绝缘层15内的硅化物，并且因此改善贯通电极17的可靠性。
另外，通过同时刻蚀从抗蚀剂34和层间绝缘层18的开口部分暴露的绝缘层15，在第一电极焊盘16的位置处形成直径基本上与抗蚀剂34和第一半导体基体11的开口部分相同的开口。由此，可增加第一电极焊盘16的开口部分的内径，相应地增加第一电极焊盘16和贯通电极17的接触面积，并且因此改善第一电极焊盘16和贯通电极17的连接可靠性。
此外，开口部分32在绝缘层15的内径与抗蚀剂34和保护层13的内径之间具有阶差，并且该开口部分32的形状留在位于第二电极焊盘23紧上方的开口部分33的形状上。由此，与贯通电极17在第一半导体基体11中的截面面积或者贯通电极17在第一电极焊盘16位置处的截面面积相比，可减小贯通电极17的底部面积。因此，甚至在第二电极焊盘23的面积因装置小型化而被设定得很小时，贯通电极17与第二电极焊盘23的连接也能变得容易。
<8.根据第四实施例的半导体装置>
将描述根据第四实施例的包括贯通电极的半导体装置。
图19示出了本实施例的包括贯通电极的半导体装置的示意性构造。图19是示出半导体装置中形成有贯通电极的区域附近的截面图。在图19中，仅示出了形成有贯通电极的区域附近的示意性构造，而没有示出半导体基体的每个构造或贯通电极周边的每个构造。具有与上述第一实施例的半导体装置相同构造的本实施例的构成元件被赋予相同的附图标记并且省略其详细描述。
如图19所示，半导体装置通过将第一芯片10结合至第二芯片20而构成。另外，包括从第一半导体基体11的第二表面贯通至第二电极焊盘23的贯通电极17。贯通电极17形成在开口部分中，该开口部分贯通保护层13、第一半导体基体11以及配线层12和22。
应注意，除了第一电极焊盘16A和电极保护层35的构造之外，第一芯片10与上述第一实施例中的具有相同的构造，并且第二芯片20与上述第一实施例中的具有相同的构造。
在图19所示的半导体装置中，第一电极焊盘16A由钨(W)或多晶硅等形成。另外，电极保护层35设置在绝缘层15和第一电极焊盘16A之间。
具体而言，电极保护层35是在制造期间的刻蚀步骤中保护例如由钨(W)或多晶硅等形成的第一电极焊盘16A不被刻蚀的层。另外，电极保护层35例如为由SiO2形成的氧化物膜。
这里，当第一电极焊盘16由Cu形成时，由于在形成开口部分33时执行的刻蚀步骤中的刻蚀，会从暴露的第一电极焊盘16中释出铜，因此降低了刻蚀的处理速度。
另外，为了减少上述处理速度的降低，例如，考虑一种在两个分开的步骤中执行光刻和刻蚀的方法以缩短由Cu形成的第一电极焊盘16的暴露时间。具体而言，考虑将形成开口部分33的步骤分成不暴露该第一电极焊盘16的光刻和刻蚀执行步骤以及暴露该第一电极焊盘16的光刻和刻蚀执行步骤。然而，在采用该方法时会增加步骤数，因此降低了产率。
在本实施例中，通过采用由诸如钨或多晶硅等导体形成的第一电极焊盘16A，在刻蚀步骤中不发生Cu污染。因此，根据本实施例，可防止由Cu污染导致的刻蚀处理速度的降低。另外，在本实施例中，通过在绝缘层15和第一电极焊盘16A之间设置电极保护层35，可防止在形成开口部分33时执行刻蚀期间将第一电极焊盘16A连同配线层12一起刻蚀。
另外，电极保护层35可设置在绝缘层15和第一电极焊盘16A之间，或者电极保护层35可不与绝缘层15和第一电极焊盘16A接触。例如，可在电极保护层35和绝缘层15之间设置其它层，并且可在电极保护层35和第一电极焊盘16A之间设置其它层。
应注意，第一电极焊盘16A的形状例如可为与上述第一实施例中的贯通电极17的开口相同的形状。另外，第一电极焊盘16A的形状不限于上述形状，只要其能连接至贯通电极17即可。例如，第一电极焊盘16A可为从与贯通电极17的侧表面连接的部分开始仅在一个方向上延伸的配线形状。
另外，电极保护层35可具有与第一电极焊盘16A对应的形状，或者可为任何形状，只要该形状能保护第一电极焊盘16A即可。
第一电极焊盘16A例如由诸如钨或多晶硅的导体形成。另外，第一电极焊盘16A也可由金属栅极材料形成。具体而言，第一电极焊盘16A可由钛(Ti)基或钽(Ta)基导体等形成，且更具体而言，可由TiN或TaN形成。
电极保护层35例如由SiO2形成。另外，电极保护层35也可由用于栅极氧化膜的高k材料形成。具体而言，电极保护层35可由铪(Hf)基材料等形成，且更具体而言，可由HfO2、HfSiO2或HfSiON形成。
应注意，下面将描述<9.根据第四实施例的半导体装置的制造方法>，电极保护层35和第一电极焊盘16A优选在形成配线层12的步骤中与其它氧化膜和配线一起形成。对于这样的构造，可在不对本实施例增加步骤数的情况下形成电极保护层35和第一电极焊盘16A。
由此，电极保护层35优选由与配线层12中包含的氧化物相同的材料形成，并且第一电极焊盘16A优选由与配线层12中包含的配线或电极相同的材料形成。
此外，本实施例不限于上面的示例。例如，本实施例可采用如图20和21所示的半导体装置的构造。图20和21是半导体装置中形成有根据本实施例的修改示例的贯通电极的区域附近的截面图。
在图20所示的半导体装置中还设置了配线电极36，其将第一电极焊盘16A电连接至配线层12的配线。应注意，除配线电极36之外的构造与参考图19所描述的相同。
在图20所示的修改示例中，配线电极36例如由Cu形成。由此，第一电极焊盘16A可通过由具有较小电阻的Cu形成的配线电极36电连接至配线层12的配线(未示出)。因此，在图20所示的修改示例中，可进一步改善贯通电极17和配线层12之间的连接可靠性。
应注意，在图20所示的修改示例中，由Cu形成的配线电极36从第一电极焊盘16A的开口侧处的边缘部分、在该开口的中心方向上向外形成，因此，自然而然地，在形成开口部分33的步骤期间，配线电极不在开口部分33中暴露。
另外，在图21所示的半导体装置中，由钨或多晶硅等形成的第一电极焊盘16B的开口宽度形成为小于绝缘层15的开口宽度，并且贯通电极17A设置在开口部分中。应注意，除第一电极焊盘16B和贯通电极17A之外的构造与参考图19所描述的相同。
在图21所示的修改示例中，首先，在形成开口部分33的步骤中，第一半导体基体11被刻蚀至保护第一电极焊盘16B的电极保护层35上方。接下来，在执行从电极保护层35至第二半导体基体21上方的配线层22的刻蚀时，通过适当地设定刻蚀条件，采用第一电极焊盘16B作为掩模来执行电极保护层35以及配线层12和22的刻蚀。
对于这样的构造，可增加与贯通电极17A的接触面积，并且因此第一电极焊盘16B可以可靠地电连接至贯通电极17A。因此，在图21所示的修改示例中，可改善贯通电极17A和第一电极焊盘16B之间的连接可靠性。<9.根据第四实施例的半导体装置的制造方法>
接下来，将描述根据第四实施例的半导体装置的制造方法示例。应注意，在下面描述的制造方法中，将仅描述上述图19所示的半导体装置的贯通电极和贯通电极周边构造的制造方法，而省略描述其它元件或配线等构造的制造方法。半导体基体、配线层、其它不同种类的晶体管和各种元件等可根据现有技术的方法制造。另外，将省略上述第一实施例的半导体装置的构造、制造方法中描述的构造和操作的详细描述。
首先，采用与上述第一实施例相同的方法，执行至图4A所示在第一半导体基体11中形成绝缘层15的步骤为止的各步骤。
接下来，如图22A所示，电极保护层35形成在第一半导体基体11的第一表面侧的绝缘层15上。电极保护层35优选形成为使电极保护层35在其开口侧上的边缘部分在开口的中心方向上突出得比绝缘层15在其开口侧上的边缘部分更多。具体而言，电极保护层35例如以圆环形状形成。这里，电极保护层35的内径优选小于绝缘层15在电极保护层35侧上的开口部分的内径。
根据上面的构造，在形成开口部分33的步骤中执行刻蚀时，根据本实施例的电极保护层35可以更可靠地保护第一电极焊盘16A不被刻蚀，稍后将进行描述。
电极保护层35例如可在元件分隔步骤中形成，在该隔离步骤中隔离形成在第一半导体基体11的第一表面上的晶体管等。作为这样的元件分隔方法，可采用诸如浅沟槽隔离(STI)技术、硅局部氧化(LOCOS)技术或隔离用扩展性光敏二极管设计(EDI)技术等各种技术中的任一。另外，可在在配线层12中形成层间绝缘层18的步骤中形成电极保护层35，并且此外，可在形成栅极氧化膜的步骤中形成电极保护层35。
接着，配线层12形成在第一半导体基体11的第一表面侧上，并且结合表面25进一步形成在平坦的配线层12上，如图22B所示。配线层12是多层的配线层，由多个导电层和层间绝缘层组成，包括第一电极焊盘16A。第一电极焊盘16A例如形成在电极保护层35上。另外，所形成的第一电极焊盘16A的开口部分的宽度优选小于绝缘层15的开口部分的宽度，以用于连接至贯通电极17。
可在形成配线层12中配线的步骤中形成第一电极焊盘16A，并且可在形成由金属栅极材料形成的栅极电极的步骤中形成第一电极焊盘16A。
另外，第一半导体基体11和第二半导体基体12如图23C所示彼此结合，并且第一半导体基体11还被抛光以薄化。该步骤可采用与上述图5C和5D中的第一实施例的半导体装置的制造方法相同的方法执行。
接下来，通过干刻蚀等去除第一半导体基体11中由绝缘层15围绕的部分，并且因此如图24D所示暴露绝缘层15的内部。通过该步骤，开口部分32形成在第一半导体基体11中由绝缘层15围绕的部分中。这里，由于对第一半导体基体11的高选择性，在上述形成开口部分32的步骤中没有去除由SiO2形成的电极保护层35，并且因此可保护位于电极保护层35的下层中的第一电极焊盘16A。
接着，通过干刻蚀等、在从开口部分32的下部中的第一芯片10的配线层12到设置在第二芯片20的配线层22中的第二电极焊盘23的那部分上形成开口，并且因此如图24E所示形成开口部分33。
应注意，在图24E中，在形成开口部分33的步骤中还去除了在该开口的中心方向上比绝缘层15在其开口侧上的边缘部分突出得更多的第一电极焊盘16A，然而，本实施例不限于该示例。如上面参考图21所描述的，通过适当控制干刻蚀条件，不去除第一电极焊盘16A而是将其用作掩模，然后可去除电极保护层35以及配线层12和22等。
此外，如图25F所示，在开口部分32和33中形成用作贯通电极17的导电层后，形成保护层14。该步骤可采用与图7G和7H中上述第一实施例的半导体装置的制造方法相同的方法执行。
如上所述，上述制造方法包括在绝缘层15和第一电极焊盘16A之间形成电极保护层35的步骤。由于该步骤，电极保护层35可在刻蚀第一半导体基体11的步骤中保护第一电极焊盘16A不被刻蚀。另外，在上述制造方法中，电极保护层35形成为使电极保护层35在其开口侧上的边缘部分在开口的中心方向上突出得比绝缘层15在其开口侧上的边缘部分更多。对于这样的构造，在上述制造方法中可保护第一电极焊盘16A不被刻蚀。
根据上述本实施例的半导体装置，通过在绝缘层15和第一电极焊盘16A之间设置电极保护层35，在形成开口部分33的步骤中可保护第一电极焊盘16A不被刻蚀。由此，诸如钨或多晶硅等对第一半导体基体11具有低处理选择性的导体可用作第一电极焊盘16A。因此，本实施例的半导体装置可解决由Cu污染引起的刻蚀处理速度降低以及由步骤数增加引起的产率下降，并且因此可提高产率。
<10.电子设备>
[固态成像装置]
在下文中将描述将根据上述实施例的电极连接构造应用于固态成像装置的示例。该固态成像装置可应用于电子设备，例如，诸如数位相机或摄像机的相机系统、具有成像功能的移动电话和具有成像功能的其它装置等。在下文中将相机描述为电子设备的一个构造示例。
图19示出了可捕获静态图像或运动图像的摄像机的构造示例。
该示例的相机40包括固态成像装置41、将入射光引导至固态成像装置41的光接收传感器单元的光学系统42、安装在固态成像装置41和光学系统42之间的快门装置43以及驱动固态成像装置41的驱动电路44。相机40还包括信号处理电路45，其处理固态成像装置41的输出信号。
固态成像装置41包括根据本公开上述实施例的贯通电极。其它单元的构造和功能如下。
光学系统(光学透镜)42在固态成像装置41的成像表面(未示出)上形成来自物体的图像光(入射光)的图像。因此，在给定阶段，信号电荷累积在固态成像装置41中。应注意，光学系统42可包括具有多个光学透镜的光学透镜组。另外，快门装置43控制固态成像装置41上入射光的光照射周期和光阻挡周期。
驱动电路44提供驱动信号至固态成像装置41和快门装置43。另外，驱动电路44根据提供的驱动信号控制将信号输出给固态成像装置41的信号处理电路45的操作和快门装置43的快门操作。也就是说，在该示例中，将信号从固态成像装置41传输到信号处理电路45的操作是根据从驱动电路44提供的驱动信号(定时信号)执行的。
信号处理电路45在从固态成像装置41传输的信号上执行不同种类的信号处理。经各种信号处理后的信号(视频信号)存储在诸如存储器的存储介质(未示出)中或者输出给监视器(未示出)。
虽然上面已经参考附图描述了本公开的优选实施例，但本公开的技术范围不限于上面的示例。本领域的技术人员可在所附权利要求的范围内发现各种替代或修改方案，应理解它们自然落入本发明的技术范围内。
此外，本技术方案也可构造如下。
(1)一种半导体装置，包括：
第一半导体基体；
第二半导体基体，结合在该第一半导体基体的第一表面侧上；
贯通电极，形成为从该第一半导体基体的第二表面侧贯通至该第二半导体基体上的配线层；以及
绝缘层，围绕该第一半导体基体内形成的该贯通电极的周界。
(2)根据(1)所述的半导体装置，包括：
第一导电层，在该第一半导体基体的第一表面上的配线层中，
其中，该贯通电极的侧表面连接至该第一导电层。
(3)根据(2)所述的半导体装置，其中，该贯通电极的底部连接至该第二半导体基体上的配线层中设置的第二导电层，并且该第一导电层和第二导电层通过该贯通电极彼此连接。
(4)根据(2)或(3)所述的半导体装置，其中，该第一导电层包括连接至该贯通电极的侧表面的开口。
(5)根据(4)所述的半导体装置，其中，该第一导电层的开口宽度小于该贯通电极的开口部分的宽度。
(6)根据(1)至(5)中任一所述的半导体装置，其中，该绝缘层的内侧的长度大于该贯通电极的开口部分的宽度。
(7)根据(4)或(5)所述的半导体装置，其中，该第一导电层的开口形成为使该第一半导体基体的第二表面侧上的开口大并且该第一半导体基体的第一表面侧上的开口小。
(8)根据(7)所述的半导体装置，其中，该第一导电层的开口形成为具有倾斜表面的形状。
(9)根据(8)所述的半导体装置，其中，该第一导电层的开口部分的内表面的倾斜角等于或小于40°。
(10)根据(2)至(9)中任一所述的半导体装置，包括：
电极保护层，设置在该绝缘层和该第一导电层之间，用以保护该第一导电层。
(11)根据(10)所述的半导体装置，
其中，该电极保护层由与该第一半导体基体的第一表面上的配线层中包含的氧化物相同的材料形成，并且
其中，该第一导电层由与该第一半导体基体的第一表面上的配线层中包含的配线或电极相同的材料形成。
(12)一种制造半导体装置的方法，该导体装置包括贯通第一半导体基体的贯通电极，该方法包括：
形成绝缘层的步骤，该绝缘层位于第一半导体基体的第一表面上、围绕形成有贯通电极的位置的周界；
将第二半导体基体结合至该第一半导体基体的第一表面侧的步骤；
形成开口部分的步骤，该开口部分在由该绝缘层围绕的范围内、从该第一半导体基体的第二表面侧贯通至该第二半导体基体上的配线层；以及
在该开口部分内形成贯通电极的步骤。
(13)根据(12)所述的制造半导体装置的方法，还包括：
在由该绝缘层围绕的范围内刻蚀该第一半导体基体、然后在形成开口部分的步骤中刻蚀残留在该绝缘层的内壁表面中的该第一半导体基体的步骤。
(14)根据(12)或(13)所述的制造半导体装置的方法，包括：
在该第一半导体基体的第一表面上的配线层中形成第一导电层的步骤，
其中，在形成开口部分的步骤中，开口部分形成在该第一导电层中，以使得该第一半导体基体的第二表面侧上的开口大并且该第一半导体基体的第一表面侧上的开口小。
(15)根据(12)至(14)中任一所述的制造半导体装置的方法，包括：
在由该绝缘层围绕的范围内选择性地刻蚀该第一半导体基体的步骤；以及
刻蚀该绝缘层的部分内表面侧的步骤。
(16)根据(12)所述的制造半导体装置的方法，包括：
在该第一半导体基体的第一表面上的配线层中形成第一导电层并且在该绝缘层和该第一导电层之间形成电极保护层的步骤，
其中，形成开口部分的步骤包括在由该绝缘层围绕的范围内刻蚀该第一半导体基体的步骤和刻蚀从该电极保护层至该第二半导体基体上的配线层的部分的步骤。
(17)根据(16)所述的制造半导体装置的方法，其中，在形成该电极保护层的步骤中，该电极保护层形成为使该电极保护层的开口侧上的边缘部分在开口的中心方向上突出得比该绝缘层的开口侧上的边缘部分更多。
(18)根据(16)或(17)所述的制造半导体装置的方法，其中，该电极保护层和该第一导电层与该第一半导体基体的该第一表面上的该配线层一同形成。
(19)一种电子设备，包括：
根据(1)至(11)中任一所述的半导体装置；以及
信号处理电路，处理该半导体装置的输出信号。

Claims (3)

1.一种半导体装置，包括：
第一芯片，该第一芯片包括第一半导体基板和第一配线；
第二芯片，该第二芯片结合到所述第一芯片的第一表面侧并且包括第二半导体基板和第二配线；
贯通电极，该贯通电极设置成从第一芯片的第二表面侧到第二芯片中的第二配线；
绝缘层，该绝缘层设置在所述贯通电极和所述第一芯片中的第一半导体基板之间；
其中所述贯通电极电连接到所述第一配线和所述第二配线，并且所述贯通电极设置成穿过所述第一配线，
其中所述贯通电极的第一接触宽度设置在所述第一配线的所述第一表面侧上，所述贯通电极的第二接触宽度设置在所述第一配线的所述第二表面侧上，并且所述第二接触宽度大于第一接触宽度。
2.一种半导体装置，包括：
第一芯片，该第一芯片包括第一半导体基板和第一配线；
第二芯片，该第二芯片结合到所述第一芯片的第一表面侧并且包括第二半导体基板和第二配线；
贯通电极，该贯通电极设置成从第一芯片的第二表面侧到第二芯片中的第二配线；
绝缘层，该绝缘层设置在所述贯通电极和所述第一芯片中的第一半导体基板之间；
其中所述贯通电极电连接到所述第一配线和所述第二配线，并且所述贯通电极设置成穿过所述第一配线，
其中所述贯通电极的第一接触面积设置在所述第一配线的所述第一表面侧上，所述贯通电极的第二接触面积设置在所述第一配线的所述第二表面侧上，并且所述第二接触面积大于第一个接触面积。
3.一种半导体装置，包括：
第一芯片，该第一芯片包括第一半导体基板和第一配线；
第二芯片，该第二芯片结合到所述第一芯片的第一表面侧并且包括第二半导体基板和第二配线；
贯通电极，该贯通电极设置成从第一芯片的第二表面侧到第二芯片中的第二配线；
绝缘层，该绝缘层设置在所述贯通电极和所述第一芯片中的第一半导体基板之间；
其中所述贯通电极电连接到所述第一配线和所述第二配线，并且所述贯通电极设置成穿过所述第一配线，
其中，所述贯通电极的第一斜面设置在所述第一配线中，与所述第一配线相比，所述贯通电极的第二斜面更多地设置在所述第一基板的所述第一表面侧中，并且所述第一斜面和所述第二斜面是不同的。
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