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CN107799484B - 具有重复的覆盖区模的半导体芯片封装 - Google Patents

具有重复的覆盖区模的半导体芯片封装 Download PDF

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CN107799484B
CN107799484B CN201710770395.7A CN201710770395A CN107799484B CN 107799484 B CN107799484 B CN 107799484B CN 201710770395 A CN201710770395 A CN 201710770395A CN 107799484 B CN107799484 B CN 107799484B
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A.A.胡德
李德森
R.奥特雷姆巴
K.施伊斯
X.施洛伊格
M.斯特拉斯伯格
L.S.王
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Abstract

本发明公开具有重复的覆盖区模的半导体芯片封装。一种半导体芯片封装包括载体和设置在该载体的第一主表面上的半导体芯片。包封体包封半导体芯片，该包封体具有第一主面、与第一主面相对的第二主面、以及多个侧面。第一电气接触元件被电气耦合至半导体芯片并且穿过该包封体的第一侧面从包封体突出。第二电气接触元件被电气耦合至半导体芯片并且穿过该包封体的与第一侧面相对的第二侧面从包封体突出。第一组第一电气接触元件合第二组第一电气接触元件以距离D间隔开，该距离D大于第一组的邻近第一电气接触元件之间的以及第二组的邻近第一电气接触元件之间的距离P。该距离D和P是在电气接触元件的中心轴线之间测量的。

Description

具有重复的覆盖区模的半导体芯片封装
技术领域
本公开总体上涉及半导体器件封装的技术，并且特别地涉及向用户提供宽的应用可变性的半导体芯片封装的方面。
背景技术
半导体器件制造商不断努力增大他们的产品的性能同时降低他们的制造成本。半导体器件封装的制造中的成本集中区是封装半导体芯片。因此，半导体器件封装以及以低开销和高产量制造其的方法是合意的。特别地，功率半导体器件封装的性能取决于由该封装提供的热耗散能力。封装在端子的封装布局、覆盖区（footprint）、分布等方面的几何结构可能强烈影响封装的性能。鉴于应用可变性以低开销和增加的用户益处提供高热鲁棒性的功率器件的封装概念是合意的。
发明内容
本公开的一个方面涉及一种半导体芯片封装。该半导体芯片封装包括载体以及设置在该载体的第一主表面上的半导体芯片。该半导体芯片封装进一步包括包封半导体芯片的包封体。该包封体具有第一主面、与该第一主面相对的第二主面以及多个侧面。电气耦合至半导体芯片的第一电气接触元件穿过包封体的第一侧面从包封体突出。电气耦合至半导体芯片的第二电气接触元件穿过包封体的与第一侧面相对的第二侧面从包封体突出。第一组第一电气接触元件和第二组第一电气接触元件以距离D间隔开，该距离D大于第一组的邻近第一电气接触元件之间的和第二组的邻近第一电气接触元件之间的距离P。距离D和P是在电气接触元件的中心轴线之间测量的。进一步地，与载体的第一主表面相对的载体的第二主表面至少部分从包封体暴露。
本公开的另一方面涉及一种包括至少两个半导体芯片的半导体芯片封装。更具体地，该半导体芯片封装包括载体、设置在该载体的第一主表面上的第一半导体芯片和第二半导体芯片。该半导体芯片封装进一步包括包封第一半导体芯片和第二半导体芯片的包封体。该包封体具有第一主面、与该第一主面相对的第二主面以及多个侧面。第一电气接触元件，其每个都电气耦合到至少一个第一半导体芯片和第二半导体芯片，穿过包封体的第一侧面从包封体突出。第二电气接触元件，其每个都电气耦合至第一半导体芯片和第二半导体芯片中的至少一个，穿过包封体的与第一侧面相对的第二侧面从包封体突出。第一组第一电气接触元件和第二组第一电气接触元件间隔开距离D，该距离D大于第一组的邻近第一电气接触元件之间的和第二组的邻近第一电气接触元件之间的距离P。距离D和P是在电气接触元件的中心轴线之间测量的。进一步地，与载体的第一主表面相对的载体的第二主表面至少部分从包封体暴露。
附图说明
附图被包括用来提供对各方面的进一步理解并且被合并在该说明书中并且构成该说明书的一部分。绘图图示各方面并且连同描述一起用来解释各方面的原理。将容易地领会到其他方面以及各方面的许多预期优点，因为通过参考下面的详细描述它们变得更好理解。绘图的元件不一定相对于彼此成比例。相似的参考符号可指定对应的类似部分。要理解的是，下面描述的实施例的各种示例的特征可彼此组合，除非以其他方式明确地指出。
图1A是根据本公开的半导体芯片封装100的示例的底视图（覆盖区）。
图1B是沿着图1A中的线A-A的半导体芯片封装100的横截面视图。
图2是沿着线A-A的半导体芯片封装200的示例的横截面视图。
图3是沿着线A-A的半导体芯片封装300的示例的横截面视图。
图4A是半导体芯片封装400的示例的底视图（覆盖区），其中用虚线来指示管芯焊盘的轮廓。
图4B是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装400的顶视图。
图5A是半导体芯片封装500的示例的底视图（覆盖区），其中用虚线指示每个都与电气接触元件的方向平行对齐的两个管芯焊盘的轮廓。
图5B是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装500的顶视图。
图6是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装600的示例的顶视图。
图7A是半导体芯片封装700的示例的底视图（覆盖区），其中用虚线指示每个都与电气接触元件的方向垂直对齐的两个管芯焊盘的轮廓。
图7B是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装700的顶视图。
图8A是半导体芯片封装800的示例的底视图（覆盖区），其中用虚线指示管芯焊盘的轮廓。
图8B是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装800的顶视图。
图9是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装900的示例的顶视图。
图10A是半导体芯片封装1000的示例的底视图（覆盖区），其中用虚线指示管芯焊盘的轮廓。
图10B是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装1000的顶视图。
图11是在将半导体芯片接合到引线框架的管芯焊盘上之后且在包封和分离引线框架之前的制造阶段期间的半导体芯片封装1100的示例的顶视图。
图12是半导体芯片封装1200的示例的透视图，其示出在半导体芯片封装的顶部主面处从包封体暴露的管芯焊盘的背面。
图13是半导体芯片封装1300的示例的透视图，其示出在半导体芯片封装的底部主面处从包封体暴露的管芯焊盘的背面。
具体实施方式
在下面的详细描述中，参考附图，所述附图形成本发明的一部分且在所述附图中以图示的方式示出在其中可实践本发明的具体实施例。在这点上，参考正被描述的（一个或多个）图的取向使用方向术语诸如“顶部”、“底部”、“前面”、“后面”、“上面”、“下面”等等。因为可以以许多不同取向来定位实施例的部件，所以方向术语被用于说明的目的并且绝不是限制性的。要理解，其他实施例可被利用并且可做出结构或逻辑改变而不偏离本发明的范围。因此，不要以限制性含义来理解下面的详细描述，并且本发明的范围由所附权利要求来限定。
如在该说明书中所采用的，术语“接合”、“附接”、“连接”、“耦合”和/或“电气连接/电气耦合”不意味着意指元件或层必须直接接触在一起；可相应地在“接合”、“附接”、“连接”、“耦合”和/或“电气连接/电气耦合”元件之间提供介入元件或层。然而，根据本公开，上面提到的术语可能可选地也具有如下具体含义：元件或层直接接触在一起，即在“接合”、“附接”、“连接”、“耦合”和/或“电气连接/电气耦合”元件之间没有相应地提供介入元件或层。
进一步地，关于形成或定位在表面“之上”的一部分、元件或材料层使用的词“之上”可在本文中用来意指该部分、元件或材料层“直接”定位（例如，放置、形成、沉积、等等）在所暗指的表面上（例如与所暗指的表面直接接触）。关于形成或定位在表面“之上”的一部分、元件或材料层所使用的词“之上”可在本文中用来意指该部分、元件或材料层“间接”定位（例如放置、形成、沉积、等等）在所暗指的表面上，其中一个或多个附加部分、元件或层被布置在所暗指的表面与该部分、元件或材料层之间。
进一步地，在本文中可关于两个或更多部件的相对取向来使用词“垂直”和“平行”。理解的是，这些术语不一定意指以完全几何含义来实现规定的几何关系。相反，在这点上可能需要考虑所涉及的部件的制造容差。例如，如果规定半导体封装的包封材料的两个表面彼此垂直（或平行），则这些表面之间的实际角度可能偏离准确值90（或0）度达偏离值，该偏离值可能特别地取决于容差，所述容差通常可能在应用用于制造由包封材料制成的外壳的技术时出现。
在本文中尤其描述包含一个或多个半导体芯片的半导体芯片封装。特别地，可涉及一个或多个功率半导体芯片。功率半导体芯片可例如被配置为功率MISFET（金属绝缘体半导体场效应晶体管）、功率MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）、JFET（结型栅场效应晶体管）、HEMT（高电子迁移率晶体管）、功率双极型晶体管或功率二极管（诸如例如PIN二极管或肖特基二极管）。
本文中描述的半导体芯片封装可包括用来控制（一个或多个）功率半导体芯片的一个或多个逻辑集成电路。该逻辑集成电路可包括用来驱动功率半导体芯片中的一个或多个的一个或多个驱动器电路。该逻辑集成电路可例如是包括例如存储器电路、电平位移器等等的微控制器。
（一个或多个）功率半导体芯片可例如具有垂直结构，也就是说可以以使得电流可以在垂直于（一个或多个）半导体芯片的主表面的方向上流动的这样的方式来制造（一个或多个）半导体芯片。具有垂直结构的半导体芯片在它的两个主表面上（也就是说在它的顶侧和底侧上）具有电极。举例来说，在垂直器件中，功率MISFET或功率MOSFET或功率JFET或HEMT的源极接触电极和栅极接触电极可位于一个主表面上，而功率MISFET或功率MOSFET或功率JFET或功率HEMT的漏极接触电极可被布置在其他主表面上。类似地，在双极型晶体管垂直器件中，功率JGBT的发射极接触电极和栅极接触电极可位于一个主表面上，而功率JGBT的集电极接触电极可被布置在其他主表面上。在功率二极管的情况下，阳极接触电极可位于一个主表面上，而功率二极管的阴极接触电极可被布置在其他主表面上。
可涉及包含具有水平结构的（一个或多个）半导体芯片的半导体芯片封装。具有水平结构的半导体芯片仅在它的两个主表面之一上（例如在其有源表面上）具有芯片电极。逻辑集成电路芯片以及功率半导体芯片（例如功率MISFET或功率MOSFET或功率JFET功率HEMT）可具有水平结构。
半导体芯片可由具体的半导体材料诸如例如Si、SiC、SiGe、GaAs、GaN等等制造，并且此外可包含非半导体的无机和/或有机材料。半导体芯片可具有不同类型并且可通过不同技术制造。
半导体芯片可具有电极（芯片焊盘），其允许实现与包括在半导体芯片中的集成电路的电气接触。电极可包括施加于半导体芯片的半导体材料的一个或多个金属层。可利用任何期望的几何形状和任何期望的材料成分来制造所述金属层。金属层可例如处于覆盖一个区域的层或连接盘（land）的形式。举例来说，能够形成焊接接合或扩散焊接接合的任何期望的金属例如Cu、Ni、NiSn、Au、Ag、Pt、Pd、In、Sn以及这些金属中的一个或多个的合金可被用作该材料。金属层不需要是同质的或者由仅一种材料制造，也就是说包含在金属层中的各种材料的成分和浓度是可能的。
本文中描述的半导体芯片封装包括载体以及设置在该载体之上和/或安装在该载体上的至少一个半导体芯片。在一个或多个实施例中，该载体可包括例如引线框架的一个或多个管芯焊盘。每个管芯焊盘都可充当芯片载体。本文中描述的半导体芯片封装进一步包括电气耦合至（一个或多个）半导体芯片的电气接触元件。该电气接触元件可包括例如引线框架的一个或多个引线。该引线可从包封体突出并且可形成半导体芯片封装的外部端子。也就是说，本文中描述的半导体芯片封装的一个或多个实施例可包括被配置用于表面安装技术（SMT）的有引线芯片载体（LCC），特别地引线框架。
芯片载体以及一个或多个半导体芯片可至少部分被包围或嵌入在形成包封体的至少一个包封材料中。包封材料可以是电气绝缘材料并且可包括或者是热固性材料或热塑性材料。热固性材料可例如基于环氧树脂、硅酮树脂、或丙烯酸树脂制成。热塑性材料可例如包括从聚醚酰亚胺（PEI）、聚醚砜（PES）、聚苯硫醚（PPS）、聚酰胺-酰亚胺（PAI）和聚对苯二甲酸乙二酯（PET）的组中选择的一个或多个材料。通过在冷却和压力释放时的模塑或层压以及（可逆）硬化期间施加压力和热来熔化热塑性材料。
包封材料可包括或者是聚合物材料，例如硬质塑料聚合物材料。该包封材料可包括或者是填充或非填充模具材料、填充或非填充热塑性材料、填充或非填充热固性材料、填充或非填充层压件、纤维增强层压件、纤维增强聚合物层压件、和具有填充颗粒的纤维增强聚合物层压件中的至少一个。
可通过例如模塑或层压将包封材料施加在一个或多个半导体芯片以及例如载体上。
在第一种情况下，即如果包封材料是模具材料，则诸如例如压缩模塑、注射模塑、粉料模塑、液体模塑或膜辅助模塑（FAM）之类的各种技术可被用来形成包封体。模具材料可被施加来对半导体芯片和（一个或多个）半导体芯片可被安装在其上的（一个或多个）载体二次模塑。该载体的背对半导体芯片的表面的至少一部分可保持从包封体暴露并且可充当用于热移除的接口。
在第二种情况下，即如果包封材料由层压材料制成，则该包封材料可具有一件层例如一件薄片或箔的形状，其被层压在半导体芯片和半导体芯片可被安装在其上的芯片载体上。热和压力可被施加达适合于将该件箔或薄片附接到下面的结构的时间。在层压期间，电气绝缘箔或薄片能够流动（即处于塑性状态），从而导致利用电气绝缘箔或薄片的聚合物材料来填充（一个或多个）半导体芯片和/或其他拓扑结构之间的间隙。电气绝缘箔或薄片可包括或者具有任何适当的热塑性或热固性材料。在各种实施例中，绝缘箔或薄片可包括或者是预浸料（预浸渍纤维的简称），即例如由纤维毡（例如玻璃或碳纤维）和树脂（例如热固或热塑性材料）的组合制成。预浸材料通常被用来制造PCB（印刷电路板）。再次地，还针对层压封装来说，背对半导体芯片的载体的表面的至少一部分可保持从包封体暴露并且可充当用于热移除的接口。
一个或多个半导体功率器件可被单片集成在每个半导体芯片中。一个半导体功率器件可例如是一个晶体管，例如以上描述的各类型中的任一类型的一个晶体管。
如本文中所公开的半导体芯片封装可包括：半桥电路，其包括一个或多个高侧晶体管、一个或多个低侧晶体管；以及可选地，逻辑集成电路。该逻辑集成电路可以可选地包括一个或多个晶体管驱动器电路。
如本文中所公开的半桥电路可例如实施在用于分别将DC或AC电压转换成DC电压的电子电路（所谓的DC-DC转换器和AC-DC转换器）中。DC-DC转换器可被用来将由电池或可再充电电池提供的DC输入电压转换成与电子电路连接的下游的需求相匹配的DC输出电压。举例来说，本文中描述的DC-DC转换器可以是降压转换器或向下转换器。AC-DC转换器可被用来将由例如高压AC功率网络提供的AC输入电压转换成与电子电路连接的下游的需求相匹配的DC输出电压。
图1A和1B图示半导体芯片封装100的示例。该半导体芯片封装100可包括载体110。该载体110具有第一主表面110a和与该第一主表面110a相对的第二主表面110b。半导体芯片120被布置在载体110的第一主表面110a上。例如该载体110可以是引线框架的管芯焊盘并且半导体芯片120可以是功率半导体芯片。
该半导体芯片封装100可进一步包括包封体140。该包封体140可包括第一主面140a、第二主面140b、和至少四个侧面140.1、140.2、140.3和140.4。例如，该第一和第二主面140a、140b和侧面140.1、140.2、140.3和140.4可被布置成使得包封体140具有矩形立方体的形式。
该包封体140可部分或完全包封半导体芯片120。另外，该包封体140可至少部分覆盖载体110。举例来说，该包封体140可部分或完全覆盖载体110的第一主表面110a并且可部分或完全覆盖载体110的侧面。然而，该载体110的第二主表面110b可保持部分或完全地未被包封体140覆盖。也就是说，与在其上安装半导体芯片120的第一主表面110a相对的载体110的第二主表面110b可从包封体140部分或全部地暴露。
半导体芯片封装100可进一步包括第一电气接触元件150和第二电气接触元件160。该第一电气接触元件150被电气耦合至半导体芯片120（耦合在图1A中未被示出）并且穿过包封体140的第一侧面140.1从包封体140突出。类似地，该第二电气接触元件160被耦合至半导体芯片120（耦合在图1A中未被示出）并且穿过包封体140的与第一侧面140.1相对的第二侧面140.2从包封体140突出。要指出的是，包封体140的第三侧面140.3和第四侧面140.4可没有任何电气接触元件。
载体110的第二主表面110b和包封体140的第二主表面140b可被布置在共同平面中。该第一电气接触元件150和第二电气接触元件160可在与该共同平面平行且与该共同平面间隔开的平面中从包封体140突出。
如图1A中所描绘的，该第一电气接触元件150包括第一组第一电气接触元件150.1、150.2、150.3和第二组第一电气接触元件150.4、150.5、150.6。第一组的邻近第一电气接触元件150.1、150.2、150.3之间的距离是P，并且第二组第一电气接触元件150的邻近第一电气接触元件150.4、150.5、150.6可以以同一距离P彼此间隔开。
第一组第一电气接触元件150.1、150.2、150.3以距离D与第二组第一电气接触元件150的第一电气接触元件150.4、150.5、150.6间隔开。距离D大于距离P。如图1A中所图示的，在第一电气接触元件150的中心轴线之间测量距离D和P。
可以以与第一电气接触元件150相似的形式来布置第二电气接触元件160。为了避免重申，参考上面的描述，其可类似地应用于布置在第二侧面140.2处的第二电气接触元件160。也就是说，第一组第二电气接触元件160.1、160.2、160.3可与第二组第二电气接触元件160.4、160.5、160.6以距离D’间隔开，其中每一组中的邻近第二电气接触元件160.1、160.2、160.3和160.4、160.5、160.6之间的距离可以是P’。 D’可等于或大于P’。也就是说，与其中D总是大于P的第一电气接触元件150形成对比，第二电气接触元件160彼此可以可选地都根据相等的距离P’（其则等于D’）来布置。
一般来说，D’可等于或不同于P’，P可以等于或不同于P’，并且第一组和/或第二组的第一电气接触元件150的数目可分别等于或不同于第一组和/或第二组的第二电气接触元件160的数目。然而，在各种实施例中，P等于P’和/或D等于D’和/或第一和第二电气接触元件150、160的数目是相等的。
S1表示如图1A中所图示的半导体芯片封装覆盖区的对称线。因为半导体芯片封装100可例如是表面安装器件（SMD），所以S1可表示SMD覆盖区的对称线。该对称线S1垂直于第一侧面140.1并且垂直于第二侧面140.2延伸。该对称线S1分别在第一侧面140.1和第二侧面140.2的纵向尺寸（其通常具有相等的长度）中的每一个的中间（即在距离D中间和距离D’的中间）与它们相交。半导体芯片封装100的覆盖区分别通过由侧面140.1到140.4表示的半导体芯片封装100的外形线以及通过第一和第二电气接触元件150和160的外形线来限定。
该距离D可以是距离P的整数倍。进一步地，距离D/2可等于如在横向最外面的第一电气接触元件150.1与包封体140的第三主面140.3（即离拐角）之间测量的距离E。进一步地，相对最外面的第一电气接触元件150.6可与包封体140的第四侧面140.4（即离相对拐角）以相同的距离E间隔开。
类似地，相同的尺寸关系可选地可应用于包封体140的第二侧面140.2处的第二电气接触元件160。也就是说，距离D’/2可等于如不仅在第二电气接触元件160.1和第三主面140.3之间而且在第二电气接触元件160.6和第四主面140.4之间测量的E’，如图1A中所图示的。
由于对称线S1，就重现（重复的）覆盖区模（footprint pattern）来说，半导体芯片封装100具有“自相似”特征。也就是说，覆盖区的包括第三侧面140.3、第一电气接触元件150.1、150.2、150.3、以及第二电气接触元件160.1、160.2、160.3的上面部分是被下面覆盖区部分（在对称线S1下方）复制的，该下面覆盖区部分包括第四侧面140.4、第一电气接触元件150.4、150.5、150.6、以及第二电气接触元件160.4、160.5、160.6。换言之，上面提到的覆盖区部分中的每个都可被视为基本覆盖区实体，其被复制以形成根据本文中描述的实施例的“按比例扩大的”半导体芯片封装100。
要指出的是，基本覆盖区实体或覆盖区模的该概念（其通过复制建立如本文中描述的半导体芯片封装的更大的覆盖区结构）可被扩展到N个复制，其中N等于或大于2。例如，如果N是3，则第四侧面140.4将表示与对称线S1相似的另一对称线，并且具有与下面覆盖区部分相等尺寸规范的另一覆盖区部分将在该对称线处继续该封装以形成具有三个重现的基本覆盖区部分的封装（还参见如下面进一步解释的图10A、10B、11）。换言之，尽管图1A的示例使用N=2，但是其中N>2的更多扩展的封装是可行的。
如上面所解释的封装设计概念存在许多益处：首先，诸如例如PCB设计者的应用板设计者可以使用基本覆盖区部分作为用于板布局的组合模。也就是说，PCB设计者可依赖于例如通过距离P和/或距离D给出的覆盖区模的通用周期性。在许多应用情况下，许多半导体芯片封装将被并排安装在PCB上。然后，因为基本覆盖区部分被复制，所以如果要被并排布置在PCB上的封装的数目增加，则PCB设计者可以在决定例如要被安装在PCB上的半导体芯片封装的数目和大小之前使用预定的覆盖区模。在该上下文中，半导体芯片封装的大小简单地意味着包括在该封装中的基本覆盖区部分的数目N。
更一般地，重现的基本覆盖区部分可能为PCB布局建立设计标准或涉及规则。该设计规则可至少可应用于指定给具体电气功能的半导体芯片封装的PCB区，例如可应用于电源开关。此类设计标准或设计规则可大大促进客户的站点处的PCB电路布局。
第二，重现的基本覆盖区模（其中的至少两个此类模被组装在一个半导体芯片封装中）的使用可提供半导体芯片封装制造商的站点处的大幅成本节省。基于引线框架来制造许多半导体芯片封装。在分离成各个半导体芯片封装之前，此类引线框架通常包含重现的引线框架模，其中每个引线框架模都包括由引线阵列包围的一个或多个管芯焊盘。根据本文中描述的实施例，排他地沿着引线框架的纵向侧布置该引线框架的引线。这个以及在纵向尺寸中的基本重现覆盖区模的概念允许利用实际上相同的制造设备制造各种大小的半导体芯片封装（即半导体芯片封装包括可变数目的基本覆盖区部分和/或各组第一和/第二电气端子）。通过将一个包封体应用于多于一个引线框架模（例如应用于2个、3个…连续的引线框架模）可将半导体封装大小简单地按比例扩大成更大的封装大小。那种方式封闭在一个包封体中的每个引线框架模然后转化成如上面说明的一个基本覆盖区部分和/或一组第一和/或第二电气端子。通过使用这种概念，当将生产从一个封装大小改变成另一个封装大小时仅需要较小的构造适应来修改或重组制造设备。特别地，不管要制造的封装大小如何（例如，在覆盖区模重复数目N的方面），尺寸P、P’和/或D、D’和/或E、E’可保持不变。
图2示意性地图示示例性半导体芯片封装200的横截面侧视图。该半导体芯片封装200可被理解为半导体芯片封装100的更详细图示，并且因此为了简洁起见与图1A和1B中示出的那些相对应的元件的描述被省略。
如图2中所图示的，第一主面140a可以是半导体芯片封装200的底面并且第二主面140b可以是半导体芯片封装200的顶面。该第一和第二电气接触元件150、160在到第一主面140a的方向上向下弯曲。更具体地，该第一电气接触元件150可包括具有接合表面250a的接合部分250，并且该第二电气接触元件160可包括具有接合表面260a的接合部分260。接合表面250a、260a以及包封体140的第一主面140a可被布置在实质上共同的平面中。在这种情况下，该第一主面140a被指定成面向该半导体芯片封装200要被安装到其上的应用板。
该第一电气接触元件150例如与载体110集成，该载体110是例如引线框架的管芯焊盘。该半导体芯片120可以是具有例如安装在载体110上且电气连接到载体110的负载电极（例如漏极或集电极电极）的功率半导体芯片。
该第二电气接触元件160可例如与载体110分离。可通过导线接合210或其他电气连接装置将它们连接至半导体芯片120。如将在下面进一步描述的，可在一个或多个第二电气接触元件160和例如半导体芯片120的负载电极（例如源极或发射极电极）之间以及在一个或多个第二电气接触元件160和例如半导体芯片120的控制电极（例如栅极或基极电极）之间实现连接。同样地，遍及整个描述，可能的是第二电气接触元件160与载体110集成而第一电气接触元件150与载体分离（在这种情况下，通过接触元件160例示第一电气接触元件而通过接触元件150例示第二电气接触元件）。
图3示意性地图示半导体芯片封装300的示例的横截面侧视图。在半导体芯片封装300中，第一主面140a是半导体芯片封装300的顶面并且第二主面140b是半导体芯片封装300的底面。也就是说，该第一电气接触元件150在第二主面140b的方向上向下弯曲以具有带有接合表面350a（其可例如与第二主面140b基本上共面）的接合部分350，并且该第二电气接触元件160在到第二主面140b的方向上向下弯曲以具有带有接合表面360a（其可例如与包封体140的第二主面140b基本上共面）的接合部分360。
半导体芯片封装200和半导体芯片封装300之间的进一步差别在于，在半导体芯片封装200中在与封装的安装表面（即第一主面140a）相对的封装表面处移除热，而在半导体芯片封装300中在半导体芯片封装300的安装表面（即第二主面140b）处移除热。在两种情况下，可提供热沉（没有示出）并且将其配置成机械连接至载体110的暴露表面110b。
半导体芯片封装300的剩余特征可类似于半导体芯片封装100、200的对应特征或者与该对应特征相同，并且为了简洁起见而避免了重申。
图4A图示半导体芯片封装400的覆盖区。半导体芯片封装400可与半导体芯片封装100相同，除了以下之外：半导体芯片封装100图示在其中每组第一电气接触元件150和每组第二电气接触元件160都包括三个接触元件的示例，而在半导体芯片封装400中电气接触元件的这些组中的每个都被例示成包括五个电气接触元件。然而，在每个组中，第一和/或第二电气接触元件150和160的数目分别可变化并且不限于本文中图示的示例中的任一个的电气接触元件的数目。
半导体芯片封装400的剩余特征可与半导体芯片封装100、200、300的对应特征类似或者相同，并且为了简洁起见而避免了重申。
用例如XP=16mm的封装尺寸给出该半导体芯片封装400的覆盖区在纵向方向X上的尺寸。半导体芯片封装400的覆盖区在横向方向Y上的尺寸YL可由如从第一电气接触元件150的末端到第二电气接触元件160的末端测量的引线框架的延伸限定，其中例如YL=20.96mm。可在第一组和第二组的相邻第一电气接触元件150之间提供具有例如G=4.34mm的尺寸G的间隙，并且可在第一组和第二组的相邻第二电气接触元件160之间提供相同的间隙G。要指出的是，D等于G加上一个第一或第二电气接触元件150、160的粗细（thickness），因为G不是在电气接触元件的轴线之间测量的而是在它们的相对边缘之间测量的。所有上面的图仅仅是示例，并且尺寸XP、YL、G和D可以等于或者大于或者小于这些图，其自身可变化例如+/- 80%、50%、30%、或10%。
图4A进一步图示管芯焊盘410的轮廓。在该示例中，管芯焊盘410对应于载体110。用虚线指示管芯焊盘410的轮廓。该管芯焊盘410可在X方向上具有例如XD=14.0mm（或在另一示例中12.1mm）的长度，并且可在Y方向上具有例如YD=10.6mm（或在其他示例中10.7mm）的横向尺寸。再次地，这些图仅仅是示例，并且管芯焊盘尺寸XD、YD可以等于或者大于或者小于这些图，其自身可变化例如+/- 80%、50%、30%、或10%。也就是说，管芯焊盘410可具有148mm2（或者在其他示例中129mm2）的面积大小，其中变化为例如±20%。
在图4A中，存在包括在半导体芯片封装400中的仅一个连续管芯焊盘410。图4B是半导体芯片封装400在制造阶段期间的顶视图，在所述制造阶段时已经将半导体芯片420（对应于半导体芯片120）安装在管芯焊盘410上，但是所述制造阶段在施加包封体且分离引线框架之前。照此，将管芯焊盘410固定就位的引线框架的框架411以及引线框架的脊（连接条）412仍存在。该引线框架可被设计为如图4B中示出的那样在纵向X方向上具有重现结构的连续条带。
图4B进一步图示可被安装在一个管芯焊盘410上的仅一个单个半导体芯片410。该单个半导体芯片420可在X方向上具有例如XC=14.0mm的长度并且可在Y方向上具有例如YC=10.7mm的横向尺寸。因此，半导体芯片420可例如完全覆盖管芯焊盘410。这些图仅仅是示例，并且半导体芯片尺寸XC、YC可以等于或者大于或者小于这些图，其自身可变化例如+/-80%、50%、30%、或10%。
该半导体芯片420可例如包括两个半导体功率器件，它们两个都被单片集成在半导体芯片420中。第一半导体功率器件可与第一组第一和第二电气接触元件150、160（其是在图4B中的左侧描绘的那组接触元件150、160）相关联，并且第二半导体功率器件可与第二组第一和第二电气接触元件150、160（其是在图4B中的右侧描绘的那组接触元件150、160）相关联。更具体地，如图4B中所图示的，第一组接触元件150、160（引线）可例如包括所有都与管芯焊盘410集成的5个接触元件150，并且可包括5个接触元件160，其中例如这5个接触元件160中的3个组合到共同端子连接盘161.1，其与剩余2个接触元件160.1、160.2分离。进一步地，共同端子连接盘161.1和剩余2个接触元件160.1、160.2与管芯焊盘410分离。类似地，第二组接触元件150、160（引线）可例如包括所有都与管芯焊盘410集成的5个接触元件150，并且可包括5个接触元件160，其中例如这5个接触元件160中的3个组合到共同端子连接盘161.2，其与剩余2个接触元件160.1、160.2分离。进一步地，共同端子连接盘161.2和剩余2个接触元件160.1、160.2与管芯焊盘410分离。
该第一和第二半导体功率器件可以是电源开关（例如功率晶体管）。在这种情况下，每组的所有都与管芯焊盘410集成的5个接触元件150可连接至功率晶体管的漏极电极或集电极电极。每组的组合到端子连接盘161.1（对于第一组）或组合到端子连接盘161.2（对于第二组）的3个接触元件160可连接至功率晶体管的源极电极或发射极电极。剩余2个接触元件160.1、161.2的接触元件160.1可例如连接至功率晶体管的栅极或基极电极，并且接触元件160.2可以例如是连接至功率晶体管的源极或发射极电极的感测端子。形成这些电气连接的足够布线既没有在图4B中示出也没有在即将到来的图5B、6和7B中示出，而是在图8B、9、10B和11中示出。
要指出的是，该第一和第二半导体功率器件可具有相同或不同的功能。如果它们具有相同的功能，例如两个都是电源开关（例如功率晶体管），则对称线S1还表示封装功能视角中的对称线。也就是说，就覆盖区几何结构来说的重现的基本覆盖区模的概念然后也转化成封装的功能级。
图5A图示半导体芯片封装500的覆盖区。该半导体芯片封装500可与半导体芯片封装400相同，除了封装500包括两个分离的管芯焊盘510.1、510.2而不是如图4A中所例示的一个管芯焊盘410之外。对称线S1表示覆盖区几何结构的视角中的以及而且管芯焊盘510.1、510.2的视角中的并且进一步地例如整个引线框架几何结构的视角中的对称线。
两个管芯焊盘510.1、510.2中的每个都可在X方向上具有长度XD=5.0mm并且可在Y方向上具有YD=10.6mm的横向尺寸。这些图仅仅是示例，并且管芯焊盘尺寸XD、YD可以等于或者大于或者小于这些图，其自身可变化例如+/- 80%、50%、30%、或10%。
图5B是类似于图4A的视图的半导体芯片封装500的顶视图。如在图5B中显然的，两个半导体芯片520.1、520.2被包括在封装500中。该第一半导体芯片520.1被安装在第一管芯焊盘510.1上并且可例如完全覆盖第一管芯焊盘510.1，并且该第二半导体芯片520.2被安装在第二管芯焊盘510.2上并且可例如完全覆盖第二管芯焊盘510.2。关于方向X并排布置该第一半导体芯片520.1和第二半导体芯片520.2，该方向X对应于包封体140的第一侧面140.1和第二侧面140.2的方向。
该第一半导体芯片520.1和第二半导体芯片520.2可每个都实施一个半导体器件，其可被分别单片集成在半导体芯片520.1和520.2中的每一个中。这两个半导体器件可具有相同或不同的电气功能。如果它们的功能相同，则对称线S1表示覆盖区几何结构的视角中的、管芯焊盘510.1、510.2的视角中的（例如引线框架几何结构的视角中的）和功能的视角中的对称线。
图6图示半导体芯片封装600的顶视图。该半导体芯片封装600与半导体芯片封装500相同，除了第二半导体芯片520.2被旋转180°。因此，第二组的接触元件150、160的端子部分（例如端子连接盘161.2等等）被旋转180°。对称线S1不再是引线框架对称线。它可以或可以不保持为功能视角中的对称线。
图7A和7B图示半导体芯片封装700的另一示例。该半导体芯片封装700可类似于半导体芯片封装500，除了以下之外：第一管芯焊盘710.1和第二管芯焊盘710.2被布置在纵向X方向上而不是如在封装500中那样被布置在横向Y尺寸上。再次地，每个半导体芯片720.1、720.2都可实施一个单片集成的半导体器件（例如功率晶体管），由此这些器件可以相同或不同。如从图7B显然的，该半导体芯片720.1、720.2可每个都分别部分或完全覆盖管芯焊盘710.1和710.2。关于方向Y并排布置该第一半导体芯片720.1和第二半导体芯片720.2，该方向Y垂直于包封体140的第一侧面140.1和第二侧面140.2的方向X。
在该实施例中，覆盖区对称线S1还可以是对于引线框架的对称线但不是就半导体芯片封装700的功能而言的对称线。更具体地，该半导体芯片封装700可包括两个相同功能的功率半导体器件，其中功能对称线S2可平行于包封体140的第一侧面140.1和第二侧面140.2并且在该第一侧面140.1和第二侧面140.2之间的中间延伸。
图8A图示半导体芯片封装800的覆盖区。半导体芯片封装800可与半导体芯片封装400相同，除了以下之外：半导体芯片封装800图示具有四组第一电气接触元件150和四组第二电气接触元件160的示例。再次地，可使用单个管芯焊盘810，或者载体可被配置成由2、3或4的数目的分离的管芯焊盘（图8A中未示出）来设计。
指示重现的基本覆盖区几何结构的封装尺寸G、D、E和/或P以及引线框架（或管芯焊盘）尺寸YD可与上面提到的相同，并且引线框架（或管芯焊盘）尺寸XD可相应地缩放。也就是说，该管芯焊盘810可在X方向上具有例如XD=33.5mm的长度并且可在Y方向上具有例如YD=10.7mm的横向尺寸。再次地，这些图仅仅是示例，并且管芯焊盘尺寸XD、YD可以等于或者大于或者小于这些图，其自身可变化例如+/- 80%、50%、30%、或10%。管芯焊盘810可具有例如358mm2的面积大小，其中变化为例如±20%。
图8B是在类似于图4B的制造阶段期间的半导体芯片封装800上的视图。在该示例中，两个半导体芯片820.1和820.2可被安装在（例如单个）管芯焊盘810上。
该第一半导体芯片820.1和第二半导体芯片820.2可每个都实施一个半导体器件，其可被分别单片集成在半导体芯片820.1和820.2的每一个中。这两个半导体器件可具有相同或不同的电气功能。对称线S1可至少表示覆盖区几何结构（或引线框架几何结构）的视角中的“局部”对称，而对称线S1’可表示覆盖区几何结构（或引线框架几何结构）的视角中的以及例如封装功能的视角中的“全局”对称。
可以以关于对称线S1’的镜像取向来布置该半导体芯片820.1、820.2。在这种情况下（即具有镜像双芯片的单个管芯焊盘），在图8B中图示用于两个开关半导体芯片封装的可能布线。通过D参考的所有第一电气接触元件150可被连接至半导体芯片820.1、820.2的漏极（D）电极，其中该漏极电极被接合到（单个）管芯焊盘810。通过S参考左边外部组的第二电气接触元件160的所有第二电气接触元件160，因为它们可被连接至第一半导体芯片820.1的源极（S）电极。通过S参考右边外部组的第二电气接触元件160的所有第二电气接触元件160，因为它们可被连接至第二半导体芯片820.2的源极（S）电极。关于两个内部组的第二电气接触元件160，通过G参考相对的内部电气接触元件，因为它们可被分别连接至半导体芯片820.1和820.2的相应栅极（G）电极，并且通过SE参考相邻的第二电气接触元件160，因为它们可每个都分别连接作为到半导体芯片820.1和820.2的源极电极的感测（SE）线。如上面所提到的，还可能的是，第二接触元件被接合到（单个）管芯焊盘810而第一接触元件被用作SE和/或S引线。进一步地，遍及该描述，可能的是，（一个或多个）半导体芯片820.1和820.2是源极向下器件以使得（单个）管芯焊盘810被连接至半导体芯片820.1、820.2的源极（S）接触，而漏极（D）接触和/或SE线例如被连接至第二接触元件160。
图9是在类似于图8B的制造阶段期间的半导体芯片封装900上的视图。该半导体芯片封装900可具有与半导体封装800相同的覆盖区的视角中的几何结构，即可包括4组第一和第二电气接触元件150、160的相同重现的基本覆盖区模。对上面的描述进行参考以便避免重申。然而，就载体的管芯焊盘的数目以及半导体芯片的数目而言，半导体芯片封装900区别于半导体芯片封装800。
更具体地，该半导体芯片封装900可包括左侧管芯焊盘910.1、中心管芯焊盘910.2和右侧管芯焊盘910.3。进一步地，该半导体芯片封装900可包括第一半导体芯片920.1、第二半导体芯片920.2、第三半导体芯片920.3、和第四半导体芯片920.4。
该左侧管芯焊盘910.1、中心管芯焊盘910.2和右侧管芯焊盘910.3没有通过引线框架的脊（连接条）互连，而脊（连接条）412存在于半导体芯片封装900的左侧面（对应于侧面140.4）和右侧面（对应于侧面140.3）处。因此，作为一般特征，虽然在多管芯焊盘封装中引线框架的连接条周期性可对应于纵向封装尺寸XP，但重现的基本覆盖区周期性可在每个半导体封装内显现并且可在引线框架的多封装长度（或整个长度）上延伸。引线框架的该封装间和封装内的重现的基本覆盖区周期性（即就尺寸D、P、E而言外部接触端子沿着引线框架的一致周期性）允许本文中描述的半导体芯片封装的低成本大小缩放性质。
返回到图9，该第一半导体芯片920.1可被安装在左侧管芯焊盘910.1上，该第二和第三半导体芯片920.2、920.3通常可被安装在中心管芯焊盘910.2上，并且该第四半导体芯片920.4可被安装在右侧管芯焊盘910.3上。每个半导体芯片920.1、920.2、920.3、920.4可实施一个半导体器件（例如晶体管），其可分别单片集成在半导体芯片920.1、920.2、920.3、920.4中的每一个中。也就是说，该半导体芯片封装900可表示“三个管芯焊盘四个开关”封装。
举例来说，该半导体芯片封装900可实施两个半桥。该半导体芯片920.1和920.2可分别实施第一半桥的低侧（LS）晶体管和高侧（HS）晶体管，并且该半导体芯片920.3和920.4可实施第二半桥的HS晶体管和LS晶体管。也就是说，两个HS晶体管的漏极（D）可被安装在共同中心管芯焊盘910.2上，而该左侧和右侧管芯焊盘910.1、910.3可分别被连接至半导体芯片920.1和920.3的HS晶体管的漏极（D）。要指出的是，该两个HS晶体管也可被单片集成在一个半导体芯片中，该半导体芯片则取代半导体芯片920.2和920.3。
不管包括在半导体芯片封装中的管芯焊盘和芯片的数目如何，该半导体芯片封装800和900的覆盖区可以是相同的。进一步地，当彼此邻近放置时，“八设计”半导体芯片封装800和900的覆盖区可与两个“四倍设计”半导体芯片封装100、400、500、600、700的合成覆盖区相同。
图10A图示具有“六设计”（即三组第一电气接触元件150和三组第二电气接触元件160）的半导体芯片封装1000的覆盖区。除此之外，半导体芯片封装1000可类似于半导体芯片封装800（即可以是单个管芯焊盘双芯片封装，还参见图10B）。
指示重现的基本覆盖区几何结构的封装尺寸G、D、E和P以及引线框架（或管芯焊盘）尺寸YD可与上面提到的相同，并且引线框架（或管芯焊盘）尺寸XD可相应地缩放。也就是说，该管芯焊盘1010可在X方向上具有例如XD=23.9mm的长度并且可在Y方向上具有例如YD=10.7mm的横向尺寸。再次地，这些图仅仅是示例，并且管芯焊盘尺寸XD、YD可以等于或者大于或者小于这些图，其自身可变化例如+/- 80%、50%、30%、或10%。管芯焊盘1010可具有例如256mm2的面积大小，其中变化为例如±20%。
图10B是在类似于图8B的制造阶段期间的半导体芯片封装1000上的视图。在该示例中，两个半导体芯片1020.1和1020.2可被安装在（例如单个）管芯焊盘1010上。
可以以镜像取向来布置该半导体芯片1020.1、1020.2，并且在图10B中图示用于两个开关半导体芯片封装1000的可能布线。简要地，所有第一电气接触元件150可被连接至半导体芯片1020.1、1020.2的漏极（D）电极，其中漏极电极被接合到（单个）管芯焊盘1010。如例如图10B中所指示的，该第二电气接触元件160可被连接至第一和第二半导体芯片1020.1、1020.2上的源极（S）电极、栅极（G）电极和感测（SE）电极。
“四倍设计”半导体芯片封装100、400、500、600、700、“八设计”半导体芯片封装800、900、以及“六设计”半导体芯片封装1000的封装覆盖区的规律性或自相似性进一步允许最小化就芯片成本而言的封装制造成本。一般来说，半导体晶体管芯片的欧姆电阻应该尽可能地小来增强性能。因为芯片面积大小随着欧姆电阻相反地缩放，所以大的芯片大小（即大XD、YD）是有利的。然而，芯片大小越大，制造产量就越小，这在另一方面增加芯片制造成本。因此，在性能（就芯片大小或低欧姆电阻而言）和芯片成本之间存在折衷。封装覆盖区的规律性或自相似性允许设计就性能和成本之间的折衷而言具有最佳半导体芯片数目的封装。举例来说，当对于给定芯片尺寸的产量增加时，可用相同功能的单个芯片来取代两个半导体芯片920.2、920.3，但更大的半导体面积用于每个开关，因为两个半导体芯片920.2、920.3之间的间隙然后可被利用来降低开关的欧姆电阻。
图11是在类似于图10B的制造阶段期间的半导体芯片封装1100上的视图。该半导体芯片封装1100可具有与半导体封装1000相同的覆盖区的视角中的几何结构，即可包括3组第一和第二电气接触元件150、160的相同的重现基本覆盖区模。对上面的描述进行参考以便避免重申。然而，就载体的管芯焊盘的数目以及半导体芯片的数目而言，半导体芯片封装1100区别于半导体芯片封装1000。
更具体地，该半导体芯片封装1100可包括左侧管芯焊盘1110.1、中心管芯焊盘1110.2和右侧管芯焊盘1110.3。没有用连接条来互连这些管芯焊盘1110.1到1110.3。进一步地，该半导体芯片封装1100可包括第一半导体芯片1120.1、第二半导体芯片1120.2和第三半导体芯片1120.3。
该第一半导体芯片1120.1可被安装在左侧管芯焊盘1110.1上，该第二半导体芯片1120.2可被安装在中心管芯焊盘1110.2上，并且该第三半导体芯片1120.3可被安装在右侧管芯焊盘1110.3上。因此，该半导体芯片封装1100可表示“三个管芯焊盘三个开关”封装。
图12是半导体芯片封装1200的示例的透视图。在半导体芯片封装1200中，载体110（例如管芯焊盘410）的背侧在包封体140的第二主面140b处从该包封体140暴露。为了提供高热移除能力，从包封体140暴露的载体110的第二主表面110b可具有等于或大于包封体140的第二主面140b的面积大小的60%、70%、80%、或90%的面积大小。图12的透视图对应于图2中示出的封装设计，并且可被应用于如本文中描述的所有半导体芯片封装100、200、400到1100（然而，对于半导体芯片封装500、600、700、900和1100，图12的视图将改变以图示载体110的分体式设计）。
图13是半导体芯片封装1300的示例的透视图。在半导体芯片封装1300中，载体110（例如管芯焊盘410）的背侧在包封体140的第一主面140a处从该包封体140暴露。从包封体140暴露的载体110的第二主表面110b可具有等于或大于包封体140的第一主面140a的面积大小的60%、70%、80%、或90%的面积大小。图13的透视图对应于图3中示出的封装设计，并且可被应用于如本文中描述的所有半导体芯片封装100、300到1100（然而，对于半导体芯片封装500、600、700、900和1100，图13的视图将改变以图示载体110的分体式设计）。
因此，本文中描述的半导体芯片封装的示例包括：载体，其包括一个或多个管芯焊盘；设置在该一个或多个管芯焊盘上的一个或多个半导体芯片；包封该一个或多个半导体芯片的包封体，该包封体具有第一主面、与第一主面相对的第二主面、以及多个侧面；穿过该包封体的第一侧面从包封体突出的第一电气接触元件；穿过该包封体的与第一侧面相对的第二侧面从包封体突出的第二电气接触元件；其中多组第一电气接触元件以距离D间隔开，该距离D大于每组第一电气接触元件内的邻近第一电气接触元件之间的距离P，其中距离D和P是在电气接触元件的中心轴线之间测量的，并且其中与载体的第一主表面相对的载体的第二主表面至少部分从包封体暴露。
在该示例性半导体芯片封装中，当管芯焊盘的数目是1时，半导体芯片的数目可以是1或2，或者当管芯焊盘的数目是2时，半导体芯片的数目可以是2，或者当管芯焊盘的数目是3时，半导体芯片的数目可以是3或4。
在该示例性半导体芯片封装中，第一电气接触元件的组的数目可以是2、3或4。
在该示例性半导体芯片封装中，每组第一电气接触元件可包括：连接至半导体芯片的第一负载电极的至少一个第一电气接触元件以及连接至半导体芯片的控制电极的至少一个其他第一电气接触元件。
进一步地，要指出的是，本文中描述的所有半导体芯片封装可被设计成在覆盖区设计的视角中在X方向上具有纵向对称线。该纵向对称线可与引线框架（即引线框架的（一个或多个）管芯焊盘）的中心纵向轴线重合。也就是说，该纵向对称线可垂直于（一个或多个）横向S1或S1’对称线延伸，并且可导致每组第一电气接触元件都被镜像到第二电气接触元件的对应组上。
尽管已经在本文中图示和描述了具体方面，但是本领域普通技术人员将会领会到，在不脱离本公开的概念的情况下可用各种替换和/或等同实施方式来替代所示出和描述的具体方面。本申请意图覆盖本文中讨论的具体方面的任何适应或变化。因此，意图本公开仅由权利要求以及其等同物来限制。

Claims (20)

1.一种半导体芯片封装，包括：
载体；
设置在该载体的第一主表面上的功率半导体芯片；
包封该功率半导体芯片的包封体，该包封体具有第一主面、与第一主面相对的第二主面、以及多个侧面；
第一电气接触元件，其电气耦合至功率半导体芯片且穿过包封体的第一侧面从包封体突出；
第二电气接触元件，其电气耦合至功率半导体芯片且穿过包封体的与第一侧面相对的第二侧面从包封体突出；
其中第一组第一电气接触元件和第二组第一电气接触元件以距离D间隔开，该距离D大于第一组的邻近第一电气接触元件之间的以及第二组的邻近第一电气接触元件之间的距离P，其中距离D和P是在电气接触元件的中心轴线之间测量的；
其中与载体的第一主表面相对的载体的第二主表面至少部分从包封体暴露，
其中第一电气接触元件与载体集成并且电气连接到功率半导体芯片的第一负载电极，
其中第二电气接触元件与载体分离，
其中第二电气接触元件的第一子集电气连接到功率半导体芯片的第二负载电极，
其中第二电气接触元件的第二子集电气连接到功率半导体芯片的控制电极，并且
其中功率半导体芯片是功率晶体管芯片或功率二极管芯片。
2.根据权利要求1所述的半导体芯片封装，其中该半导体芯片封装被配置为表面安装器件，其中该半导体芯片封装的覆盖区具有垂直于第一侧面和第二侧面延伸且在距离D中间与第一侧面相交的覆盖区对称线。
3.根据权利要求1或2所述的半导体芯片封装，其中该距离D是距离P的整数倍。
4.根据权利要求1或2所述的半导体芯片封装，其中该包封体进一步包括第三侧面和与该第三侧面相对的第四侧面，其中该第三侧面和该第四侧面没有任何电气接触元件。
5.根据权利要求1或2所述的半导体芯片封装，其中该第一组第一电气接触元件和该第二组第一电气接触元件每个都以D/2的距离与包封体的相应拐角间隔开。
6.根据权利要求1或2所述的半导体芯片封装，其中该半导体芯片封装包括两个相同功能的功率半导体器件，并且其中功能的对称线垂直于第一侧面和第二侧面延伸且在距离D中间与第一侧面相交。
7.根据权利要求1或2所述的半导体芯片封装，其中该半导体芯片封装包括两个相同功能的功率半导体器件，并且其中功能的对称线平行于第一侧面和第二侧面且在该第一侧面和该第二侧面之间的中间延伸。
8.根据权利要求1或2所述的半导体芯片封装，其中从该包封体暴露的载体的第二主表面的一部分具有等于或大于该包封体的第一或第二主面的面积大小的60%、70%、80%、或90%的面积大小。
9.根据权利要求1或2所述的半导体芯片封装，其中该载体包括引线框架的管芯焊盘，并且该电气接触元件包括引线框架的引线。
10.根据权利要求9所述的半导体芯片封装，其中该第二电气接触元件形成管芯焊盘的集成部分。
11.根据权利要求1或2或10所述的半导体芯片封装，其中该第一和/或第二电气接触元件的从包封体突出的部分在朝向包封体的第一主面的方向上弯曲。
12.根据权利要求1或2或10所述的半导体芯片封装，其中该电气接触元件的从包封体突出的部分在朝向包封体的第二主面的方向上弯曲。
13.一种半导体芯片封装，包括：
载体；
设置在该载体的第一主表面上的第一半导体芯片和第二半导体芯片；
包封该第一半导体芯片和第二半导体芯片的包封体，该包封体具有第一主面、与第一主面相对的第二主面、以及多个侧面；
第一电气接触元件，其每个都电气耦合到至少一个第一半导体芯片和第二半导体芯片且穿过包封体的第一侧面从包封体突出；
第二电气接触元件，其每个都电气耦合到至少一个第一半导体芯片和第二半导体芯片且穿过包封体的与第一侧面相对的第二侧面从包封体突出；
其中第一组第一电气接触元件和第二组第一电气接触元件以距离D间隔开，该距离D大于第一组的邻近第一电气接触元件之间的以及第二组的邻近第一电气接触元件之间的距离P，其中距离D和P是在电气接触元件的中心轴线之间测量的；并且
其中与载体的第一主表面相对的载体的第二主表面至少部分从包封体暴露。
14.根据权利要求13所述的半导体芯片封装，其中该半导体芯片封装被配置为表面安装器件，其中该半导体芯片封装的覆盖区具有垂直于第一侧面和第二侧面延伸且在距离D中间与第一侧面相交的覆盖区对称线。
15.根据权利要求13或14之一所述的半导体芯片封装，其中关于该第一侧面和该第二侧面的方向并排布置第一半导体芯片和第二半导体芯片。
16.根据权利要求13或14之一所述的半导体芯片封装，其中关于垂直于该第一侧面和该第二侧面的方向的方向并排布置第一半导体芯片和第二半导体芯片。
17.一种半导体芯片封装，包括：
包括多个管芯焊盘的载体；
设置在载体的第一主表面上的多个半导体芯片；
包封该多个半导体芯片的包封体，该包封体具有第一主面、与第一主面相对的第二主面、以及多个侧面；
穿过包封体的第一侧面从包封体突出的第一电气接触元件；
穿过包封体的与第一侧面相对的第二侧面从包封体突出的第二电气接触元件；
其中多组第一电气接触元件以距离D间隔开，该距离D大于每组第一电气接触元件内的邻近第一电气接触元件之间的距离P，其中距离D和P是在电气接触元件的中心轴线之间测量的；并且
其中与载体的第一主表面相对的载体的第二主表面至少部分从包封体暴露。
18.根据权利要求17所述的半导体芯片封装，其中管芯焊盘的数目是2且半导体芯片的数目是2，或者其中管芯焊盘的数目是3且半导体芯片的数目是3或4。
19.根据权利要求17或18所述的半导体芯片封装，其中第一电气接触元件的组的数目是2、3或4。
20.根据权利要求17或18所述的半导体芯片封装，其中每组第一电气接触元件包括：连接至半导体芯片的第一负载电极的至少一个第一电气接触元件，以及连接至半导体芯片的控制电极的至少一个其他第一电气接触元件。
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