CN107634009A

CN107634009A - 一种GaN MOS‑HEMT器件及其制备方法

Info

Publication number: CN107634009A
Application number: CN201710682055.9A
Authority: CN
Inventors: 孙辉; 刘美华; 林信南; 陈东敏
Original assignee: Peking University Shenzhen Graduate School
Current assignee: Peking University Shenzhen Graduate School
Priority date: 2017-08-10
Filing date: 2017-08-10
Publication date: 2018-01-26

Abstract

本发明公开了一种GaN MOS‑HEMT器件及其制备方法，该方法为：在GaN外延片上沉积氮化硅介质层，保护材料表面；刻蚀形成栅极窗口；在氮化硅介质层表面和栅极窗口内沉积多晶硅层；将多晶硅层氧化为SiO₂栅介质层；刻蚀形成欧姆接触孔；淀积欧姆金属并形成源漏电极；淀积栅电极金属并形成栅电极；表面保护并打开电极(PAD)窗口。本发明的制备工艺和条件均与Si CMOS工艺兼容，其工艺简单，可操作性强，很好的协调了器件性能和工艺复杂度之间的矛盾，为GaN MOS‑HEMT器件的量产提供了可能；本发明的栅介质层采用SiO₂薄膜构成，其致密性良好，陷阱电荷少，既可降低GaN器件的栅极泄漏电流，又能使GaN器件具有较好的动态特性，可显著提升器件的性能和稳定性。

Description

一种GaN MOS-HEMT器件及其制备方法

技术领域

本发明涉及半导体技术领域，具体涉及一种GaN MOS-HEMT器件及其制备方法。

背景技术

GaN及GaN体系材料作为第三代宽禁带半导体材料的代表，因其具有禁带宽度大(3.4eV)、电子饱和速率高(2×10⁷cm/s)、击穿电场高(1×10¹⁰-3×10¹⁰V/cm)，热导率高，耐腐蚀和抗辐射性能优异等特点，被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。GaN/AlGaN异质结构是其中最具有吸引力的器件结构，因为GaN和AlGaN之间的极强的自发极化和压电极化效应，使得GaN/AlGaN之间形成高电子浓度和高电子迁移率的二维电子气(2-DEG)，电子浓度高达10¹²-10¹³cm^-2，电子迁移率可高达2000cm²/V；这使得GaN/AlGaN高电子迁移率晶体管(HEMT)成为氮化镓器件领域最为重要的器件类型，等同于MOSFET在Si器件中的地位。

因为GaN/AlGaN异质结构本征的晶格不匹配的缺陷，导致晶体外延质量差，器件存在严重的栅极泄漏电流，这种特点使得基于GaN/AlGaN异质结构的器件无法发挥其最大的优势。针对这一问题，目前普遍采用的方案是设计MIS(氮化物)或者MOS(氧化物)结构的HEMT，即，在AlGaN外延材料的表面生长一层致密的介质层，一方面很好的解决了栅极漏电流大的问题；另一方面，良好的介质层对HEMT器件普遍存在的电流崩塌效应有明显的改善。而针对MIS或者MOS的设计主要分为2大阵营，第一类是以氧化物作为栅介质层，例如通过ALD的方法生长致密的击穿特性和介电常数较大的介质材料，如Al₂O₃，Hf₂O₃等，这种方案可以获得水平一流的器件特性，但是试验性强，量产困难；第二类是以氮化物作为栅介质层，多是基于Si工艺兼容的平台，这种方案普遍采用通过LPCVD的方式生长与GaN器件外延片材质相近的氮化物(例如)Si₃N₄作为介质层，但这种方案制造的器件的静态和动态特性均不如第一类的结果。基于以上矛盾，产业界和学术界亟需寻求一种能够结合各自优势的MIS或MOS HEMT的制备方案。

发明内容

本申请提供一种GaN MOS-HEMT器件及其制备方法，用以解决现有技术中GaN HEMT器件栅极漏电流大的问题。

为了解决上述问题，本发明的技术方案如下：

一种GaN MOS-HEMT器件的制备方法，包括：

准备GaN外延片；

在GaN外延片的上表面上形成SiO₂栅介质层；

刻蚀SiO₂栅介质层至GaN外延片外表面或GaN外延片内部，形成欧姆接触孔；

在欧姆接触孔内沉积欧姆金属；

欧姆金属图形化并高温退火，以形成源漏电极；

在SiO₂栅介质层上预设形成栅极的区域上制作栅电极。

一种GaN MOS-HEMT器件，包括：

GaN外延片；

隔离分布以实现电气绝缘的栅电极、源电极和漏电极，所述源电极和漏电极分别形成于GaN外延片上表面；

形成于GaN外延片上表面、栅电极、源电极和漏电极之间的SiO₂栅介质层。

还包括形成于GaN外延片上表面和SiO₂栅介质层之间的氮化硅介质层，氮化硅介质层上对应于栅电极的位置形成有栅极窗口，SiO₂栅介质层由氮化硅介质层上通过栅极窗口延伸到栅极窗口内部，以和GaN外延片接触；

栅电极位于SiO₂栅介质层上表面。

本发明的有益效果为：

本发明提出一种GaN MOS-HEMT器件及其制备方法，该制备方法的重点在于使用热氧化形成的致密的SiO₂作为GaN HEMT器件的栅介质层，以解决栅极漏电流大、电流崩塌效应严重的问题；该方法首先在栅极沉积多晶硅层，之后通过高温氧化，将多晶硅层氧化成为致密性良好的SiO₂薄膜，作为栅介质层；通过多晶硅的氧化工艺制备的GaN MOS-HEMT器件，SiO₂薄膜成膜质量好，成膜均匀，提高了GaN HEMT器件静态和动态特性；同时，本发明的制备方法兼容于现有Si CMOS工艺平台，非常适合于GaN MOS-HEMT的量产。

附图说明

图1为本发明实施例提供的一种GaN MOS-HEMT器件制备方法所对应的流程示意图；

图2-图9为本发明实施例提供的一种GaN MOS-HEMT器件制备过程中的器件结构示意图。

图中，101-硅衬底，102-GaN缓冲层，103-二维电子气薄层，104-AlGaN势垒层，105-GaN帽层，106-氮化硅介质层，107-SiO₂栅介质层，108-保护层，109-多晶硅层。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

当前，绝大多数的GaN器件研究相关的机构和企业都以现有4-8inch Si CMOS工艺平台作为GaN HEMT器件研发的工艺基础，从而开发Si CMOS兼容的GaN HEMT工艺。这样不仅可以节省平台搭建和调整的时间，也可以大大节约研发成本。但基于这种平台制造的GaNHEMT器件的静态和动态特性较差。在研究过程中，发现因为LPCVD沉积方式本身的特点，使得栅介质层中存在大量的可动电荷，这种情况导致GaN HEMT器件的静态和动态特性变差。如果减少栅介质层中的可动电荷，在一定程度上就可改善GaN HEMT器件的静态和动态特性。因此，发明人想到采用热氧化的SiO₂作为栅介质层。热氧化形成的SiO₂因其本身特性，可动电荷较少，因此采用SiO₂作为栅介质层既可降低GaN器件的栅极泄漏电流，又能使GaN器件具有较好的动态特性。

在完善实施例的过程中，发明人发现如果直接在GaN外延片上生长SiO₂层，目前可使用的仅有PECVD以及LPCVD等方式，其形成的SiO₂层内的孔隙会比较多，比较脆，不利于优良栅介质层的形成。因此发明人采用先在栅介质层的位置生长多晶硅层，然后将多晶硅层高温氧化而成SiO₂层。

另外，如果直接在GaN外延片上生长多晶硅层，后续高温将会对GaN外延片的表面造成损伤，因此在改进的实施例中，采用先在GaN外延片的帽层上形成氮化硅介质层，然后在氮化硅介质层上开栅极窗口，最后在氮化硅介质层上和栅极窗口内生长多晶硅层。

实施例1：

参见图1，一种GaN MOS-HEMT器件的制备方法，

步骤201.首先准备GaN外延片：GaN外延片201的结构如图2所示，在硅衬底101(Silicon substrate)上依次形成有GaN缓冲层102(GaN buffer layer)、AlGaN势垒层104(AlGaN barrier layer)、GaN帽层105(GaN cap layer)，GaN帽层105(GaN cap layer)作为GaN外延片的上表面；GaN缓冲层102(GaN buffer layer)和AlGaN势垒层104(AlGaNbarrier layer)之间形成二维电子气薄层103(2-DEG)。GaN帽层105(GaN cap layer)用来钝化材料表面，可以显著抑制电流崩塌效应并减小表面漏电。GaN外延片可以采用已有用于制作GaN器件的外延片，也可以在普通的硅晶圆上经合适的工艺制作形成。

将GaN外延片进行清洗，清洗完毕后，还具体包括以下步骤：

步骤202.采用LPCVD工艺(低压化学气相沉积法)在GaN帽层105(GaN cap layer)上沉积厚度为30nm的氮化硅介质层106(Si₃N₄Passivation)，参见图2。在另外的实施例中，沉积的氮化硅介质层106(Si₃N₄Passivation)的厚度还可以根据需要进行调整。

步骤203.采用RIE工艺(反应离子刻蚀法)在氮化硅介质层106(Si₃N₄Passivation)上刻蚀形成栅极窗口，栅极窗口刻蚀深度至所述GaN外延片的上表面，参见图3。在另外的实施例中，栅极窗口的刻蚀深度也可以至GaN外延片内部，例如刻蚀深度到达AlGaN势垒层104(AlGaN barrier layer)内部或去除掉全部的AlGaN势垒层104(AlGaN barrier layer)到达GaN缓冲层102(GaN buffer layer)上表面。

步骤204.采用LPCVD工艺(低压力化学气相沉积法)在刻蚀有栅极窗口的Si₃N₄介质层106上沉积多晶硅层109(Poly Si)，多晶硅层109(Poly Si)是通过在625℃环境温度下的SiH₄热分解而沉积形成的，参见图4。

步骤205.将多晶硅层109(Poly Si)在O₂:H₂＝1:1气氛、750℃下氧化1小时，至完全氧化为SiO₂栅介质层107，参见图5。通过高温形成的SiO₂薄膜，致密性好，内部电荷陷阱密度小，薄膜孔隙少，非常适合做栅介质层；SiO₂栅介质层107能大幅度提升器件的栅控能力，减少栅极的漏电通道，增强栅极的稳定性和可重复性；另外，因为陷阱电荷少，器件的动态电阻会大大降低，电流崩塌效应得到抑制。

另外，本领域技术人员应当理解，在其他实施例中，多晶硅层109(Poly Si)的氧化工艺条件还可以根据需要进行调整，例如调整氧气含量、氧化温度或氧化时间，例如，在700℃-800℃下氧化45-75分钟，总之只要将多晶硅完全氧化成SiO₂即可。

步骤206.采用RIE工艺(反应离子刻蚀法)刻蚀形成欧姆接触孔，刻蚀停止在GaN帽层105(GaN cap layer)上，参见图6；在另外的实施例中，欧姆接触孔的刻蚀也可以停止在AlGaN势垒层104(AlGaN barrier layer)内部或者完全去除AlGaN势垒层104(AlGaNbarrier layer)；

步骤207.HF清洗欧姆接触孔，采用磁控溅射法在欧姆接触孔内淀积欧姆接触金属形成源漏电极(S级、D级)，欧姆接触金属的结构为Ti/Al/Ti/TiN，厚度分别为200A/1200A/200A/200A，参见图7。

步骤208.采用磁控溅射法在SiO₂栅介质层107上淀积栅金属，栅金属的结构为TiN/Ti/Al，厚度分别为300A/200A/3000A，然后光刻栅金属形成栅电极(G级)，栅电极(G级)位于SiO₂栅介质层107的上表面，正对氮化硅介质层106(Si₃N₄Passivation)上开设的栅极窗口处，参见图8。

步骤209.表面保护，通过等离子体增强化学的气相沉积法依次沉积TEOS/Si₃N₄/TEOS作为保护层108，厚度分别为6000A/3000A/2000A，黄光刻蚀保护层108形成via接触孔，打开金属PAD，用于器件互联以及测试，参见图9。

在有的实施例中，也可以省略步骤202，直接在GaN器件的外延片上形成SiO₂栅介质层，但本实施例相较于省略步骤202的方案而言，氮化硅介质层106(Si₃N₄Passivation)可起到钝化和保护作用，主要用来消除材料的表面态，减少表面损伤，提高器件的稳定性和可靠性。

经过上述过程，一个完整的基于多晶硅氧化作栅介质层的GaN MOS-HEMT制作完成，后面可根据需要进行多层布线。通过上面的过程描述，可以看出，整个器件的制造过程中使用的工艺和条件均为Si CMOS工艺平台兼容的，并且工艺复杂度低，可操作性强，很好的协调了器件性能和工艺复杂度之间的矛盾。因此，本专利提出的GaN MOS-HEMT的制备方法为GaN HEMT的量产方案的设计提供了基础和参考。

实施例2:

与实施例1不同的是，在本实施例中:

步骤204中将多晶硅层109(Poly Si)在O₂:H₂＝1:1气氛、800℃下氧化45分钟，至完全氧化为SiO₂薄膜。

采用上述实施例1制作方法制成的晶体管器件的结构如图9所示。

该GaN MOS-HEMT器件至少包括：GaN外延片；隔离分布以实现电气绝缘的栅电极(G级)、源电极(S级)和漏电极(D级)，所述源电极(S级)和漏电极(D级)分别形成于GaN外延片上表面；同时包括形成于GaN外延片上表面、栅电极(G级)、源电极(S级)和漏电极(D级)之间的SiO₂栅介质层107；栅电极(G级)位于SiO₂栅介质层107上表面。

优选的，还包括形成于GaN外延片上表面和SiO₂栅介质层107之间的氮化硅介质层106(Si₃N₄Passivation)，氮化硅介质层106(Si₃N₄Passivation)的厚度范围为30nm-35nm，氮化硅介质层106(Si₃N₄Passivation)上对应于栅电极(G级)的位置形成有栅极窗口，栅极窗口深度至GaN外延片的上表面，SiO₂栅介质层107由氮化硅介质层106(Si₃N₄Passivation)上通过栅极窗口延伸到栅极窗口内部，以和GaN外延片接触。

需要说明的是，在其他实施例中，栅极窗口的深度可以刻蚀至GaN外延片内部。

优选的，所述GaN外延片包括硅衬底101(Silicon substrate)、依次形成在硅衬底101上的GaN缓冲层102(GaN buffer layer)、AlGaN势垒层104(AlGaN barrier layer)和GaN帽层105(GaN cap layer)，GaN帽层105(GaN cap layer)作为GaN外延片的上表面，GaN缓冲层102(GaN buffer layer)和AlGaN势垒层104(AlGaN barrier layer)之间形成二维电子气薄层(2-DEG)，SiO₂栅介质层107由氮化硅介质层106(Si₃N₄Passivation)上通过栅极窗口延伸到GaN外延片的上表面。

在其他实施例中，SiO₂栅介质层107也可以由氮化硅介质层106(Si₃N₄Passivation)上通过栅极窗口延伸到GaN帽层105(GaN cap layer)内部或AlGaN势垒层104(AlGaN barrier layer)内部或GaN缓冲层102(GaN buffer layer)上表面。

优选的，还包括在栅电极(G级)和源漏电极(S级、D级)上沉积的保护层108，保护层108的结构依次为TEOS/Si₃N₄/TEOS，在保护层108上采用刻蚀方式形成有用于露出栅电极(G级)和源漏电极(S级、D级)的接触孔(VIA)。

优选的，源漏电极(S级、D级)的结构为Ti/Al/Ti/TiN，厚度分别为200A/1200A/200A/200A。

优选的，栅电极(G级)的结构为TiN/Ti/Al，厚度分别为300A/200A/3000A。

优选的，保护层108的结构为TEOS/Si₃N₄/TEOS，厚度分别为6000A/3000A/2000A。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims

1.一种GaN MOS-HEMT器件的制备方法，其特征在于，包括：

准备GaN外延片；

在GaN外延片的上表面上形成SiO₂栅介质层；

在欧姆接触孔内沉积欧姆金属；

欧姆金属图形化并高温退火以形成源漏电极；

在SiO₂栅介质层上预设形成栅极的区域上制作栅电极。

2.根据权利要求1所述的方法，其特征在于，SiO₂栅介质层经多晶硅层氧化而成。

3.根据权利要求2所述的方法，其特征在于，在形成SiO₂栅介质层之前还在GaN外延片的上表面上形成氮化硅介质层。

4.根据权利要求3所述的方法，其特征在于，在GaN外延片的上表面上形成SiO₂栅介质层包括：

刻蚀氮化硅介质层至所述GaN外延片表面或GaN外延片内部，以在预设形成栅极的区域形成栅极窗口；

采用LPCVD工艺在氮化硅介质层表面和栅极窗口内沉积多晶硅层；

高温氧化多晶硅层，使多晶硅层氧化为SiO₂薄膜，形成SiO₂栅介质层。

5.根据权利要求4所述的方法，其特征在于，高温氧化多晶硅层是指多晶硅层在O₂、H₂气氛、高温环境下完全氧化为SiO₂薄膜。

6.根据权利要求4所述的方法，其特征在于，所述GaN外延片包括衬底、依次形成在衬底上的缓冲层、势垒层和帽层，帽层作为GaN外延片的上表面；刻蚀氮化硅介质层至所述GaN外延片的上表面或GaN外延片内部是指刻蚀氮化硅介质层至帽层的上表面或帽层内部或势垒层内部或完全刻蚀掉势垒层。

7.根据权利要求1所述的方法，其特征在于，在制作栅电极后还包括：在器件表面沉积保护层，在保护层上采用刻蚀方式形成露出栅电极和源漏电极的接触孔。

8.一种GaN MOS-HEMT器件，其特征在于，包括：

GaN外延片；

栅电极位于SiO₂栅介质层上表面。

9.根据权利要求8所述的GaN MOS-HEMT器件，其特征在于，所述GaN器件GaN外延片包括衬底、依次形成在衬底上的缓冲层、势垒层和帽层，帽层作为GaN外延片的上表面，缓冲层和势垒层之间形成二维电子气薄层，SiO₂栅介质层由氮化硅介质层上通过栅极窗口延伸到帽层上表面或帽层内部或势垒层内部或缓冲层上表面。

10.根据权利要求9所述的GaN MOS-HEMT器件，其特征在于，还包括在栅电极和源漏电极上沉积的保护层，在保护层上采用刻蚀方式形成有用于形成栅电极和源漏电极的接触孔。