KR20060008594A - 낸드 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀프-얼라인드 쉘로우 트렌치 아이소레이션(SASTI) 공정을 적용하여 소자 격리막을 형성하므로 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보할 수 있고, 플로팅 게이트를 금속성 물질을 사용하여 화학적 기계적 연마 공정으로 형성하므로 폴리실리콘 사용시 공핍 현상을 제거할 수 있을 뿐만 아니라 플로팅 게이트의 평탄화를 이룰 수 있고, 터널 절연막으로 SiO2를 사용하지 않고 고유전재료인 HfO2를 사용하므로 정전용량의 증가로 소자 축소가 가능할 뿐만 아니라 상대적으로 두꺼운 두께로 동일한 반전층을 형성할 수 있어 캐리어 터널링으로 인한 누설 전류를 줄일 수 있다.
SASTI, HfO2 터널 절연막, 금속성 플로팅 게이트
Description
도 1a 내지 도 1c는 종래 기술에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2f는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
21: 반도체 기판 22: 산화막
23: 폴리실리콘층 24: 버퍼 산화막
25: 하드 마스크층 26: 트렌치
27: 소자 격리막 28: 터널 절연막
29: 금속성 물질층 29F: 플로팅 게이트
30: 유전체막 31: 컨트롤 게이트
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 액티브 영역과 플로팅 게이트 간의 중첩 마진(overlay margin)을 확보하면서 소자의 전기적 특성을 향상시킬 수 있는 낸드 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 낸드 플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트로 이루어진 적층 게이트 구조이다. 플로팅 게이트는 액티브 영역을 반드시 덮어야 하므로 액티브 영역과 플로팅 게이트 간의 중첩 마진이 중요한 변수이다. 그러나, 낸드 플래시 메모리 소자가 70 nm 급 이하로 축소(shrink) 함에 따라 기존의 쉘로우 트렌치 아이소레이션(STI) 공정 및 플로팅 게이트 마스크 공정으로는 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보하기 어려운 문제가 있다. 또한, 소자가 점점 축소함에 따라 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비가 줄어들어 플로팅 게이트의 유효 표면적을 극대화하기 위하여 플로팅 게이트 사이의 공간을 최대한 활용하고 있다. 이에 따라, 셀프-얼라인드 쉘로우 트렌치 아이소레이션(self-aligned shallow trench isolation; SASTI) 공정을 적용하고 있다.
도 1a 내지 도 1c는 셀프-얼라인드 쉘로우 트렌치 아이소레이션(SASTI) 공정을 적용하는 종래 기술에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 터널 산화막(12), 제 1 폴리실리콘층(13), 버퍼 산화막(14) 및 하드 마스크층(15)을 순차적으로 형성한 후, SASTI 공정으로 트렌치(16)를 형성하고, 트렌치(16) 내에 소자 격리용 절연물을 채워 소자 격리막(17)을 형성한다.
상기에서, 터널 산화막(12)은 SiO2를 사용하여 형성한다. 제 1 폴리실리콘층(13)은 플로팅 게이트의 하부층으로 터널 산화막(12)을 후속 공정으로부터 보호하고, 버퍼 산화막(14)은 질화물 계통으로 형성되는 하드 마스크층(15)의 스트레스를 완충시키는 역할을 한다.
도 1b를 참조하면, 하드 마스크층(15) 및 버퍼 산화막(14)을 제거하여 제 1 폴리실리콘층(13)을 노출시킨다. 제 1 폴리실리콘층(13)을 포함한 전체 구조 상에 제 2 폴리실리콘층(18)을 형성한 후, 플로팅 게이트 마스크 공정 및 식각 공정으로 소자 격리막(17)에 일부 중첩되도록 제 2 폴리실리콘층(18)을 패터닝한다.
도 1c를 참조하면, 패터닝된 제 2 폴리실리콘층(18)을 포함한 전체 구조 상에 유전체막(19)을 형성한다. 유전체막(19) 상에 컨트롤 게이트용 도전물을 증착한 후, 컨트롤 게이트 마스크 공정 및 식각 공정을 실시하여 터널 산화막(12), 제 1 및 제 2 폴리실리콘층(13 및 18)으로 된 플로팅 게이트(138), 유전체막(19) 및 컨트롤 게이트(20)의 적층 구조를 형성한다. 컨트롤 게이트(20)는 폴리실리콘과 텅스텐 실리사이드가 적층된 구조를 사용한다.
이후, 재-산화(re-oxidation) 공정, 게이트 스페이서 형성, 소오스/드레인 이온 주입 공정, 콘택 공정 및 배선 공정 등을 실시하여 플래시 메모리 소자를 제조한다.
상기한 종래 방법으로 플래시 메모리 소자를 제조할 경우, 소자 격리막 형성 공정 시에 터널 산화막(12)의 스마일링(smiling) 현상이 발생되고, 플로팅 게이트로 폴리실리콘을 사용함에 따라 공핍(depletion) 현상이 발생되고, 플로팅 게이트 마스크 공정 및 식각 공정에 의해 플로팅 게이트를 형성하므로 인하여 플로팅 게이트의 표면 평탄화(planarization)가 이루어지지 않아 후속 컨트롤 게이트의 형성을 어렵게 하는 등의 문제가 있다. 특히, 70 nm급 이하의 플래시 메모리 소자를 상기한 종래 방법으로 제조할 경우, 플로팅 게이트 마스크 공정에서 액티브 영역과 플로팅 게이트 간의 중첩 마진 확보가 어렵고, 액티브 영역과 플로팅 게이트 사이의 정전용량 및 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비(coupling rate)의 확보가 어렵고, 더욱 얇은 터널 산화막이 요구되나 누설 전류의 증가 및 보론 침투(boron penetration), 폴리실리콘 게이트의 공핍 효과 등의 여러 문제점으로 인해 소자의 축소화를 실현할 수 없다.
따라서, 본 발명은 상기한 기존의 문제점을 해결하여 소자의 전기적 특성 향상 및 소자의 축소화를 실현할 수 있는 낸드 플래시 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래시 메모리 소자의 제조 방법은 (a) 반도체 기판 상에 산화막, 폴리실리콘층, 버퍼 산화막 및 하드 마스크층을 순차적으로 형성하는 단계; (b) SASTI 공정으로 상기 하드 마스크층부터 상기 반도체 기판의 일정 두께까지 식각하여 트렌치들을 형성하는 단계; (c) 상기 트렌치들 각각에 고립 형태의 소자 격리막들을 형성하는 단계; (d) 상기 하드 마스크층부터 상기 산화막까지 순차적으로 제거하는 단계; (e) 액티브 영역의 상기 반도체 기판 상에 터널 절연막을 형성하는 단계; 및 (f) 상기 터널 절연막 상에 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함한다.
상기에서, 상기 소자 격리막은 고밀도 플라즈마 방식으로 산화물을 증착한 후 화학적 기계적 연마 공정으로 형성한다.
상기 하드 마스크층은 질화물 계통으로 형성하며, 상기 (d) 단계에서 상기 하드 마스층은 H3PO4 용액으로 제거한다.
상기 (d) 단계에서 상기 버퍼 산화막은 HF 용액이나 BOE 용액을 사용한 습식 식각 공정으로 제거하며, 습식 식각 타겟을 조절하여 상기 소자 격리막들을 니플 구조로 만든다.
상기 (d) 단계에서 상기 폴리실리콘층은 HNO3, HF, CH3COOH 및 H2O의 혼합 용액을 사용한 습식 식각 공정이나, 플라즈마 식각 장비에서 CF4 가스, NF3 가스, SF
6 가스 및 Cl2 계열 가스 중 어느 하나의 가스 또는 혼합 가스를 사용한 건식 식각 공 정으로 제거한다.
상기 (d) 단계에서 상기 산화막은 HF 용액이나 BOE 용액을 사용한 습식 식각 공정으로 제거한다.
상기 터널 절연막은 고유전재료인 HfO2를 증착하여 형성한다.
상기 적층 게이트 구조는, 상기 소자 격리막들의 사이가 충분히 매립되도록 금속성 물질층을 증착하는 단계; 상기 금속성 물질층을 화학적 기계적 연마 공정으로 상기 소자 격리막 상단부가 노출될 때까지 연마하여 상기 금속성 물질층을 고립시키는 단계; 상기 고립된 금속성 물질층을 포함한 전체 구조 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 컨트롤 게이트용 도전물을 증착하는 단계; 및 컨트롤 게이트 마스크 공정 및 식각 공정을 실시하는 단계를 포함하여 형성한다.
상기 금속성 물질층은 텅스텐으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2f는 셀프-얼라인드 쉘로우 트렌치 아이소레이션(SASTI) 공정을 적용하는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 산화막(22), 폴리실리콘층(23), 버퍼 산화막(24) 및 하드 마스크층(25)을 순차적으로 형성한다. SASTI 공정으로 하드 마스크층(25)부터 반도체 기판(21)의 일정 두께까지 식각하여 소자 격리용 트렌치들(26)을 형성한다. 트렌치들(26)을 포함한 전체 구조상에 소자 격리용 절연물을 증착한 후, 화학적 기계적 연마(CMP) 공정을 실시하여 트렌치들(26) 각각에 고립 형태의 소자 격리막들(27)을 형성한다.
상기에서, 소자 격리막들(27) 형성까지의 공정 단계들은 공정 안정성 등을 고려하여 기존의 공정 단계들과 동일하게 실시하는 것이 바람직하다. 이에 따라, 산화막(22)은 기존의 터널 산화막에 대응되고, 폴리실리콘층(23)은 기존의 자기 정렬을 위한 플로팅 게이트용 폴리실리콘층에 대응된다 할 수 있다. 하드 마스크층(25)은 질화물 계통으로 형성한다. 소자 격리막(27)은 고밀도 플라즈마 방식으로 산화물을 증착하여 형성된다.
도 2b를 참조하면, H3PO4 용액으로 하드 마스크층(14)을 제거하여 소자 격리막들(27)의 상단부를 돌출 시킨다.
도 2c를 참조하면, 버퍼 산화막(24)을 습식 식각 공정으로 제거하며, 이때 소자 격리막들(27)의 돌출된 부분도 일정 두께 제거된다.
상기에서, 습식 식각 공정은 HF 용액이나 BOE 용액을 사용하여 실시하며, 습식 식각 타겟을 조절하여 소자 격리막들(27)을 니플 구조로 만든다. 이로 인하여 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보할 수 있을 뿐만 아니라 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비를 소자의 특성치에 맞게 조절할 수 있다.
도 2d를 참조하면, 폴리실리콘층(23) 및 산화막(22)을 순차적으로 제거한다.
상기에서, 폴리실리콘층(23)은 습식 식각 공정이나 건식 식각 공정으로 제거한다. 폴리실리콘층(23) 제거 공정 시에 액티브 영역에 식각 손상(etch damage)을 입히지 않도록 하기 위하여, 습식 식각 공정은 HNO3, HF, CH3COOH 및 H2O의 혼합 용액을 사용하여 실시하고, 건식 식각 공정은 플라즈마 식각 장비에서 CF4 가스, NF3 가스, SF6 가스 및 Cl2 계열 가스 중 어느 하나의 가스 또는 혼합 가스를 사용하여 실시한다. 산화막(22)은 액티브 영역에 식각 손상을 입히지 않도록 하기 위하여, HF 용액이나 BOE 용액을 사용한 습식 식각 공정으로 제거한다.
도 2e를 참조하면, 액티브 영역의 반도체 기판(21) 상에 터널 절연막(28)을 형성하고, 니플 구조의 소자 격리막들(27)의 사이가 충분히 매립되도록 금속성 물질층(29)을 증착한다. 화학적 기계적 연마 공정으로 금속성 물질층(29)을 소자 격리막(27) 상단부가 노출될 때까지 충분히 연마하여 소자 격리막들(27) 사이에 고립되도록 한다.
상기에서, 터널 절연막(28)은 고유전재료인 HfO2를 증착하여 형성한다. 터널 절연막(28)을 소자 격리막(27) 형성 공정 완료 후에 형성되기 때문에 스마일링 현상이 발생되지 않으며, HfO2와 같은 고유전재료를 사용하기 때문에 기존의 SiO2보다 액티브 영역과 플로팅 게이트 사이에 정전용량이 증가되고 누설 전류가 감소되어 소자 축소 및 터널 절연막의 두께 감소에 따른 한계를 극복할 수 있다. 금속성 물질층(29)은 텅스텐으로 형성하며, 폴리실리콘을 사용하지 않으므로 폴리실리콘 공핍 현상을 방지할 수 있으며, 화학적 기계적 연마 공정을 적용하므로 플로팅 게이트의 표면 평탄화를 이룰 수 있다.
도 2f를 참조하면, 고립된 금속성 물질층(29)을 포함한 전체 구조 상에 유전체막(30)을 형성한다. 유전체막(30) 상에 컨트롤 게이트용 도전물을 증착한 후, 컨트롤 게이트 마스크 공정 및 식각 공정을 실시하여 터널 절연막(28), 금속성 물질층(29)으로 된 플로팅 게이트(29F), 유전체막(30) 및 컨트롤 게이트(31)의 적층 게이트 구조를 형성한다. 컨트롤 게이트(31)는 폴리실리콘과 텅스텐 실리사이드가 적층된 구조를 사용한다.
이후, 재-산화(re-oxidation) 공정, 게이트 스페이서 형성, 소오스/드레인 이온 주입 공정, 콘택 공정 및 배선 공정 등을 실시하여 플래시 메모리 소자를 제조한다.
상술한 바와 같이, 본 발명은 SASTI 공정 및 습식 식각 공정을 적용하여 니플 구조의 소자 격리막을 형성하므로 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보할 수 있고, 플로팅 게이트를 금속성 물질을 사용하여 화학적 기계적 연마 공정으로 형성하므로 폴리실리콘 사용시 공핍 현상을 제거할 수 있을 뿐만 아니라 플로팅 게이트의 평탄화를 이룰 수 있고, 터널 절연막으로 SiO2를 사용하지 않고 고유전재료인 HfO2를 사용하므로 정전용량의 증가로 소자 축소가 가능할 뿐만 아니라 상대적으로 두꺼운 두께로 동일한 반전층을 형성할 수 있어 캐리어 터널링으로 인한 누설 전류를 줄일 수 있다.
Claims (9)
- (a) 반도체 기판 상에 산화막, 폴리실리콘층, 버퍼 산화막 및 하드 마스크층을 순차적으로 형성하는 단계;(b) SASTI 공정으로 상기 하드 마스크층부터 상기 반도체 기판의 일정 두께까지 식각하여 트렌치들을 형성하는 단계;(c) 상기 트렌치들 각각에 고립 형태의 소자 격리막들을 형성하는 단계;(d) 상기 하드 마스크층부터 상기 산화막까지 순차적으로 제거하는 단계;(e) 액티브 영역의 상기 반도체 기판 상에 터널 절연막을 형성하는 단계; 및(f) 상기 터널 절연막 상에 플로팅 게이트, 유전체막 및 컨트롤 게이트의 적층 게이트 구조를 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 격리막은 고밀도 플라즈마 방식으로 산화물을 증착한 후 화학적 기계적 연마 공정으로 형성하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크층은 질화물 계통으로 형성하며, 상기 (d) 단계에서 상기 하드 마스층은 H3PO4 용액으로 제거하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계에서 상기 버퍼 산화막은 HF 용액이나 BOE 용액을 사용한 습식 식각 공정으로 제거하며, 습식 식각 타겟을 조절하여 상기 소자 격리막들을 니플 구조로 만드는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계에서 상기 폴리실리콘층은 HNO3, HF, CH3COOH 및 H2O의 혼합 용액을 사용한 습식 식각 공정이나, 플라즈마 식각 장비에서 CF4 가스, NF3 가스, SF 6 가스 및 Cl2 계열 가스 중 어느 하나의 가스 또는 혼합 가스를 사용한 건식 식각 공정으로 제거하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계에서 상기 산화막은 HF 용액이나 BOE 용액을 사용한 습식 식각 공정으로 제거하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 터널 절연막은 고유전재료인 HfO2를 증착하여 형성하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 적층 게이트 구조는,상기 소자 격리막들의 사이가 충분히 매립되도록 금속성 물질층을 증착하는 단계;상기 금속성 물질층을 화학적 기계적 연마 공정으로 상기 소자 격리막 상단부가 노출될 때까지 연마하여 상기 금속성 물질층을 고립시키는 단계;상기 고립된 금속성 물질층을 포함한 전체 구조 상에 유전체막을 형성하는 단계;상기 유전체막 상에 컨트롤 게이트용 도전물을 증착하는 단계; 및컨트롤 게이트 마스크 공정 및 식각 공정을 실시하는 단계를 포함하여 형성하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 금속성 물질층은 텅스텐으로 형성하는 낸드 플래시 메모리 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757335B1 (ko) * | 2006-10-18 | 2007-09-11 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이를 제조하는 방법 |
| CN101882579B (zh) * | 2009-05-06 | 2011-11-30 | 中芯国际集成电路制造(上海)有限公司 | Ono介电层切断方法 |
| CN105575968A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种嵌入式闪存及其制备方法、电子装置 |
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-
2004
- 2004-07-21 KR KR1020040056907A patent/KR20060008594A/ko not_active Application Discontinuation
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