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CN106782399A - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 Download PDF

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CN106782399A
CN106782399A CN201710020028.5A CN201710020028A CN106782399A CN 106782399 A CN106782399 A CN 106782399A CN 201710020028 A CN201710020028 A CN 201710020028A CN 106782399 A CN106782399 A CN 106782399A
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CN
China
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signal
node
switching transistor
output
terminal
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陈义鹏
玄明花
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Ordos Yuansheng Optoelectronics Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Ordos Yuansheng Optoelectronics Co Ltd
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Publication date
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Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，可以通过上述五个模块的相互配合，以通过简单的结构以及较少的时钟信号来实现扫描信号的输出，从而简化制备工艺，降低生产成本。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。目前，虽然可以通过输入较多的时钟信号来实现扫描信号的输出，但是这样导致栅极驱动电路中组成各级移位寄存器的开关晶体管的个数较多，以及各开关晶体管之间连接的具体结构也比较复杂，导致工艺难度加大，生产成本增加，甚至由于需要使用较多的时钟信号线将不同时序的时钟信号输入各级移位寄存器，从而造成显示面板的开口率降低，使得该显示面板不具备竞争力。
发明内容
本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以解决现有技术中移位寄存器需要的时钟信号较多以及结构复杂的问题。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一时钟信号端相连、第三端与第一节点相连；所述输入模块用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一控制模块的第一端与第一参考信号端相连，第二端与第二时钟信号端相连，第三端与所述第一节点相连，第四端与第二节点相连；所述第一控制模块用于在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第一参考信号端的信号提供给所述第一节点；
所述第二控制模块的第一端与所述第一时钟信号端相连，第二端与所述第一参考信号端相连，第三端与第二参考信号端相连，第四端与所述移位寄存器的驱动信号输出端相连，第五端与所述第二节点相连；所述第二控制模块用于在所述第一时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点，以及在所述驱动信号输出端的控制下将所述第一参考信号端的信号提供给所述第二节点；
所述第一输出模块的第一端与所述第一节点相连，第二端与所述第二时钟信号端相连，第三端与所述驱动信号输出端相连；所述第一输出模块用于在所述第一输出模块的第一端的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一输出模块的第一端与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述第二节点相连，第二端与所述第一参考信号端相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端，以及在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定。
优选地，在本发明实施例提供的上述移位寄存器中，所述第一控制模块包括：第一开关晶体管与第二开关晶体管；其中，
所述第一开关晶体管的栅极与所述第二节点相连，所述第一开关晶体管的源极与所述第一参考信号端相连，所述第一开关晶体管的漏极与所述第二开关晶体管的源极相连；
所述第二开关晶体管的栅极与所述第二时钟信号端相连，漏极与所述第一节点相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述第二控制模块包括：第三开关晶体管与第四开关晶体管；其中，
所述第三开关晶体管的栅极与所述第一时钟信号端相连，源极与所述第二参考信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述驱动信号输出端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第五开关晶体管；其中，
所述第五开关晶体管的栅极与所述第一时钟信号端相连，源极与所述第一节点相连，漏极与所述输入信号端相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述第一输出模块包括：第六开关晶体管与第一电容；其中，
所述第六开关晶体管的栅极为所述第一输出模块的第一端，源极与所述第二时钟信号端相连，漏极与所述驱动信号输出端相连；
所述第一电容连接于所述第六开关晶体管的栅极与所述驱动信号输出端之间。
优选地，在本发明实施例提供的上述移位寄存器中，所述第二输出模块包括：第七开关晶体管与第二电容；其中，
所述第七开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述驱动信号输出端相连；
所述第二电容连接于所述第七开关晶体管的栅极与所述驱动信号输出端之间。
优选地，在本发明实施例提供的上述移位寄存器中，还包括：第八开关晶体管；
所述第一节点通过所述第八开关晶体管与所述第一输出模块的第一端相连，并且所述第八开关晶体管的栅极与漏电控制信号端相连，源极与所述第一输出模块的第一端相连，漏极与所述第一节点相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除所述第一级移位寄存器之外，其余各级所述移位寄存器的输入信号端分别与其连接的上一级移位寄存器的驱动信号输出端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述的栅极驱动电路。
相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
在所述第一阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；所述第一输出模块在所述第一输出模块的第一端的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述第一时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；所述第二输出模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；
在所述第二阶段，所述第一输出模块在所述第一节点处于浮接状态时，保持所述第一输出模块的第一端与所述驱动信号输出端之间的电压差稳定，以及在所述第一输出模块的第一端的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述驱动信号输出端的控制下将所述第一参考信号端的信号提供给所述第二节点；
在所述第三阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；所述第二控制模块在所述第一时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；所述第二输出模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；
在所述第四阶段，所述第二输出模块在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定，以及在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；所述第一控制模块在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第一参考信号端的信号提供给所述第一节点。
本发明有益效果如下：
本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，由于输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块用于在第二时钟信号端与第二节点的信号的共同控制下将第一参考信号端的信号提供给第一节点；第二控制模块用于在第一时钟信号端的控制下将第二参考信号端的信号提供给第二节点，以及在驱动信号输出端的控制下将第一参考信号端的信号提供给第二节点；第一输出模块用于在第一输出模块的第一端的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一输出模块的第一端与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端，以及在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器，通过上述五个模块的相互配合，可以通过简单的结构以及较少的时钟信号来实现扫描信号的输出，从而简化制备工艺，降低生产成本。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2a为本发明实施例提供的移位寄存器的结构示意图之二；
图2b为本发明实施例提供的移位寄存器的结构示意图之三；
图3a为图1所示的移位寄存器的具体结构示意图之一；
图3b为图1所示的移位寄存器的具体结构示意图之二；
图4a为图2a所示的移位寄存器的具体结构示意图；
图4b为图2b所示的移位寄存器的具体结构示意图；
图5a为图3a和图4a所示的移位寄存器的电路时序图；
图5b为图3b和图4b所示的移位寄存器的电路时序图；
图6为本发明实施例提供的移位寄存器的驱动方法的流程图；
图7为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种移位寄存器，如图1所示，包括：输入模块1、第一控制模块2、第二控制模块3、第一输出模块4以及第二输出模块5；其中，
输入模块1的第一端与输入信号端Input相连，第二端与第一时钟信号端CK1相连、第三端与第一节点A相连；输入模块1用于在第一时钟信号端CK1的控制下将输入信号端Input的信号提供给第一节点A；
第一控制模块2的第一端与第一参考信号端VDD相连，第二端与第二时钟信号端CK2相连，第三端与第一节点A相连，第四端与第二节点B相连；第一控制模块2用于在第二时钟信号端CK2与第二节点B的信号的共同控制下将第一参考信号端VDD的信号提供给第一节点A；
第二控制模块3的第一端与第一时钟信号端CK1相连，第二端与第一参考信号端VDD相连，第三端与第二参考信号端VSS相连，第四端与移位寄存器的驱动信号输出端Output相连，第五端与第二节点B相连；第二控制模块3用于在第一时钟信号端CK1的控制下将第二参考信号端VSS的信号提供给第二节点B，以及在驱动信号输出端Output的控制下将第一参考信号端VDD的信号提供给第二节点B；
第一输出模块4的第一端与第一节点A相连，第二端与第二时钟信号端CK2相连，第三端与驱动信号输出端Output相连；第一输出模块4用于在第一输出模块4的第一端的信号的控制下将第二时钟信号端CK2的信号提供给驱动信号输出端Output，以及在第一节点A处于浮接状态时，保持第一输出模块4的第一端与驱动信号输出端Output之间的电压差稳定；
第二输出模块5的第一端与第二节点B相连，第二端与第一参考信号端VDD相连，第三端与驱动信号输出端Output相连；第二输出模块5用于在第二节点B的信号的控制下将第一参考信号端VDD的信号提供给驱动信号输出端Output，以及在第二节点B处于浮接状态时，保持第二节点B与驱动信号输出端Output之间的电压差稳定。
本发明实施例提供的上述移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，由于输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块用于在第二时钟信号端与第二节点的信号的共同控制下将第一参考信号端的信号提供给第一节点；第二控制模块用于在第一时钟信号端的控制下将第二参考信号端的信号提供给第二节点，以及在驱动信号输出端的控制下将第一参考信号端的信号提供给第二节点；第一输出模块用于在第一输出模块的第一端的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一输出模块的第一端与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端，以及在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器，通过上述五个模块的相互配合，可以通过简单的结构以及较少的时钟信号来实现扫描信号的输出，从而简化制备工艺，降低生产成本。
在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端的有效脉冲信号为低电位时，第一参考信号端的电位为高电位，第二参考信号端的电位为低电位。在输入信号端的有效脉冲信号为高电位时，第一参考信号端的电位为低电位，第二参考信号端的电位为高电位。
为了进一步保证第一节点A的电位稳定，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，移位寄存器还可以包括：第八开关晶体管M8；
第一节点A通过第八开关晶体管M8与第一输出模块4的第一端相连，并且第八开关晶体管M8的栅极与漏电控制信号端CS相连，源极与第一输出模块4的第一端相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，漏电控制信号端可以与第二参考信号端为同一信号端。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a所示，第八开关晶体管M8可以为P型晶体管，输入信号端Input的有效脉冲信号为低电位。或者，如图2b所示，第八开关晶体管M8也可以为N型晶体管，输入信号端Input的有效脉冲信号为高电位，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第八开关晶体管在漏电控制信号端的控制下处于导通状态时，将第一节点的信号提供给第一输出模块的第一端。在实际应用中，如图2a所示，在第八开关晶体管M8为P型晶体管时，第八开关晶体管M8在其栅极与其源极之间的电压差Vgs(M8)与其阈值电压Vth(M8)之间的关系满足公式：Vgs(M8)<Vth(M8)时导通。如图2b所示，在第八开关晶体管M8为N型晶体管时，第八开关晶体管M8在其栅极与其源极之间的电压差Vgs(M8)与其阈值电压Vth(M8)之间的关系满足公式：Vgs(M8)>Vth(M8)时导通。并且，在第八开关晶体管M8导通后，其等效电阻的电阻值较小，在流经第八开关晶体管M8的电流较小时，其两端的压降可以忽略不计，可以降低电压损耗。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一控制模块2具体可以包括：第一开关晶体管M1与第二开关晶体管M2；其中，
第一开关晶体管M1的栅极与第二节点B相连，第一开关晶体管M1的源极与第一参考信号端VDD相连，第一开关晶体管M1的漏极与第二开关晶体管M2的源极相连；
第二开关晶体管M2的栅极与第二时钟信号端CK2相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，第一开关晶体管M1与第二开关晶体管M2可以为P型开关晶体管，输入信号端Input的有效脉冲信号为低电位。或者，如图3b和图4b所示，第一开关晶体管M1与第二开关晶体管M2也可以为N型开关晶体管，输入信号端Input的有效脉冲信号为高电位，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第一开关晶体管在第二节点的信号的控制下处于导通状态时，将第一参考信号端的信号提供给第二开关晶体管的源极。第二开关晶体管在第二时钟信号端的控制下处于导通状态时，将其源极的信号提供给第一节点。
以上仅是举例说明本发明实施例提供的移位寄存器中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二控制模块3具体可以包括：第三开关晶体管M3与第四开关晶体管M4；其中，
第三开关晶体管M3的栅极与第一时钟信号端CK1相连，源极与第二参考信号端VSS相连，漏极与第二节点B相连；
第四开关晶体管M4的栅极与驱动信号输出端Output相连，源极与第一参考信号端VDD相连，漏极与第二节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，第三开关晶体管M3与第四开关晶体管M4可以为P型开关晶体管，输入信号端Input的有效脉冲信号为低电位。或者，如图3b和图4b所示，第三开关晶体管M3与第四开关晶体管M4也可以为N型开关晶体管，输入信号端Input的有效脉冲信号为高电位，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第三开关晶体管在第一时钟信号端的控制下处于导通状态时，将第二参考信号端的信号提供给第二节点。第四开关晶体管在驱动信号输出端的控制下处于导通状态时，将第一参考信号端的信号提供给第二节点。
以上仅是举例说明本发明实施例提供的移位寄存器中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，输入模块1具体可以包括：第五开关晶体管M5；其中，
第五开关晶体管M5的栅极与第一时钟信号端CK1相连，源极与第一节点A相连，漏极与输入信号端Input相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，第五开关晶体管M5可以为P型晶体管，输入信号端Input的有效脉冲信号为低电位。或者，如图3b和图4b所示，第五开关晶体管M5也可以为N型晶体管，输入信号端Input的有效脉冲信号为高电位，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第五开关晶体管在第一时钟信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明本发明实施例提供的移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一输出模块4具体可以包括：第六开关晶体管M6与第一电容C1；其中，
第六开关晶体管M6的栅极为第一输出模块4的第一端，源极与第二时钟信号端CK2相连，漏极与驱动信号输出端Output相连；
第一电容C1连接于第六开关晶体管M6的栅极与驱动信号输出端Output之间。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，第六开关晶体管M6可以为P型晶体管，输入信号端Input的有效脉冲信号为低电位。或者，如图3b和图4b所示，第六开关晶体管M6也可以为N型晶体管，输入信号端Input的有效脉冲信号为高电位，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第六开关晶体管在第一输出模块的第一端的信号的控制下处于导通状态时，将第二时钟信号端的信号提供给驱动信号输出端。在第一输出模块的第一端处于浮接状态时，由于第一电容的自举作用可以保持其两端的电压差稳定，即保持第一输出模块的第一端与驱动信号输出端之间的电压差稳定。
以上仅是举例说明本发明实施例提供的移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二输出模块5具体可以包括：第七开关晶体管M7与第二电容C2；其中，
第七开关晶体管M7的栅极与第二节点B相连，源极与第一参考信号端VDD相连，漏极与驱动信号输出端Output相连；
第二电容C2连接于第七开关晶体管M7的栅极与驱动信号输出端Output之间。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，第七开关晶体管M7可以为P型晶体管，输入信号端Input的有效脉冲信号为低电位。或者，如图3b和图4b所示，第七开关晶体管M7也可以为N型晶体管，输入信号端Input的有效脉冲信号为高电位，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第七开关晶体管在第二节点的信号的控制下处于导通状态时，将第一参考信号端的信号提供给驱动信号输出端。在第二节点处于浮接状态时，由于第二电容的自举作用可以保持其两端的电压差稳定，即保持第二节点与驱动信号输出端之间的电压差稳定。
以上仅是举例说明本发明实施例提供的移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，所有开关晶体管均可以为P型开关晶体管；或者，如图3b和图3b所示，所有开关晶体管均可以为N型开关晶体管，在此不作限定。
进一步的，在具体实施时，P型开关晶体管在高电位作用下截止，在低电位作用下导通；N型开关晶体管在高电位作用下导通，在低电位作用下截止。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
实施例一、
以图3a所示的移位寄存器的结构为例对其工作过程作以描述，其中在图3a所示的移位寄存器中，第一参考信号端VDD的电位为高电位，第二参考信号端VSS的电位为低电位，对应的输入输出时序图如图5a所示，具体地，选取如图5a所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1。
由于CK1＝0，因此第三开关晶体管M3与第五开关晶体管M5导通。由于第五开关晶体管M5导通并将低电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为低电位。由于第一节点A的电位为低电位，因此，第六开关晶体管M6导通。由于第六开关晶体管M6导通并将高电位的第二时钟信号端CK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为高电位，第一电容C1充电，即驱动信号输出端Output输出高电位的扫描信号。由于第三开关晶体管M3导通并将低电位的第二参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第七开关晶体管M7导通，第二电容C2充电。由于第七开关晶体管M7导通并将高电位的第一参考信号端VDD的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为高电位，即进一步保证驱动信号输出端Output输出高电位的扫描信号。
在T2阶段，Input＝1，CK1＝1，CK2＝0。
由于CK1＝1，因此第三开关晶体管M3与第五开关晶体管M5截止，第一节点A处于浮接状态。由于第一节点A处于浮接状态，由于第一电容C1的自举作用，可以保持第一节点A的电位为低电位，因此第六开关晶体管M6导通。由于第六开关晶体管M6导通并将低电位的第二时钟信号端CK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为低电位。由于驱动信号输出端Output为低电位，由于第一电容C1的自举作用，为了保持其两端的电压差稳定，第一节点A的电位被进一步拉低，从而使第六开关晶体管M6完全导通，以使低电位的第二时钟信号端CK2的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于驱动信号输出端Output为低电位，因此第四开关晶体管M4导通并将高电位的第一参考信号端VDD的信号提供给第二节点B，因此第二节点B的电位为高电位，从而使第一开关晶体管M1与第七开关晶体管M7均截止。
在T3阶段，Input＝1，CK1＝0，CK2＝1。
由于CK1＝0，因此第三开关晶体管M3与第五开关晶体管M5导通。由于第三开关晶体管M3导通并将低电位的第二参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第七开关晶体管M7导通。由于第七开关晶体管M7导通并将高电位的第一参考信号端VDD的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为高电位，第二电容C2充电，即驱动信号输出端Output输出高电位的扫描信号。由于第五开关晶体管M5导通并将高电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为高电位，第一电容C1放电。由于第一节点A的电位为高电位，因此，第六开关晶体管M6截止。
在T4阶段，Input＝1，CK1＝1，CK2＝0。
由于CK1＝1，因此第三开关晶体管M3与第五开关晶体管M5截止，第二节点B处于浮接状态。由于第二节点B处于浮接状态，由于第二电容C2的自举作用，可以保持第二节点B的电位为低电位，因此第一开关晶体管M1与第七开关晶体管M7均导通。由于CK2＝0，因此第二开关晶体管M2导通，并且由于第一开关晶体管M1导通，因此可以将高电位的第一参考信号端VDD的信号提供给第一节点A，使第一节点A的电位为高电位，第六开关晶体管M6截止。由于第七开关晶体管M7导通并将高电位的第一参考信号端VDD的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为高电位，即驱动信号输出端Output输出高电位的扫描信号。
在本发明实施例提供的上述移位寄存器中，在T4阶段之后，一直重复执行T3阶段与T4阶段的工作过程，直至输入信号端Input的电位再次变为低电位时为止。
实施例一中的移位寄存器仅需要设置两个时钟信号端，并通过七个开关晶体管以及两个电容的相互配合，实现扫描信号的输出，与现有技术相比，结构简单以及所需的时钟信号较少。
在实际应用中，一般将高电位的第一参考信号端信号的电压设置为7V，将低电位的第二参考信号端信号的电压设置为-7V，将第一时钟信号端信号端的信号高电位时的电压设置为7V、低电位时的电压设置为-7V，以及将第二时钟信号端信号端的信号高电位时的电压设置为7V、低电位时的电压设置为-7V。然而在实施例一的T2阶段中，由于第一电容的自举作用将第一节点的电位进一步拉低，即第五开关晶体管的漏极的电位被进一步拉低，并且由于第五开关晶体管的栅极为高电位的第一时钟信号端的信号，从而导致第五开关晶体管的栅源电压Vgs(M5)较大，从而可能会导致第五开关晶体管的漏电流增大，进而可能影响第一节点的电位的稳定。因此，为了使第一节点的电位进一步处于稳定状态，通过下述实施例进行说明。
实施例二、
以图4a所示的移位寄存器的结构，并且漏电控制信号端CS与第二参考信号端VSS为同一信号端为例对其工作过程作以描述，其中在图4a所示的移位寄存器中，第一参考信号端VDD的电位为高电位，第二参考信号端VSS的电位为低电位，对应的输入输出时序图如图5a所示，具体地，选取如图5a所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1。由于CS1＝0，因此第八开关晶体管M8导通并将第一节点A的低电位的信号提供给第六开关晶体管M6的栅极，因此，第六开关晶体管M6导通。其余工作过程与实施例一中T1阶段的工作过程基本相同，在此不作详述。
在T2阶段，Input＝1，CK1＝1，CK2＝0。
由于CK1＝1，因此第三开关晶体管M3与第五开关晶体管M5截止，第一节点A处于浮接状态。由于第一节点A处于浮接状态，因此第六开关晶体管M6的栅极处于浮接状态，由于第一电容C1的自举作用，可以保持第六开关晶体管M6的栅极的电位为低电位，因此第六开关晶体管M6导通。由于第六开关晶体管M6导通并将低电位的第二时钟信号端CK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为低电位。由于驱动信号输出端Output为低电位，由于第一电容C1的自举作用，为了保持其两端的电压差稳定，第六开关晶体管M6的栅极的电位被进一步拉低，使第六开关晶体管M6完全导通，以及使第八开关晶体管M8的Vgs(M8)≥Vth(M8)而截止，从而使第六开关晶体管M6的栅极与第五开关晶体管M5的源极断开，以避免第五开关晶体管M5的漏电流对第六开关晶体管M6的栅极的电位影响。由于完全导通的第六开关晶体管M6可以使低电位的第二时钟信号端CK2的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于驱动信号输出端Output为低电位，因此第四开关晶体管M4导通并将高电位的第一参考信号端VDD的信号提供给第二节点B，因此第二节点B的电位为高电位，从而使第一开关晶体管M1与第七开关晶体管M7均截止。
在T3阶段，Input＝1，CK1＝0，CK2＝1。由于CS＝0，因此第八开关晶体管M8导通并将第一节点A的高电位的信号提供给第六开关晶体管M6的栅极，因此，第六开关晶体管M6截止，第一电容C1放电。其余工作过程与实施例一中T3阶段的工作过程基本相同，在此不作详述。
在T4阶段，Input＝1，CK1＝1，CK2＝0。由于CS＝0，因此第八开关晶体管M8导通并将第一节点A的高电位的信号提供给第六开关晶体管M6的栅极，因此，第六开关晶体管M6截止。其余工作过程与实施例一中T4阶段的工作过程基本相同，在此不作详述。
在本发明实施例提供的上述移位寄存器中，在T4阶段之后，一直重复执行T3阶段与T4阶段的工作过程，直至输入信号端Input的电位再次变为低电位时为止。
实施例三、
以图3b所示的移位寄存器的结构为例对其工作过程作以描述，其中在图3b所示的移位寄存器中，第一参考信号端VDD的电位为低电位，第二参考信号端VSS的电位为高电位，对应的输入输出时序图如图5b所示，具体地，选取如图5b所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0。
由于CK1＝1，因此第三开关晶体管M3与第五开关晶体管M5导通。由于第五开关晶体管M5导通并将高电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为高电位。由于第一节点A的电位为高电位，因此，第六开关晶体管M6导通。由于第六开关晶体管M6导通并将低电位的第二时钟信号端CK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为低电位，第一电容C1充电，即驱动信号输出端Output输出低电位的扫描信号。由于第三开关晶体管M3导通并将高电位的第二参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为高电位。由于第二节点B的电位为高电位，因此第七开关晶体管M7导通，第二电容C2充电。由于第七开关晶体管M7导通并将低电位的第一参考信号端VDD的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为低电位，即进一步保证驱动信号输出端Output输出低电位的扫描信号。
在T2阶段，Input＝0，CK1＝0，CK2＝1。
由于CK1＝0，因此第三开关晶体管M3与第五开关晶体管M5截止，第一节点A处于浮接状态。由于第一节点A处于浮接状态，由于第一电容C1的自举作用，可以保持第一节点A的电位为高电位，因此第六开关晶体管M6导通。由于第六开关晶体管M6导通并将高电位的第二时钟信号端CK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为高电位。由于驱动信号输出端Output为高电位，由于第一电容C1的自举作用，为了保持其两端的电压差稳定，第一节点A的电位被进一步拉高，从而使第六开关晶体管M6完全导通，以使高电位的第二时钟信号端CK2的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于驱动信号输出端Output为高电位，因此第四开关晶体管M4导通并将低电位的第一参考信号端VDD的信号提供给第二节点B，因此第二节点B的电位为低电位，从而使第一开关晶体管M1与第七开关晶体管M7均截止。
在T3阶段，Input＝0，CK1＝1，CK2＝0。
由于CK1＝1，因此第三开关晶体管M3与第五开关晶体管M5导通。由于第三开关晶体管M3导通并将高电位的第二参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为高电位。由于第二节点B的电位为高电位，因此第七开关晶体管M7导通。由于第七开关晶体管M7导通并将低电位的第一参考信号端VDD的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为低电位，第二电容C2充电，即驱动信号输出端Output输出低电位的扫描信号。由于第五开关晶体管M5导通并将低电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为低电位，第一电容C1放电。由于第一节点A的电位为低电位，因此，第六开关晶体管M6截止。
在T4阶段，Input＝0，CK1＝0，CK2＝1。
由于CK1＝0，因此第三开关晶体管M3与第五开关晶体管M5截止，第二节点B处于浮接状态。由于第二节点B处于浮接状态，由于第二电容C2的自举作用，可以保持第二节点B的电位为高电位，因此第一开关晶体管M1与第七开关晶体管M7均导通。由于CK2＝1，因此第二开关晶体管M2导通，并且由于第一开关晶体管M1导通，因此可以将低电位的第一参考信号端VDD的信号提供给第一节点A，使第一节点A的电位为低电位，第六开关晶体管M6截止。由于第七开关晶体管M7导通并将低电位的第一参考信号端VDD的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为低电位，即驱动信号输出端Output输出低电位的扫描信号。
在本发明实施例提供的上述移位寄存器中，在T4阶段之后，一直重复执行T3阶段与T4阶段的工作过程，直至输入信号端Input的电位再次变为高电位时为止。
实施例三中的移位寄存器仅需要设置两个时钟信号端，并通过七个开关晶体管以及两个电容的相互配合，实现扫描信号的输出，与现有技术相比，结构简单以及所需的时钟信号较少。为了使第一节点的电位进一步处于稳定状态，通过下述实施例进行说明。
实施例四、
以图4b所示的移位寄存器的结构，并且漏电控制信号端CS与第二参考信号端VSS为同一信号端为例对其工作过程作以描述，其中在图4b所示的移位寄存器中，第一参考信号端VDD的电位为低电位，第二参考信号端VSS的电位为高电位，对应的输入输出时序图如图5b所示，具体地，选取如图5b所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0。由于CS1＝1，因此第八开关晶体管M8导通并将第一节点A的高电位的信号提供给第六开关晶体管M6的栅极，因此，第六开关晶体管M6导通。其余工作过程与实施例三中T1阶段的工作过程基本相同，在此不作详述。
在T2阶段，Input＝0，CK1＝0，CK2＝1。
由于CK1＝0，因此第三开关晶体管M3与第五开关晶体管M5截止，第一节点A处于浮接状态。由于第一节点A处于浮接状态，因此第六开关晶体管M6的栅极处于浮接状态，由于第一电容C1的自举作用，可以保持第六开关晶体管M6的栅极的电位为高电位，因此第六开关晶体管M6导通。由于第六开关晶体管M6导通并将高电位的第二时钟信号端CK2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output为高电位。由于驱动信号输出端Output为高电位，由于第一电容C1的自举作用，为了保持其两端的电压差稳定，第六开关晶体管M6的栅极的电位被进一步拉高，使第六开关晶体管M6完全导通，以及使第八开关晶体管M8的Vgs(M8)≤Vth(M8)而截止，从而使第六开关晶体管M6的栅极与第五开关晶体管M5的源极断开，以避免第五开关晶体管M5的漏电流对第六开关晶体管M6的栅极的电位影响。由于完全导通的第六开关晶体管M6可以使高电位的第二时钟信号端CK2的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于驱动信号输出端Output为高电位，因此第四开关晶体管M4导通并将低电位的第一参考信号端VDD的信号提供给第二节点B，因此第二节点B的电位为低电位，从而使第一开关晶体管M1与第七开关晶体管M7均截止。
在T3阶段，Input＝0，CK1＝1，CK2＝0。由于CS＝1，因此第八开关晶体管M8导通并将第一节点A的低电位的信号提供给第六开关晶体管M6的栅极，因此，第六开关晶体管M6截止，第一电容C1放电。其余工作过程与实施例三中T3阶段的工作过程基本相同，在此不作详述。
在T4阶段，Input＝0，CK1＝0，CK2＝1。由于CS＝1，因此第八开关晶体管M8导通并将第一节点A的低电位的信号提供给第六开关晶体管M6的栅极，因此，第六开关晶体管M6截止。其余工作过程与实施例三中T4阶段的工作过程基本相同，在此不作详述。
在本发明实施例提供的上述移位寄存器中，在T4阶段之后，一直重复执行T3阶段与T4阶段的工作过程，直至输入信号端Input的电位再次变为高电位时为止。
基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，如图6所示，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
S601、在第一阶段，输入模块在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一输出模块在第一输出模块的第一端的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端；第二控制模块在第一时钟信号端的控制下将第二参考信号端的信号提供给第二节点；第二输出模块在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端；
S602、在第二阶段，第一输出模块在第一节点处于浮接状态时，保持第一输出模块的第一端与驱动信号输出端之间的电压差稳定，以及在第一输出模块的第一端的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端；第二控制模块在驱动信号输出端的控制下将第一参考信号端的信号提供给第二节点；
S603、在第三阶段，输入模块在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第二控制模块在第一时钟信号端的控制下将第二参考信号端的信号提供给第二节点；第二输出模块在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端；
S604、在第四阶段，第二输出模块在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定，以及在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端；第一控制模块在第二时钟信号端与第二节点的信号的共同控制下将第一参考信号端的信号提供给第一节点。
本发明实施例提供的上述移位寄存器的驱动方法，可以通过简单的结构以及较少的时钟信号来实现扫描信号的输出，从而简化制备工艺，降低生产成本。
具体地，在具体实施时，在本发明实施例提供的上述驱动方法中，在移位寄存器还包括第八开关晶体管时，驱动方法还包括：
在第一阶段，第八开关晶体管在漏电控制信号端的控制下导通第一节点与第一输出模块的第一端；
在第二阶段，第八开关晶体管在第一节点处于浮接状态时，在漏电控制信号端的控制下断开第一节点与第一输出模块的第一端；
在第三阶段，第八开关晶体管在漏电控制信号端的控制下导通第一节点与第一输出模块的第一端；
在第四阶段，第八开关晶体管在漏电控制信号端的控制下导通第一节点与第一输出模块的第一端。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图7(图7以各移位寄存器中的漏电控制信号端与第二参考信号端为同一信号端为例)所示，包括级联的多个本发明实施例提供的上述任一种移位寄存器SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中，
第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV相连；
除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与其连接的上一级移位寄存器SR(n-1)的驱动信号输出端Output相连。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图7所示，各级移位寄存器SR(n)的第一参考信号端VDD均与同一直流信号端vdd相连，各级移位寄存器SR(n)的第二参考信号端VSS均与同一直流信号端vss相连。
具体地，在本发明实施例提供的上述栅极驱动电路中，在各级移位寄存器还包括第八开关晶体管时，漏电控制信号端可以与第二参考信号端为同一信号端。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图7所示，第2k-1级移位寄存器的第一时钟信号端CK1和第2k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器的第二时钟信号端CK2和第2k级移位寄存器的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为正整数。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
在具体实施时，本发明实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，由于输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点；第一控制模块用于在第二时钟信号端与第二节点的信号的共同控制下将第一参考信号端的信号提供给第一节点；第二控制模块用于在第一时钟信号端的控制下将第二参考信号端的信号提供给第二节点，以及在驱动信号输出端的控制下将第一参考信号端的信号提供给第二节点；第一输出模块用于在第一输出模块的第一端的信号的控制下将第二时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一输出模块的第一端与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第一参考信号端的信号提供给驱动信号输出端，以及在第二节点处于浮接状态时，保持第二节点与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器，通过上述五个模块的相互配合，可以通过简单的结构以及较少的时钟信号来实现扫描信号的输出，从而简化制备工艺，降低生产成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一时钟信号端相连、第三端与第一节点相连；所述输入模块用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一控制模块的第一端与第一参考信号端相连，第二端与第二时钟信号端相连，第三端与所述第一节点相连，第四端与第二节点相连；所述第一控制模块用于在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第一参考信号端的信号提供给所述第一节点；
所述第二控制模块的第一端与所述第一时钟信号端相连，第二端与所述第一参考信号端相连，第三端与第二参考信号端相连，第四端与所述移位寄存器的驱动信号输出端相连，第五端与所述第二节点相连；所述第二控制模块用于在所述第一时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点，以及在所述驱动信号输出端的控制下将所述第一参考信号端的信号提供给所述第二节点；
所述第一输出模块的第一端与所述第一节点相连，第二端与所述第二时钟信号端相连，第三端与所述驱动信号输出端相连；所述第一输出模块用于在所述第一输出模块的第一端的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一输出模块的第一端与所述驱动信号输出端之间的电压差稳定；
所述第二输出模块的第一端与所述第二节点相连，第二端与所述第一参考信号端相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端，以及在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第一开关晶体管与第二开关晶体管；其中，
所述第一开关晶体管的栅极与所述第二节点相连，所述第一开关晶体管的源极与所述第一参考信号端相连，所述第一开关晶体管的漏极与所述第二开关晶体管的源极相连；
所述第二开关晶体管的栅极与所述第二时钟信号端相连，漏极与所述第一节点相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第三开关晶体管与第四开关晶体管；其中，
所述第三开关晶体管的栅极与所述第一时钟信号端相连，源极与所述第二参考信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述驱动信号输出端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第五开关晶体管；其中，
所述第五开关晶体管的栅极与所述第一时钟信号端相连，源极与所述第一节点相连，漏极与所述输入信号端相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括：第六开关晶体管与第一电容；其中，
所述第六开关晶体管的栅极为所述第一输出模块的第一端，源极与所述第二时钟信号端相连，漏极与所述驱动信号输出端相连；
所述第一电容连接于所述第六开关晶体管的栅极与所述驱动信号输出端之间。
6.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块包括：第七开关晶体管与第二电容；其中，
所述第七开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述驱动信号输出端相连；
所述第二电容连接于所述第七开关晶体管的栅极与所述驱动信号输出端之间。
7.如权利要求1-6任一项所述的移位寄存器，其特征在于，还包括：第八开关晶体管；
所述第一节点通过所述第八开关晶体管与所述第一输出模块的第一端相连，并且所述第八开关晶体管的栅极与漏电控制信号端相连，源极与所述第一输出模块的第一端相连，漏极与所述第一节点相连。
8.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-7任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除所述第一级移位寄存器之外，其余各级所述移位寄存器的输入信号端分别与其连接的上一级移位寄存器的驱动信号输出端相连。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种如权利要求1-7任一项所述的移位寄存器的驱动方法，其特征在于，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
在所述第一阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；所述第一输出模块在所述第一输出模块的第一端的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述第一时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；所述第二输出模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；
在所述第二阶段，所述第一输出模块在所述第一节点处于浮接状态时，保持所述第一输出模块的第一端与所述驱动信号输出端之间的电压差稳定，以及在所述第一输出模块的第一端的信号的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述驱动信号输出端的控制下将所述第一参考信号端的信号提供给所述第二节点；
在所述第三阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点；所述第二控制模块在所述第一时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；所述第二输出模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；
在所述第四阶段，所述第二输出模块在所述第二节点处于浮接状态时，保持所述第二节点与所述驱动信号输出端之间的电压差稳定，以及在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述驱动信号输出端；所述第一控制模块在所述第二时钟信号端与所述第二节点的信号的共同控制下将所述第一参考信号端的信号提供给所述第一节点。
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