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CN106653096A - 一种nvm测试读取加速方法及电路 - Google Patents

一种nvm测试读取加速方法及电路 Download PDF

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CN106653096A
CN106653096A CN201611189047.2A CN201611189047A CN106653096A CN 106653096 A CN106653096 A CN 106653096A CN 201611189047 A CN201611189047 A CN 201611189047A CN 106653096 A CN106653096 A CN 106653096A
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CN
China
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nvm
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CN201611189047.2A
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English (en)
Inventor
王辉
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Beijing CEC Huada Electronic Design Co Ltd
Original Assignee
Beijing CEC Huada Electronic Design Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56016—Apparatus features

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  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种NVM测试读取加速方法及电路，该电路包括用于产生NVM地址的地址生成逻辑、用于存储信息的NVM存储器、用于产生期望数据的比较数据生成逻辑，用于产生比较结果的比较逻辑，以及相关的寄存器等。在NVM读取加速测试时，通过软件启动，硬件自动执行NVM数据读比对的工作：硬件自动根据存储器中软件配置值进行计算，并操作NVM读出数据，同时计算出预期数据，并将两个数据进行比较，得到比较结果来决定是否继续测试。若结果相等，则可以继续进行下一个地址的比较，若结果不等，停止测试，并将结果输出给软件，软件则可以通过读取寄存器的方式进行分析调试。本发明所述的方法能够有效减少NVM存储器读取比较数据时间。

Description

一种NVM测试读取加速方法及电路
技术领域
本发明属于集成电路芯片的测试设计领域，具体涉及可测性设计领域，通过内部并行自动数据比较可有效提高NVM存储器的读取比较数据速度。
背景技术
圆片测试在半导体产品的制造过程中起着十分重要的作用，从芯片被加工制造出来，到交到最终客户手中，经过了多次不同的测试，保证着产品的质量。而随着半导体工艺技术进步和设计复杂度逐渐提升，对芯片测试成本产生了巨大的冲击。测试时间变长，使芯片开发周期加长；测试成本增加，使整颗芯片成本激增。随着NVM容量也越来越大，NVM测试时间增长迅速，数据读取比较作为判断NVM存储数据是否正确的主要方法，所需的时间也增加显著。传统的读取方法采用将数据读出到I/O并串行输出进行比对的方式，其读出效率低，测试时间长，并且随着NVM容量变大呈现倍数增长。
鉴于上述原因，需要尽可能的缩减测试成本，因此优化NVM测试的读操作显得尤为重要，其带来的好处也显而易见，可以大幅降低测试时间，从而降低测试成本。
通过分析NVM的测试基本方法，发现NVM测试中大量使用了一些特征Pattern，每次读出的数据有规律可循，目前主流的测试流程中包含以下几种特定的测试Pattern：全“0”Pattern，全“1”Pattern，Checkerboard Pattern，INV Checkerboard Pattern，AAPattern，55Pattern，Diagonal Pattern和Erase disturb Pattern。因此可以通过设计一种加速电路来提高读取速度。
发明内容
本发明的目的在于解决测试时NVM在特征Pattern的串行读取数据消耗时间长的问题，通过硬件实现内部并行数据读出比较以提高速度。
本发明是一种NVM测试读取加速方法，采用全硬件的实现方案，详细的技术方案描述如下：
本发明的硬件电路包括：一个地址生成逻辑、一个NVM存储器、一个比较数据生成逻辑、一个数据比较逻辑、若干组用于装载信息的数据寄存器(用于配置选择电路功能和临时数据存储，包括：片选寄存器、起始地址寄存器、结束地址寄存器、Pattern类型寄存器、原始数据寄存器和Pattern数据参考寄存器)、以及其它相关的组合逻辑等等。
所述的地址生成逻辑读取片选寄存器、起始地址寄存器、结束地址寄存器和Pattern类型寄存器的值，进行NVM地址的控制，控制每次读出数据的地址，并将此地址写回起始地址寄存器中。地址生成逻辑接收比较逻辑输出的fail信号，若fail信号为1，则会将NVM地址停止变化。地址生成逻辑判断其输出给NVM的地址和结束地址寄存器的值相等时，则会将finish信号输出为1，表示测试结束。
所述的用于存储芯片信息的NVM存储器，接收地址生成逻辑产生的控制信号，并输出相应地址的存储数据。
所述的比较数据生成逻辑读取Pattern类型寄存器、原始数据寄存器和接收地址生成逻辑产生地址的值，计算出本次需要比较的值，存储在Pattern比较参考寄存器中。
所述的比较逻辑将NVM存储器输出数据和Pattern比较参考寄存器中数据进行比较，若相等则输出fail信号为0，若不相等，则fail信号为1。
本发明的工作原理如下：通过设置片选寄存器、起始地址寄存器、结束地址寄存器、Pattern类型寄存器的值和原始数据寄存器，让地址生成逻辑根据不同的Pattern类型产生对应的地址控制，比较数据生成逻辑配合地址生成逻辑计算出期望的数据，存储在Pattern数据参考寄存器中。NVM存储器接收来自地址生成逻辑产生的地址和其他控制信号，输出对应的存储数据。比较逻辑将NVM存储器输出数据和Pattern数据参考寄存器中数据进行直接比较，若相等则fail信号无效继续测试，直到地址生成逻辑产生finish信号。若不相等则fail信号有效，地址生成逻辑停止产生NVM地址等待命令。当fail时，可以通过读取起始地址寄存器、Pattern数据参考寄存器和NVM中fail时地址数据来进行分析调试。
本发明所述NVM存储器读取加速方法为芯片内部读出比对方法，能有效利用NVM存储器的输出最大带宽，使得测试效率提升。
本发明所述NVM存储器读取加速方法，只有配置寄存器和启动由软件控制，后续所有操作均由硬件自动完成，实现高速自动读比对。
附图说明
图1硬件电路原理图
图2自动读比对流程图
图3 fail时分析调试流程图
具体实施方式
以下结合说明书附图对本发明的具体实施方式进行详细说明。
如图1本发明硬件电路原理图所示，1代表片选寄存器，2代表起始地址寄存器，3代表结束地址寄存器，4代表Pattern类型寄存器，5代表原始数据寄存器，6代表地址生成逻辑，7代表比较数据生成逻辑，8代表存储信息的NVM存储器，9代表Pattern数据参考寄存器，10代表比较逻辑。
图1中的1代表的片选寄存器，在芯片初始上电时该寄存器处于无效状态，当选中NVM存储器时，片选寄存器处于有效状态。
图1中的2代表起始地址寄存器，其作用是选择要进行读比较的NVM存储器的起始地址。
图1中的3代表结束地址寄存器，其作用是选择要进行读比较的NVM存储器的结束地址。
图1中的4代表Pattern类型寄存器，其不同的数值代表比较不同的Pattern。
图1中的5代表原始数据寄存器，用于存储起始地址当前的比较的数据。
图1中的6代表地址生成逻辑，通过读取片选寄存器、起始地址寄存器、结束地址寄存器和Pattern类型寄存器的值，进行NVM地址的控制，控制每次读出数据的地址。地址生成逻辑接收比较逻辑输出的fail信号，若fail信号为1，则会将NVM地址停止变化，若fail信号为0，则会继续控制NVM地址。地址生成逻辑判断NVM地址和结束地址寄存器的值相等时，则会将finish信号输出为1，表示测试结束。
图1中的7代表比较数据生成逻辑，其读取Pattern类型寄存器、原始数据寄存器和接收地址生成逻辑产生地址的值，计算出本次需要比较的值，存储在Pattern比较参考寄存器中。
图1中的8代表存储芯片信息的NVM存储器，接收地址生成逻辑产生的控制信号，并输出相应地址的存储数据。
图1中的9代表Pattern数据参考寄存器，用于存储每次从比较数据生成逻辑产生的比较数据。
图1中的10代表比较逻辑将NVM存储器输出数据和Pattern比较参考寄存器中数据进行比较，若相等则输出fail信号为0，若不相等，则fail信号为1。
图2中示例了通过软件启动，硬件自动执行NVM数据读比对的工作流程图。从该流程图可以看出，仅初期比较信息寄存器(包括片选寄存器、起始地址寄存器、结束地址寄存器、Pattern类型寄存器、原始数据寄存器)相关配置由软件控制，比较过程均由硬件自动完成。当比较完成后，若结果Pass，则可以继续进行下一次的比较测试，若结果Fail，则可以通过读取寄存器的方式进行调试。
图3中示例了fail时，通过读取进行起始地址寄存器得到NVM fail时地址，读取Pattern数据参考寄存器得到正确的预期值，再访问NVM读取fail时地址所存储的数据，就知道错误地址和数据，可以进行分析调试。

Claims (8)

1.一种NVM测试读取加速电路，其特征在于，由地址生成逻辑、比较数据生成逻辑、数据比较逻辑、NVM存储器、用于装载信息的数据寄存器(包括片选寄存器、起始地址寄存器、结束地址寄存器、Pattern类型寄存器、原始数据寄存器和Pattern数据参考寄存器)、以及其它相关的组合逻辑构成,其中：所述的地址生成逻辑读取片选寄存器、起始地址寄存器、结束地址寄存器和Pattern类型寄存器的值，进行NVM地址的控制，控制每次读出数据的地址，并将此地址写回起始地址寄存器中；地址生成逻辑接收比较逻辑输出的fail信号，若fail信号为1，则会将NVM地址停止变化；地址生成逻辑判断其输出给NVM的地址和结束地址寄存器的值相等时，则会将finish信号输出为1，表示测试结束；通过硬件实现内部并行数据读出比较以提高速度。
2.一种NVM测试读取加速方法，应用于权利要求1所述的电路，其特征在于，在NVM存储器读取加速测试时，通过软件启动，硬件自动执行NVM存储器的数据读出和比对的工作，通过并行数据比较以达到加速的目的。
3.根据权利要求2所述的方法，其特征在于，由软件置位所述用于装载信息的数据寄存器，硬件自动完成NVM存储器测试的“地址、期望数据产生＝>数据读取＝>数据比较”过程，根据比较的结果来判断是否继续执行测试，并将结果反馈给软件。
4.根据权利要求2所述的方法，其特征在于：所述电路对NVM存储数据进行最大位宽的同时比较。
5.根据权利要求2所述的方法，其特征在于：所述电路可以根据Pattern类型寄存器的值，针对不同类型的Pattern进行测试。
6.根据权利要求2所述的方法，其特征在于：通过软件配置用于装载信息的数据寄存器值，电路可以自动计算每个地址的比对期望值。
7.根据权利要求2所述的方法，其特征在于：数据比较结果发生不相等时，电路保持当前状态，并等待软件命令进行处；数据比较结果相等时，电路自动完成测试并等待接收软件下一次的比较指令。
8.根据权利要求2所述的方法，其特征在于：数据比较结果发生不相等时，软件可以通过读取寄存器中存储数据和NVM中数据的方式进行分析和调试。
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