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CN106601206B - Goa栅极驱动电路以及液晶显示装置 - Google Patents

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Abstract

本发明公开了一种GOA栅极驱动电路，包括级联设置的多个GOA驱动单元，每一级GOA驱动单元包括上拉控制模块、上拉级传模块、第一下拉模块以及下拉维持模块；其中，每一级GOA驱动单元还包括第二下拉模块，所述第二下拉模块耦接于所述栅极控制信号和基准低电平信号之间，所述第二下拉模块由下拉信号控制，用于将所述栅极控制信号拉低至基准低电平信号，所述下拉信号是由独立的控制芯片提供。本发明还公开了一种液晶显示装置，其包括如上所述的GOA栅极驱动电路。

Description

GOA栅极驱动电路以及液晶显示装置
技术领域
本发明涉及显示器技术领域,尤其涉及一种GOA栅极驱动电路，还涉及包含如上GOA栅极驱动电路的液晶显示装置。
背景技术
主动式液晶显示装置中，每个像素具有一个薄膜晶体管(TFT)，其栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得该条线上的所有TFT打开，此时该水平扫描线上的像素电极会与垂直方向的数据线连接，从而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控制色彩的效果。目前主动式液晶显示面板水平扫描线的驱动主要由面板外接的IC来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术，即Gate Driver on Array(阵列基板行驱动)技术，可以运用液晶显示面板的原有制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的绑定(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
现有的GOA栅极驱动电路，通常包括级联的多个GOA驱动单元，每一级GOA驱动单元对应驱动一级水平扫描线。如图1所示，现有的GOA驱动单元的主要结构包括上拉控制模块(Pull-up control part)10、上拉级传模块(Pull-up part)20，下拉模块(Key Pull-downPart)30和下拉维持模块(Pull-down Holding Part)40，以及负责电位抬升的自举(Boast)电容CB。以4个CK输入信号的GOA电路为例，对于第n级GOA单元，上拉控制模块10负责控制上拉级传模块20的打开时间，一般根据前两级GOA驱动单元传递过来的扫描驱动信号Gn-2，输出本级电路的栅极控制信号Qn(通常称为Q点)；上拉级传模块20由栅极控制信号Qn控制，主要负责将时钟信号CK输出为本级电路的扫描驱动信号Gn；下拉模块30负责在第一时间将栅极控制信号Qn和扫描驱动信号Gn拉低为低电位，即，在接收到后两级GOA电路单元传递过来的高电平的扫描驱动信号Gn+2时，第一时间将本级电路的栅极控制信号Qn和扫描驱动信号Gn拉低为低电位关闭扫描信号；下拉维持模块40则负责将本级电路的栅极控制信号Qn和扫描驱动信号Gn维持(Holding)在关闭状态(即低电平电位)；自举电容(C boast)则负责Q点的二次抬升，这样有利于上拉级传模块20的扫描驱动信号Gn输出。
拼接屏技术，是指将较大尺寸的液晶显示屏切割为较小尺寸的显示屏，然后再将多个较小尺寸的显示屏拼接获得特定尺寸的显示屏。随着拼接屏技术的发展，在切割较大尺寸的液晶显示屏时，对设置在液晶显示屏边缘的GOA栅极驱动电路的级数提出了可任意切割的要求。然而，如上所述现有的GOA栅极驱动电路，对于每一级的GOA电路单元，由于下拉模块30是由后两级GOA电路单元传递过来扫描驱动信号Gn+2控制，若进行任意切割，例如在第n级进行切割，此时第n级为最后一级的电路单元，则切割完成后不再具有信号Gn+2以控制第n级下拉模块30，导致该级GOA电路单元无法正常工作，甚至导致整个GOA栅极驱动电路完全失效。因此，目前的液晶显示屏中，其中的GOA栅极驱动电路是无法满足在任意级数进行切割的要求。
发明内容
有鉴于此，本发明提供了一种GOA栅极驱动电路，该GOA栅极驱动电路可以在任意级数的GOA驱动单元进行切割，以满足切割后形成的各个栅极驱动电路都可以正常工作的要求。
为了实现上述目的，本发明采用了如下的技术方案：
一种GOA栅极驱动电路，包括级联设置的多个GOA驱动单元，每一级GOA驱动单元包括上拉控制模块、上拉级传模块、第一下拉模块以及下拉维持模块；所述上拉控制模块根据前两级扫描驱动信号控制产生栅极控制信号；所述上拉级传模块由所述栅极控制信号控制，将接收到的扫描时钟信号转换为本级扫描驱动信号输出；所述第一下拉模块根据后两级扫描驱动信号控制将所述栅极控制信号和本级扫描驱动信号拉低至基准低电平信号；所述下拉维持模块耦接于所述栅极控制信号和本级扫描驱动信号与基准低电平信号之间，用于将所述栅极控制信号和本级扫描驱动信号拉低至基准低电平信号；其中，每一级GOA驱动单元还包括第二下拉模块，所述第二下拉模块耦接于所述栅极控制信号和基准低电平信号之间，所述第二下拉模块由下拉信号控制，用于将所述栅极控制信号拉低至基准低电平信号；所述下拉信号的相位滞后于所述后两级扫描驱动信号，所述下拉信号由独立的控制芯片提供。
优选地，所述下拉信号的波形是与所述后两级扫描驱动信号的波形相同而相位滞后的信号。
优选地，所述第二下拉模块包括第三下拉晶体管，所述第三下拉晶体管的源极连接至所述栅极控制信号，栅极连接至所述下拉信号，漏极连接至基准低电平信号。
优选地，所述独立的控制芯片为时序控制芯片。
优选地，所述GOA驱动单元还包括自举电容，所述自举电容连接在所述上拉控制模块的输出端和所述上拉级传模块的输出端之间。
优选地，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的源极接收基准高电平信号，栅极接收前两级扫描驱动信号，漏极输出所述栅极控制信号。
优选地，所述上拉级传模块包括上拉级传晶体管，所述上拉级传晶体管的栅极接收所述栅极控制信号，源极连接至所述扫描时钟信号，漏极输出本级扫描驱动信号。
优选地，所述第一下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的源极连接至本级扫描驱动信号，栅极接收后两级扫描驱动信号，漏极连接至基准低电平信号；所述第二下拉晶体管的源极连接至所述栅极控制信号，栅极接收后两级扫描驱动信号，漏极连接至基准低电平信号。
优选地，所述下拉维持模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管；其中，所述第一晶体管的栅极和源极连接并接收基准高电平信号，漏极与所述第二晶体管的源极连接；所述第二晶体管的栅极连接至所述栅极控制信号，漏极连接至基准低电平信号；所述第三晶体管的源极与所述第一晶体管的源极连接，栅极与所述第一晶体管的漏极连接，漏极与所述第四晶体管的源极连接；所述第四晶体管的栅极连接至所述栅极控制信号，漏极连接至基准低电平信号；所述第五晶体管的源极连接至所述栅极控制信号，栅极与所述第三晶体管的漏极连接，漏极连接至基准低电平信号；所述第六晶体管的源极连接至本级扫描驱动信号，栅极与所述第三晶体管的漏极连接，漏极连接至基准低电平信号。
本发明还提供了一种液晶显示装置，其包括如上所述的GOA栅极驱动电路。
本发明实施例中提供的GOA栅极驱动电路，在每一GOA驱动单元中增加了第二下拉模块，第二下拉模块由下拉信号控制，用于将栅极控制信号拉低至基准低电平信号。其中，下拉信号由独立于级联的多个GOA驱动单元之外的控制芯片提供，当GOA栅极驱动电路在任意级数的GOA驱动单元进行切割导致部分GOA驱动单元的第一下拉模块失效时，此时第二下拉模块可以使得该部分的GOA驱动单元仍能保持正常的工作状态，由此满足了GOA栅极驱动电路可以在任意级数进行切割的要求。包含如上的GOA栅极驱动电路的显示装置，在切割为小尺寸显示屏时，其切割尺寸具有更大地的自由度。
附图说明
图1是现有的GOA栅极驱动电路中GOA驱动单元的结构框图；
图2是本发明实施例中的液晶显示装置的结构示意图；
图3是本发明实施例中的GOA栅极驱动电路中GOA驱动单元的结构框图；
图4是本发明实施例中的GOA驱动单元的电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式进行详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本发明的实施方式仅仅是示例性的，并且本发明并不限于这些实施方式。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
本实施例提供了一种液晶显示装置，如图2所示，所述液晶显示装置包括显示区域200以及集成设置在显示区域200边缘上的GOA栅极驱动电路100，所述GOA栅极驱动电路100包括级联设置的多个GOA驱动单元1，按照第n级GOA驱动单元1控制对显示区域200第n级水平扫描线提供扫描驱动信号。
在本实施例中，为了使得所述液晶显示装置便于切割以适用于拼接屏，所述GOA栅极驱动电路100设计为可以在任意级数的GOA驱动单元1进行切割，切割后形成的各部分栅极驱动电路都可以正常工作。
为了满足可以在任意级数的GOA驱动单元进行切割的要求，本实施例提供了一种GOA栅极驱动电路100，其包括级联设置的多个GOA驱动单元1。如图3所示，每一级GOA驱动单元1包括上拉控制模块10、上拉级传模块20、第一下拉模块30、自举电容CB、下拉维持模块40以及第二下拉模块50。
为了详细说明本实施例，以下都是以4个CK输入信号的GOA电路进行描述。
其中，所述上拉控制模块10根据前两级扫描驱动信号Gn-2控制产生栅极控制信号Qn。所述上拉级传模块20由所述栅极控制信号Qn控制，将接收到的扫描时钟信号CK转换为本级扫描驱动信号Gn输出。所述第一下拉模块30根据后两级扫描驱动信号Gn+2控制将所述栅极控制信号Qn和本级扫描驱动信号Gn拉低至基准低电平信号VSS。所述自举电容CB连接在所述上拉控制模块10的输出端和所述上拉级传模块20的输出端之间。所述下拉维持模块40耦接于所述栅极控制信号Qn和本级扫描驱动信号Gn与基准低电平信号VSS之间，在本级扫描驱动信号Gn处于非驱动时间时，所述下拉维持模块40将所述栅极控制信号Qn和本级扫描驱动信号Gn拉低至基准低电平信号VSS。
其中，所述第二下拉模块50耦接于所述栅极控制信号Qn和基准低电平信号VSS之间，所述第二下拉模块30由下拉信号RT控制，用于将所述栅极控制信号Qn拉低至基准低电平信号VSS；所述下拉信号RT是与后两级扫描驱动信号Gn+2的波形相同但是相位滞后的信号，例如下拉信号RT相比于Gn+2滞后，直至与后三级扫描驱动信号Gn+3完全相同，并且所述下拉信号RT是由独立的控制芯片60提供。需要说明的是，在本实施例中，第二下拉模块50与第一下拉模块30区别在于：第一下拉模块30在第一时间(后两级扫描驱动信号Gn+2为高电平)同时下拉栅极控制信号Qn和本级扫描驱动信号Gn；而第二下拉模块50在第一时间(下拉信号RT为高电平)时仅控制下拉栅极控制信号Qn，下拉栅极控制信号Qn关断上拉级传模块20，由此也可以关闭本级扫描驱动信号Gn的输出。当然，在另外的一些实施例中，第二下拉模块50也可以设计为在第一时间同时下拉栅极控制信号Qn和本级扫描驱动信号Gn。另外，对于同一级的GOA驱动单元1，所述下拉信号RT与所述后两级扫描驱动信号Gn+2相比，后两级扫描驱动信号Gn+2是由后两级的GOA驱动单元提供，而下拉信号RT则是由独立于级联的多个GOA驱动单元之外的控制芯片60提供，其相位通常是滞后于后两级扫描驱动信号Gn+2的相位，其具体的相位和脉冲宽度可以根据实际需要进行调节，所述控制芯片60例如可以是时序控制芯片(Tcon)。
如上所提供的GOA栅极驱动电路，在每一GOA驱动单元中增加了第二下拉模块，第二下拉模块由下拉信号控制，用于将栅极控制信号拉低至基准低电平信号。其中，下拉信号由独立于级联的多个GOA驱动单元之外的控制芯片提供，当GOA栅极驱动电路在任意级数的GOA驱动单元进行切割导致部分GOA驱动单元(例如切割后各个部分的最后一级GOA驱动单元)的第一下拉模块失效时，此时第二下拉模块可以使得该部分的GOA驱动单元仍能保持正常的工作状态，由此满足了GOA栅极驱动电路可以在任意级数进行切割的要求。
并且，由于所述下拉信号RT滞后于后两级扫描驱动信号Gn+2，在第一下拉模块30保存正常工作(即具有后两级扫描驱动信号Gn+2)的GOA驱动单元中，第二下拉模块50可以对栅极控制信号Qn进行二次下拉，提高了GOA电路输出的稳定性。
具体地，上拉控制模块10在前两级驱动单元产生的前两级扫描驱动信号Gn-2的作用下，生成栅极控制信号Qn。栅极控制信号Qn负责整个GOA驱动单元1的正确工作时序。当行扫描进行到本级GOA驱动单元1时，Qn为高电平，可用于开启上拉级传模块20输出本级扫描驱动信号Gn。当本级驱动单元处于非行扫描状态时，需要保证Qn为可靠的低电平，使上拉级传模块20不输出(即Gn为低电平)。因此，在GOA驱动单元以及驱动电路的设计中，必须保证Qn的时序正确。在本实施例中，如图4所示，所述上拉控制模块10包括上拉控制晶体管T11，所述上拉控制晶体管T11的源极接收基准高电平信号VGH，栅极接收前两级扫描驱动信号Gn-2，漏极输出所述栅极控制信号Qn。
具体地，上拉级传模块20主要负责将扫描时钟信号CK输出为栅极的扫描驱动信号Gn。在本实施例中，如图4所示，所述上拉级传模块20包括上拉级传晶体管T21，所述上拉级传晶体管T21的栅极作为上拉级传单元20的控制信号输入端连接至所述栅极控制信号Qn，源极连接至所述扫描时钟信号CK，漏极输出所述扫描驱动信号Gn，连接至对应行的扫描线(图中未示出)。
具体地，第一下拉模块30用于在第一时间将上拉级传晶体管T21的漏极电位(即扫描驱动信号Gn)和栅极电位(即栅极控制信号Qn)拉低为低电位，即关闭扫描驱动信号Gn。本实施例中，如图4所示，所述第一下拉模块30包括第一下拉晶体管T31和第二下拉晶体管T41。其中，所述第一下拉晶体管T31的源极连接至本级扫描驱动信号Gn，栅极接收后两级扫描驱动信号Gn+2，漏极连接至基准低电平信号VSS，当后两级扫描驱动信号Gn+2为高电平，第一下拉晶体管T31将扫描驱动信号Gn拉低至基准低电平信号VSS，关闭本级的扫描驱动信号Gn。所述第二下拉晶体管T41的源极连接至所述栅极控制信号Qn，栅极接收后两级扫描驱动信号Gn+2，漏极连接至基准低电平信号VSS；当后两级扫描驱动信号Gn+2为高电平，第二下拉晶体管T41将栅极控制信号Qn拉低至基准低电平信号VSS，关闭栅极控制信号Qn。
具体地，第二下拉模块50主要是用于在第一时间将上拉级传晶体管T21栅极电位(即栅极控制信号Qn)拉低为低电位。在第一下拉模块30失效时，第二下拉模块50可以保证本级的GOA驱动单元仍能保持正常的工作状态；当然，如果是第一下拉模块30处于有效工作状态，则第二下拉模块50可以确保栅极控制信号Qn被拉低为低电位，有利于GOA驱动单元输出的稳定性。本实施例中，如图4所示，所述第二下拉模块50包括第三下拉晶体管T60，所述第三下拉晶体管T60的源极连接至所述栅极控制信号Qn，栅极连接至所述下拉信号RT，漏极连接至基准低电平信号VSS。
其中，如图4所示，所述自举电容CB连接在所述上拉控制模块10的输出端和所述上拉级传模块20的输出端之间，即，自举电容CB的两端分别连接栅极控制信号Qn和本级扫描驱动信号Gn，所述自举电容CB的作用是在Qn为高电平时，存储上拉级传晶体管T21栅源端的电压，当Gn输出高电平的行扫描信号后，自举电容CB可以二次抬升上拉级传晶体管T21的栅极的电位，以保证上拉级传晶体管T21可靠地开启与输出扫描驱动信号Gn。在完成本级的扫描驱动后，Gn为低电平，并在其他行进行扫描的时候一直维持这个低电平。
当第一下拉模块30接收的后两级扫描驱动信号Gn+2回到低电平后，第一下拉模块30将不能维持Qn和Gn的低电平，因此，在GOA驱动单元1中，采用下拉维持单元40将Qn和Gn维持(Holding)在关闭状态(低电平状态)。本实施例中，具体地，如图4所示，所述下拉维持电路40包括第一晶体管T51、第二晶体管T52、第三晶体管T53、第四晶体管T54、第五晶体管T43、第六晶体管T33。其中，所述第一晶体管T51的栅极和源极连接并接收基准高电平信号VGH，漏极与所述第二晶体管T52的源极连接；所述第二晶体管T52的栅极连接至所述栅极控制信号Qn，漏极连接至基准低电平信号VSS；所述第三晶体管T53的源极与所述第一晶体管T51的源极连接，栅极与所述第一晶体管T51的漏极连接，漏极与所述第四晶体管T54的源极连接；所述第四晶体管T54的栅极连接至所述栅极控制信号Qn，漏极连接至基准低电平信号VSS；所述第五晶体管T43的源极连接至所述栅极控制信号Qn，栅极与所述第三晶体管T53的漏极连接，漏极连接至基准低电平信号VSS；所述第六晶体管T33的源极连接至本级扫描驱动信号Gn，栅极与所述第三晶体管T53的漏极连接，漏极连接至基准低电平信号VSS。
参阅图4，下拉维持电路40中：(1)、在本级GOA驱动单元开启扫描之前，Qn为低电平，第二晶体管T52和第四晶体管T54截止，第一晶体管T51和第三晶体管T53导通，第五晶体管T43和第六晶体管T33也导通，因此栅极控制信号Qn和本级扫描驱动信号Gn连通至基准低电平信号VSS，Qn和Gn维持在关闭状态。(2)、在本级GOA驱动单元进行扫描驱动时，Qn为高电平，第二晶体管T52和第四晶体管T54导通，第三晶体管T53截止，第五晶体管T43和第六晶体管T33也截止，因此栅极控制信号Qn和本级扫描驱动信号Gn与基准低电平信号VSS之间断开，Qn和Gn均为高电平。(3)、在本级GOA驱动单元扫描完成之后，首先如前所述，第一下拉模块30会在第一时间将Qn和Gn拉低为低电平，当Qn被拉低为低电平后，如第(1)点所述的，可以由下拉维持电路40将Qn和Gn维持在低电平的关闭状态。
综上所述，如上实施例提供的GOA栅极驱动电路以及相应的液晶显示装置，在每一GOA驱动单元中增加了第二下拉模块，第二下拉模块由下拉信号控制，用于将栅极控制信号拉低至基准低电平信号。其中，下拉信号由独立于级联的多个GOA驱动单元之外的控制芯片提供，当GOA栅极驱动电路在任意级数的GOA驱动单元进行切割导致部分GOA驱动单元的第一下拉模块失效时，此时第二下拉模块可以使得该部分的GOA驱动单元仍能保持正常的工作状态，由此满足了GOA栅极驱动电路可以在任意级数进行切割的要求。包含如上的GOA栅极驱动电路的显示装置，在切割为小尺寸显示屏时，其切割尺寸具有更大地的自由度。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (9)

1.一种GOA栅极驱动电路，包括级联设置的多个GOA驱动单元(1)，每一级GOA驱动单元(1)包括上拉控制模块(10)、上拉级传模块(20)、第一下拉模块(30)以及下拉维持模块(40)；所述上拉控制模块(10)根据前两级扫描驱动信号(Gn-2)控制产生栅极控制信号(Qn)；所述上拉级传模块(20)由所述栅极控制信号(Qn)控制，将接收到的扫描时钟信号(CK)转换为本级扫描驱动信号(Gn)输出；所述第一下拉模块(30)根据后两级扫描驱动信号(Gn+2)控制将所述栅极控制信号(Qn)和本级扫描驱动信号(Gn)拉低至基准低电平信号(VSS)；所述下拉维持模块(40)耦接于所述栅极控制信号(Qn)和本级扫描驱动信号(Gn)与基准低电平信号(VSS)之间，用于将所述栅极控制信号(Qn)和本级扫描驱动信号(Gn)拉低至基准低电平信号(VSS)；其特征在于，
每一级GOA驱动单元(1)还包括第二下拉模块(50)，所述第二下拉模块(50)耦接于所述栅极控制信号(Qn)和基准低电平信号(VSS)之间，所述第二下拉模块(30)由下拉信号(RT)控制，用于将所述栅极控制信号(Qn)拉低至基准低电平信号(VSS)；每一级GOA驱动单元(1)中，所述下拉信号(RT)的波形是与所述后两级扫描驱动信号(Gn+2)的波形相同，所述下拉信号(RT)的相位滞后于所述后两级扫描驱动信号(Gn+2)且超前于后三级扫描驱动信号(Gn+3)，所述下拉信号(RT)由独立的控制芯片(60)提供。
2.根据权利要求1所述的GOA栅极驱动电路，其特征在于，所述第二下拉模块(50)包括第三下拉晶体管(T60)，所述第三下拉晶体管(T60)的源极连接至所述栅极控制信号(Qn)，栅极连接至所述下拉信号(RT)，漏极连接至基准低电平信号(VSS)。
3.根据权利要求2所述的GOA栅极驱动电路，其特征在于，所述独立的控制芯片(60)为时序控制芯片。
4.根据权利要求2所述的GOA栅极驱动电路，其特征在于，所述GOA驱动单元(1)还包括自举电容(CB)，所述自举电容(CB)连接在所述上拉控制模块(10)的输出端和所述上拉级传模块(20)的输出端之间。
5.根据权利要求2所述的GOA栅极驱动电路，其特征在于，所述上拉控制模块(10)包括上拉控制晶体管(T11)，所述上拉控制晶体管(T11)的源极接收基准高电平信号(VGH)，栅极接收前两级扫描驱动信号(Gn-2)，漏极输出所述栅极控制信号(Qn)。
6.根据权利要求2所述的GOA栅极驱动电路，其特征在于，所述上拉级传模块(20)包括上拉级传晶体管(T21)，所述上拉级传晶体管(T21)的栅极接收所述栅极控制信号(Qn)，源极连接至所述扫描时钟信号(CK)，漏极输出本级扫描驱动信号(Gn)。
7.根据权利要求2所述的GOA栅极驱动电路，其特征在于，所述第一下拉模块(30)包括第一下拉晶体管(T31)和第二下拉晶体管(T41)，所述第一下拉晶体管(T31)的源极连接至本级扫描驱动信号(Gn)，栅极接收后两级扫描驱动信号(Gn+2)，漏极连接至基准低电平信号(VSS)；所述第二下拉晶体管(T41)的源极连接至所述栅极控制信号(Qn)，栅极接收后两级扫描驱动信号(Gn+2)，漏极连接至基准低电平信号(VSS)。
8.根据权利要求2所述的GOA栅极驱动电路，其特征在于，所述下拉维持模块(40)包括第一晶体管(T51)、第二晶体管(T52)、第三晶体管(T53)、第四晶体管(T54)、第五晶体管(T43)、第六晶体管(T33)；
所述第一晶体管(T51)的栅极和源极连接并接收基准高电平信号(VGH)，漏极与所述第二晶体管(T52)的源极连接；所述第二晶体管(T52)的栅极连接至所述栅极控制信号(Qn)，漏极连接至基准低电平信号(VSS)；所述第三晶体管(T53)的源极与所述第一晶体管(T51)的源极连接，栅极与所述第一晶体管(T51)的漏极连接，漏极与所述第四晶体管(T54)的源极连接；所述第四晶体管(T54)的栅极连接至所述栅极控制信号(Qn)，漏极连接至基准低电平信号(VSS)；所述第五晶体管(T43)的源极连接至所述栅极控制信号(Qn)，栅极与所述第三晶体管(T53)的漏极连接，漏极连接至基准低电平信号(VSS)；所述第六晶体管(T33)的源极连接至本级扫描驱动信号(Gn)，栅极与所述第三晶体管(T53)的漏极连接，漏极连接至基准低电平信号(VSS)。
9.一种液晶显示装置，其特征在于，包括如权利要求1-8任一所述的GOA栅极驱动电路。
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