TWI486959B - 移位暫存器電路 - Google Patents

Description

移位暫存器電路

本發明是有關於一種移位暫存器電路，尤其是有關於一種具有較佳充放電能力之移位暫存器。

習知的移位暫存器係依據其內部之一控制訊號來決定是否輸出一閘極驅動訊號，且在移位暫存器不需要輸出閘極驅動訊號的時段中，將輸出閘極驅動訊號以及控制訊號係穩定在低電位，以避免移位暫存器在錯誤的時間輸出閘極驅動訊號驅動錯誤的閘極線。因此，如何在移位暫存器不需要輸出閘極驅動訊號的時段中，正確且快速的將輸出閘極驅動訊號以及控制訊號係穩定在低電位，變成為重要的課題。

為了在移位暫存器不需要輸出閘極驅動訊號的時段中，正確且快速的將輸出閘極驅動訊號以及控制訊號穩定在低電位，本發明所提供的移位暫存器電路實施例包括第一電晶體，具有第一端、第二端與控制端，第一端用以接收第n級時脈訊號，而第二端用以作為移位暫存器電路之輸出端，並輸出第n級閘極脈衝；電容，其一端電性耦接第一電晶體的控制端；上拉控制電路，用以接收並傳送第n-2級閘極脈 衝至第一電晶體的控制端；第一下拉電路，用以依據第n+2級閘極脈衝而決定是否將移位暫存器電路之輸出端的準位下拉至預設低電位，以及決定是否將第一電晶體的控制端電性耦接至輸出端；第二下拉電路，用以依據一下拉控制訊號的狀態而決定是否將第一電晶體的控制端電性耦接至輸出端，以及決定是否將電容之另一端的準位與輸出端的準位皆下拉至預設低電位；下拉控制電路，用以提供下拉控制訊號，並依據第一電晶體控制端之準位來決定下拉控制訊號之狀態；以及，補償電路，用以產生一補償脈衝，並用以依據控制端之準位來決定是否輸出補償脈衝至電容之另一端，其中第n級時脈訊號之其中一脈衝的致能期間於補償脈衝的致能期間內，且補償脈衝的致能期間係長於脈衝的致能期間。

在本發明的較佳實施例中，上述之補償電路更包括第二電晶體，具有第一端、第二端與控制端，第二電晶體之控制端用以接收第n+1級時脈訊號，第二電晶體之第一端係用以接收預設高電位；第三電晶體，具有第一端、第二端與控制端，第三電晶體之控制端用以接收第n-1級時脈訊號，第三電晶體之第一端與第二電晶體之第一端電性耦接，第三電晶體之第二端與第二電晶體之第二端電性耦接，第三電晶體之第二端並用以輸出上述之補償脈衝；第四電晶體，具有第一端、第二端與控制端，第四電晶體之控制端係用以接收第n+2級時脈訊號，第四電晶體之第一端並與第二電晶體之第二端電性耦接；第五電晶體，具有第一端、第二端與控制端，第五電晶體之控制端係用以接收第n-2級時脈訊號，第五電晶體之第一端與第二電晶體之第二端電性耦接，第五電晶體之第二端與第四電晶體之第二端及預設低電位電性耦接；以 及，第六電晶體，具有第一端、第二端與控制端，第六電晶體之控制端與第一電晶體之控制端電性耦接，第六電晶體之第一端與第二電晶體之第二端電性耦接，第六電晶體之第二端與電容之另一端電性耦接。

根據以上所述，本發明因具有補償電路，可輸出補償脈衝至電容之另一端，也就是第一電晶體之控制端，又第n級時脈訊號之其中一脈衝的致能期間於補償脈衝的致能期間內，且補償脈衝的致能期間係長於脈衝的致能期間，第一電晶體之控制端的補償期間會因補償脈衝而長於習知的補償時間，第一電晶體之控制端的準位也因此高於習知的準位。因此當移位暫存器電路之輸出端以及第一電晶體之控制端欲同時穩定於預設低電位時，第一電晶體之控制端因具有較高之準位，第一電晶體不會因控制端與輸出端同時下拉而造成跨壓不足，因而導致第一電晶體充放電能力低落之情況，因此，根據上述之內容，本發明所提出之移位暫存器電路實施例可快速且正確的將輸出端穩定於預設低電位，避免錯誤的閘極線開啟而導致顯示資料錯充的情況發生。

T1,T11,T21,T22,T31,T32,T33,T34,T41,T42,T43,T51,T52,T53,T54,T55‧‧‧電晶體

C1‧‧‧電容

VGH‧‧‧預設高電位

VGL‧‧‧預設低電位

Q(n)‧‧‧控制訊號

P(n)‧‧‧下拉控制訊號

G(n-2)‧‧‧第n-2級閘極脈衝

G(n)‧‧‧第n級閘極脈衝

G(n+2)‧‧‧第n+2級閘極脈衝

H_1‧‧‧補償脈衝

HC(n)‧‧‧第n級時脈訊號

HC(n-1)‧‧‧第n-1級時脈訊號

HC(n-2)‧‧‧第n-2級時脈訊號

HC(n+1)‧‧‧第n+1級時脈訊號

HC(n+2)‧‧‧第n+2級時脈訊號

10‧‧‧上拉控制電路

20‧‧‧第一下拉電路

30‧‧‧下拉控制電路

40‧‧‧第二下拉電路

50‧‧‧補償電路

301、302、401、402‧‧‧曲線

圖1為本發明之實施例示意圖。

圖2為本發明之時序實施例示意圖。

圖3為本發明之實驗數據示意圖一。

圖4為本發明之實驗數據示意圖二。

請參閱圖1及圖2，圖1為本發明所提出之移位暫存器電路實施例，其包括電晶體T1、電容C1、上拉控制電路10、第一下拉電路20、下拉控制電路30、第二下拉電路40、以及補償電路50。

圖2為本發明時序實施例，包括第n-2級閘極脈衝G(n-2)、第n級閘極脈衝G(n)、第n+2級閘極脈衝G(n+2)、控制訊號Q(n)、補償脈衝H_1，第n-2級時脈訊號HC(n-2)、第n-1級時脈訊號HC(n-1)、第n級時脈訊號HC(n)、第n+1級時脈訊號HC(n+1)、以及第n+2級時脈訊號HC(n+2)。其中第n-2級時脈訊號HC(n-2)、第n-1級時脈訊號HC(n-1)、第n級時脈訊號HC(n)、第n+1級時脈訊號HC(n+1)、以及第n+2級時脈訊號HC(n+2)具有相同長度之致能期間，第n-2級時脈訊號HC(n-2)超前該第n-1級時脈訊號HC(n-1)一預設時間，第n-1級時脈訊號HC(n-1)超前第n級時脈訊號HC(n)上述之預設時間，第n級時脈訊號HC(n)超前第n+1級時脈訊號HC(n+1)上述之預設時間，第n+1級時脈訊號HC(n+1)超前第n+2級時脈訊號HC(n+2)上述之預設時間。

前述之電晶體T1具有第一端、第二端與控制端，控制端與上拉控制電路10電性耦接，電晶體T1的第一端用以接收第n級時脈訊號HC(n)，而電晶體T1的第二端則是用以作為移位暫存器電路之輸出端，並用以輸出第n級閘極脈衝G(n)。電容C1其一端與電晶體T1的控制端電性耦接，另一端則與上述之補償電路50電性耦接，電容C1係用以接收補償電路50所輸出之補償脈衝H_1，並根據電容之特性將補償脈衝H_1傳送至電晶體T1的控制端。

前述之上拉控制電路10包括電晶體T11，電晶體 T11具有第一端、第二端、以及控制端，電晶體T11之控制端及第一端用以接收第n-2級閘極脈衝G(n-2)，電晶體T11之第二端則與電晶體T1之控制端電性耦接，係用以將接收之第n-2級閘極脈衝G(n-2)輸出為一控制訊號Q(n)，並傳送至電晶體T1之控制端。

前述之第一下拉電路20是用以依據第n+2級閘極脈衝G(n+2)而決定是否將輸出端的準位下拉至預設低電位VGL，以及決定是否將電晶體T1之控制端電性耦接至輸出端。第一下拉電路20包括電晶體T21以及電晶體T22，電晶體T21具有第一端、第二端、以及控制端，電晶體T21之控制端用以接收第n+2級閘極脈衝G(n+2)，電晶體T21之第一端係用以與電晶體T1之控制端電性耦接，電晶體T21之第二端係用以與輸出端電性耦接，因此電晶體T21係用以根據第n+2級閘極脈衝G(n+2)將電晶體T1之控制端電性耦接至輸出端。電晶體T22具有第一端、第二端、以及控制端，電晶體T22之控制端係用以接收第n+2級閘極脈衝G(n+2)，電晶體T22之第一端與輸出端電性耦接，電晶體T22之第二端與預設低電位VGL電性耦接，電晶體T22係用以根據第n+2級閘極脈衝G(n+2)將輸出端的準位下拉至預設低電位VGL。因此當第n+2級閘極脈衝G(n+2)為致能期間時，電晶體T21及電晶體T22將被致能，並將電晶體T1之控制端電性耦接至輸出端，以及將輸出端的準位下拉至預設低電位VGL。

前述之下拉控制電路30與第二下拉電路40電性耦接，係用以提供下拉控制訊號P(n)至第二下拉電路40，並依據電晶體T1控制端之準位來決定下拉控制訊號P(n)之狀態。下拉控制電路30更包括電晶體T31、電晶體T32、電晶體T33以及 電晶體T34。電晶體T31具有第一端、第二端、以及控制端，電晶體T31之控制端及第一端係用以接收預設高電位VGH；電晶體T33，具有第一端、第二端、以及控制端，電晶體T33之控制端與電晶體T31之第二端電性耦接，電晶體T33之第一端與電晶體T31之控制端及電晶體T31之第一端電性耦接，以接收預設高電位VGH，電晶體T33之第二端則是用以將第一端所接收之預設高電位VGH輸出為下拉控制訊號P(n)；電晶體T32具有第一端、第二端、以及控制端，電晶體T32之控制端係用以與電晶體T1之控制端電性耦接，電晶體T32之第一端係用以與電晶體T31之第二端以及電晶體T33之控制端電性耦接，電晶體T32之第二則端係用以與預設低電位VGL電性耦接；電晶體T34，其具有第一端、第二端、以及控制端，電晶體T34之控制端係用以與電晶體T32之控制端電性耦接，電晶體T34之第一端係與電晶體T33之第二端電性耦接，電晶體T34之第二端係用以與預設低電位VGL電性耦接。因此當電晶體T32之控制端以及電晶體T34被控制訊號Q(n)致能時，電晶體T32之第一端以及電晶體T34之第一端皆會被下拉至預設低電位VGL之準位，因此電晶體T33之控制端以及第二端被電晶體T32及電晶體T34下拉至預設低電位VGL，也就是下拉控制訊號P(n)被下拉至預設低電位VGL，因此根據下拉控制訊號P(n)而決定是否運作之第二下拉電路40將不會被致能，使電晶體T1可正確輸出第n級閘極脈衝。

前述之第二下拉電路40是用以依據上述之下拉控制訊號P(n)的狀態而決定是否將電晶體T1的控制端電性耦接至輸出端，以及決定是否將電容之另一端的準位與輸出端的準位皆下拉至預設低電位VGL。第二下拉電路40包括電晶 體T41、電晶體T42及電晶體T43，電晶體T41具有第一端、第二端、以及控制端，電晶體T41之控制端係用以接收下拉控制訊號P(n)，電晶體T41之第一端係用以與電晶體T1之控制端電性耦接，電晶體T41之第二端則係用以與輸出端電性耦接，電晶體T41是用以依據下拉控制訊號P(n)的狀態而決定是否將電晶體T1的控制端電性耦接至輸出端。電晶體T42具有第一端、第二端、以及控制端，電晶體T42之控制端係用以接收下拉控制訊號P(n)，電晶體T42之第一端與輸出端電性耦接，電晶體T42之第二端與預設低電位VGL電性耦接，電晶體T42是用以依據下拉控制訊號P(n)的狀態而決定是否將輸出端電性耦接至預設低電位VGL。電晶體T43具有第一端、第二端、以及控制端，電晶體T43之控制端係用以接收下拉控制訊號P(n)，電晶體T43之第一端與電容C1之另一端電性耦接，其第四電晶體之第二端係用以與預設低電位VGL電性耦接，電晶體T43是用以依據下拉控制訊號P(n)的狀態而決定是否將電容C1之另一端電性耦接至預設低電位VGL。

前述之補償電路50包括電晶體T51、電晶體T52、電晶體T53、電晶體T54、以及電晶體T55，其中電晶體T51、電晶體T52、電晶體T53、及電晶體T54是用以根據個別之控制端所接收之時脈訊號來產生上述之補償脈衝H_1，電晶體T55是用以依據電晶體T1的控制端之準位來決定是否輸出補償脈衝H_1至電容C1之另一端。電晶體T51具有第一端、第二端與控制端，電晶體T51之控制端用以接收第n+1級時脈訊號HC(n+1)，電晶體T51之第一端係用以接收預設高電位VGH，電晶體T51之第二端係根據所接收之預設高電位VGH輸出補償脈衝H_1。電晶體T52具有第一端、第二端與控制端，電晶 體T52之控制端用以接收第n-1級時脈訊號HC(n-1)，電晶體T52之第一端與電晶體T51之第一端電性耦接，用以接收預設高電位VGH，電晶體T52之第二端與電晶體T51之第二端電性耦接，用以根據所接收之預設高電位VGH輸出補償脈衝H_1。電晶體T53具有第一端、第二端與控制端，電晶體T53之控制端係用以接收第n+2級時脈訊號HC(n+2)，電晶體T53之第一端與電晶體T51之第二端電性耦接，電晶體T53之第二端與預設低電位VGL電性耦接，電晶體T53係依據第n+2級時脈訊號HC(n+2)將補償脈衝H_1下拉至預設低電位VGL。電晶體T54具有第一端、第二端與控制端，電晶體T54之控制端係用以接收第n-2級時脈訊號HC(n-2)，電晶體T54之第一端與電晶體T52之第二端電性耦接，電晶體T54之第二端與電晶體T53之第二端及預設低電位VGL電性耦接，電晶體T54係依據第n-2級時脈訊號HC(n-2)將補償脈衝H_1下拉至預設低電位VGL。而電晶體T55具有第一端、第二端與控制端，電晶體T55之控制端與電晶體T1之控制端電性耦接，電晶體T55之第一端與電晶體T51以及電晶體T52之第二端電性耦接，係用以接收前述之補償脈衝H_1，電晶體T55之第二端與電容C1之另一端電性耦接，係用以將第一端所接收之補償脈衝H_1輸出至電容C1之另一端，因此電晶體T55係用以根據電晶體T1之控制端的準位決定是否輸出補償脈衝H_1至電容C1之另一端，其中第n級時脈訊號HC(n)之其中一脈衝的致能期間於補償脈衝H_1的致能期間內，且補償脈衝H_1的致能期間長於脈衝的致能期間，如圖2補償脈衝H_1所示。

以下配合圖1及圖2說明本發明實施例之運作方法。首先，上拉控制電路10之電晶體T11將接收之第n-2級閘 極脈衝G(n-2)輸出為控制訊號Q(n)，並將控制訊號Q(n)傳送至電晶體T1之控制端以據以致能電晶體T1。同時，下拉控制電路30也接收控制訊號Q(n)，當控制訊號Q(n)於致能期間時，電晶體T32以及電晶體T34也相應致能，因此電晶體T32將電晶體T33之控制端的準位下拉至預設低電位VGL，而電晶體T34將電晶體T33之第二端的準位也下拉至預設低電位VGL，也就是下拉控制訊號P(n)之準位被下拉至預設低電位VGL，因此此時第二下拉電路40將不會致能。當電晶體T1被致能的同時，電晶體T55同時也被致能，此時電晶體T55將其第一端所接收之補償脈衝H_1傳送至第二端，並透過電容C1之另一端將補償脈衝H_1補償至電晶體T1之控制端，又第n級時脈訊號HC(n)之其中一脈衝的致能期間於補償脈衝H_1的致能期間內，且補償脈衝H_1的致能期間長於脈衝的致能期間，因此，如圖2所示，控制訊號Q(n)因接收補償脈衝H_1的補償而在補償脈衝H_1致能期間內提高其準位。

請參閱圖3，圖3為本發明之實驗數據實施例，其中X軸為時間，Y軸為電壓準位，曲線301為經由補償脈衝H_1補償後之控制訊號Q(n)，曲線302為習知之控制訊號Q(n)，習知之移位暫存器電路係將第n級閘極脈衝G(n)，也就是第n級時脈訊號HC(n)補償至電晶體T1之控制端。由圖2及圖3中可以看出，由於補償脈衝H_1的致能期間長於第n級時脈訊號HC(n)之脈衝的致能期間，又補償脈衝H_1的致能期間早於第n級時脈訊號HC(n)的致能期間，因此曲線301早於曲線302的時間得到補償，如圖3中A點所示，又補償脈衝H_1持續對控制訊號Q(n)進行補償，故曲線301較曲線302有更高之電壓準位，電晶體T1因而具有較佳的充放電能力。此外，由於補償脈衝H_1 的致能期間長於第n級時脈訊號HC(n)之脈衝的致能期間，又補償脈衝H_1的致能期間晚於第n級時脈訊號HC(n)的致能期間結束，因此當第一下拉電路20接收到第N+2級閘極脈衝G(n+2)並開始下拉時，由於控制訊號Q(n)因補償脈衝H_1的補償具有較高之電壓準位，即圖3中B點所示，即便第一下拉電路20開始執行下拉動作，控制訊號Q(n)仍保有一定之準位，因此電晶體T1之跨壓不會快速的降低，使電晶體T1仍保有良好充放電能力，因此第n級閘極脈衝G(n)可快速的下拉至預設低電壓VGL，避免錯誤的閘極線被驅動而發生資料錯充的情況。

請參閱圖4，圖4為本發明之實驗數據另一實施例，其中X軸為時間，Y軸為電壓準位，曲線401為本發明之第n級閘極脈衝G(n)，曲線402為習知之第n級閘極脈衝G(n)。由圖4中可以看出，由於補償後之控制訊號Q(n)具有較高之準位，使電晶體T1具有較佳之充放電能力，因此電晶體T1輸出之第n級閘極脈衝G(n)，也就是曲線401較曲線402快速的上升至所需之電壓準位，曲線401在進行下拉時也較曲線402快速的下降至預設低電壓VGL，因此本發明之移位暫存器電路實施例明顯可增進電晶體T1之充放電能力，使第n級閘極脈衝G(n)在正確的時間內快速下拉至預設低電壓VGL，大幅減少錯誤的閘極線被驅動而發生資料錯充的情況。

綜以上所述，本發明之移位暫存器電路實施例因具有補償電路，可透過電容輸出補償脈衝至第一電晶體之控制端，又第n級時脈訊號之其中一脈衝的致能期間於補償脈衝的致能期間內，且補償脈衝的致能期間係長於脈衝的致能期間，因此電晶體T1之控制端的準位會因補償脈衝而高於習 知的準位，電晶體T1之控制端的補償時間更長於習知的補償時間，因此當移位暫存器電路之輸出端以及電晶體T1之控制端欲同時穩定於預設低電位時，較高的電壓準位以及較長的補償時間使電晶體T1不會因跨壓不足之因素導致充放電能力低落，可快速將輸出端穩定於預設低電位，避免錯誤的閘極線開啟而導致顯示資料錯充的情況發生。

惟以上所述，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，凡依本發明申請專利範圍及說明書內容所做之等效變化或修飾，皆仍屬本發明專利涵蓋之範圍內。

T1,T11,T21,T22,T31,T32,T33,T34,T41,T42,T43,T51,T52,T53,T54,T55‧‧‧電晶體

C1‧‧‧電容

VGH‧‧‧預設高電位

VGL‧‧‧預設低電位

Q(n)‧‧‧控制訊號

P(n)‧‧‧下拉控制訊號

G(n-2)‧‧‧第n-2級閘極脈衝

G(n)‧‧‧第n級閘極脈衝

G(n+2)‧‧‧第n+2級閘極脈衝

H_1‧‧‧補償脈衝

HC(n)‧‧‧第n級時脈訊號

HC(n-1)‧‧‧第n-1級時脈訊號

HC(n-2)‧‧‧第n-2級時脈訊號

HC(n+1)‧‧‧第n+1級時脈訊號

HC(n+2)‧‧‧第n+2級時脈訊號

10‧‧‧上拉控制電路

20‧‧‧第一下拉電路

30‧‧‧下拉控制電路

40‧‧‧第二下拉電路

50‧‧‧補償電路

Claims (8)

1. 一種移位暫存器電路，其包括：一第一電晶體，具有一第一端、一第二端與一控制端，該第一端用以接收一第N級時脈訊號，而該第二端用以作為該移位暫存器電路之一輸出端，並用以輸出一第N級閘極脈衝；一電容，其一端電性耦接該控制端；一上拉控制電路，用以接收並傳送一第N-2級閘極脈衝至該控制端；一第一下拉電路，用以依據一第N+2級閘極脈衝而決定是否將該輸出端的準位下拉至一預設低電位，以及決定是否將該控制端電性耦接至該輸出端；一第二下拉電路，用以依據一下拉控制訊號的狀態而決定是否將該控制端電性耦接至該輸出端，以及決定是否將該電容之另一端的準位與該輸出端的準位皆下拉至該預設低電位；一下拉控制電路，用以提供該下拉控制訊號，並依據該控制端之準位來決定該控制訊號之狀態；以及一補償電路，用以產生一補償脈衝，並用以依據該控制端之準位來決定是否輸出該補償脈衝至該電容之另一端，其中該第N級時脈訊號之其中一脈衝的致能期間位於該補償脈衝的致能期間內，且該補償脈衝的致能期間係長於該脈衝的致能期間。
2. 如請求項1所述之移位暫存器電路，其中該補償電路 包括：一第二電晶體，具有一第一端、一第二端與一控制端，該第二電晶體之該控制端用以接收一第N+1級時脈訊號，該第二電晶體之該第一端係用以接收一預設高電位；一第三電晶體，具有一第一端、一第二端與一控制端，該第三電晶體之該控制端用以接收一第N-1級時脈訊號，該第三電晶體之該第一端與該第二電晶體之該第一端電性耦接，該第三電晶體之該第二端與該第二電晶體之該第二端電性耦接，並用以輸出該補償脈衝；一第四電晶體，具有一第一端、一第二端與一控制端，該第四電晶體之該控制端係用以接收一第N+2級時脈訊號，該第四電晶體之該第一端與該第二電晶體之該第二端電性耦接；一第五電晶體，具有一第一端、一第二端與一控制端，該第五電晶體之該控制端係用以接收一第N-2級時脈訊號，該第五電晶體之該第一端與該第二電晶體之該第二端電性耦接，該第五電晶體之該第二端與該第四電晶體之該第二端及該預設低電位電性耦接；以及一第六電晶體，具有一第一端、一第二端與一控制端，該第六電晶體之該控制端與該第一電晶體之該控制端電性耦接，該第六電晶體之該第一端與該第二電晶體之該第二端電性耦接，該第六電晶體之該第二端與該電容之另一端電性耦接。
3. 如請求項2所述之移位暫存器電路，其中該第N-2級時脈訊號、該第N-1級時脈訊號、該第N級時脈訊號、該 第N+1級時脈訊號、以及該第N+2級時脈訊號具有相同長度之致能期間。
4. 如請求項3所述之移位暫存器電路，其中該第N-2級時脈訊號超前該第N-1級時脈訊號一預設時間，該第N-1級時脈訊號超前該第N級時脈訊號該預設時間，該第N級時脈訊號超前該第N+1級時脈訊號該預設時間，該第N+1級時脈訊號超前該第N+2級時脈訊號該預設時間。
5. 如請求項1所述之移位暫存器電路，其中該上拉控制電路包括：一第二電晶體，具有一第一端、一第二端、以及一控制端，該第二電晶體之該控制端及該第一端用以接收該第N-2級閘極脈衝，該第二電晶體之該第二端與該第一電晶體之該控制端電性耦接。
6. 如請求項1所述之移位暫存器電路，其中該第一下拉電路包括：一第二電晶體，具有一第一端、一第二端、以及一控制端，該第二電晶體之該控制端用以接收該第N+2級閘極脈衝，該第二電晶體之該第一端係用以與該第一電晶體之該控制端電性耦接，該第二電晶體之該第二端係用以與該輸出端電性耦接；以及一第三電晶體，具有一第一端、一第二端、以及一控制端，該第三電晶體之該控制端係用以接收該第N+2級閘極脈衝，該第三電晶體之該第一端與該輸出端電性耦接，該第三 電晶體之該第二端與該預設低電位電性耦接。
7. 如請求項1所述之移位暫存器電路，其中該第二下拉電路包括：一第二電晶體，具有一第一端、一第二端、以及一控制端，該第二電晶體之該控制端係用以接收該下拉控制訊號，該第二電晶體之該第一端係用以與該第一電晶體之該控制端電性耦接，該第二電晶體之該第二端係用以與該輸出端電性耦接；一第三電晶體，具有一第一端、一第二端、以及一控制端，該第三電晶體之該控制端係用以接收該下拉控制訊號，該第三電晶體之該第一端與該輸出端電性耦接，該第三電晶體之該第二端與該預設低電位電性耦接；以及一第四電晶體，具有一第一端、一第二端、以及一控制端，該第四電晶體之該控制端係用以接收該下拉控制訊號，該第四電晶體之該第一端與該電容之另一端電性耦接，其第四電晶體之該第二端係用以與該預設低電位電性耦接。
8. 如請求項1所述之移位暫存器電路，其中該下拉控制電路包括：一第二電晶體，具有一第一端、一第二端、以及一控制端，該第二電晶體之該控制端及該第一端係用以接收該預設高電位；一第三電晶體，具有一第一端、一第二端、以及一控制端，該第三電晶體之該控制端與該第二電晶體之該第二端電性耦接，該第三電晶體之該第一端與該第二電晶體之該控制 端及該第二電晶體之該第一端電性耦接，該第三電晶體之該第二端用以輸出該下拉控制訊號；一第四電晶體，具有一第一端、一第二端、以及一控制端，該第四電晶體之該控制端係用以與該第一電晶體之該控制端電性耦接，該第四電晶體之該第一端係用以與該第二電晶體之該第二端以及該第三電晶體之該控制端電性耦接，該第四電晶體之該第二端係用以與該預設低電位電性耦接；以及一第五電晶體，具有一第一端、一第二端、以及一控制端，該第五電晶體之該控制端係用以與該第四電晶體之該控制端電性耦接，該第五電晶體之該第一端係與該第三電晶體之該第二端電性耦接，該第五電晶體之該第二端係用以與該預設低電位電性耦接。