CN106229322B - 一种背照堆叠式全局曝光像素单元结构及其形成方法 - Google Patents
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Abstract
本发明公开了一种背照堆叠式全局曝光像素单元结构及其形成方法，通过采用背照工艺和3D堆叠结构，在不同层面制作立体像素单元的光电二极管和存储电容结构，实现既可以避免入射光对全局像素单元的存储电容中电荷信号的影响，防止存储电容中信号的失真，又可以在不影响光电二极管感光面积的条件下增加存储电容的电容值，降低像素单元的读出噪声，同时还可以增加像素单元中光电二极管的感光面积，提高像素单元的灵敏度。
Description
技术领域
本发明涉及图像传感器技术领域，更具体地，涉及一种背照堆叠式全局曝光像素单元结构及其形成方法。
背景技术
图像传感器是指将光信号转换为电信号的装置，其中大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。CMOS图像传感器和传统的CCD传感器相比具有低功耗、低成本以及与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)、手机摄像头、摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子、监控、生物技术和医学等领域也得到了广泛的应用。
为了监控高速物体，CMOS图像传感器需要使用全局曝光的像素单元，全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储电容节点上，最后将存储节点的信号逐行输出。由于所有行在同一时间进行曝光，所以不会造成拖影现象。
随着手机、笔记本电脑等便携式设备的普及，需要的管芯越来越小型化，但功能却越来越复杂和全面。为了满足在一定的芯片面积内实现复杂功能的要求，我们可以采用堆叠式芯片结构，即通过硅片之间的键合、减薄和划片等工艺将不同功能的芯片堆叠在一起。这样就可以在不增加芯片面积的情况下，将不同功能的芯片组合在一起。芯片堆叠技术可以同时节约芯片的面积并提高性能，这种将两种或两种以上芯片堆叠在一起的技术也就是3D(Three Dimension)堆叠芯片技术。以CMOS图像传感器芯片为例，其通常包括用于感光的图像传感器像素单元阵列、信号控制、读出和处理等逻辑电路，使用3D堆叠芯片技术，我们可以在一块芯片上形成用于感光的像素单元阵列结构，在另一块芯片上形成信号控制、读出和处理电路，然后将这两种不同的芯片通过混合式键合工艺堆叠在一起，形成一块完整的CMOS图像传感器芯片。全局曝光像素单元和堆叠式芯片技术相结合，可以在较小的芯片面积上实现全局曝光的功能，是CMOS图像传感器未来应用的一个重要方向。
由于使用堆叠式结构，入射光线必须从硅衬底进入感光阵列，因此堆叠式全局曝光像元必须同时使用背照式工艺。
请参阅图1，图1是常规的使用背照堆叠式工艺的一种全局像素单元结构示意图。如图1所示，在传统使用背照工艺的堆叠式全局像素单元结构中，位于结构上部的第一芯片10为图像传感器的感光阵列芯片，位于结构下部的第二芯片20是信号控制、读出和处理电路芯片。在第二芯片的硅衬底24上形成有数字和模拟电路晶体管25，以及形成于介质层23中的互连层22。第一芯片和第二芯片之间通过最顶层的金属压焊点17、21，使用混合式键合的方式实现连接。入射光线从第一芯片背面的硅衬底13进入光电二极管感光区域12。
在实际应用中，根据每个像素单元使用晶体管数目的不同，全局曝光像素单元有4T、5T、6T、8T和12T等各种结构。虽然各种像素单元中的晶体管数目不同，但它们对其中用于电荷信号存储的存储电容的要求是相同的，即存储电容需要防漏光和电容值尽量大，以防止信号失真和降低读出噪声。如图1所示，电荷存储节点就是第一芯片中的MOS电容14-16。CMOS工艺中的MOS存储电容包括MOS常规电容和MOS变容电容，MOS电容按照掺杂类型又可以分为N型和P型两种结构。以MOS变容电容为例，图1中MOS电容14-16为一个在P型硅衬底13上形成的两端器件，电容上极板16为N型多晶，电容下极板14为N型掺杂区，在上、下极板之间是电容介质层15。
存储节点的光源寄生响应是指存储节点电容对入射光的寄生响应，对于图1中的背照堆叠式全局像素单元而言，由于在使用堆叠式工艺时，全局曝光像素单元中使用背照式工艺，即光线是从硅片13的背面进入感光区域。由于电容下极板14的周边区域为硅衬底13，而硅衬底是透光的，因此有一定入射角度的入射光仅在用于像素单元之间防止串扰的金属隔离11上被反射，另有部分光线还是会通过硅衬底13入射到MOS电容的下极板14，因而影响MOS电容上存储的电荷信号，造成了信号的失真。
请继续参阅图1。同时，由于MOS电容的下极板14和用于感光的光电二极管12同时位于第一芯片的硅衬底13中，如果增加存储电容面积则需要减小光电二极管的感光面积，这就会降低像素单元的灵敏度。因此，为了保证像素单元的灵敏度，就必须保证像素单元中光电二极管区域的感光面积，从而使得MOS电容的面积受到光电二极管面积的限制，即存储电容的电容值受到了限制，也就是无法有效减小像素单元的读出噪声。
因此，在背照堆叠式全局曝光像素单元中，需要形成一种新的像素单元结构，使其既可以避免入射光对MOS存储电容中电荷信号的影响，同时又可以在不影响光电二极管感光面积的条件下增加存储电容的电容值，使得可以在不牺牲灵敏度的情况下降低全局像素单元读出噪声，提高性能。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种新的背照堆叠式全局曝光像素单元结构及其形成方法。
为实现上述目的，本发明的技术方案如下：
一种背照堆叠式全局曝光像素单元结构，包括在竖直方向上排布的第一芯片和第二芯片；
所述第一芯片设置于第一硅衬底上，其包括：
所述第一硅衬底正面从上往下依次设置的各像素单元的光电二极管、位于所述第一硅衬底正面表面的第一后道介质层、位于所述第一后道介质层下方的第一顶层介质层、位于所述第一顶层介质层下方的第一粘合层，以及位于所述光电二极管外围的第一外围电路；
所述第一后道介质层设有第一通孔、第一后道金属互连层，所述第一顶层介质层和第一粘合层设有第一顶层金属层，所述第一顶层金属层包括第一像元内压焊点、第一外围电路压焊点，所述第一像元内压焊点、第一外围电路压焊点的底部表面与所述第一粘合层的底部表面平齐；
所述第一像元内压焊点位于所述光电二极管的正面下方，所述第一外围电路压焊点位于所述第一像元内压焊点的外围；
所述第一硅衬底背面设置的金属隔离结构；
所述金属隔离结构位于各像素单元之间，并在各所述光电二极管上方形成开口；
所述第二芯片设置于第二硅衬底上，其包括：
所述第二硅衬底正面从下往上依次设置的各像素单元的MOS电容、位于所述第二硅衬底正面表面的第二后道介质层、位于所述第二后道介质层上方的第二顶层介质层、位于所述第二顶层介质层上方的第二粘合层，以及位于所述MOS电容之间的浅槽隔离结构、位于所述MOS电容外围的第二外围电路，所述第二外围电路设有用于形成信号控制、读出和处理电路的数字和模拟电路晶体管；
所述第二后道介质层设有第二通孔、第二后道金属互连层，所述第二顶层介质层和第二粘合层设有第二顶层金属层，所述第二顶层金属层包括第二像元内压焊点、第二外围电路压焊点，所述第二像元内压焊点、第二外围电路压焊点的顶部表面与所述第二粘合层的顶部表面平齐；
所述第二像元内压焊点位于所述MOS电容的正面上方，并将所述MOS电容遮盖，所述第二外围电路压焊点位于所述第二像元内压焊点的外围；
所述第一、第二像元内压焊点相连接，所述第一、第二外围电路压焊点相连接，所述第一、第二粘合层相连接；
所述第二芯片中的MOS电容通过所述第一、第二通孔、第一、第二后道金属互连层以及所述第一、第二像元内压焊点与所述第一芯片中其对应的像素单元实现连接，所述第二芯片中的第二外围电路通过所述第一、第二通孔、第一、第二后道金属互连层以及所述第一、第二外围电路压焊点与所述第一芯片中的第一外围电路实现连接。
优选地，所述第二像元内压焊点的宽度大于所述金属隔离结构的开口间距。
优选地，所述第一、第二像元内压焊点的宽度相等，并对齐连接。
优选地，所述第一、第二外围电路压焊点的宽度相等，并对齐连接。
优选地，所述第一、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。
一种上述的背照堆叠式全局曝光像素单元结构的形成方法，包括第一、第二芯片的制备及连接；其中，
所述第一芯片的制备包括：
提供一第一硅衬底，在所述第一硅衬底上使用常规的CMOS前道制造工艺形成构成像素单元结构的光电二极管、传输晶体管栅极结构；
在所述第一硅衬底表面形成第一后道介质层，使用后道制造工艺在所述第一后道介质层中形成第一通孔、第一后道金属互连层结构；
在所述第一后道介质层上依次形成第一顶层介质层和第一粘合层，然后在第一顶层介质层和第一粘合层中通过大马士革工艺形成第一顶层金属层图形，包括用于像素单元内键合的第一像元内压焊点和用于外围电路键合的第一外围电路压焊点；其中，每个第一像元内压焊点位置与其下方对应的全局像素单元使用的光电二极管结构相对准；
所述第二芯片的制备包括：
提供一第二硅衬底，在所述第二硅衬底上使用前道制造工艺形成浅槽隔离、MOS电容、数字和模拟电路晶体管结构，包括形成MOS电容上极板、MOS电容介质层、MOS电容下极板；
在所述第二硅衬底表面形成第二后道介质层，使用后道制造工艺在所述第二后道介质层中形成第二通孔、第二后道金属互连层结构；
在所述第二后道介质层上依次形成第二顶层介质层和第二粘合层，然后在第二顶层介质层和第二粘合层中通过大马士革工艺形成第二顶层金属层图形，包括用于像素单元内键合的第二像元内压焊点和用于外围电路键合的第二外围电路压焊点；其中，每个第二像元内压焊点位置与其下方对应的全局像素单元使用的MOS电容结构相对准；
将上述第一芯片的第一粘合层面与第二芯片的第二粘合层面相对，并使第一、第二顶层金属层图形对准，然后，进行第一、第二芯片的堆叠和退火，分别通过第一、第二粘合层、第一、第二像元内压焊点和第一、第二外围电路压焊点将第一、第二芯片粘合在一起，并形成第一、第二芯片之间的电连接；
最后，使用背照式工艺的硅衬底减薄工艺，通过研磨对第一芯片的第一硅衬底背面进行减薄，在减薄后的第一硅衬底背面全片淀积隔离层金属，并图形化，形成像素单元之间的金属隔离结构。
优选地，所述第一、第二顶层介质层材料为二氧化硅。
优选地，所述第一、第二顶层介质层厚度为
优选地，所述第一、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。
优选地，所述第一、第二粘合层厚度为
从上述技术方案可以看出，本发明通过采用背照工艺和3D堆叠结构，在不同层面制作立体像素单元的光电二极管和存储电容结构，实现既可以避免入射光对全局像素单元的存储电容中电荷信号的影响，防止存储电容中信号的失真，又可以在不影响光电二极管感光面积的条件下增加存储电容的电容值，降低像素单元的读出噪声，同时还可以增加像素单元中光电二极管的感光面积，提高像素单元的灵敏度。
附图说明
图1是常规的使用背照堆叠式工艺的一种全局像素单元结构示意图；
图2是本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构示意图；
图3是根据本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构的形成方法制备的完成了前道和后道制造工艺的第一芯片结构示意图；
图4是根据本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构的形成方法制备的完成了前道和后道制造工艺的第二芯片结构示意图；
图5是根据本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构的形成方法对图3、图4中第一、第二芯片进行堆叠和退火粘合形成的堆叠芯片结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构示意图。如图2所示，本发明的一种背照堆叠式全局曝光像素单元结构，包括在竖直方向上排布的第一芯片30和第二芯片40。第一芯片和第二芯片以上下堆叠方式形成3D立体结构，使本发明的全局曝光像素单元也形成了3D立体结构。
请参阅图2。位于上方的所述第一芯片30设置在第一硅衬底32上，所述第一、第二芯片由像素单元的阵列50组成。在所述第一芯片30中，从所述第一硅衬底32正面从上往下依次设置有各像素单元的光电二极管33、位于所述第一硅衬底正面表面的第一后道介质层36、位于所述第一后道介质层下方的第一顶层介质层38、位于所述第一顶层介质层下方的第一粘合层39，以及位于所述光电二极管33外围、即像素单元阵列50外围的第一外围电路。
在上述的第一后道介质层36中设有第一通孔34、第一后道金属互连层35。在所述第一顶层介质层38和第一粘合层39中设有第一顶层金属层371、372；所述第一顶层金属层的顶部表面通过第一通孔与第一后道金属互连层实现互连；所述第一顶层金属层包括第一像元内压焊点371、第一外围电路压焊点372；所述第一像元内压焊点通过第一通孔、第一后道金属互连层与所述第一芯片中其对应的像素单元实现连接；所述第一外围电路压焊点通过第一通孔、第一后道金属互连层与所述第一芯片中的第一外围电路实现连接。所述第一像元内压焊点371、第一外围电路压焊点372的底部表面与所述第一粘合层39的底部表面平齐。
每个像素单元的所述第一像元内压焊点371位于像素单元内对应光电二极管33的正面下方，所述第一外围电路压焊点372位于各所述第一像元内压焊点371的外围(即像素单元阵列50的外围)。
在所述第一硅衬底32正面表面还设置有传输晶体管的栅极结构331。
请参阅图2。在所述第一硅衬底32背面设置有金属隔离结构31。所述金属隔离结构31位于各像素单元之间(即位于各光电二极管33之间)，并在各所述光电二极管33的上方形成开口，以便引导光线从该开口进入并照射至所述光电二极管。
请参阅图2。位于下方的所述第二芯片40设置于第二硅衬底45上，所述第二硅衬底45正面从下往上依次设置有各像素单元的MOS电容471-473、位于所述第二硅衬底正面表面的第二后道介质层44、位于所述第二后道介质层上方的第二顶层介质层48、位于所述第二顶层介质层上方的第二粘合层49，以及位于所述MOS电容之间的浅槽隔离结构451、位于所述MOS电容外围、即像素单元阵列50外围的第二外围电路46。
所述MOS电容包括MOS电容上极板471、MOS电容下极板472、MOS电容介质层473。所述第二外围电路46设有用于形成信号控制、读出和处理电路的数字和模拟电路晶体管。
所述第二后道介质层44中设有第二通孔42、第二后道金属互连层43。所述第二顶层介质层48和第二粘合层49中设有第二顶层金属层411、412；所述第二顶层金属层的底部表面通过第二通孔与第二后道金属互连层实现互连；所述第二顶层金属层包括第二像元内压焊点411、第二外围电路压焊点412；所述第二像元内压焊点通过第二通孔、第二后道金属互连层与所述MOS电容实现连接；所述第二外围电路压焊点通过第二通孔、第二后道金属互连层与所述数字和模拟电路晶体管实现连接。所述第二像元内压焊点411、第二外围电路压焊点412的顶部表面与所述第二粘合层49的顶部表面平齐。
每个像素单元的所述第二像元内压焊点411位于像素单元内对应所述MOS电容471-473的正面上方，并从上方将所述MOS电容遮盖；所述第二外围电路压焊点412位于各所述第二像元内压焊点411的外围(即像素单元阵列50的外围)。
请继续参阅图2。所述第一、第二芯片以所述第一、第二粘合层面对接，包括使所述第一、第二像元内压焊点相连接，使所述第一、第二外围电路压焊点相连接，以及使所述第一、第二粘合层相连接。从而，所述第二芯片中的MOS电容可通过所述第一、第二通孔、第一、第二后道金属互连层以及所述第一、第二像元内压焊点与所述第一芯片中其对应的像素单元实现连接；所述第二芯片中的第二外围电路可通过所述第一、第二通孔、第一、第二后道金属互连层以及所述第一、第二外围电路压焊点与所述第一芯片中的第一外围电路实现连接。
与图1中的常规像素单元相比，在本发明上述的背照堆叠式全局曝光像素单元结构中，原来位于第一芯片像素单元阵列下方的第二芯片中间位置的用于形成信号控制、读出和处理电路的数字和模拟电路晶体管被全部移到第二芯片的外围区域，第二芯片中的数字和模拟电路晶体管通过外围电路压焊点和第一芯片中的外围电路实现连接。在第二芯片中对应于第一芯片中像素单元的光电二极管下方形成MOS电容，以取代原来位于第一芯片硅衬底中的MOS电容。通过位于第一芯片和第二芯片每个像素单元中的像元内压焊点，使用混合键合的方式将第二芯片中的MOS电容和对应的像素单元进行连接。
如图2所示，在第一芯片的像素单元中由于没有了MOS电容，因此用于感光的光电二极管面积可以增加至原MOS电容占据的位置，从而增加了感光面积，提高了像素单元的灵敏度。而位于第二芯片中的MOS电容的面积也可以扩展至接近于整个像素单元除了浅槽隔离区域以外的范围，因此电容的有效面积可以比原来位于第一芯片中的MOS电容大幅增加，因而增加了全局曝光像素单元的存储电容值，有效降低了读出噪声。
同时，为了防止从第一芯片的硅衬底进入的入射光穿透第一芯片和第二芯片的后道介质层进入第二芯片中的MOS存储电容，如图2所示，将所述第二像元内压焊点的宽度W2设置为大于第一芯片表面的所述金属隔离结构的开口间距W1。也可以进一步使所述第一、第二像元内压焊点的宽度相等，并对齐连接，即使得所述第一、第二像元内压焊点具有相等的宽度W2。还可以进一步使所述第一、第二外围电路压焊点的宽度相等，并对齐连接。
由于第一芯片表面的金属隔离和像元内压焊点使用的都是金属材料，而金属是不透光的；因此，在像素单元阵列进行感光的过程中，少部分入射光线被第一芯片表面的金属隔离阻挡，大部分光线将进入光电二极管进行光电转换，而进入光电二极管的部分波长较长的光线即使穿透第一芯片的硅衬底和后道介质层，也无法穿透像元内压焊点的金属层；并且，由于像元内压焊点的宽度W2大于第一芯片表面的金属隔离之间的开口间距W1，从而可以完全避免入射光线对第二芯片中MOS存储电容中存储信号的影响。
作为较佳的实施方式，所述第一、第二粘合层可由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。所述第一、第二顶层金属层可使用金属铜进行填充制作。所述第一、第二顶层介质层可使用二氧化硅等介质材料进行淀积制作。
下面将结合具体实施方式，对本发明的一种上述的背照堆叠式全局曝光像素单元结构的形成方法进行详细说明。
本发明的一种上述的背照堆叠式全局曝光像素单元结构的形成方法，包括第一、第二芯片30、40的制备及连接。
请参阅图3，图3是根据本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构的形成方法制备的完成了前道和后道制造工艺的第一芯片结构示意图。如图3所示，所述第一芯片为用于感光的像素单元阵列，其制备包括：
首先，提供一第一硅衬底32，例如可选择单晶硅晶圆衬底。在所述第一硅衬底32上使用常规的CMOS前道制造工艺形成光电二极管33、传输晶体管栅极331等像素单元结构。
然后，在所述第一硅衬底32表面淀积形成第一后道介质层36，并使用后道制造工艺在所述第一后道介质层中形成第一通孔34、第一后道金属互连层结构35。
接着，可使用化学气相淀积工艺，在所述第一后道介质层36上依次全片淀积第一顶层介质层38和第一粘合层39。其中，所述第一顶层介质层材料可使用二氧化硅等介质材料，其厚度可根据工艺的不同控制在到之间；第一粘合层材料可以是氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或几种组合的复合结构，厚度可在到之间，用于后续两颗堆叠芯片之间的粘合。
接着，可通过大马士革工艺，在第一顶层介质层和第一粘合层中形成第一顶层金属层图形，包括用于像素单元内键合的第一像元内压焊点371和用于外围电路键合的第一外围电路压焊点372。其中，每个第一像元内压焊点位置与其下方对应的全局像素单元使用的光电二极管结构相对准。可使用铜作为顶层金属。
请参阅图4，图4是根据本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构的形成方法制备的完成了前道和后道制造工艺的第二芯片结构示意图。如图4所示，所述第二芯片40也使用常规的CMOS制造工艺进行制备，包括：
首先，提供一第二硅衬底45，例如可选择单晶硅晶圆衬底。在所述第二硅衬底45上使用前道制造工艺形成浅槽隔离451、MOS电容下极板472、MOS电容介质层473、MOS电容上极板471、数字和模拟电路晶体管结构46(即第二外围电路)。
然后，在所述第二硅衬底45表面淀积形成第二后道介质层44，并使用后道制造工艺在所述第二后道介质层中形成第二通孔42、第二后道金属互连层结构43。
接着，可使用化学气相淀积工艺，在所述第二后道介质层上依次全片淀积第二顶层介质层48和第二粘合层49。其中，所述第二顶层介质层材料可使用二氧化硅等介质材料，其厚度可根据工艺的不同控制在到之间；第二粘合层材料可以是氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或几种组合的复合结构，厚度可在到之间，用于后续两颗堆叠芯片之间的粘合。
接着，可通过大马士革工艺，在第二顶层介质层和第二粘合层中形成第二顶层金属层图形，包括用于像素单元内键合的第二像元内压焊点411和用于外围电路键合的第二外围电路压焊点412。其中，每个第二像元内压焊点位置与其下方对应的全局像素单元使用的MOS电容结构相对准。同样可使用铜作为顶层金属。
请参阅图5，图5是根据本发明一较佳实施例的一种背照堆叠式全局曝光像素单元结构的形成方法对图3、图4中第一、第二芯片进行堆叠和退火粘合形成的堆叠芯片结构示意图。如图5所示，将上述第一芯片30的第一粘合层面与第二芯片40的第二粘合层面相对，并使第一、第二顶层金属层图形对准。然后，进行第一、第二芯片的堆叠和退火，分别通过第一、第二粘合层39、49的堆叠、第一、第二像元内压焊点371、411的堆叠和第一、第二外围电路压焊点372、412的堆叠，将第一、第二芯片30、40粘合在一起，并形成第一、第二芯片之间的电连接。
最后，使用背照式工艺的硅衬底减薄工艺，通过研磨对第一芯片30的第一硅衬底背面进行减薄，将第一硅衬底的厚度从最初的例如700μm至900μm减薄到所需要的例如1μm至10μm左右。之后，在减薄后的第一硅衬底背面全片淀积隔离层金属，例如金属铝或钨，并图形化，通过光刻和刻蚀形成像素单元之间的金属隔离结构，用以防止像素单元之间的串扰(请参考图2中对应的金属隔离结构31)。
综上所述，本发明通过采用背照工艺和3D堆叠结构，在不同层面制作立体像素单元的光电二极管和存储电容结构，实现既可以避免入射光对全局像素单元的存储电容中电荷信号的影响，防止存储电容中信号的失真，又可以在不影响光电二极管感光面积的条件下增加存储电容的电容值，降低像素单元的读出噪声，同时还可以增加像素单元中光电二极管的感光面积，提高像素单元的灵敏度，使图像传感器最终能得到高质量的图像。本发明的上述结构可用于4T、5T、6T、8T和12T等各种需要使用信号存储电容的全局像素单元结构中。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种背照堆叠式全局曝光像素单元结构，其特征在于，包括在竖直方向上排布的第一芯片和第二芯片；
所述第一芯片设置于第一硅衬底上，其包括：
所述第一硅衬底正面从上往下依次设置的各像素单元的光电二极管、位于所述第一硅衬底正面表面的第一后道介质层、位于所述第一后道介质层下方的第一顶层介质层、位于所述第一顶层介质层下方的第一粘合层，以及位于所述光电二极管外围的第一外围电路；
所述第一后道介质层设有第一通孔、第一后道金属互连层，所述第一顶层介质层和第一粘合层设有第一顶层金属层，所述第一顶层金属层包括第一像元内压焊点、第一外围电路压焊点，所述第一像元内压焊点、第一外围电路压焊点的底部表面与所述第一粘合层的底部表面平齐；
所述第一像元内压焊点位于所述光电二极管的正面下方，所述第一外围电路压焊点位于所述第一像元内压焊点的外围；
所述第一硅衬底背面设置的金属隔离结构；
所述金属隔离结构位于各像素单元之间，并在各所述光电二极管上方形成开口；
所述第二芯片设置于第二硅衬底上，其包括：
所述第二硅衬底正面从下往上依次设置的各像素单元的MOS电容、位于所述第二硅衬底正面表面的第二后道介质层、位于所述第二后道介质层上方的第二顶层介质层、位于所述第二顶层介质层上方的第二粘合层，以及位于所述MOS电容之间的浅槽隔离结构、位于所述MOS电容外围的第二外围电路，所述第二外围电路设有用于形成信号控制、读出和处理电路的数字和模拟电路晶体管；
所述第二后道介质层设有第二通孔、第二后道金属互连层，所述第二顶层介质层和第二粘合层设有第二顶层金属层，所述第二顶层金属层包括第二像元内压焊点、第二外围电路压焊点，所述第二像元内压焊点、第二外围电路压焊点的顶部表面与所述第二粘合层的顶部表面平齐；
所述第二像元内压焊点位于所述MOS电容的正面上方，并将所述MOS电容遮盖，所述第二外围电路压焊点位于所述第二像元内压焊点的外围；
所述第一、第二芯片由像素单元的阵列组成，所述第一、第二外围电路位于像素单元阵列的外围；
所述第一、第二像元内压焊点相连接，所述第一、第二外围电路压焊点相连接，所述第一、第二粘合层相连接；
所述第二芯片中的MOS电容通过所述第一、第二通孔、第一、第二后道金属互连层以及所述第一、第二像元内压焊点与所述第一芯片中其对应的像素单元实现连接，所述第二芯片中的第二外围电路通过所述第一、第二通孔、第一、第二后道金属互连层以及所述第一、第二外围电路压焊点与所述第一芯片中的第一外围电路实现连接。
2.根据权利要求1所述的背照堆叠式全局曝光像素单元结构，其特征在于，所述第二像元内压焊点的宽度大于所述金属隔离结构的开口间距。
3.根据权利要求1所述的背照堆叠式全局曝光像素单元结构，其特征在于，所述第一、第二像元内压焊点的宽度相等，并对齐连接。
4.根据权利要求1所述的背照堆叠式全局曝光像素单元结构，其特征在于，所述第一、第二外围电路压焊点的宽度相等，并对齐连接。
5.根据权利要求1所述的背照堆叠式全局曝光像素单元结构，其特征在于，所述第一、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。
6.一种如权利要求1所述的背照堆叠式全局曝光像素单元结构的形成方法，其特征在于，包括第一、第二芯片的制备及连接；其中，
所述第一芯片的制备包括：
提供一第一硅衬底，在所述第一硅衬底上使用常规的CMOS前道制造工艺形成构成像素单元结构的光电二极管、传输晶体管栅极结构；
在所述第一硅衬底表面形成第一后道介质层，使用后道制造工艺在所述第一后道介质层中形成第一通孔、第一后道金属互连层结构；
在所述第一后道介质层上依次形成第一顶层介质层和第一粘合层，然后在第一顶层介质层和第一粘合层中通过大马士革工艺形成第一顶层金属层图形，包括用于像素单元内键合的第一像元内压焊点和用于外围电路键合的第一外围电路压焊点；其中，每个第一像元内压焊点位置与其下方对应的全局像素单元使用的光电二极管结构相对准；
所述第二芯片的制备包括：
提供一第二硅衬底，在所述第二硅衬底上使用前道制造工艺形成浅槽隔离、MOS电容、数字和模拟电路晶体管结构，包括形成MOS电容上极板、MOS电容介质层、MOS电容下极板；
在所述第二硅衬底表面形成第二后道介质层，使用后道制造工艺在所述第二后道介质层中形成第二通孔、第二后道金属互连层结构；
在所述第二后道介质层上依次形成第二顶层介质层和第二粘合层，然后在第二顶层介质层和第二粘合层中通过大马士革工艺形成第二顶层金属层图形，包括用于像素单元内键合的第二像元内压焊点和用于外围电路键合的第二外围电路压焊点；其中，每个第二像元内压焊点位置与其下方对应的全局像素单元使用的MOS电容结构相对准；
将上述第一芯片的第一粘合层面与第二芯片的第二粘合层面相对，并使第一、第二顶层金属层图形对准，然后，进行第一、第二芯片的堆叠和退火，分别通过第一、第二粘合层、第一、第二像元内压焊点和第一、第二外围电路压焊点将第一、第二芯片粘合在一起，并形成第一、第二芯片之间的电连接；
最后，使用背照式工艺的硅衬底减薄工艺，通过研磨对第一芯片的第一硅衬底背面进行减薄，在减薄后的第一硅衬底背面全片淀积隔离层金属，并图形化，形成像素单元之间的金属隔离结构。
7.根据权利要求6所述的背照堆叠式全局曝光像素单元结构的形成方法，其特征在于，所述第一、第二顶层介质层材料为二氧化硅。
8.根据权利要求6或7所述的背照堆叠式全局曝光像素单元结构的形成方法，其特征在于，所述第一、第二顶层介质层厚度为
9.根据权利要求6所述的背照堆叠式全局曝光像素单元结构的形成方法，其特征在于，所述第一、第二粘合层由氮氧化硅、氧化硅、氮化硅或碳化钙中的一种或其组合形成的复合结构构成。
10.根据权利要求6或9所述的背照堆叠式全局曝光像素单元结构的形成方法，其特征在于，所述第一、第二粘合层厚度为
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