CN105575429B - 半导体器件及其操作方法 - Google Patents

Abstract

一种半导体器件包括：存储阵列，包括存储块；以及操作电路，适用于对包括在选定存储块中的存储单元和选择晶体管执行编程循环和擦除循环，其中，操作电路对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在选择晶体管的阈值电压与目标阈值电压之间发生差异。

Description

半导体器件及其操作方法

相关申请的交叉引用

本申请要求2014年11月5日提交的申请号为10-2014-0153087的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。

技术领域

各种的示例性实施例总体涉及一种半导体器件，更具体地，涉及一种包括存储块的半导体器件及其操作方法。

背景技术

半导体器件包括多个存储块。多个存储块被布置成线并且根据其在半导体器件中的位置而具有变化的特性。

因此，操作条件可以根据存储块中的每个的特性来设置。

发明内容

实施例针对一种能够通过改变用于所指定的存储块的操作条件来改善电特性的半导体器件以及一种操作方法。

根据一个实施例的半导体器件可以包括：存储阵列，包括存储块；以及操作电路，适用于对包括在选定存储块中的存储单元和选择晶体管执行编程循环和擦除循环，其中操作电路对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在选择晶体管的阈值电压与目标阈值电压之间发生差异。

根据另一个实施例的半导体器件可以包括：存储器件，包括存储块；以及电流测量电路，适用于经由位线来测量选定存储块的单元电流值，其中，存储器件对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在包括在选定存储块中的选择晶体管的阈值电压与目标阈值电压之间发生差异。

根据又一个实施例的半导体器件可以包括：存储阵列，包括存储块；操作电路，适用于在基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及电流测量电路，适用于基于参考单元电流值和选定存储块的单元电流值来确定补偿值。

根据另一个实施例的半导体器件的操作方法可以包括：确定参考单元电流值；测量选定存储块的单元电流值；基于选定存储块的单元电流值以及参考单元电流值来确定补偿值；当基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及迭代单元电流值的测量、补偿值的确定以及编程循环的执行，直到选定存储块是最后块。

附图说明

图1是示出根据一个实施例的半导体器件的框图；

图2A和图2B是示出根据一个实施例的存储块的示图；

图3A至图3C是示出根据另一个实施例的存储块的示图；

图4是示出根据一个实施例的半导体器件的操作方法的流程图；

图5是根据一个实施例的存储系统的示意框图；

图6是执行根据先前描述的各种实施例的编程操作的融合式(fusion)存储器件或融合式存储系统的示意框图；以及

图7是根据一个实施例的包括快闪存储器件的计算系统的示意框图。

具体实施方式

在下文，将参考附图来详细地描述各种示例性实施例。在附图中，为了便于说明，组件的厚度和长度可以被夸大。在下面描述中，为了解释的简化和简洁，相关的功能和构造的详细解释可以被省略。相同的附图标记在说明书和附图中指示相同的组件。

图1是示出根据一个实施例的半导体器件的框图。

参照图1，半导体器件可以包括存储器件100以及电流测量电路200。存储器件100可以包括存储阵列110以及操作电路120至140。存储阵列110可以包括多个存储块110A1、110A2、110B1、110B2、110B3、110C1以及110C2。存储块110A1至110C2中的每个可以包括多个存储串。存储串的每个可以包括多个存储单元。在快闪存储器件中，存储块可以包括快闪存储单元。例如，存储块可以包括快闪存储单元，快闪存储单元中的每个具有由多晶硅形成的浮栅或包括氮化物层的电荷储存层。

存储块可以包括分别耦接至位线且与公共源极线并联耦接的存储串。存储串可以包括在半导体衬底之上的二维(2D)结构或三维(3D)结构。在以下详细地描述每个存储块的结构。

图2A和图2B是示出根据一个实施例的图1的存储块的示图。详细地，图2A是示出图1的存储块110B1和110B2的电路图，并且图2B是示出源极选择晶体管SST与漏极选择晶体管DST以及多个存储单元C00至Cn0中的任意一个的横截面图。

参照图2A，存储块110B1和110B2的每个可以包括耦接在位线BL与公共源极线SL之间的多个存储串ST。换言之，存储串ST可以分别耦接至位线BL并且共同地耦接至公共源极线SL。存储串ST中的每个可以包括：源极选择晶体管SST，具有耦接至公共源极线SL的源极；单元串，包括彼此串联耦接的多个存储单元C00至Cn0；以及漏极选择晶体管DST，具有耦接至相应的位线BL的漏极。包括在单元串中的存储单元C00至Cn0可以串联耦接在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST的栅极可以耦接至源极选择线SSL，存储单元C00至Cn0的栅极可以分别耦接至字线WL0至WLn，并且漏极选择晶体管DST的栅极可以耦接至漏极选择线DSL。

漏极选择晶体管DST可以控制单元串与位线BL之间的连接或断开。源极选择晶体管SST可以控制单元串与公共源极线SL之间的连接或断开。

在与非(NAND)快闪存储器件中，包括在存储单元块中的存储单元可以被划分成物理页单位或逻辑页单位。例如，耦接至单个字线(例如，字线WL0)的存储单元C00至C0k可以形成单个物理页PAGE。此外，耦接至字线WL0的偶数存储单元C00、C02、C04和C0k-1可以形成偶数页，并且奇数存储单元C01、C03、C05和C0k可以形成奇数页。因此，偶数页和奇数页可以是用于编程操作和读取操作的基本单位。

参照图2B，源极选择晶体管SST与漏极选择晶体管DST以及存储单元C00至Cn0可以具有大体上相同的结构。更具体地，选择晶体管和存储单元中的每个可以具有包括由氮化物层形成的电荷储存层的硅-氧化物-氮化物-氧化物-硅(SONOS)结构。

换言之，选择晶体管可以包括源极S、漏极D、隧道绝缘层Tox、电荷储存层CTL、阻挡绝缘层Box以及控制栅极CG。源极S与漏极D可以形成在衬底SUB中。隧道绝缘层Tox、电荷储存层CTL、阻挡绝缘层Box以及控制栅极CG可以形成在源极S与漏极D之间的衬底SUB之上。电荷储存层CTL可以包括氮化物层。

图3A至图3C是示出根据另一个实施例的图1的存储块的示图。详细地，图3C是示出图1的存储块110B1的电路图，图3A是示出包括在图3C的存储块110B1中的存储串ST的透视图，以及图3B是示出图3A的存储串ST的电路图。

参照图3A，包括凹陷部(recessed portion)的管道栅极PG可以形成在半导体衬底SUB中，并且管道沟道层PC可以形成在管道栅极PG的凹陷部中。多个垂直沟道层SP1和SP2可以形成在管道沟道层PC上。一对垂直沟道层的第一垂直沟道层SP1的顶部可以耦接至公共源极线SL。第二垂直沟道层SP2的顶部可以耦接至位线BL。垂直沟道层SP1和SP2可以包括多晶硅。

多个导电层DSL以及WLn至WLk+1可以在不同的位置处形成为围绕第二垂直沟道层SP2。多个导电层SSL以及WL0至WLk可以在不同的位置处形成为围绕第一垂直沟道层SP1。包括电荷储存层的多层膜(未示出)可以形成在垂直沟道层SP1和SP2的表面以及管道沟道层PC的表面上。多层膜也可以形成在垂直沟道层SP1和SP2与导电层DSL、WLn至WLk+1和SSL、WL0至WLk之间以及管道沟道层PC与管道栅极PG之间。

围绕第二垂直沟道层SP2的最上面的导电层可以是漏极选择线DSL，并且在漏极选择线DSL之下的下导电层可以是字线WLn至WLk+1。围绕第一垂直沟道层SP1的最上面的导电层可以是源极选择线SSL，并且在源极选择线SSL之下的下导电层可以是字线WL0至WLk。用作字线的导电层中的一些可以是虚设字线(未示出)。

换言之，第一导电层SSL和WL0至WLk以及第二导电层DSL和WLn至WLk+1可以层叠在半导体衬底的不同区域中。穿过第一导电层SSL和WL0至WLk的第一垂直沟道层SP1可以在源极线SL与管道沟道层PC之间沿垂直方向耦接至衬底SUB。穿过第二导电层DSL和WLn至WLk+1的第二垂直沟道层SP2可以在位线BL与管道沟道层PC之间沿垂直方向耦接至衬底SUB。

参照图3B，漏极选择晶体管DST可以形成在其中漏极选择线DSL围绕第二垂直沟道层SP2的位置处。主单元晶体管Cn至Ck+1可以形成在其中字线WLn至WLk+1分别围绕第二垂直沟道层SP2的位置处。源极选择晶体管SST可以形成在其中源极选择线SSL围绕第一垂直沟道层SP1的位置处。主单元晶体管C0至Ck可以形成在其中字线WL0至WLk分别围绕第一垂直沟道层SP1的位置处。

在具有上述结构的存储块中，存储串ST可以包括：漏极选择晶体管DST和主单元晶体管Cn至Ck+1，漏极选择晶体管DST和主单元晶体管Cn至Ck+1在位线BL与管道沟道层PC之间沿垂直方向耦接至衬底SUB；以及源极选择晶体管SST和主单元晶体管C0至Ck，源极选择晶体管SST和主单元晶体管C0至Ck在公共源极线CSL与管道沟道层PC之间沿垂直方向耦接至衬底SUB。虚设单元晶体管(未示出)还可以耦接在选择晶体管DST或SST与主单元晶体管Cn或C0之间。虚设单元晶体管(未示出)还可以耦接在主单元晶体管Ck+1或Ck与管道晶体管PT之间。

耦接在公共源极线SL与管道晶体管PT之间的源极选择晶体管SST和主单元晶体管C0至Ck可以形成第一垂直存储串。耦接在位线BL与管道晶体管PT之间的漏极选择晶体管DST和主单元晶体管Cn至Ck+1可以形成第二垂直存储串。

参照图3C，存储块110B1可以包括耦接至位线BL的多个存储串ST。在P-BiCS结构中，存储串ST中的每个可以包括：第一垂直存储串SST和C0至C7，沿垂直方向耦接在公共源极线SL与衬底的管道晶体管PT之间；以及第二垂直存储串C8至C15和DST，沿垂直方向耦接在位线BL与衬底的管道晶体管PT之间。第一垂直存储串SST和C0至C7可以包括源极选择晶体管SST和存储单元C0至C7。源极选择晶体管SST可以响应于施加至源极选择线SSL1的电压而控制。存储单元C0至C7可以响应于施加至层叠的字线WL0至WL7的电压而控制。第二垂直存储串C8至C15和DST可以包括漏极选择晶体管DST和存储单元C8至C15。漏极选择晶体管DST可以响应于施加至漏极选择线DSL1的电压而控制，并且存储单元C8至C15可以响应于施加至层叠的字线WL8至WL15的电压而控制。

当存储块110B1被选择时，耦接在一对存储单元C7和C8之间并且位于具有P-BiCS结构的存储串的中间的管道晶体管PT可以将包括在选定存储块110B1中的第一垂直存储串SST和C0至C7的沟道层与第二垂直存储串C8至C15和DST的沟道层彼此电耦接。

在2D结构的存储块中，存储串中的每个可以耦接至位线中的每个，并且存储块的漏极选择晶体管可以被单个漏极选择线控制。然而，在3D结构的存储块110B1中，多个存储串ST可以共同地耦接至位线BL中的每个。在相同的存储块110B1中耦接至位线BL中的一个并且由相同字线控制的存储串ST的数目可以根据设计的目的来改变，即，以适合设计者的特定目标。

由于多个存储串ST与单个位线BL并联耦接，因此漏极选择晶体管DST可以响应于施加至漏极选择线DSL1至DSL4的选择电压而被独立地控制，以选择性地将单个位线BL耦接至存储串ST。

沿垂直方向耦接在存储块110B1中的第一垂直存储串SST和C0至C7的存储单元C0至C7以及第二垂直存储串C8至C15和DST的存储单元C8至C15可以分别响应于施加至层叠的字线WL0至WL7以及层叠的字线WL8至WL15的操作电压而控制。字线WL0至WL15可以被划分成存储块单元。

选择线DSL和SSL以及字线WL0至WL15可以是存储块110B1的局部线。更具体地，源极选择线SSL和字线WL0至WL7可以是第一垂直存储串的局部线，并且漏极选择线DSL和字线WL8至WL15可以是第二垂直存储串的局部线。存储块110B1中的管道晶体管PT的管道栅极PG可以被共同地耦接。

再次参照图1和图3B，操作电路120至140可以对耦接至选定字线(例如，WL0)的存储单元C0执行编程循环、擦除循环以及读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。操作电路120至140可以在擦除循环之后执行编程操作(或编程后操作)以控制擦除电平，存储单元的阈值电压被分布在该擦除电平处。

为了执行编程循环、擦除循环以及读取操作，操作电路120至140可以选择性地将操作电压输出至选定存储块的局部线SSL、WL0至WLn、PG和DSL以及公共源极线SL，控制位线BL的预充电/放电，或感测位线BL的电流流动(或电压变化)。

在NAND快闪存储器中，操作电路可以包括控制电路120、电压供应电路130以及读取/写入电路140。

控制电路120可以响应于从外部设备输入的命令信号CMD来控制电压供应电路130产生具有目标电平的操作电压Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl以及Vpg，以执行编程循环、擦除循环以及读取操作，并且将操作电压施加至选定存储块的局部线SSL、WL0至WLn、PG和DSL以及公共源极线SL。控制电路120可以控制读取/写入电路140以将电压控制信号CMDv输出至电压供应电路130。此外，控制电路120可以响应于要储存至存储单元的数据来控制位线BL的预充电/放电，以执行编程循环、擦除循环以及读取操作，或在读取操作或编程验证操作期间感测位线BL上的电流流动(或电压变化)。控制电路120可以将操作控制信号CMDpb输出至读取/写入电路140。

电压供应电路130可以响应于来自控制电路120的电压控制信号CMDv来产生对存储单元执行编程循环、擦除循环以及读取操作所必需的操作电压Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl以及Vpg。这些操作电压可以包括擦除电压Verase、编程电压Vpgm、读取电压Vread、通过电压Vpass、选择电压Vdsl和Vssl、公共源极电压Vsl以及管道栅极电压Vpg。此外，电压供应电路130可以响应于来自控制电路120的行地址信号(未示出)来将操作电压输出至选定存储块的局部线SSL、WL0至WLn、PG和DSL以及公共源极线SL。

读取/写入电路140可以包括经由位线BL耦接至存储阵列110的多个页缓冲器(未示出)。更具体地，页缓冲器中的每个可以耦接至位线BL中的每个。换言之，页缓冲器可以以一对一的方式来耦接至位线BL。页缓冲器可以在编程操作期间响应于来自控制电路120的操作控制信号CMDpb以及要储存在存储单元中的数据DATA来选择性地预充电位线BL。页缓冲器可以在编程验证操作或读取操作期间，响应于来自控制电路120的操作控制信号CMDpb来预充电位线BL、感测位线BL上的电压变化或电流、以及锁存从存储单元读取的数据。

电流测量电路200可以耦接至存储器件100的位线BL，并且经由位线BL耦接至存储阵列110的存储块110A1、110A2、110B1、110B2、110B3、110C1以及110C2。电流测量电路200可以耦接至位线BL以确定存储块的参考单元电流值或选定存储块的单元电流值。电流测量电路200可以包括在与存储器件100可分离的外部设备中。

电流测量电路200可以通过感测从位线BL流到公共源极线SL的电流量来测量单元电流值。当存储单元和选择晶体管处于擦除状态时，存储器件100的操作电路120至140可以将例如0.9V的第一正电压施加至位线BL、将例如0V的接地电压施加至公共源极线SL以及将例如5V的第二正电压施加至存储单元和选择晶体管，使得电流测量电路200可以测量单元电流值。

电流测量电路200可以基于从多个存储块测量出的单元电流值来计算参考单元电流值。

在以下描述根据一个实施例的半导体器件的操作方法。

图4是示出根据一个实施例的半导体器件的操作方法的流程图。

参照图1和图4，在步骤S410处可以确定参考单元电流值。可以通过电流测量电路200来确定参考单元电流值。为了确定参考单元电流值，电流测量电路200可以经由位线BL来从位于存储阵列110的中间的存储块110B1至110B3测量单元电流值。

存储器件100的操作电路120至140可以将操作电压施加至选定存储块110B1，使得电流测量电路200可以测量选定存储块110B1的单元电流值。例如，操作电路120至140可以将例如0.5V至1.5V的第一正电压施加至选定存储块110B1的位线BL、将例如0V的接地电压施加至公共源极线以及将例如4.5V至5.5V的第二正电压施加至存储单元的字线和选择晶体管的选择线。电流测量电路200可以测量从位线BL流到公共源极线的电流量(即，单元电流值)。

通过使用大体上相同的方法，可以测量位于存储单元阵列110的中间的剩余存储块110B2和110B3的单元电流值。被选择用于确定参考单元电流值的存储块的数目可以变化。可以基于测量出的单元电流值来确定参考单元电流值。例如，单元电流值的平均值可以是参考单元电流值。

在步骤S420处可以测量选定存储块的单元电流值。测量出的单元电流值与参考单元电流值之间的差异可以被检查，并且用于选择晶体管或存储单元的编程条件可以被改变以反映差异。单元电流值可以在包括在存储块中的存储单元和选择晶体管处于其中阈值电压是大约2V的擦除状态时被测量。

例如，当第一存储块110A1被选择时，操作电路120至140可以将例如0.5V至1.5V的第一正电压施加至选定存储块110A1的位线BL、将例如0V的接地电压施加至公共源极线以及将例如4.5V至5.5V的第二正电压施加至存储单元的字线和选择晶体管的选择线。电流测量电路200可以测量从位线BL流到公共源极线的电流量(即，单元电流值)。

在步骤S430处可以确定用于阈值电压的补偿值。例如，电流测量电路200可以基于在S410处由电流测量电路200确定的参考单元电流值以及在S420处从选定存储块110A1测量出的单元电流值来确定补偿值。

在步骤S440处，可以基于用于阈值电压的补偿值来执行编程循环。更具体地，例如，操作电路120至140可以对选择晶体管执行编程循环，使得基于从选定存储块110A1测量出的单元电流值与参考单元电流值之间的差异而在选择晶体管的阈值电压与目标阈值电压之间可以发生差异。关于补偿值的信息可以被提供至存储器件100(例如，控制电路120)。控制电路120可以基于关于补偿值的信息来控制电压供应电路130和读取/写入电路140。例如，当编程验证操作在编程操作之后被执行时，位线BL的预充电电平或位线电压的感测条件可以基于补偿值而改变。

操作电路120至140可以基于补偿值来对漏极选择晶体管执行编程操作，或对漏极选择晶体管和源极选择晶体管执行编程循环。此外，当对存储单元执行编程循环时，操作电路120至140可以基于补偿值来改变用于存储单元的编程循环的条件。每个存储块的补偿值可以被储存在预定存储块中。

当测量出的单元电流值大于参考单元电流值时，可以对选择晶体管执行编程循环以将选择晶体管的阈值电压降低到小于目标阈值电压。在另一方面，当单元电流值大于参考单元电流值时，可以对选择晶体管执行编程循环，使得选择晶体管的阈值电压可以大于目标阈值电压。

位于存储阵列的边缘处的存储块110A1、110A2、110C1和110C2的单元电流值可以低于存储阵列的中心处的存储块110B1至110B3的单元电流值。因此，包括在具有较低的单元电流值的存储块110A1、110A2、110C1和110C2中的选择晶体管的阈值电压可被增大。尽管其阈值电压被增大，但是其操作特性可以与位于存储阵列110的中间的存储块110B1至110B3的操作特性相同，并且泄漏电流特性可以被改善，使得存储块110A1、110A2、110C1和110C2的编程干扰特性可以被改善。

在步骤S450处可以判断选定存储块110A1是否为最后块。在步骤S460处，当选定存储块110A1不是最后存储块时，下一个存储块110A2可以被选择。随后，步骤S420至S440可以如上所述地被实行以对包括在选定存储块110A2中的选择晶体管执行编程循环。操作可以在基于补偿值来对包括在所有存储块中的选择晶体管执行编程循环时终止。

如上所述，通过基于补偿值来改变用于对存储块的编程循环的条件，可以获得一致的电特性，并且可以改善操作可靠性。

图5是示出根据一个实施例的存储系统500的示意框图。

参照图5，存储系统500可以包括非易失性存储器件520和存储器控制器510。

非易失性存储器件520可以对应于以上参考图1描述的半导体器件。存储器控制器510可以控制非易失性存储器件520。包括非易失性存储器件520和存储器控制器510的存储器件500可以用作存储卡或固态磁盘/驱动器(SSD)。SRAM 511可以用作处理单元512的操作存储器。主机接口513可以包括耦接至存储系统500的主机的数据交换协议。错误校正块514可以检查并校正从非易失性存储器件520读取的数据中的错误。存储器接口515可以与非易失性存储器件520接口。处理单元512可以执行用于数据交换的控制操作。

存储系统500还可以包括用于储存用来与主机等接口的编码数据的ROM(未示出)。非易失性存储器件520可以被设置在包括快闪存储芯片的多芯片封装体中。根据一个实施例的存储系统500可以用作具有低错误概率(即，高可靠性)的储存介质。快闪存储器件可以被用在存储系统(诸如，SSD)中。存储器控制器510可以通过各种接口协议(诸如，USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE等)中的一种来与外部设备(例如，主机)通信。

图6是示出用于执行编程操作的融合式存储器件或融合式存储系统的示意框图。例如，本发明可以应用至作为融合式存储器件的OneNAND快闪存储器件600。

OneNAND快闪存储器件600可以包括：主机接口610，用于使用不同的协议来与设备交换信息；缓冲RAM 620，用于嵌入用于驱动存储器件的编码或储存数据；控制器630，用于响应于从外部设备输入的控制信号和命令来控制读取、编程以及每一种状态；寄存器640，用于储存用于在存储器件中定义命令、地址以及系统操作环境的数据(诸如，配置)；以及NAND单元阵列650，具有包括非易失性存储单元和页缓冲器的操作电路。OneNAND快闪存储器件600可以响应于来自主机的写入请求而基于一般方法来编程数据。

图7是示出根据本发明的一个实施例的包括快闪存储器712的计算系统的示意图。

根据实施例的计算系统700可以包括电连接至系统总线760的微处理器720、RAM730、用户接口740、调制解调器750(诸如，基带芯片级)以及存储系统710。在计算系统700是移动设备的情况下，还可以设置用于供应计算系统700的操作电压的电池(未示出)。根据实施例的计算系统700还可以包括应用芯片组、相机图像处理器CIS、移动DRAM等。存储系统710可以包括使用用于储存数据的非易失性存储器的SSD。存储系统710可以被应用至融合式快闪存储器(例如，OneNAND快闪存储器)。

根据实施例，电特性可以通过改变用于所指定的存储块的操作条件来改善。

对于本领域技术人员来说将明显的是，在不脱离本发明的精神或范畴的情况下，能够对本发明的上述示例性实施例进行各种修改。因此，假设此种修改落入所附的权利要求及其等同物的范畴内，则本发明旨在涵盖所有此种修改。

通过以上实施例可以看出，本发明提供以下技术方案。

技术方案1.一种半导体器件，包括：

存储阵列，包括存储块；以及

操作电路，适用于对包括在选定存储块中的存储单元和选择晶体管执行编程循环和擦除循环，

其中，操作电路对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在选择晶体管的阈值电压与目标阈值电压之间发生差异。

技术方案2.如技术方案1所述的半导体器件，其中，操作电路在对选择晶体管执行擦除循环之后执行编程操作。

技术方案3.如技术方案1所述的半导体器件，其中，操作电路在参考单元电流值被确定之后，以从第一存储块至最后存储块的顺序方式对选择晶体管执行编程循环。

技术方案4.如技术方案1所述的半导体器件，还包括：

电流测量电路，适用于确定参考单元电流值。

技术方案5.如技术方案4所述的半导体器件，其中，电流测量电路通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

技术方案6.如技术方案4所述的半导体器件，其中，电流测量电路适用于经由位线来测量选定存储块的单元电流值。

技术方案7.如技术方案4所述的半导体器件，其中，操作电路适用于在电流测量电路测量选定存储块的单元电流值时将操作电压施加至选定存储块。

技术方案8.如技术方案7所述的半导体器件，其中，操作电路适用于将第一正电压施加至选定存储块的位线，将接地电压施加至公共源极线，以及将第二正电压施加至存储单元和选择晶体管。

技术方案9.如技术方案1所述的半导体器件，其中，选择晶体管包括耦接至位线的漏极选择晶体管和耦接至公共源极线的源极选择晶体管，以及

操作电路基于单元电流值与参考单元电流值之间的差异来对漏极选择晶体管执行编程循环。

技术方案10.如技术方案1所述的半导体器件，其中，选择晶体管中的每个包括电荷储存层，电荷储存层包括氮化物层。

技术方案11.一种半导体器件，包括：

存储器件，包括存储块；以及

电流测量电路，适用于经由位线来测量选定存储块的单元电流值，

其中，存储器件对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流之间的差异而在包括在选定存储块中的选择晶体管的阈值电压与目标阈值电压之间发生差异。

技术方案12.如技术方案11所述的半导体器件，其中，电流测量电路通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

技术方案13.如技术方案12所述的半导体器件，其中，存储器件在参考单元电流值被确定之后以从第一存储块至最后存储块的顺序方式来对选择晶体管执行编程循环。

技术方案14.如技术方案11所述的半导体器件，其中，存储器件适用于在电流测量电路测量选定存储块的单元电流值时，将第一正电压施加至选定存储块的位线，将接地电压施加至公共源极线，以及将第二正电压施加至存储单元以及选择晶体管。

技术方案15.如技术方案11所述的半导体器件，其中，选择晶体管包括耦接至位线的漏极选择晶体管和耦接至公共源极线的源极选择晶体管，

存储器件基于单元电流值与参考单元电流值之间的差异来对漏极选择晶体管执行编程循环。

技术方案16.如技术方案11所述的半导体器件，其中，选择晶体管中的每个包括电荷储存层，电荷储存层包括氮化物层。

技术方案17.一种半导体器件，包括：

存储阵列，包括存储块；

操作电路，适用于在基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及

电流测量电路，适用于基于参考单元电流值和选定存储块的单元电流值来确定补偿值。

技术方案18.如技术方案17所述的半导体器件，其中，电流测量电路通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

技术方案19.如技术方案17所述的半导体器件，其中，电流测量电路在包括在选定存储块中的存储单元和选择晶体管处于擦除状态时测量单元电流值。

技术方案20.一种半导体器件的操作方法，所述方法包括：

确定参考单元电流值；

测量选定存储块的单元电流值；

基于选定存储块的单元电流值以及参考单元电流值来确定补偿值；

当基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及

迭代单元电流值的测量、补偿值的确定以及编程循环的执行，直到选定存储块是最后块。

技术方案21.如技术方案20所述的操作方法，其中，通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

技术方案22.如技术方案20所述的操作方法，其中，当包括在选定存储块中的存储单元和选择晶体管处于擦除状态时，测量单元电流值。

Claims (17)

1.一种半导体器件，包括：

NAND快闪存储器件的存储阵列，包括存储块；

操作电路，适用于对包括在选定存储块中的存储单元和选择晶体管执行编程循环和擦除循环；以及

电流测量电路，适用于确定参考单元电流值，

其中，操作电路对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与所述参考单元电流值之间的差异而在选择晶体管的阈值电压与目标阈值电压之间发生差异，以及

其中，电流测量电路通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

2.如权利要求1所述的半导体器件，其中，操作电路在对选择晶体管执行擦除循环之后执行编程循环。

3.如权利要求1所述的半导体器件，其中，操作电路在参考单元电流值被确定之后，以从第一存储块至最后存储块的顺序方式对选择晶体管执行编程循环。

4.如权利要求1所述的半导体器件，其中，电流测量电路适用于经由位线来测量选定存储块的单元电流值。

5.如权利要求1所述的半导体器件，其中，操作电路适用于在电流测量电路测量选定存储块的单元电流值时将操作电压施加至选定存储块。

6.如权利要求5所述的半导体器件，其中，操作电路适用于将第一正电压施加至选定存储块的位线，将接地电压施加至公共源极线，以及将第二正电压施加至存储单元和选择晶体管。

7.如权利要求1所述的半导体器件，其中，选择晶体管包括耦接至位线的漏极选择晶体管和耦接至公共源极线的源极选择晶体管，以及

操作电路基于单元电流值与参考单元电流值之间的差异来对漏极选择晶体管执行编程循环。

8.如权利要求1所述的半导体器件，其中，选择晶体管中的每个包括电荷储存层，电荷储存层包括氮化物层。

9.一种半导体器件，包括：

NAND快闪存储器件，包括存储块；以及

电流测量电路，适用于经由位线来测量选定存储块的单元电流值，

其中，NAND快闪存储器件对选择晶体管执行编程循环，使得基于选定存储块的单元电流值与参考单元电流值之间的差异而在包括在选定存储块中的选择晶体管的阈值电压与目标阈值电压之间发生差异，以及

其中，电流测量电路通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

10.如权利要求9所述的半导体器件，其中，NAND快闪存储器件在参考单元电流值被确定之后以从第一存储块至最后存储块的顺序方式来对选择晶体管执行编程循环。

11.如权利要求9所述的半导体器件，其中，NAND快闪存储器件适用于在电流测量电路测量选定存储块的单元电流值时，将第一正电压施加至选定存储块的位线，将接地电压施加至公共源极线，以及将第二正电压施加至存储单元以及选择晶体管。

12.如权利要求9所述的半导体器件，其中，选择晶体管包括耦接至位线的漏极选择晶体管和耦接至公共源极线的源极选择晶体管，

NAND快闪存储器件基于单元电流值与参考单元电流值之间的差异来对漏极选择晶体管执行编程循环。

13.如权利要求9所述的半导体器件，其中，选择晶体管中的每个包括电荷储存层，电荷储存层包括氮化物层。

14.一种半导体器件，包括：

NAND快闪存储器件的存储阵列，包括存储块；

操作电路，适用于在基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及

电流测量电路，适用于基于参考单元电流值和选定存储块的单元电流值来确定补偿值，

其中，电流测量电路通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值。

15.如权利要求14所述的半导体器件，其中，电流测量电路在包括在选定存储块中的存储单元和选择晶体管处于擦除状态时测量单元电流值。

16.一种NAND快闪存储器件的操作方法，所述方法包括：

通过经由位线从位于存储阵列的中间的存储块测量单元电流值来确定参考单元电流值；

测量选定存储块的单元电流值；

基于选定存储块的单元电流值以及参考单元电流值来确定补偿值；

当基于补偿值来改变用于存储单元和选择晶体管的编程条件时，对包括在选定存储块中的存储单元和选择晶体管执行编程循环；以及

迭代单元电流值的测量、补偿值的确定以及编程循环的执行，直到选定存储块是最后块。

17.如权利要求16所述的操作方法，其中，当包括在选定存储块中的存储单元和选择晶体管处于擦除状态时，测量单元电流值。

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