CN105336584B - 细微图案化方法以及利用该方法制造半导体器件的方法 - Google Patents
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Abstract
本发明提供了一种细微图案化方法以及一种制造半导体器件的方法。所述细微图案化方法包括步骤:在底层上形成具有下掩模层和上掩模层的掩模层;在掩模层上形成一对牺牲图案;形成牺牲图案之间的连接间隔件和通过介于它们之间的所述一对牺牲图案彼此间隔开并覆盖牺牲图案的侧表面的第一间隔件;利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻上掩模层,以形成上掩模图案;形成第二间隔件,以覆盖上掩模图案的侧表面;利用第二间隔件作为蚀刻掩模来蚀刻下掩模层,以形成下掩模图案;以及利用下掩模图案作为蚀刻掩模来蚀刻底层。
Description
相关申请的交叉引用
本申请要求于2014年8月5日在韩国知识产权局提交的韩国专利申请No.10-2014-0100636的优先权,该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的示例实施例涉及形成细微图案的方法,并且涉及利用这种细微图案化技术制造半导体器件的相关方法。
背景技术
为了实现高度集成的半导体器件,有必要形成细微图案。例如,增加形成在给定面积内的器件数量的一种方法是减小用于形成器件的图案的尺寸。换句话说,应该按照各图案的间距或每个图案的宽度与两个相邻的图案之间的空间之和减小的方式来形成各个图案。然而,随着图案尺寸减小,光刻工艺中的解决方案已延展至极限,因此,使得形成具有更细微的间距的图案变得越来越难。
发明内容
本发明构思的示例实施例提供了一种能够实现连续排列的图案的多种间距的细微图案化方法,以及一种利用这种方法制造半导体器件的方法。
根据本发明构思的示例实施例,一种细微图案化方法可包括步骤:在底层上形成掩模层,掩模层包括位于底层上的第一掩模层和位于底层与第一掩模层之间的第二掩模层;在掩模层上形成一对牺牲图案;形成一个连接间隔件和多个第一间隔件,连接间隔件填充一对牺牲图案之间的空间,多个第一间隔件通过介于它们之间的牺牲图案彼此间隔开,各第一间隔件覆盖牺牲图案的对应的外侧表面;利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻第一掩模层,以形成多个第一掩模图案;形成多个第二间隔件,以覆盖每个第一掩模图案的侧表面;利用第二间隔件作为蚀刻掩模来蚀刻第二掩模层,以形成多个第二掩模图案;以及利用第二掩模图案作为蚀刻掩模来蚀刻底层。
在示例实施例中,可通过以下步骤来形成连接间隔件和第一间隔件:在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来。各牺牲图案之间的第一距离可小于或实质上等于第一间隔件层的厚度的两倍。
在示例实施例中,第一距离可为第一间隔件层的厚度的一倍至两倍。
在示例实施例中,牺牲图案各自在第一方向上延伸,并且可在与第一方向实质上垂直的第二方向上彼此间隔开第一距离。每个第一间隔件在第二方向上的最大宽度可实质上等于第一间隔件层的厚度。
在示例实施例中,牺牲图案各自在第一方向延伸,并且可在与第一方向实质上垂直的第二方向上彼此间隔开第一距离。连接间隔件在第二方向上的最大宽度可实质上等于各牺牲图案之间的第一距离。
在示例实施例中,牺牲图案沿着第二方向彼此间隔开,并且连接间隔件在第二方向上的最大宽度可小于或实质上等于每个第一间隔件在第二方向上的最大宽度的两倍。
在示例实施例中,连接间隔件在第二方向上的最大宽度可为每个第一间隔件在第二方向上的最大宽度的一倍至两倍。
在示例实施例中,所述方法还可包括步骤:在形成第一掩模图案之前去除牺牲图案;以及在形成第一掩模图案之后去除第一间隔件和连接间隔件。形成第二间隔件的步骤可包括:在第二掩模层上形成第二间隔件层,以共形地覆盖第一掩模图案;以及各向异性地蚀刻第二间隔件层,以将第一掩模图案和第二掩模层的顶表面暴露出来。
在示例实施例中,连接间隔件可包括与第一间隔件的材料相同的材料。
在示例实施例中,所述方法还可包括在底层下方设置衬底。牺牲图案可在第二方向上彼此间隔开,并且可将底层蚀刻,以形成将衬底暴露出来的下开口,下开口包括沿着第二方向排列的第一下开口、第二下开口和第三下开口,并且当在第二方向上测量时,第一下开口的宽度、第二下开口的宽度和第三下开口的宽度分别与牺牲图案的宽度、第一间隔件之一的最大宽度和连接间隔件的最大宽度成比例。
在示例实施例中,形成连接间隔件和第一间隔件的步骤可包括:在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来。可通过调整第一间隔件层的厚度来控制第一间隔件的最大宽度。
在示例实施例中,可通过调整各牺牲图案之间的距离来控制连接间隔件的最大宽度。
在示例实施例中,第一下开口的宽度、第二下开口的宽度和第三下开口的宽度可彼此不同。
根据本发明构思的示例实施例,一种制造半导体器件的方法可包括步骤:形成从衬底的顶表面向上突出的有源图案;以及形成与有源图案交叉的栅极结构。可通过以下步骤来形成有源图案:在衬底上按次序形成底层和掩模层,掩模层包括位于底层上的第一掩模层和位于底层与第一掩模层之间的第二掩模层;在掩模层上形成一对牺牲图案;形成多个第一间隔件和一个连接间隔件,多个第一间隔件通过介于它们之间的所述一对牺牲图案彼此间隔开,第一间隔件覆盖牺牲图案的对应的外侧表面,连接间隔件填充所述一对牺牲图案之间的空间;利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻第一掩模层,以形成多个第一掩模图案;形成多个第二间隔件,以覆盖每个第一掩模图案的侧表面;利用第二间隔件作为蚀刻掩模来蚀刻第二掩模层,以形成多个第二掩模图案;利用第二掩模图案作为蚀刻掩模来蚀刻底层,以形成多个下掩模图案;以及利用下掩模图案作为蚀刻掩模来蚀刻衬底的上部。
在示例实施例中,牺牲图案可平行于第一方向延伸,并且可在与第一方向交叉的第二方向上彼此间隔开。有源图案可包括第一有源图案和第二有源图案,第一有源图案和第二有源图案中的每一个平行于第一方向延伸,在第二方向上相邻并且彼此间隔开。此外,第一有源图案和第二有源图案可具有彼此不同的导电类型。第一有源图案与第二有源图案之间的第一距离可与每个牺牲图案在第二方向上的宽度成比例。
在示例实施例中,有源图案还可包括第三有源图案,第三有源图案与第一有源图案通过介于它们之间的第二有源图案间隔开,并且第三有源图案具有与第二有源图案的导电类型相同的导电类型。第二有源图案与第三有源图案之间的第二距离可与每个第一间隔件在第二方向上的最大宽度成比例。
在示例实施例中,可通过以下步骤来形成第一间隔件和连接间隔件:在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来。可通过调整第一间隔件层的厚度来控制每个第一间隔件的最大宽度。
在示例实施例中,每个第一间隔件的最大宽度可实质上等于第一间隔件层的厚度。
在示例实施例中,有源图案还可包括第四有源图案,第四有源图案与第二有源图案通过介于它们之间的第一有源图案间隔开,并且第四有源图案具有与第一有源图案的导电类型相同的导电类型。第一有源图案与第四有源图案之间的第三距离可与连接间隔件在第二方向上的最大宽度成比例。
在示例实施例中,可通过调整一对牺牲图案之间的距离来控制连接间隔件的最大宽度。
在示例实施例中,连接间隔件的最大宽度可实质上等于各牺牲图案之间的距离。
在示例实施例中,牺牲图案可在第一方向上延伸,并且可在与第一方向交叉的第二方向上彼此间隔开。可通过以下步骤形成第一间隔件和连接间隔件:在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来。一对牺牲图案之间的第一距离可小于或实质上等于第一间隔件层的厚度的两倍。
在示例实施例中,第一距离可为第一间隔件层的厚度的一倍至两倍。
在示例实施例中,所述方法还可包括步骤:在形成第一掩模图案之前去除牺牲图案;以及在形成第一掩模图案之后去除第一间隔件和连接间隔件。可通过以下步骤形成第二间隔件:在第二掩模层上形成第二间隔件层,以共形地覆盖第一掩模图案;以及各向异性地蚀刻第二间隔件层,以将第一掩模图案和第二掩模层的顶表面暴露出来。
在示例实施例中,连接间隔件可包括与第一间隔件的材料相同的材料。
根据本发明构思的示例实施例,一种制造半导体器件的方法可包括步骤:在衬底上形成第一掩模层;在第一掩模层上形成第一牺牲图案和第二牺牲图案,第一牺牲图案和第二牺牲图案各自在第一方向上延伸,并且在与第一方向交叉的第二方向上彼此间隔开,第一牺牲图案和第二牺牲图案中的每一个具有在第一方向上延伸的第一侧壁和第二侧壁;在第一掩模层上形成第一间隔件层,以共形地覆盖第一牺牲图案和第二牺牲图案;各向异性地蚀刻第一间隔件层,以形成从第一牺牲图案的第一侧壁延伸至第二牺牲图案的第一侧壁的连接间隔件,并且在第一牺牲图案的第二侧壁上和第二牺牲图案的第二侧壁上形成对应的第一间隔件;蚀刻衬底以形成具有第一导电类型的第一有源图案和第二有源图案以及具有与第一导电类型相反的第二导电类型的第三有源图案和第四有源图案。第三有源图案与第四有源图案之间的第二距离等于第一间隔件在第二方向上的宽度,并且第一有源图案与第二有源图案之间的第三距离等于连接间隔件在第二方向上的宽度。
在示例实施例中,第一间隔件中的每一个在第二方向上的最大宽度可实质上等于第一间隔件层的厚度。
在示例实施例中,第二有源图案与第三有源图案之间的第一距离可小于第一牺牲图案在第二方向上的宽度。
在示例实施例中,蚀刻衬底以形成具有第一导电类型的第一有源图案和第二有源图案以及具有与第一导电类型相反的第二导电类型的第三有源图案和第四有源图案的步骤可包括:利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻第一掩模层,以形成多个第一掩模图案;形成多个第二间隔件,以覆盖每个第一掩模图案的侧表面;利用第二间隔件作为蚀刻掩模来蚀刻位于第一掩模层与衬底之间的第二掩模层,以形成多个第二掩模图案。
在示例实施例中,所述方法还可包括利用第二掩模图案作为蚀刻掩模来蚀刻位于第二掩模层与衬底之间的底层。
在示例实施例中,第一牺牲图案与第二牺牲图案之间的距离可小于或实质上等于第一间隔件层的厚度的两倍。
在示例实施例中,第一有源图案至第四有源图案可沿着第二方向按照数字顺序排列。
附图说明
通过以下结合附图进行的简单描述,将更清楚地理解示例实施例。附图示出了本文所述的非限制性示例实施例。
图1至图8是示出根据本发明构思的示例实施例的形成细微图案的方法的剖视图。
图9A至图16A是示出利用根据本发明构思的示例实施例的细微图案化方法制造半导体器件的方法的平面图。
图9B至图16B分别是沿着图9A至图16A的线I-I'截取的剖视图。
图17A至图19A是示出利用根据本发明构思的示例实施例的细微图案化方法制造半导体器件的另一方法的平面图。
图17B至图19B分别是沿着图17A至图19A的线I-I'截取的剖视图。
图20和图21,结合图16A和图19A,是示出利用根据本发明构思的示例实施例的细微图案化方法形成的布局SRAM比特单元的平面图。
图22和图23是示出包括通过上述细微图案化方法制造的半导体器件的电子装置的示例的框图。
应该注意,这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及对下面提供的书面说明进行补充。这些附图不一定按照比例,并且可不准确反映任何给出的实施例的准确结构或性能特征,并且不应被解释为局限或限制由示例实施例涵盖的值或特性的范围。例如,为了清楚,可缩小或夸大层、区和/或结构性元件的相对厚度和定位。使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
现在,将参照示出了示例实施例的附图更完全地描述本发明构思的示例实施例。然而,本发明构思的示例实施例可按照许多不同形式实现而不应理解为限于本文阐述的实施例;相反,提供这些实施例是为了使得本公开将是彻底和完整的,并且将把示例实施例构思完全传递给本领域普通技术人员。
应该理解,当一个元件被称作“连接至”或“结合至”另一元件时,所述一个元件可直接连接至或结合至所述另一元件,或者可存在中间元件。相反,当一个元件被称作“直接连接”或“直接结合”至另一元件时,不存在中间元件或层。如本文所用,术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该按照相同的方式解释其它用于描述各元件或各层之间的关系的词语(例如,“在……之间”对“直接在……之间”、“邻近”对“直接邻近”、“在……上”对“直接在……上”等)。
应该理解,虽然本文中可使用术语例如“第一”、“第二”等来描述多个元件、组件、区、和/或层,但是这些元件、组件、区、和/或层不应被这些术语限制。这些术语仅用于将一个元件、组件、区或层与另一元件、组件、区或层区分开。因此,下面讨论的第一元件、第一组件、第一区或第一层可被称作第二元件、第二组件、第二区或第二层,而不脱离示例实施例的教导。
本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语,以易于描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解,空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如,如果图中的装置颠倒,则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此,示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向),并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定实施例,并且不旨在限制示例实施例。如本文所用,除非上下文清楚地指明不是这样,否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解,术语“包括”、“包括……的”、“包含”和/或“包含……的”指明存在所列操作、元件和/或组件,但不排除存在或添加一个或多个其它操作、元件、组件和/或它们的组。
本文参照作为示例实施例的理想实施例(和中间结构)的示意图的剖视图来描述本发明构思的示例实施例。这样,作为例如制造技术和/或公差的结果,附图中的形状的变化是可预见的。因此,本发明构思的示例实施例不应被构造为限于本文示出的区的具体形状,而是包括例如由制造工艺导致的形状的偏差。
根据本文所述的各个实施例的器件可在诸如集成电路的微电子器件中实现,其中多个器件集成在相同的微电子器件中。因此,在微电子器件中,本文所示的剖视图可在不一定正交的两个不同的方向上复制。因此,实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括按照基于微电子器件的功能性的阵列和/或二维图案布置的多个器件。本文提供的剖视图和平面图可仅示出所述阵列的一小部分。
根据本文所述的各个实施例的器件可根据微电子器件的功能性散布在其它器件之间。而且,根据本文所述的各个实施例的微电子器件可在可与所述两个不同方向正交的第三方向上复制,以提供三维集成电路。
因此,本文所示的剖视图可对根据本文所述的各个实施例在平面图中在两个不同方向上延伸和/或在立体图中在三个不同方向上延伸的多个器件提供支持。例如,当在器件/结构的剖视图中示出了单个有源区时,该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等,视情况而定),如器件/结构的平面图所示的那样。
除非另外限定,否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解,除非本文中明确这样定义,否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义,而不应该按照理想化地或过于正式的含义解释它们。
图1至图8是示出根据本发明构思的示例实施例的形成细微图案的方法的剖视图。
参照图1,底层20和掩模层45按次序层叠在衬底10上。掩模层45可包括底层20上的第一掩模层40和底层20与第一掩模层40之间的第二掩模层30。牺牲图案50形成在掩模层45上。
衬底10可包括半导体材料。例如,衬底10可为半导体晶圆或包括外延层的结构。作为一个示例,衬底10可包括由硅、锗或锗化硅制成的单晶、多晶或非晶层。
底层20可由相对于衬底10具有蚀刻选择性的材料形成。作为一个示例,底层20可由氧化硅、氮化硅或氧氮化硅中的至少一个形成或包括它们中的至少一个。
第二掩模层30可由相对于底层20具有蚀刻选择性的材料形成。在示例实施例中,第二掩模层30可包括多晶硅层。
第一掩模层40可由相对于第二掩模层30具有蚀刻选择性的材料形成。作为一个示例,第一掩模层40可包括非晶碳层(ACL)。第一掩模层40还可包括含硅材料(例如,SiON)。
可利用光刻工艺形成牺牲图案50。例如,牺牲图案50可包括光阻材料或旋涂硬掩模(SOH)材料。牺牲图案50中的每一个可形成为当在第二方向上测量时具有第一宽度W1。设置为彼此邻近的一对牺牲图案50可在第二方向上彼此间隔开距离d,其中W1>0且d>0。牺牲图案50的宽度和间距可取决于光刻工艺的分辨率。
参照图2,第一间隔件层60可形成为共形地覆盖掩模层45和牺牲图案50。第一间隔件层60可包括例如氧化硅。牺牲图案50之间的距离d可小于或实质上等于第一间隔件层60的沉积厚度t的两倍(即,d≤2t)。在示例实施例中,牺牲图案50之间的距离d可为第一间隔件层60的厚度t的一倍至两倍(即,t≤d≤2t)。因此,第一间隔件层60可形成为填充一对牺牲图案50之间的空间50s。
参照图3,可将第一间隔件层60各向异性地蚀刻以形成连接间隔件64和第一间隔件62。连接间隔件64可形成在一对牺牲图案50之间以填充空间50s,第一间隔件62可形成为覆盖一对牺牲图案50的外侧表面。各第一间隔件62可通过介于它们之间的一对牺牲图案50彼此间隔开。可执行各向异性蚀刻工艺以将牺牲图案50和第一掩模层40的顶表面暴露出来。每个第一间隔件62可局部地形成在对应的一个牺牲图案50的外侧表面上。连接间隔件64可形成为覆盖各牺牲图案50的相对的内侧表面和它们之间的第一掩模层40的顶表面。
通过利用各向异性蚀刻工艺,每个第一间隔件62的最大宽度W2可实质上等于第一间隔件层60的厚度t。连接间隔件64的最大宽度W3可实质上等于牺牲图案50之间的距离d。换句话说,连接间隔件64的最大宽度W3可小于或实质上等于每个第一间隔件62的最大宽度W2的两倍(即,W3≤2W2)。在示例实施例中,连接间隔件64的最大宽度W3可为每个第一间隔件62的最大宽度W2的一倍至两倍(即,W2≤W3≤2W2)。
参照图4,可将牺牲图案50去除。可利用例如灰化和/或剥除工艺将牺牲图案50去除。然后,可利用第一间隔件62和连接间隔件64作为蚀刻掩模蚀刻第一掩模层40,以形成第一掩模图案42。第一掩模图案42可形成为限定将各第一掩模图案42之间的第二掩模层30的顶表面暴露出来的第一开口44。
第一掩模图案42可包括窄宽度图案42a和宽宽度图案42b。各窄宽度图案42a可通过介于它们之间的宽宽度图案42b彼此间隔开。各窄宽度图案42a中的每一个的宽度可与各第一间隔件62中的每一个的最大宽度W2成比例。在示例实施例中,各窄宽度图案42a可具有与各第一间隔件62的最大宽度W2实质上相同的宽度。宽宽度图案42b的宽度可与连接间隔件64的最大宽度W3成比例。在示例实施例中,宽宽度图案42b可具有与连接间隔件64的最大宽度W3实质上相同的宽度。各第一开口44的宽度可与各牺牲图案50的第一宽度W1成比例。在示例实施例中,各第一开口44可具有与各牺牲图案50中的第一宽度W1实质上相同的宽度。
参照图5,可将第一间隔件62和连接间隔件64去除。可利用相对于第一掩模图案42和第二掩模层30具有蚀刻选择性的蚀刻配方将第一间隔件62和连接间隔件64去除。可利用例如湿蚀刻工艺执行第一间隔件62和连接间隔件64的去除。然后,第二间隔件层70可形成在第二掩模层30上,以共形地覆盖第一掩模图案42。第二间隔件层70可由例如氧化硅形成或包括氧化硅。
参照图6,可将第二间隔件层70各向异性地蚀刻,以形成覆盖第一掩模图案42的侧表面的第二间隔件72。各向异性蚀刻工艺可将第一掩模图案42和第二掩模层30的顶表面暴露出来。作为各向异性蚀刻工艺的结果,各第二间隔件72可分别局部地形成在第一掩模图案42的侧表面上。各第二间隔件72可具有与第一掩模图案42接触的第一侧表面72i和与第一侧表面72i相对的第二侧表面72j。
然后,可将第一掩模图案42去除。可利用相对于第二间隔件72和第二掩模层30具有蚀刻选择性的蚀刻配方将第一掩模图案42去除。可利用例如湿蚀刻工艺将第一掩模图案42去除。
作为去除第一掩模图案42的结果,可形成将各第二间隔件72之间的第二掩模层30暴露出来的初级开口74。初级开口74可包括在第二方向上彼此间隔开的第一初级开口74a、第二初级开口74b和第三初级开口74c。第一初级开口74a可在第二初级开口74b与第三初级开口74c之间。
可通过邻近的一对第二间隔件72的第二侧表面72j和它们之间的第二掩模层30的顶表面限定第一初级开口74a。可通过形成在各窄宽度图案42a中的一个的侧表面上的邻近的一对第二间隔件72的第一侧表面72i以及它们之间的第二掩模层30的顶表面限定每个第二初级开口74b。可通过形成在宽宽度图案42b的侧表面上的邻近的一对第二间隔件72的第一侧表面72i以及它们之间的第二掩模层30的顶表面限定第三初级开口74c。因此,第二初级开口74b的宽度可与第一间隔件62的最大宽度W2成比例,并且第三初级开口74c的宽度可与连接间隔件64的最大宽度W3成比例。在示例实施例中,第二初级开口74b可具有与第一间隔件62的最大宽度W2实质上相同的宽度,并且第三初级开口74c可具有与连接间隔件64的最大宽度W3实质上相同的宽度。第一初级开口74a可具有可与牺牲图案50的第一宽度W1成比例的最小宽度W4。第一初级开口74a的最小宽度W4可小于牺牲图案50的第一宽度W1(即,W4<W1)。
参照图7,可利用第二间隔件72作为蚀刻掩模蚀刻第二掩模层30,以形成第二掩模图案32。各第二掩模图案32可限定将它们之间的底层20的顶表面暴露出来的第二开口34。各第二开口34中的每一个的宽度可与对应的一个初级开口74的宽度成比例。在示例实施例中,各第二开口34中的每一个可具有与对应的一个初级开口74实质上相同的宽度。
参照图8,可将第二间隔件72去除。可利用相对于第二掩模图案32和底层20具有蚀刻选择性的蚀刻配方来执行第二间隔件72的去除。作为一个示例,可利用例如湿蚀刻工艺执行第二间隔件72的去除。
可利用第二掩模图案32作为蚀刻掩模来蚀刻底层20,以形成下掩模图案22。各下掩模图案22可限定将它们之间的衬底10的顶表面暴露出来的下开口24。
各下开口24中的每一个的宽度可与对应的一个第二开口34的宽度成比例。在示例实施例中,各下开口24中的每一个可具有与对应的一个第二开口34的宽度实质上相同的宽度。
下开口24可包括在第二方向上彼此间隔开的第一下开口24a、第二下开口24b和第三下开口24c。第一下开口24a可在第二下开口24b与第三下开口24c之间。
第二下开口24b的宽度可与第一间隔件62的最大宽度W2成比例,并且第三下开口24c的宽度可与连接间隔件64的最大宽度W3成比例。在示例实施例中,第二下开口24b可具有与第一间隔件62的最大宽度W2实质上相同的宽度,并且第三下开口24c可具有与连接间隔件64的最大宽度W3实质上相同的宽度。第一下开口24a可具有第二宽度W5,该第二宽度W5可与牺牲图案50的第一宽度W1成比例。第一下开口24a的第二宽度W5可小于牺牲图案50的第一宽度W1(即,W5<W1)。在示例实施例中,第一下开口24a的第二宽度W5可实质上等于第一初级开口74a的最小宽度W4。
在示例实施例中,第一下开口24a、第二下开口24b和第三下开口24c的宽度可分别与牺牲图案50的第一宽度W1、第一间隔件62的最大宽度W2和连接间隔件64的最大宽度W3成比例。可通过第一间隔件层60的厚度t来控制第一间隔件62的最大宽度W2,并且可通过一对牺牲图案50之间的距离来控制连接间隔件64的最大宽度W3。换句话说,牺牲图案50的第一宽度W1、第一间隔件层60的厚度t和一对牺牲图案50之间的距离d可分别用于控制第一下开口至第三下开口(24a、24b和24c)的宽度。这意味着上述细微图案化方法可用于实现连续排列的图案的多种间距。
图9A至图16A是示出根据本发明构思的示例实施例的利用细微图案化方法制造半导体器件的方法的平面图。图9B至图16B分别是沿着图9A至图16A的线I-I'截取的剖视图。
参照图9A和图9B,底层120和掩模层145可按次序形成在衬底100上。掩模层145可包括底层120上的第一掩模层140和底层120与第一掩模层140之间的第二掩模层130。蚀刻停止层147可形成在掩模层145上。
衬底10可包括半导体材料。例如,衬底10可为半导体晶圆或者包括外延层的结构。作为一个示例,衬底10可包括由硅、锗或锗化硅制成的单晶、多晶或非晶层。底层20可由相对于衬底10具有蚀刻选择性的材料形成。作为一个示例,底层20可由氧化硅、氮化硅或氧氮化硅中的至少一个形成或者包括它们中的至少一个。第二掩模层30可由相对于底层20具有蚀刻选择性的材料形成。作为一个示例,第二掩模层30可由多晶硅形成或者包括多晶硅。第一掩模层40可由相对于第二掩模层30具有蚀刻选择性的材料形成。作为一个示例,第一掩模层40可由非晶碳层(ACL)形成或包括ACL。蚀刻停止层147可由例如氧氮化硅(SiON)形成或包括SiON。
牺牲图案150可形成在蚀刻停止层147上。每个牺牲图案150可为在第一方向D1上延伸的线形图案。牺牲图案150可沿着与第一方向D1交叉的第二方向D2排列。第二方向D2可垂直于第一方向D1。当在第二方向D2上测量时,各牺牲图案150中的每一个可形成为具有第一宽度W1。一对牺牲图案150在第二方向D2上彼此间隔开距离d(其中W1>0,并且d>0)。
可利用光刻工艺形成牺牲图案150。作为一个示例,牺牲图案150可包括例如光阻材料或旋涂硬掩模(SOH)材料。牺牲图案150的宽度和间距可取决于光刻工艺的分辨能力。
抗反射图案149可形成在每个牺牲图案150下方。抗反射图案149可由例如有机抗反射涂料(ARC)层形成。
参照图10A和图10B,可形成连接间隔件164以填充一对牺牲图案150之间的空间150s,并且可形成第一间隔件162以覆盖一对牺牲图案150的相对的外侧表面。可通过以下步骤形成连接间隔件164和第一间隔件162:在蚀刻停止层147上形成第一间隔件层(未示出)以共形地覆盖牺牲图案150;然后各向异性地蚀刻第一间隔件层。可利用先前参照图2和图3描述的细微图案化方法形成连接间隔件164和第一间隔件162。
作为各向异性蚀刻工艺的结果,各第一间隔件162中的每一个的最大宽度W2可实质上等于第一间隔件层的厚度t,如以上参照图2和图3的描述。连接间隔件164的最大宽度W3可实质上等于牺牲图案50之间的距离d。连接间隔件164的最大宽度W3可小于或实质上等于各第一间隔件162中的每一个的最大宽度W2的两倍(即,W3≤2W2)。在示例实施例中,连接间隔件164的最大宽度W3可为各第一间隔件162中的每一个的最大宽度W2的一倍至两倍(即,W2≤W3≤2W2)。
参照图11A和图11B,可将牺牲图案150和抗反射图案149去除。可利用例如灰化和/或剥除工艺来执行牺牲图案150和抗反射图案149的去除。然后,可利用第一间隔件162和连接间隔件164作为蚀刻掩模来对蚀刻停止层147和第一掩模层140进行蚀刻,以形成蚀刻停止图案148和第一掩模图案142。各第一掩模图案142可限定将它们之间的第二掩模层130的顶表面暴露出来的第一开口144。
第一掩模图案142可包括窄宽度图案142a和宽宽度图案142b。各窄宽度图案142a可通过介于它们之间的宽宽度图案142b彼此间隔开。各窄宽度图案142a中的每一个的宽度可与第一间隔件162中的每一个的最大宽度W2成比例。在示例实施例中,各窄宽度图案142a中的每一个可具有与第一间隔件162中的每一个的最大宽度W2实质上相同的宽度。宽宽度图案142b的宽度可与连接间隔件164的最大宽度W3成比例。在示例实施例中,宽宽度图案142b可具有与连接间隔件164的最大宽度W3实质上相同的宽度。各第一开口144中的每一个的宽度可与牺牲图案150中的每一个的第一宽度W1成比例。在示例实施例中,各第一开口144中的每一个可具有与牺牲图案150中的每一个的第一宽度W1实质上相同的宽度。
蚀刻停止图案148可介于第一间隔件162与窄宽度图案142a之间以及连接间隔件164与宽宽度图案142b之间。
参照图12A和图12B,可将第一间隔件162、连接间隔件164和蚀刻停止图案148去除。可利用相对于第一掩模图案142和第二掩模层130具有蚀刻选择性的蚀刻配方来去除第一间隔件162、连接间隔件164和蚀刻停止图案148。
然后,第二间隔件172可形成为覆盖第一掩模图案142的侧表面。可通过以下步骤形成第二间隔件172:在第二掩模层130上形成第二间隔件层(未示出),以共形地覆盖第一掩模图案142;以及随后各向异性地蚀刻第二间隔件层。可利用以上参照图5和图6描述的细微图案化方法形成第二间隔件172。各第二间隔件172中的每一个可具有与第一掩模图案142接触的第一侧表面172i和与第一侧表面172i相对的第二侧表面172j。
作为各向异性蚀刻工艺的结果,可形成将第二间隔件172之间的第二掩模层130的顶表面暴露出来的第一初级开口174a。可通过邻近的第二间隔件172的第二侧表面172j以及它们之间的第二掩模层130的顶表面来限定第一初级开口174a。第一初级开口174a的最小宽度W4可与牺牲图案150的第一宽度W1成比例。第一初级开口174a的最小宽度W4可小于牺牲图案150的第一宽度W1。
参照图13A和图13B,可将第一掩模图案142去除。可利用相对于第二间隔件172和第二掩模层130具有蚀刻选择性的蚀刻配方将第一掩模图案142去除。作为去除第一掩模图案142的结果,第二初级开口174b和第三初级开口174c可形成在各第二间隔件172之间,以将第二掩模层130的顶表面暴露出来。第二初级开口174b可由形成在窄宽度图案142a的两侧上的一对第二间隔件172的第一侧表面172i以及它们之间的第二掩模层130的顶表面来限定。第三初级开口174c可由形成在宽宽度图案142b的两侧上的一对第二间隔件172的第一侧表面172i以及它们之间的第二掩模层130的顶表面来限定。
第一初级开口174a、第二初级开口174b和第三初级开口174c可沿着第二方向D2形成。第一初级开口174a可布置在第二初级开口174b与第三初级开口174c之间。第二初级开口174b的宽度可与第一间隔件162的最大宽度W2成比例,并且第三初级开口174c的宽度可与连接间隔件164的最大宽度W3成比例。在示例实施例中,第二初级开口174b可具有与第一间隔件162的最大宽度W2实质上相同的宽度,并且第三初级开口174c可具有与连接间隔件164的最大宽度W3实质上相同的宽度。第一初级开口174a、第二初级开口174b和第三初级开口174c可构成通过第二间隔件172限定的初级开口174。
可利用第二间隔件172作为蚀刻掩模来蚀刻第二掩模层130,以形成第二掩模图案132。可形成第二掩模图案132以限定将它们之间的底层120的顶表面暴露出来的第二开口134。各第二开口134中的每一个的宽度可与对应的一个初级开口174的宽度成比例。在示例实施例中,各第二开口134中的每一个可具有与对应的一个初级开口174的宽度实质上相同的宽度。
参照图14A和图14B,可将第二间隔件172去除。可利用相对于第二掩模图案132和底层120具有蚀刻选择性的蚀刻配方将第二间隔件172去除。
可利用第二掩模图案132作为蚀刻掩模来蚀刻底层120以形成下掩模图案122。各下掩模图案122可限定将它们之间的衬底100的顶表面暴露出来的下开口124。
下开口124可包括在第二方向所彼此间隔开的第一下开口124a、第二下开口124b和第三下开口124c。第一下开口124a可形成在第二下开口124b与第三下开口124c之间。
第二下开口124b的宽度可与第一间隔件162的最大宽度W2成比例,并且第三下开口124c的宽度可与连接间隔件164的最大宽度W3成比例。在示例实施例中,第二下开口124b可具有与第一间隔件162的最大宽度W2实质上相同的宽度,并且第三下开口124c可具有与连接间隔件164的最大宽度W3实质上相同的宽度。第一下开口124a的第二宽度W5可与牺牲图案150的第一宽度W1成比例。第一下开口124a的第二宽度W5可小于牺牲图案150的第一宽度W1。在示例实施例中,第一下开口124a的第二宽度W5可实质上等于第一初级开口174a的最小宽度W4。
参照图15A和图15B,可利用第二掩模图案132和下掩模图案122作为蚀刻掩模来蚀刻衬底100的上部,以形成沟槽102和由沟槽102限定的有源图案AP。在特定实施例中,可在蚀刻工艺中将第二掩模图案132的至少一部分去除。
有源图案AP可为在第一方向D1上延伸的线形图案,它们在第二方向D2上彼此间隔开。当在剖视图中看时,各有源图案AP中的每一个的上部可从衬底100的顶表面向上突出。
然后,器件隔离图案ST可分别形成在沟槽102中。作为一个示例,可通过以下步骤形成器件隔离图案ST:在衬底100上形成器件隔离层(未示出)以填充沟槽102;以及随后将器件隔离层平面化以将衬底100暴露出来。在特定实施例中,可在平面化工艺中将下掩模图案122去除。器件隔离图案ST的上部可竖直地凹陷以将有源图案AP的上部暴露出来。有源图案AP的暴露的上部可用作有源鳍AF。
有源图案AP可包括具有第一导电类型的有源图案AP1(下文中,第一有源图案)和具有第二导电类型的有源图案AP2(下文中,第二有源图案)。第一导电类型可与第二导电类型不同或相反。可通过在衬底100上执行离子注入工艺实现第一有源图案AP1和第二有源图案AP2的导电类型,但是本发明构思的示例实施例不限于此。
在示例实施例中,可在衬底100上设置一对第一有源图案AP1和两对第二有源图案AP2。一对第二有源图案AP2可与另一对第二有源图案AP2间隔开,并且一对第一有源图案AP1可介于它们之间。
第一有源图案AP1与邻近的第二有源图案AP2之间的第一距离d1可与牺牲图案150的第一宽度W1成比例。第一距离d1可小于牺牲图案150的第一宽度W1。在示例实施例中,第一距离d1可实质上等于第一下开口124a的第二宽度W5。每对第二有源图案AP2的各第二有源图案AP2之间的第二距离d2可与第一间隔件162的最大宽度W2成比例。在示例实施例中,第二距离d2可实质上等于第一间隔件162的最大宽度W2。一对第一有源图案AP1的各第一有源图案AP1之间的第三距离d3可与连接间隔件164的最大宽度W3成比例。在示例实施例中,第三距离d3可实质上等于连接间隔件164的最大宽度W3。
在示例实施例中,第一距离d1、第二距离d2和第三距离d3可分别与牺牲图案150的第一宽度W1、第一间隔件162的最大宽度W2和连接间隔件164的最大宽度W3成比例。如参照图2和图3的描述,可通过第一间隔件层的厚度t来控制第一间隔件162的最大宽度W2,并且可通过一对牺牲图案150之间的距离d来控制连接间隔件164的最大宽度W3。换句话说,牺牲图案150的第一宽度W1、第一间隔件层的厚度t和一对牺牲图案150之间的距离d可用于控制各个第一距离至第三距离(d1、d2和d3)。因此,上述细微图案化方法可用于允许接连排列的有源图案AP的多种间距。
参照图16A和图16B,栅极结构G可形成在衬底100上,以与有源图案AP交叉。各栅极结构G中的每一个可包括按次序层叠在衬底100上的栅极介电图案104、栅电极106和封盖图案108。可通过将按次序层叠在衬底100上的栅极介电层、栅电极层和封盖层图案化来形成栅极结构G。栅极介电图案104可由氧化硅层、氧氮化硅层或介电常数高于氧化硅的介电常数的高k介电材料中的至少一个形成,或包括它们中的至少一个。栅电极106可包括掺杂的半导体、金属或导电金属氮化物中的至少一个。封盖图案108可包括氧化硅层、氮化硅层或氧氮化硅层中的至少一个。虽然未示出,但是可在各栅极结构G中的每一个的两个侧表面上形成栅极间隔件。在示例实施例中,可在形成栅极结构G之前将第一有源图案AP1的一部分去除。例如,当在第一方向D1上测量时,第一有源图案AP1的长度可小于第二有源图案AP2的长度。
源极/漏极区可形成在位于每个栅极结构G的两侧的有源图案AP的一些部分中或上。位于栅极结构G下方的有源鳍AF的其它部分可用作晶体管的沟道区。然后,可形成第一触点CT1和第二触点CT2。第一触点CT1可用于将源极/漏极电压施加至源极/漏极区,第二触点CT2可用于将栅极电压施加至栅电极106。
图17A至图19A是示出根据本发明构思的示例实施例的利用细微图案化方法制造半导体器件的另一方法的平面图。图17B至图19B分别是沿着图17A至图19A的线I-I'截取的剖视图。为了简化描述,可通过相似或相同的附图标记标识先前参照图9A至图16A和图9B至图16B描述的元件或步骤,而不用重复对其的描述。
首先,下掩模图案122和第二掩模图案132的层叠件可形成在衬底100上,如参照图9A至图14A和图9B至图14B的描述。
参照图17A和图17B,可利用第二掩模图案132和下掩模图案122作为蚀刻掩模来蚀刻衬底100的上部,以形成第一沟槽102a和由第一沟槽102a限定的有源图案AP。各有源图案AP可为在第一方向D1上延伸的线形图案,并且可在第二方向D2上彼此间隔开。当在剖视图中看时,有源图案AP中的每一个可从衬底100的顶表面向上突出。可在形成第一沟槽102a之后去除第二掩模图案132和下掩模图案122。
在当前实施例中,第三掩模图案180可形成在衬底100上,以将有源图案AP中的至少一个暴露出来。第三掩模图案180可包括例如SOH材料。
参照图18A和图18B,可利用第三掩模图案180作为蚀刻掩模来蚀刻衬底100,以形成第二沟槽102b。当从衬底100的顶表面测量时,第二沟槽102b的底表面可比第一沟槽102a的底表面更深。可在蚀刻工艺中将由第三掩模图案180暴露的有源图案AP中的至少一个去除。
在形成第二沟槽102b之后可去除第三掩模图案180。可利用例如灰化和/或剥除工艺去除第三掩模图案180。
然后,器件隔离图案ST可形成为填充第一沟槽102a和第二沟槽102b。可利用以上参照图15A和图15B描述的工艺形成器件隔离图案ST。通过器件隔离图案ST暴露的有源图案AP的上部可用作有源鳍AF。
有源图案AP可包括具有彼此不同的导电类型的第一有源图案AP1和第二有源图案AP2。在当前实施例中,可在衬底100上设置一对第一有源图案AP1和一对第二有源图案AP2。一对第二有源图案AP2可通过介于它们之间的一对第一有源图案AP1彼此间隔开。第一有源图案AP1和与其邻近的第二有源图案AP2之间的第一距离d1可与以上参照图10B描述的牺牲图案150的第一宽度W1成比例。第一距离d1可小于牺牲图案150的第一宽度W1。在示例实施例中,第一距离d1可实质上等于参照图14B描述的第一下开口124a的第二宽度W5。第一有源图案AP1之间的第三距离d3可与以上参照图10B描述的连接间隔件164的最大宽度W3成比例。在示例实施例中,第三距离d3可实质上等于连接间隔件164的最大宽度W3。
根据本发明构思的示例实施例,可利用一对牺牲图案150形成六个有源图案AP。在如以上参照图9A至图16A描述的单位单元包括六个有源图案AP的情况下,用于去除不必要有源图案AP的额外工艺可以是不需要的。此外,在其中单位单元需要四个有源图案AP的情况下,可执行额外工艺以去除不必要的有源图案AP。
参照图19A和图19B,栅极结构G可形成在衬底100上,以与有源图案AP交叉。栅极结构G中的每一个可包括按次序层叠在衬底100上的栅极介电图案104、栅电极106和封盖图案108。虽然未示出,但是栅极间隔件可形成在各栅极结构G中的每一个的对应的侧表面上。在示例实施例中,可在形成栅极结构G之前将第一有源图案AP1的一部分去除。例如,当在第一方向D1上测量时,第一有源图案AP1的长度可比第二有源图案AP2的长度更短。源极/漏极区可形成在位于每个栅极结构G的两侧的有源图案AP的一些部分中或上。位于栅极结构G下方的有源鳍AF的其它部分可用作晶体管的沟道区。然后,可形成第一触点CT1和第二触点CT2。第一触点CT1可用于将源极/漏极电压施加至源极/漏极区,第二触点CT2可用于将栅极电压施加至栅电极106。
图16A、图19A、图20和图21是示出根据本发明构思的示例实施例的利用细微图案化方法形成的SRAM比特单元的布局的平面图。在当前说明书中,术语‘比特单元’指被构造为在其中存储一比特数据的单位单元。
参照图16A,在一些实施例中,SRAM比特单元可设为包括有源图案AP和限定有源图案的器件隔离图案ST。各有源图案AP可平行于第一方向D1延伸,并且可在与第一方向D1交叉的第二方向D2上彼此间隔开。有源图案AP可包括具有彼此不同的导电类型的第一有源图案AP1和第二有源图案AP2。在图16A的示例实施例中,可在比特单元中设置一对第一有源图案AP1和两对第二有源图案AP2。一对第二有源图案AP2可与另一对第二有源图案AP2间隔开,并且一对第一有源图案AP1可介于它们之间。
在当前实施例中,第一有源图案AP1和与其邻近的第二有源图案AP2之间的第一距离d1、邻近的第二有源图案AP2之间的第二距离d2和各第一有源图案AP1之间的第三距离d3可彼此不同。换句话说,具有各种间距的有源图案可连续排列。
在示例实施例中,当在第一方向D1上测量时,第一有源图案AP1的长度可比第二有源图案AP2的长度更短。栅极结构G可在有源图案AP1和AP2上交叉,并且各栅极结构G中的每一个可包括按次序层叠在有源图案AP1和AP2上的栅极介电图案、栅电极和封盖图案。
源极/漏极区可形成在位于每个栅极结构G的两侧的有源图案AP1和AP2的一些部分中或上。位于栅极结构G下方的有源图案AP1和AP2的其它部分可用作构成比特单元的晶体管的沟道区。第一触点CT1和第二触点CT2可设置在比特单元中。第一触点CT1可用于将源极/漏极电压施加至源极/漏极区,第二触点CT2可用于将栅极电压施加至栅电极106。虽然未示出,但是可在比特单元中设置连接至第一触点CT1和第二触点CT2的互连结构。因此,比特单元可用作能够存储一比特数据的单位电路。
参照图19A,在其它实施例中,SRAM比特单元可设为包括有源图案AP和限定有源图案AP的器件隔离图案ST。各有源图案AP可在第一方向D1上延伸,并且可在与第一方向D1交叉的第二方向D2上彼此间隔开。有源图案AP可包括具有彼此不同的导电类型的第一有源图案AP1和第二有源图案AP2。
一对第一有源图案AP1和一对第二有源图案AP2设置在比特单元中。一对第二有源图案AP2可通过介于它们之间的一对第一有源图案AP1彼此间隔开。第一有源图案AP1和与其邻近的第二有源图案AP2之间的第一距离d1和第一有源图案AP1之间的第三距离d3可彼此不同。
除了这些不同之外,图19A的SRAM比特单元还可被构造为具有与图16A的特征实质上相同的特征。
参照图20,在其它实施例中,SRAM比特单元可设为包括有源图案AP和限定器件隔离图案ST的有源图案。各有源图案AP可在第一方向D1上延伸,并且可在与第一方向D1交叉的第二方向D2上彼此间隔开。有源图案AP可包括具有彼此不同的导电类型的第一有源图案AP1和第二有源图案AP2。
一对第一有源图案AP1和两组第二有源图案AP2可设置在比特单元中。例如,第二有源图案AP2可包括通过介于它们之间的一对第一有源图案AP1彼此间隔开的第一组G1和第二组G2,并且第一组G1和第二组G2中的每一个包括至少三个第二有源图案AP2。
这里,第一有源图案AP1和与其邻近的第二有源图案AP2之间的第一距离d1、邻近的第二有源图案AP2之间的距离d2和各第一有源图案AP1之间的第三距离d3可彼此不同。
除了这些不同之外,图20的SRAM比特单元还可被构造为具有与图16A的特征基本相同的特征。
参照图21,在其它实施例中,SRAM比特单元可设为包括有源图案AP和限定有源图案AP的器件隔离图案ST。有源图案AP可包括具有彼此不同的导电类型的第一有源图案AP1和第二有源图案AP2。
比特单元可包括可通过器件隔离图案ST彼此分离开的第一区R1和第二区R2。在示例实施例中,一对第一有源图案AP1和两对第二有源图案AP2可设置在第一区R1中。两对第二有源图案AP2可彼此间隔开,并且一对第一有源图案AP1可介于它们之间。此外,具有相同导电类型的至少三个有源图案AP可设置在第二区R2中。
在第一区R1中,第一有源图案AP1和与其邻近的第二有源图案AP2之间的第一距离d1、一对第二有源图案AP2中的第二有源图案AP2之间的第二距离d2和各第一有源图案AP1之间的第三距离d3可彼此不同。
除了这些不同之外,图21的SRAM比特单元还可被构造为具有与图16A的特征基本相同的特征。
图22和图23是示出包括根据上述细微图案化方法制造的半导体器件的电子装置的示例的框图。
参照图22,电子装置1300可包括通过上述细微图案化方法制造的半导体器件,并且可用于个人数字助理(PDA)、笔记本计算机、移动计算机、网络平板、无线电话、蜂窝电话、数字音乐播放器、有线或无线电子装置或包括它们中的至少两个的复杂电子装置之一中。电子装置1300可包括通过总线1350彼此连接的控制器1310、诸如键区、键盘和/或显示器的输入/输出装置1320、存储器装置1330和无线接口1340。控制器1310可包括例如至少一个微处理器、数字信号处理器、微控制器等。存储器装置1330可被构造为存储将由控制器1310使用的命令代码和/或用户数据。存储器装置1330可包括根据本发明构思的示例实施例的半导体器件。电子装置1300可使用被构造为利用RF信号将数据发送至无线通信网络并从无线通信网络接收数据的无线接口1340。例如,无线接口1340可包括天线、无线收发器等。电子系统1300可用于诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、市政Wi-Fi、蓝牙、DECT、无线USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、高级WiMAX、UMTS-TDD、HSPA、EVDO、高级LTE、MMDS等的通信系统的通信接口协议中。
参照图23,将描述包括通过上述细微图案化方法制造的半导体器件的存储器系统。存储器系统1400可包括用于存储大量数据的存储器装置1410和存储器控制器1420。存储器控制器1420控制存储器装置1410,以响应于主机1430的读/写请求读取存储在存储器装置1410中的数据或将数据写入存储器装置1410中。存储器控制器1420可包括用于将从主机1430(例如,移动装置或计算机系统)提供的地址映射至存储器装置1410的物理地址的地址映射表。存储器装置1410可包括根据本发明构思的示例实施例的半导体器件。
可利用各种不同的封装技术将以上公开的半导体器件包封。例如,可利用封装件层叠(POP)技术、球栅阵列(BGA)技术、芯片尺寸封装(CSP)技术、塑料引线芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、华夫组件芯片技术、华夫形式芯片技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料四方扁平封装(PQFP)技术、薄型四方扁平封装(TQFP)技术、小外形集成电路(SOIC)技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、塑料公制四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(WFP)技术和晶圆级处理层叠封装(WSP)技术等中的任一种将根据前述实施例的半导体器件包封。
其中安装了根据以上示例实施例之一的半导体器件的封装件还可包括控制半导体器件的至少一个半导体器件(例如,控制器和/或逻辑装置)。
根据本发明构思的示例实施例,可通过调整牺牲图案的宽度和之间的距离以及间隔件层的沉积厚度来控制连续排列的开口的宽度。这样,可对于连续排列的图案实现多种间距。此外,该方法可实现在半导体器件中接连排列的有源图案的多种间距。
虽然已经具体示出和描述了本发明构思的示例实施例,但是本领域普通技术人员之一应该理解,在不脱离权利要求的精神和范围的情况下,可在其中作出形式和细节上的改变。
Claims (25)
1.一种细微图案化方法,包括步骤:
在底层上形成掩模层,掩模层包括位于底层上的第一掩模层和位于底层与第一掩模层之间的第二掩模层;
在掩模层上形成一对牺牲图案;
形成一个连接间隔件和两个第一间隔件,连接间隔件填充一对牺牲图案之间的空间,两个第一间隔件通过介于它们之间的牺牲图案彼此间隔开,各第一间隔件覆盖牺牲图案的对应的外侧表面;
利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻第一掩模层,以形成多个第一掩模图案;
形成多个第二间隔件,以覆盖每个第一掩模图案的侧表面;
利用第二间隔件作为蚀刻掩模来蚀刻第二掩模层,以形成多个第二掩模图案;以及
利用第二掩模图案作为蚀刻掩模来蚀刻底层。
2.根据权利要求1所述的方法,其中,形成连接间隔件和第一间隔件的步骤包括:
在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及
各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来,
其中,各牺牲图案之间的第一距离小于或等于第一间隔件层的厚度的两倍。
3.根据权利要求2所述的方法,其中,第一距离是第一间隔件层的厚度的一倍至两倍。
4.根据权利要求2所述的方法,其中,牺牲图案各自在第一方向上延伸,并且在与第一方向垂直的第二方向上彼此间隔开第一距离,并且
其中,每个第一间隔件在第二方向上具有最大宽度,该最大宽度等于第一间隔件层的厚度。
5.根据权利要求1所述的方法,其中,牺牲图案各自在第一方向上延伸,并且在与第一方向垂直的第二方向上彼此间隔开第一距离,并且
其中,连接间隔件在第二方向上的最大宽度等于各牺牲图案之间的第一距离。
6.根据权利要求1所述的方法,其中,牺牲图案沿着第二方向彼此间隔开,并且其中连接间隔件在第二方向上的最大宽度小于或等于每个第一间隔件在第二方向上的最大宽度的两倍。
7.根据权利要求6所述的方法,其中,连接间隔件在第二方向上的最大宽度是每个第一间隔件在第二方向上的最大宽度的一倍至两倍。
8.根据权利要求1所述的方法,还包括步骤:
在形成第一掩模图案之前去除牺牲图案;以及
在形成第一掩模图案之后去除第一间隔件和连接间隔件,并且
其中,形成第二间隔件的步骤包括:
在第二掩模层上形成第二间隔件层,以共形地覆盖第一掩模图案;以及
各向异性地蚀刻第二间隔件层,以将第一掩模图案和第二掩模层的顶表面暴露出来。
9.根据权利要求1所述的方法,其中,连接间隔件包括与第一间隔件的材料相同的材料。
10.根据权利要求1所述的方法,还包括在底层下方设置衬底,
其中,牺牲图案在第二方向上彼此间隔开,并且
其中,将底层蚀刻,以形成将衬底暴露出来的下开口,下开口包括沿着第二方向排列的第一下开口、第二下开口和第三下开口,并且当在第二方向上测量时,第一下开口的宽度、第二下开口的宽度和第三下开口的宽度分别与牺牲图案的宽度、第一间隔件之一的最大宽度和连接间隔件的最大宽度成比例。
11.根据权利要求10所述的方法,其中,形成连接间隔件和第一间隔件的步骤包括:
在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及
各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来,
其中,通过调整第一间隔件层的厚度来控制第一间隔件的最大宽度。
12.根据权利要求10所述的方法,其中,通过调整各牺牲图案之间的距离来控制连接间隔件的最大宽度。
13.根据权利要求10所述的方法,其中,第一下开口的宽度、第二下开口的宽度和第三下开口的宽度彼此不同。
14.一种制造半导体器件的方法,包括步骤:
形成从衬底的顶表面向上突出的有源图案;以及
形成与有源图案交叉的栅极结构,
其中,形成有源图案的步骤包括:
在衬底上按次序形成底层和掩模层,掩模层包括位于底层上的第一掩模层和位于底层与第一掩模层之间的第二掩模层;
在掩模层上形成一对牺牲图案;
形成两个第一间隔件和一个连接间隔件,两个第一间隔件通过介于它们之间的所述一对牺牲图案彼此间隔开,第一间隔件覆盖牺牲图案的对应的外侧表面,连接间隔件填充所述一对牺牲图案之间的空间;
利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻第一掩模层,以形成多个第一掩模图案;
形成多个第二间隔件,以覆盖每个第一掩模图案的侧表面;
利用第二间隔件作为蚀刻掩模来蚀刻第二掩模层,以形成多个第二掩模图案;
利用第二掩模图案作为蚀刻掩模来蚀刻底层,以形成多个下掩模图案;以及
利用下掩模图案作为蚀刻掩模来蚀刻衬底的上部。
15.根据权利要求14所述的方法,其中,牺牲图案平行于第一方向延伸,并且在与第一方向交叉的第二方向上彼此间隔开,
有源图案包括第一有源图案和第二有源图案,第一有源图案和第二有源图案中的每一个平行于第一方向延伸,在第二方向上相邻并且彼此间隔开,并具有彼此不同的导电类型,
第一有源图案与第二有源图案之间的第一距离与每个牺牲图案在第二方向上的宽度成比例。
16.根据权利要求15所述的方法,其中,有源图案还包括第三有源图案,第三有源图案与第一有源图案通过介于它们之间的第二有源图案间隔开,并且第三有源图案具有与第二有源图案的导电类型相同的导电类型,并且
第二有源图案与第三有源图案之间的第二距离与每个第一间隔件在第二方向上的最大宽度成比例。
17.根据权利要求14所述的方法,其中,牺牲图案在第一方向上延伸,并且在与第一方向交叉的第二方向上彼此间隔开,
其中,形成第一间隔件和连接间隔件的步骤包括:
在掩模层上形成第一间隔件层,以共形地覆盖牺牲图案;以及
各向异性地蚀刻第一间隔件层,以将牺牲图案和掩模层的顶表面暴露出来,
其中,一对牺牲图案之间的第一距离小于或等于第一间隔件层的厚度的两倍。
18.根据权利要求14所述的方法,还包括步骤:
在形成第一掩模图案之前去除牺牲图案;以及
在形成第一掩模图案之后去除第一间隔件和连接间隔件,并且
其中,形成第二间隔件的步骤包括:
在第二掩模层上形成第二间隔件层,以共形地覆盖第一掩模图案;以及
各向异性地蚀刻第二间隔件层,以将第一掩模图案和第二掩模层的顶表面暴露出来。
19.一种制造半导体器件的方法,包括步骤:
在衬底上形成第一掩模层;
在第一掩模层上形成第一牺牲图案和第二牺牲图案,第一牺牲图案和第二牺牲图案各自在第一方向上延伸,并且在与第一方向交叉的第二方向上彼此间隔开,第一牺牲图案和第二牺牲图案中的每一个具有在第一方向上延伸的第一侧壁和第二侧壁;
在第一掩模层上形成第一间隔件层,以共形地覆盖第一牺牲图案和第二牺牲图案;
各向异性地蚀刻第一间隔件层,以形成从第一牺牲图案的第一侧壁延伸至第二牺牲图案的第一侧壁的连接间隔件,并且在第一牺牲图案的第二侧壁上和第二牺牲图案的第二侧壁上形成对应的第一间隔件;
蚀刻衬底以形成具有第一导电类型的第一有源图案和第二有源图案以及具有与第一导电类型相反的第二导电类型的第三有源图案和第四有源图案,
其中,第三有源图案与第四有源图案之间的第二距离等于第一间隔件在第二方向上的宽度,并且
其中,第一有源图案与第二有源图案之间的第三距离等于连接间隔件在第二方向上的宽度。
20.根据权利要求19所述的方法,其中,第一间隔件中的每一个在第二方向上的最大宽度等于第一间隔件层的厚度。
21.根据权利要求20所述的方法,其中,第二有源图案与第三有源图案之间的第一距离小于第一牺牲图案在第二方向上的宽度。
22.根据权利要求19所述的方法,其中,蚀刻衬底以形成具有第一导电类型的第一有源图案和第二有源图案以及具有与第一导电类型相反的第二导电类型的第三有源图案和第四有源图案的步骤包括:
利用第一间隔件和连接间隔件作为蚀刻掩模来蚀刻第一掩模层,以形成多个第一掩模图案;
形成多个第二间隔件,以覆盖每个第一掩模图案的侧表面;
利用第二间隔件作为蚀刻掩模来蚀刻位于第一掩模层与衬底之间的第二掩模层,以形成多个第二掩模图案。
23.根据权利要求22所述的方法,还包括步骤:
利用第二掩模图案作为蚀刻掩模来蚀刻位于第二掩模层与衬底之间的底层。
24.根据权利要求19所述的方法,其中,第一牺牲图案与第二牺牲图案之间的距离小于或等于第一间隔件层的厚度的两倍。
25.根据权利要求19所述的方法,其中,第一有源图案至第四有源图案沿着第二方向按顺序依次排列。
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