KR100876892B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층을 갖는 반도체 기판 상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막 상에 희생막 패턴을 형성하는 단계와, 상기 희생막 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 희생막 패턴 사이에 보호막을 형성하는 단계와, 상기 희생막을 제거하는 단계와, 상기 보호막을 제거하는 단계와, 상기 스페이서를 식각마스크로 상기 하드마스크막을 식각하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 하드마스크를 식각마스크로 상기 식각대상층을 식각하는 단계를 포함한다.
Description
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 식각대상층
104 : 제1하드마스크막 106 : 제2하드마스크막
108 : 하드마스크 110 : 희생막
112 : 반사방지막 114 : 감광막패턴
116 : 스페이서 118 : 보호막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 스페이서를 이용하여 미세 패턴 형성 공정을 용이하게 수행할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 제조 공정에서 요구되는 패턴의 임계 치구(Critical Dimension) 및 분리 폭이 미세화되고 있다. 일반적으로 미세 패턴 형 상은 리소그래피(Lithography)에 의하여 포토레지스트(Photo Resist : PR) 패턴을 형성하고, 이를 식각 마스크로 이용하여 바탕의 각종 박막을 식각하는 방법에 의하고 있다.
상기와 같은 이유로 미세 패턴의 형성에 있어서 리소그래피 기술이 중요해진다. 종래의 리소그래피는 감광성 레지스트에 KrF나 ArF를 이용하여 레티클의 패턴을 노광하고, 현상 속도차를 이용하여 감광성 레지스트 패턴을 얻게 된다. 그리고, 감광성 레지스트와 하부 식각대상층의 식각 선택비를 이용하여 원하는 패턴을 식각대상층에 전사한다.
그런데, 반도체 소자가 고집적화됨에 따라 단차가 높아지고, ArF를 노광에 사용하면서 감광성 레지스트를 사용한 패턴 형성 방법에 한계를 보이고 있다. 한계의 원인은 짧은 파장에 기인한 광학적인 원인과 화학증폭형 레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다.
이러한 한계를 해결하기 위해서, 식각대상층 상에 위해 비정질 카본(Amorphous-Carbon) 또는 질화막 계열과 같은 물질을 형성하고 이를 식각 마스크로 이용하여 미세 패턴을 형성하는 방법이 사용되고 있다. 이렇게 감광성 레지스트 이외에 하드한 물질막을 식각 마스크로 사용하는 것을 하드 마스크라고 한다.
이하에서는, 종래기술에 따른 하드마스크를 이용한 반도체소자의 식각방법을 간략하게 설명하도록 한다.
먼저, 반도체기판 상부에 형성된 식각하고자 하는 재료, 즉 식각대상층 상부에 비정질 카본 또는 질화막 계열과 같은 물질의 하드마스크를 도포하고, 상기 하 드마스크 상에 SiON와 같은 물질로 이루어진 바텀 반사방지막을 차례로 형성한 후 포토 마스크 작업을 진행한다.
이어서, 상기 바텀 반사방지막 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 감광막패턴을 형성하고, 상기 감광막패턴을 식각마스크로 하여 상기 SiON을 식각한다.
그런다음, 상기 감광막패턴을 제거한다. 이때, 감광막의 스트립시 바텀반사방지막도 동시에 제거된다. 이어서, 상기 SiON막을 식각마스크로 하여 하드마스크를 식각한 후, 상기 식각된 하드마스크를 다시 식각마스크로 하여 식각대상층을 식각한다.
그러나, 반도체 소자의 디자인 룰이 점점 감소됨에 따라 상기와 같은 노광 장치의 개발 진척도보다 반도체 소자의 집적화가 더 빠른 속도로 전개되어 전술한 바와 같은 방법을 수행하기 위한 현재의 노광 장비로는 40nm급 이의 반도체 소자의 미세 패턴 형성은 불가능한 상황이다.
또한, 전술한 바와 같은 하드마스크막을 이용한 반도체 소자의 미세 패턴 형성방법도 40nm급 이하의 반도체 소자에서는 미세한 하드마스크막을 구현하기가 어려워 그 패턴의 쓰러짐과 같은 문제가 발생하게 된다.
따라서, 노광 장치의 신규 투자 없이 기존의 노광 장치를 활용함과 아울러, 40nm 급 이하의 반도체 소자의 미세 패턴을 형성하는 방법이 절실히 요구되고 있는 실정이다.
본 발명은, 기존의 노광 장치를 사용하여 40nm 급 이하의 반도체 소자의 미세 패턴을 형성할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층을 갖는 반도체 기판 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 희생막 패턴을 형성하는 단계; 상기 희생막 양 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 희생막 패턴 사이에 보호막을 형성하는 단계; 상기 희생막을 제거하는 단계; 상기 보호막을 제거하는 단계; 상기 스페이서를 식각마스크로 상기 하드마스크막을 식각하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 하드마스크를 식각마스크로 상기 식각대상층을 식각하는 단계;를 포함한다.
상기 하드마스크막은 비정질 카본막 및 SiON막 또는 SiN막의 적층막으로 형성한다.
상기 비정질카본막은 500∼700℃의 온도 범위 내에서 형성한다.
상기 SiON막 또는 SiN 질화막은 100∼400℃의 온도 범위 내에서 형성한다.
상기 희생막은 산화막으로 형성한다.
상기 희생막은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 형성한다.
상기 PECVD 방식은 300∼800W의 전압 범위에서 수행한다.
상기 희생막은 TEOS 및 O2의 비율이 0.1∼0.5 wt% 함유된 막으로 형성한다.
상기 보호막을 형성하는 단계는, 상기 스페이서가 형성된 희생막 패턴을 덮도록 보호막을 형성하는 단계; 및 상기 희생막 패턴이 노출되도록 상기 보호막을 에치-백(Etch-Back)하는 단계;를 포함한다.
상기 희생막을 제거하는 단계는, 습식 케미컬을 이용하여 수행한다.
상기 습식 케미컬은 HF:DI가 1:10∼1:20의 비율로 함유된 케미컬로 형성한다.
상기 스페이서는 폴리실리콘막으로 형성한다.
상기 스페이서는 CVD(Chemical Vapor Depositon) 방식으로 형성한다.
상기 스페이서는 300∼500℃의 온도 범위에서 형성한다.
상기 보호막은 감광막 또는 비정질카본막으로 형성한다.
상기 보호막을 제거하는 단계는, O2 플라즈마 처리로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 40nm급 이하의 반도체 소자의 미세 패턴을 형성하기 위해서, 스페이서를 식각마스크로 이용하여 반도체 소자의 미세 패턴을 형성한다.
이렇게 하면, 노광 장치 또는 하드마스크막을 이용하여 40nm급 이하의 반도 체 소자의 미세 패턴을 형성하는 종래의 방법과 달리, 상기와 같이 기존의 노광 장치는 그대로 활용하고, 스페이서만을 식각마스크로 이용하여 반도체 소자의 미세 패턴을 형성함으로써, 반도체 장치 중 가장 고가인 노광 장치의 신규 투자를 감소시킬 수 있다.
또한, 스페이서를 식각마스크로 사용시, 스페이서 두께를 조절하여 상기 스페이서의 크기로 소망하는 반도체 소자의 미세 패턴 크기를 형성할 수 있으므로, 종래의 노광 장치에서의 해상 능력에 의존하지 않고도 반도체 소자의 미세 패턴을 형성할 수 있다.
자세하게, 도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 식각대상층(102)을 갖는 반도체 기판(100) 상에 제1하드마스크막(104) 및 제2하드마스크막(106)의 적층막으로 이루어진 하드마스크(108)를 형성한다. 그런다음, 상기 하드마스크(108) 상에 희생막(110) 및 반사방지막(112)을 차례로 형성한다.
상기 하드마스크(108)의 제1하드마스크막(104)은 비정질 카본막으로 형성하며, 이때, 상기 제1하드마스크막(104)은 그 형성시 500∼700℃ 정도의 온도 범위 내에서 형성한다.
상기 제2하드마스크막(106)은 SiON막 또는 SiN 질화막으로 형성하며, 이때, 상기 제2하드마스크막(106)에서의 상기 SiON막 및 SiN 질화막은 그 형성시 100∼400℃ 정도의 온도 범위 내에서 수행한다.
상기 희생막(110)은 산화막으로 형성하고, 이때, 상기 희생막(110)은 후속의 식각에 의한 제거가 용이하도록 300∼800W 정도의 전압 범위 및 TEOS 및 O2의 비율이 0.5 wt% 이내, 바람직하게, 0.1∼0.5 wt% 함유된 막을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 형성하는 것이 바람직하다.
상기 반사방지막(112)은 BARC(Bottom Anti Reflective Coating)막과 같은 물질로 형성한다.
도 1b를 참조하면, 상기 반사방지막(112) 상에 감광막패턴(114)을 형성하고, 상기 감광막패턴(114)을 식각마스크로 이용하여 상기 반사방지막(112) 및 희생막(110)을 상기 제2하드마스크막(106)이 노출될때까지 식각한다.
도 1c를 참조하면, 상기 감광막패턴(114) 및 반사방지막(112)을 제거하고, 상기 일정한 패턴으로 형성된 희생막(110)을 포함한 제2하드마스크막(106) 상에 상기 제2하드마스크막(106) 및 희생막(110)의 프로파일을 따라 실리콘질화막과 같은 물질을 형성한다. 여기서, 상기 실리콘질화막은 300∼500℃ 정도의 온도 범위에서 CVD(Chemical Vapor Deposition) 방식을 이용하여 형성하는 것이 바람직하다.
그런다음, 상기 제2하드마스크막(106) 및 희생막(110) 상에 형성된 실리콘질화막을 상기 희생막(110)의 양 측벽에만 잔류되도록 에치-백(Etch-Back) 공정을 수행하여 스페이서(116)를 형성한다.
도 1d를 참조하면, 상기 스페이서(116)가 형성된 희생막(110)을 포함한 제2하드마스크막(106) 상에 보호막(118)을 형성한다. 여기서, 상기 보호막(118)은 감 광막 또는 비정질카본막으로 형성한다. 이때, 상기 보호막(118)은 후속의 상기 희생막(110) 제거 시, 제2하드마스크막(106)의 손실의 발생을 방지하는 역할을 수행하여, 그 두께는 상기 희생막(110) 제거시 상기 제2하드마스크막(106)의 손실이 발생하지 않을 정도의 두께로 형성하는 것이 바람직하다.
도 1e를 참조하면, 상기 보호막(118)이 형성된 제2하드마스크막(106) 상의 희생막을 상기 제2하드마스크막(106)이 노출될때까지 습식 방식으로 제거한다. 여기서, 상기 희생막의 제거에 사용되는 케미컬은, 상기 희생막의 제거를 용이하게 하기 위해 종래와 달리 HF 함량을 증가시켜 HF:DI가 1:10∼1:20 정도의 비율로 함유된 케미컬을 이용한다.
도 1f를 참조하면, 상기 제2하드마스크막(106) 상의 보호막(118)을 O2 플라즈마 처리로 제거하고, 상기 제2하드마스크막(106) 상에 잔류한 스페이서(116)를 식각마스크로 이용하여 상기 제2하드마스크막(106)을 식각한다.
도 1g를 참조하면, 상기 제2하드마스크막(106)의 식각마스크로 이용한 상기 스페이서(116)를 제거하고, 상기 제1하드마스크막(104) 상에 잔류한 상기 제2하드마스크막(106)을 식각마스크로 이용하여 상기 제1하드마스크막(104)을 식각대상층(102)이 노출될때까지 식각한다.
도 1h를 참조하면, 상기 제1하드마스크막(104)의 식각마스크로 이용한 상기 제2하드마스크막(106)을 제거하고, 상기 제1하드마스크막(104)을 식각마스크로 상기 반도체 기판(100)의 식각대상층(102)을 식각하여 본 발명의 실시예에 따른 반도 체 소자를 완성한다.
전술한 바와 같이, 본 발명은 상기와 같이 기존의 노광 장치는 그대로 활용하고, 스페이서만을 식각마스크로 이용하여 반도체 소자의 미세 패턴을 형성함으로써, 반도체 장치 중 가장 고가인 노광 장치의 신규 투자를 감소시킬 수 있다.
또한, 상기와 같이 스페이서를 식각마스크로 사용하여 반도체 소자의 미세 패턴 형성시, 스페이서 두께를 조절하여 소망하는 반도체 소자의 미세 패턴 크기를 형성할 수 있으므로, 종래의 노광 장치에서의 해상 능력에 의존하지 않고도 반도체 소자의 미세 패턴을 형성할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 본 발명은, 40nm급 이하의 반도체 소자의 미세 패턴을 형성하기 위해서, 스페이서를 식각마스크로 이용함으로써, 반도체 장치 중 가장 고가인 노광 장치의 신규 투자를 감소시킬 수 있다.
또한, 본 발명은 스페이서를 식각마스크로 사용시, 스페이서 두께를 조절하여 소망하는 반도체 소자의 미세 패턴 크기를 형성할 수 있으므로, 종래의 노광 장치에서의 해상 능력에 의존하지 않고도 반도체 소자의 미세 패턴을 형성할 수 있 다.
Claims (16)
- 식각대상층을 갖는 반도체 기판 상에 하드마스크막을 형성하는 단계;상기 하드마스크막 상에 희생막 패턴을 형성하는 단계;상기 희생막 양 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 희생막 패턴 사이에 보호막을 형성하는 단계;상기 희생막을 제거하는 단계;상기 보호막을 제거하는 단계;상기 스페이서를 식각마스크로 상기 하드마스크막을 식각하는 단계;상기 스페이서를 제거하는 단계; 및상기 하드마스크를 식각마스크로 상기 식각대상층을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은 비정질 카본막 및 SiON막 또는 SiN막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 비정질카본막은 500∼700℃의 온도 범위 내에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 SiON막 또는 SiN 질화막은 100∼400℃의 온도 범위 내에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 PECVD 방식은 300∼800W의 전압 범위에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막은 TEOS 및 O2의 비율이 0.1∼0.5 wt% 함유된 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 보호막을 형성하는 단계는,상기 스페이서가 형성된 희생막 패턴을 덮도록 보호막을 형성하는 단계; 및상기 희생막 패턴이 노출되도록 상기 보호막을 에치-백(Etch-Back)하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막을 제거하는 단계는,습식 케미컬을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 습식 케미컬은 HF:DI가 1:10∼1:20의 비율로 함유된 케미컬로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소 자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 CVD(Chemical Vapor Depositon) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 스페이서는 300∼500℃의 온도 범위에서 형성하는 것을 특징으로 하는 바도체 소자의 제조방법.
- 제 1 항에 있어서,상기 보호막은 감광막 또는 비정질카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 보호막을 제거하는 단계는,O2 플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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