CN105097767A - 半导体结构与其半导体制作工艺 - Google Patents

Abstract

本发明公开了一种半导体结构与其半导体制作工艺，其步骤包含在一基底上形成一图形化导电层、形成一未掺杂介电层，其顶面与图形化导电层的顶面齐平、在图形化导电层以及未掺杂介电层上形成一受掺杂介电层、进行一蚀刻制作工艺，该蚀刻制作工艺对未掺杂介电层以及受掺杂介电层具有高度的蚀刻选择比，使得该蚀刻制作工艺中仅裸露出的受掺杂介电层会被完全蚀去，未掺杂介电层则不会受到蚀刻。

Description

半导体结构与其半导体制作工艺

技术领域

本发明涉及一种半导体制作工艺，更特定言之，其涉及一种形成通孔的半导体制作工艺，其可避免介电层蚀穿(punch)的问题。

背景技术

在半导体结构中，电路层与电路层之间是通过介层插塞(viaplug)或接触插塞(contactplug)等互连结构电连接，该多个互连结构一般经由蚀刻制作工艺先在层与层之间的介电层中形成介层通孔或接触通孔，之后再填入金属导电材质而形成。其中上述通孔的图形以一图形化光致抗蚀剂来界定，所界定出的通孔图案还需与上下欲连接的电路层精确对位才能达到互连的功效。

然在实作中，碍于机台能力极限，光刻机台在形成光致抗蚀剂图形时不可避免地一定会发生叠层偏移(overlayshift)的现象，程度或重或轻，会使得所界定出的通孔无法完全座落在所欲的电路层上，其有可能会裸露出电路层旁的介电层。又或者，在某些半导体线路设计中，通孔的直径先天上就大于所欲连接的电路层的宽度，如此对位后的通孔也势必会裸露出电路层旁的介电层。

上述现有技术中常见的现象在蚀刻介电层形成通孔的步骤中会发生问题，因为通孔的蚀刻制作工艺是以下方的电路层作为蚀刻停止层，如果蚀刻期间所形成的通孔有裸露出电路层旁的介电层，蚀刻制作工艺会继续蚀去所裸露出的介电层，造成介电层蚀穿(punch)到下层的问题。如此，之后形成在通孔中的导电插塞有可能会电连接到下层的电路结构，造成元件电性失效的问题。

发明内容

为了要解决前述现有技术中的介电层蚀穿问题，本发明特以提出了一种新颖的半导体制作工艺，其通过蚀刻制作工艺对受掺杂介电层与未掺杂介电层具有高度的蚀刻选择比的特性而达到可选择性地移除特定的介电层的功效，而不会损害到非预定部位的介电层。

本发明的一目的在于提出一种半导体结构，其包含：一基底、一图形化导电层位于该基底上、一未掺杂介电层位于该基底上且其顶面与该图形化导电层的顶面齐平、以及一受掺杂介电层位于该图形化导电层以及该未掺杂介电层上并与该图形化导电层以及该未掺杂介电层接触，其中该受掺杂介电层中具有多个通孔裸露出该受掺杂介电层下的该图形化导电层，部分的该通孔同时裸露出该受掺杂介电层下的该图形化导电层以及该未掺杂介电层。

本发明的另一目的在于提出一种半导体制作工艺，其步骤包含：提供一基底，该基底上具有一图形化导电层、形成一未掺杂介电层在该基底上，该未掺杂介电层的顶面与该图形化导电层的顶面齐平、形成一受掺杂介电层在该图形化导电层以及该未掺杂介电层上，该受掺杂介电层与该图形化导电层以及该未掺杂介电层接触、形成一图形化光致抗蚀剂在该受掺杂介电层上，该图形化光致抗蚀剂具有多个通孔裸露出该受掺杂介电层，其中部分的该些通孔同时与该受掺杂介电层下的该图形化导电层以及该未掺杂介电层重叠、以及以该图形化光致抗蚀剂为蚀刻掩模进行一蚀刻制作工艺，该蚀刻制作工艺对该未掺杂介电层以及该受掺杂介电层具有高度的蚀刻选择比，使得该蚀刻制作工艺中仅裸露出的该受掺杂介电层会被完全蚀去，该未掺杂介电层不会受到蚀刻。

无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1-图5为本发明一优选实施例中半导体制作工艺步骤的截面示意图；以及

图6为本发明实施例几种插塞偏移态样的上视图。

需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

符号说明

100基底

102栅极结构

104浅沟槽绝缘结构

106源极/漏极

108接触插塞

109介电层

110图形化导电层

112未掺杂介电层

112a部位

114受掺杂介电层

114a～114d部位

115导电通孔

116图形化光致抗蚀剂

117通孔

118导电插塞

具体实施方式

在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类实施例会说明足够的细节使该领域的一般技术人士得以具以实施。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。

请参照图1-图5，其绘示出根据本发明一优选实施例中半导体制作工艺步骤的截面示意图。首先，如图1所示，提供一基底100作为本发明半导体结构的设置基础。基底100可为一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)或一石墨烯覆硅基底(graphene-on-silicon)等半导体基底。接着，在基底100中形成浅沟槽绝缘结构(shallowtrenchisolation,STI)104，其在基底上界定出多个元件区域。每个元件区域中都形成有一栅极结构102，其两侧则界定有源极/漏极106。基底100与栅极结构102的上方形成有一介电层109，如一金属内介电层(inter-metaldielectric,IMD)，其材质可为氧化物，如氧化硅或掺碳氧化物、氮化硅、或有机高分子，如perfluorocyclobutane或polytetrafluoroethylene、氟硅玻璃(fluorosilicateglass,FSG)、有机硅酸盐玻璃(organosilicateglass,OSG)、或是low-k介电材等，可使用如次常压化学气象沉积(SACVD)制作工艺来形成，以完全覆盖下方的栅极结构102并填满其间的空隙。

复参照图1。介电层109的上方形成有一图形化导电层110，如一第一金属层(Metal1)。图形化导电层110可经由先形成一金属层再进行光刻蚀刻制作工艺界定出其线路图形的方式形成。图形化导电层110与下方的源极/漏极106之间则以形成在介电层109中的接触插塞108电连接。接触插塞108可经由在介电层109中形成通孔之后再填入金属导电材料的方式形成。

接着请参照图2。在介电层109上形成一未掺杂介电层112。未掺杂介电层112的材质可为未掺杂任何离子的四乙氧基硅烷(tetraethylorthosilicate,TEOS)，其顶面与图形化导电层110的顶面齐平。在此实施例中，未掺杂介电层112可使用高密度等离子体化学气相沉积(HDPCVD)制作工艺先沉积并覆盖在介电层109以及图形化导电层110上，之后再进行一平坦化制作工艺，如化学机械研磨(CMP)制作工艺，移除部分的未掺杂介电层112，使得图形化导电层110裸露出来并使得图形化导电层110的顶面与未掺杂介电层112的顶面齐平。

在形成图形化导电层110以及未掺杂介电层112后，接着请参照图3，在图形化导电层110以及未掺杂介电层112上形成一受掺杂介电层114。受掺杂介电层114的材质可为掺有掺质的四乙氧基硅烷(tetraethylorthosilicate,TEOS)，如掺杂砷(As)、硼(B)、氟(F)或其他常用的掺质，但磷(P)掺质由于会吸收空气中的水而形成磷酸，有腐蚀金属层之虞，故不建议使用。在此实施例中，受掺杂介电层114可采用等离子体辅助化学气相沉积(PECVD)制作工艺或是常压化学气相沉积(APCVD)制作工艺等方式在未掺杂介电层112以及图形化导电层110上直接沉积掺有掺质的四乙氧基硅烷的方式形成。或者，在其他实施例中，受掺杂介电层114可以采用在未掺杂介电层112以及图形化导电层110上先沉积另一未掺杂介电层(未图示，其也可与下方的未掺杂介电层112一体形成)，之后再进行离子注入制作工艺在该另一未掺杂介电层中掺入上述掺质的方式而形成。

在形成受掺杂介电层114后，接着请参照图4，在受掺杂介电层114上形成图形化光致抗蚀剂116。图形化光致抗蚀剂116中形成多个通孔117裸露出下方的受掺杂介电层114，该些通孔117用来在后续制作工艺中界定出受掺杂介电层114中的互连通孔图案，故通孔117的位置设定成会与下方的图形化导电层110重叠。需注意，在实作中，由于形成图形化光致抗蚀剂116时不可避免的叠层偏移(overlayshift)缘故，通孔117不可能完全精确地对位于吾人所设定的位置上。依照叠层偏移的轻重程度，其可能有图4所示的几种状况，如部位114a的完全对准、部位114b的严重偏移、部位114c的稍微偏移等，其中部位114b所示的偏移情况已经严重到会与图形化导电层110周遭部分的未掺杂介电层112重叠。类似114b这样的部位容易在后续的蚀刻制作工艺中发生蚀穿(punch)问题而伤及下方的电路结构。此外，在某些特定的线路布局中，通孔是有可能设计成大于其所欲互连的线路结构，如图4中的部位114d所示，其通孔的直径已大于下层欲互连的图形化导电层，这种情形也会导致蚀穿的情形发生。上述的几种偏移情况可从图6所示结构更清楚地了解，其绘示出图4几种型态的通孔位置后续会形成的导电插塞118a～118d态样。

在形成图形化光致抗蚀剂116后，接着请参照图5，以图形化光致抗蚀剂116为蚀刻掩模进行一蚀刻制作工艺以在受掺杂介电层114中形成导电通孔115。需注意在本发明中，该蚀刻制作工艺对未掺杂介电层112以及受掺杂介电层114具有高度的蚀刻选择比，也即该蚀刻制作工艺对受掺杂介电层114的蚀刻速率远高于对未掺杂介电层112的蚀刻速率，可达数倍之多。如此，如图5中的部位112a，即使前述发生严重叠层偏移现象的部位114a因受掺杂介电层114的移除而裸露出未掺杂介电层112，该裸露出的未掺杂介电层112部位也会因为较耐蚀刻而可做为蚀刻停止层不会受到蚀刻，因而避免介电层蚀穿的问题发生。之后在导电通孔115中填入金属导电材质，即可成如图6所示的导电插塞118a～118d。

综合上述实施例的说明，可知本发明半导体制作工艺的一大优点在于，通过一形成受掺杂介电层的简单步骤，即可解决现有技术中的介电层蚀穿问题。也因此功效，制作工艺中可容许更余裕的叠层偏移范围，且导电插塞与金属层的尺寸可以更自由不受限制，其有助于提升制作工艺能力以及线路设计的自由度。

根据上述本发明所提供的半导体制作工艺，本发明于此也提供了一种新颖的半导体结构，其结构包含：一种半导体结构，包含：一基底100、一图形化导电层110位于基底100上、一未掺杂介电层112位于基底100上且其顶面与图形化导电层110的顶面齐平、以及一受掺杂介电层114位于图形化导电层110以及未掺杂介电层112上并且与的接触，其中受掺杂介电层114中具有多个导电通孔114b裸露出受掺杂介电层114下方的图形化导电层110，部分的导电通孔114b同时裸露出图形化导电层110以及未掺杂介电层112。导电通孔114b中可另外填有接触插塞或介层插塞。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种半导体结构，包含：

基底；

图形化导电层，位于该基底上；

未掺杂介电层，位于该基底上且其顶面与该图形化导电层的顶面齐平；以及

受掺杂介电层，位于该图形化导电层以及该未掺杂介电层上并与该图形化导电层以及该未掺杂介电层接触，其中该受掺杂介电层中具有多个通孔裸露出该受掺杂介电层下的该图形化导电层，部分的该通孔同时裸露出该受掺杂介电层下的该图形化导电层以及该未掺杂介电层。

2.如权利要求1所述的半导体结构，其中该通孔为接触孔(contact)或介层孔(via)。

3.如权利要求1所述的半导体结构，其中该受掺杂介电层为该未掺杂介电层掺入掺质后而形成。

4.如权利要求1所述的半导体结构，其中该未掺杂介电层为四乙氧基硅烷(tetraethylorthosilicate,TEOS)。

5.如权利要求1所述的半导体结构，其中该受掺杂介电层为掺杂砷、硼或氟的四乙氧基硅烷。

6.如权利要求1所述的半导体结构，另包含接触插塞或介层插塞填入该通孔中。

7.如权利要求1所述的半导体结构，其中该通孔的直径大于图形化金属层的宽度。

8.一种半导体制作工艺，包含：

提供一基底，该基底上具有一图形化导电层；

形成一未掺杂介电层在该基底上，该未掺杂介电层的顶面与该图形化导电层的顶面齐平；

形成一受掺杂介电层在该图形化导电层以及该未掺杂介电层上，该受掺杂介电层与该图形化导电层以及该未掺杂介电层接触；

形成一图形化光致抗蚀剂在该受掺杂介电层上，该图形化光致抗蚀剂具有多个通孔裸露出该受掺杂介电层，其中部分的该些通孔同时与该受掺杂介电层下的该图形化导电层以及该未掺杂介电层重叠；以及

以该图形化光致抗蚀剂为蚀刻掩模进行一蚀刻制作工艺，该蚀刻制作工艺对该未掺杂介电层以及该受掺杂介电层具有高度的蚀刻选择比，使得该蚀刻制作工艺中仅裸露出的该受掺杂介电层会被完全蚀去，该未掺杂介电层不会受到蚀刻。

9.如权利要求8所述的半导体制作工艺，其中该形成一未掺杂介电层的步骤包含：

在该基底以及该图形化导电层上沉积该未掺杂介电层；以及

进行一平坦化制作工艺移除部分的该未掺杂介电层，使得该图形化导电层裸露出来并使得该图形化导电层的顶面与该未掺杂介电层的顶面齐平。

10.如权利要求8所述的半导体制作工艺，其中该形成一受掺杂介电层的步骤包含：

形成另一该未掺杂介电层在该图形化导电层以及该未掺杂介电层上；以及

进行一离子注入制作工艺在该另一未掺杂介电层中掺入掺质。

11.如权利要求8所述的半导体制作工艺，其中该受掺杂介电层以等离子体辅助化学气相沉积(PECVD)制作工艺或是常压化学气相沉积(APCVD)制作工艺形成。

12.如权利要求8所述的半导体制作工艺，其中该未掺杂介电层以高密度等离子体化学气相沉积(HDPCVD)制作工艺形成。