[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN104239265A - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN104239265A
CN104239265A CN201410490030.5A CN201410490030A CN104239265A CN 104239265 A CN104239265 A CN 104239265A CN 201410490030 A CN201410490030 A CN 201410490030A CN 104239265 A CN104239265 A CN 104239265A
Authority
CN
China
Prior art keywords
mentioned
data
memory device
terminal
instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410490030.5A
Other languages
English (en)
Other versions
CN104239265B (zh
Inventor
伊藤隆文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104239265A publication Critical patent/CN104239265A/zh
Application granted granted Critical
Publication of CN104239265B publication Critical patent/CN104239265B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2206/00—Indexing scheme related to dedicated interfaces for computers
    • G06F2206/10—Indexing scheme related to storage interfaces for computers, indexing schema related to group G06F3/06
    • G06F2206/1014—One time programmable [OTP] memory, e.g. PROM, WORM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Information Transfer Systems (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种存储器件。本发明的存储器件，包括：指令端子；多个数据端子；时钟端子；电源端子，用于电源电压；接地端子，用于接地电压；非易失性存储器；以及控制器，其连接到上述指令端子、上述数据端子、上述时钟端子、上述电源端子、以及上述接地端子，其中，上述控制器被配置为通过上述时钟端子接收来自上述存储器件的外部的时钟信号；上述控制器被配置为在第一传送模式中，按照上述时钟信号的上升沿和下降沿中的仅一个沿，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部。

Description

存储器件
本申请是于2006年6月29日提交的申请号为200610094293.X、名称为“存储卡及其主机设备”的专利申请的分案申请。
对相关申请的交叉引用
本发明以2005年6月30日提出申请的2005-193002号日本专利申请为基础并对其主张优先权，并且该原专利申请的全部内容通过引用被包含于此。
技术领域
本发明涉及具备非易失性存储器的存储卡及其主机设备，特别是涉及具备了闪速存储器的存储卡及其主机设备。
背景技术
作为例如数字照相机、移动电话机等的数据存储介质，开发出了小型存储卡。该存储卡在安装在数字照相机、移动电话机等主机设备上的状态下，能够与主机设备之间进行数据的发送接收。作为该存储卡的一种，公知有在存储电路中使用了闪速存储器的SDTM(Secure Digital)存储卡。
近年来，对于这种SDTM存储卡，要求其写入/读出速度的高速化，也要求存储卡内包含的总线的传送速度高速化。在SDTM存储卡中，基于物理规格“physical specification”V.1.1，规定了总线的传送时钟的高速化(25MHz--->50MHz)，从而可进行更高速的数据传送。
预测今后将要求更高速的数据传送，为此，有(1)传送时钟的进一步高速化、(2)增加传送数据宽度(当前最大为4位并行)的方法。
但是(1)的传送时钟的高速化，存在着噪声影响的增大，或因被高速化的时钟，对定时规定变得严格等问题。另外，(2)的总线宽度的增加，由于增加了SDTM存储卡的输入输出针(管脚)数，所以存在导致成本增大的问题。
作为这种关联技术，公开了在总线上高效地进行流数据的传送的技术(参照特开2001-216258号公报)。
发明内容
一种存储卡，其安装在主机设备上进行使用，具有数据控制电路，该数据控制电路在与上述主机设备之间，与时钟信号的上升沿和下降沿同步地进行数据传送。
一种主机设备，其安装有存储卡，具备：
数据控制电路，其针对上述存储卡执行：与时钟信号的上升沿和下降沿同步地传送数据的第1模式；和与上述时钟信号的上升沿和下降沿中的一方同步地传送数据的第2模式；以及
指令控制电路，其生成用于确认上述存储卡是否支持上述第1模式的检测指令。
一种存储器件，包括：
指令端子；
多个数据端子；
时钟端子；
电源端子，用于电源电压；
接地端子，用于接地电压；
非易失性存储器；以及
控制器，其连接到上述指令端子、上述数据端子、上述时钟端子、上述电源端子、以及上述接地端子，其中
上述控制器被配置为通过上述时钟端子接收来自上述存储器件的外部的时钟信号；
上述控制器被配置为在第一传送模式中，按照上述时钟信号的上升沿和下降沿中的仅一个沿，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部；
上述控制器被配置为在第二传送模式中，按照上述时钟信号的上升沿和下降沿两者，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部；
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的具有检测功能的第一指令；
上述控制器被配置为响应于具有上述检测功能的上述第一指令，通过上述数据端子之一将包括指示上述存储器件支持上述第二传送模式的信息的第一状态数据输出到上述存储器件的外部；
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的具有设置功能的第一指令；
上述控制器被配置为响应于具有上述设置功能的上述第一指令，将上述存储器件设置成上述第二传送模式；以及
上述第一指令中的模式位确定上述第一指令的上述检测功能或上述设置功能。
一种存储器件，包括：
指令端子；
多个数据端子；
时钟端子；
电源端子，用于电源电压；
接地端子，用于接地电压；
非易失性存储器；以及
控制器，其连接到上述指令端子、上述数据端子、上述时钟端子、上述电源端子、以及上述接地端子，其中
上述控制器被配置为通过上述时钟端子接收来自上述存储器件的外部的时钟信号；
上述控制器被配置为在第一传送模式中，按照上述时钟信号的上升沿和下降沿中的仅一个沿，锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据；
上述控制器被配置为在第二传送模式中，按照上述时钟信号的上升沿和下降沿两者，锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据；
上述控制器被配置为通过上述指令端子接收具有检测功能的第一指令；
上述控制器被配置为响应于具有上述检测功能的上述第一指令，通过上述数据端子之一将包括指示上述存储器件支持上述第二传送模式的信息的第一状态数据输出到上述存储器件的外部；
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的具有设置功能的第一指令；
上述控制器被配置为响应于具有上述设置功能的上述第一指令，将上述存储器件设置成上述第二传送模式；以及
上述第一指令中的模式位确定上述第一指令的上述检测功能或上述设置功能。
附图说明
图1是表示本发明一实施方式的存储卡100的结构的概略图。
图2是表示对于存储卡100的信号针的信号分配的图。
图3是表示图1所示的存储卡100的结构的方框图。
图4是表示在存储卡100的各个动作模式下的对信号针的信号分配的图。
图5是表示存储卡100的数据写入动作的时序图。
图6是表示存储卡100的数据读出动作的时序图。
图7是存储卡100的数据传送和指令/响应传送的时序图。
图8是表示对于切换指令(SE-CMD)的状态数据(STATUS)的数据字段的一例的图。
图9是表示单沿模式和双沿模式之间的切换动作的时序图。
图10是表示图1所示的主机设备200的结构的方框图。
图11是表示主机控制电路201的动作的流程图。
具体实施方式
下面，参照附图，对本发明的实施方式进行说明。另外，在以下的说明中，对于具有相同功能和结构的要素，标记相同的符号，并只在必要的情况下进行重复说明。
图1是表示本发明一实施方式的存储卡100的结构的概略图。存储卡100例如由SDTM存储卡构成。该存储卡100通常被安装在主机设备200中使用，作为一种相对于主机设备200的外部存储装置(external storage)进行使用。作为主机设备200，例如是包括处理图像数据、音乐数据或ID(identity)数据等各种数据的个人计算机、数字式静态照相机等的信息处理装置。
存储卡100在与主机设备200之间进行数据的传送(数据的发送接收)。该存储卡100包括闪速存储器11、控制该闪速存储器11的卡控制器12、和连接器13(包括针1至针9)。
连接器13在存储卡100被安装在主机设备200上的状态下，与主机设备200电连接。对于连接器13所包含的针1至针9的信号分配，例如图2所示。数据DAT0、DAT1、DAT2、DAT3被分别分配到针7、针8、针9、针1。另外，针1还被分配卡检测信号CD。指令信号CMD、和作为对该指令信号CMD的存储卡100的应答信号的响应信号RES被分配到针2。时钟信号CLK被分配到针5。电源电压VDD被分配到针4、接地电压VSS被分配到针3、接地电压VSS2被分配到针6。
闪速存储器11是一种以电学方式进行数据的写入和擦除的EEPROM(Electrically Erasable Programmable Read Only Memory：电可擦除可编程只读存储器)，其由能够高度集成化的NAND型闪速存储器构成。从主机设备200发送(send)来的数据等被存储在该闪速存储器11中。
图3是表示图1所示的存储卡100的结构的方框图。连接器13通过总线14与卡控制器12连接。总线14包括CLK线、CMD/RES线、DAT0线、DAT1线、DAT2线、CD/DAT3线、VDD线、VSS1线、和VSS2线。卡控制器12通过例如8位的总线22与闪速存储器11连接。
卡控制器12包括主机接口电路15、指令控制电路16、数据控制电路17、MPU(Micro processing unit：微处理器)18、ROM(Read Only Memory：只读存储器)19、RAM(Random Access Memory：随机存取存储器)20、和存储器接口电路21。
主机接口电路15通过连接器13与主机设备200连接，是根据MPU18的控制，按照规定的协议，进行指令或各种数据等的发送接收的功能电路。
指令控制电路16接收(receive)从主机设备200发送(send)来的指令CMD，并解释(interpret)该指令CMD。另外，指令控制电路16生成作为对于指令CMD的应答信号(response signal)的响应RES，并向主机设备200发送(send)该响应RES。对于指令控制电路16的具体的动作将在后面进行说明。
数据控制电路17根据从主机设备200发送来的指令CMD，进行数据的发送接收。另外，数据控制电路17生成表示存储卡100的动作状态等的状态数据(STATUS)，并把该状态数据发送到主机设备200。数据控制电路17通过总线与主机接口电路15连接。对于数据控制电路17的动作将在后面进行说明。
MPU18控制存储卡100的整体的动作。MPU18在例如存储卡100被供给了电源时，通过将存储在ROM19中的固件(firmware)(控制程序)读出到RAM20中，并实施规定的处理，从而在RAM20中作成各种数据表。另外，MPU18从主机设备20接收写入指令、读出指令、或删除指令等，对闪速存储器11进行规定的处理，或进行数据传送处理的控制。
ROM19是存储MPU18所使用的控制程序等的存储器。RAM20是被作为MPU18的工作区域所使用的，用于暂时保存控制程序、各种数据表等的存储器。存储器接口电路21是进行卡控制器12与闪速存储器11之间的接口处理的功能电路。
下面，对存储卡100中的数据传送的动作模式进行说明。图4是用于说明数据传送的动作模式的图。在存储卡100的动作模式中，有SD模式和SPI模式。并且，在SD模式的数据传送中，有只使用数据DAT0的1比特模式、和使用数据DAT0～DAT3的4比特模式这2种。这些动作模式根据从主机设备200供给的总线宽度变更指令而被设定。
这里，在以4比特宽度单位进行数据传送的SD模式(4比特模式)下，数据用的4个针(针1、针7、针8、针9)全用于数据传送。另一方面，在以1比特宽度单位进行数据传送的SD模式(1比特模式)下，只使用针7进行数据传送，而不使用数据用的针8、针9。另外，在SD模式下，针1用于进行从存储卡100向主机设备200的非同步中断等。
在SPI模式下，针7被用作为从存储卡100向主机设备200的数据信号线(DATA OUT)。针2被用作为从主机设备200向存储卡100的数据信号线(DATA IN)。不使用针8、针9。另外，在SPI模式下，针1被用于从主机设备200向存储卡100发送芯片选择信号CS。
在本实施方式中，对于存储卡100的动作模式，把SD模式(4比特模式)作为一例进行说明，但本实施方式当然也能够适用于SD模式(1比特模式)、SPI模式的情况。
下面，对这样构成的存储卡100的动作进行说明。首先，对存储卡100的数据写入动作进行说明。图5是表示数据写入动作的时序图。另外，在图5中，表示总线14上的指令和数据等。
数据传送是把1个数据块(例如512字节)作为基本单位来进行。另外，在1个数据块中，例如附加有10字节的冗余部(redundancy area)(RA)。在该冗余部(RA)中，包含有用于进行错误检测的CTC(CyclicRedundancy Check：循环冗余校验)码等。该CRC码由卡控制器12所具有的CRC电路(未图示)生成。另外，CRC电路根据CRC码进行错误检测。
另外，数据传送中包括按每1个块进行传送的单块传送、和一次传送多块的多块传送。在本实施方式中，虽然是把多块读出动作(multiple blockread operation)、和多块写入动作(multiple block write operation)作为一例进行说明，但也能够适用于单块数据传送。
首先，主机设备200为了开始向存储卡100的数据写入，向存储卡100发送写入指令(W-CMD)。存储卡100接收该写入指令(W-CMD)。然后，指令控制电路16解释写入指令(W-CMD)，并生成对应该写入指令(W-CMD)的响应(RES)。该响应(RES)被发送到主机设备200。
然后，主机设备200向存储卡100发送块数据。指令控制电路16生成表示已经接收到块数据的含义的响应(RES)。并且，数据控制电路17把从主机设备200发送来的块数据写入闪速存储器11。另外，数据控制电路17在把数据写入闪速存储器11的期间，生成低电平的忙信号(busy)。该忙信号(busy)通过DAT0线被发送到主机设备200。
当忙信号(busy)成为高电平时，主机设备200向存储卡100发送下一个块数据。以下同样，存储卡100对于从主机设备200发送来的多个数据块进行多块写入动作。
然后，主机设备200为了停止数据写入，向存储卡100发送停止指令(S-CMD)。存储卡100接收该停止指令(S-CMD)。然后，指令控制电路16解释该停止指令(S-CMD)，并生成对应该停止指令(S-CMD)的响应(RES)。该响应(RES)被发送到主机设备200。这样，存储卡100执行数据停止动作(data stop operation)。然后，存储卡100结束数据传送。
下面，对存储卡100的数据读出动作进行说明。图6是表示数据读出动作的时序图。在图6中，表示在总线14上的指令和数据等。
首先，主机设备200为了开始从存储卡100的数据读出，发出(issue)读出指令(R-CMD)，并把该读出指令(R-CMD)发送到存储卡100。存储卡100接收该读出指令(R-CMD)，然后，指令控制电路16解释该读出指令(R-CMD)，并生成对应该读出指令(R-CMD)的响应(RES)。该响应(RES)由指令控制电路16发送到主机设备200。
然后数据控制电路17从闪速存储器11读出数据块(data block)。该数据块被发送到主机设备200。同样，多个数据块从存储卡100被发送到主机设备200。
然后主机设备200为了停止数据读出动作，向存储卡100发送停止指令(S-CMD)。存储卡100接收该停止指令(S-CMD)。然后，指令控制电路16解释停止指令(S-CMD)，并生成对应该停止指令(S-CMD)的响应(RES)。该响应(RES)被发送到主机设备200。这样，存储卡100执行数据停止动作(data stop operation)。然后，存储卡100结束数据传送。
下面，对数据传送和指令/响应传送的动作进行说明。在本实施方式中，是通过与时钟信号CLK的上升沿(rise)和下降沿(fall)的两个沿同步的双沿传送，来进行数据传送。另一方面，是通过仅与时钟信号CLK的上升沿(或下降沿)同步的单沿传送来进行指令/响应传送。
图7是数据传送和指令/响应的传送的时序图。图7中，表示在总线14上的指令和数据等。另外，在图7中，tCYC表示时钟周期。tLCYC表示低电平的时钟期间。tHCYC表示高电平的时钟期间。
首先，对从主机设备200向存储卡100写入数据的写入动作(DAT0～3(输入))进行说明。主机设备200与时钟信号CLK的上升沿和下降沿的两个沿同步地发送数据。此时，主机设备200以满足依照规定的协议的建立(setup)时间tDVS和保持时间tDVH的方式进行数据传送。数据控制电路17与时钟信号CLK的上升沿和下降沿的两沿同步地接收从主机设备200通过双沿传送而发送来的数据。然后，数据控制电路17把该接收的数据写入闪速存储器11。
下面，对从存储卡100向主机设备200输出数据的读出动作(DAT0～3(输出))进行说明。数据控制电路17与时钟信号CLK的上升沿和下降沿的两沿同步地发送数据。此时，数据控制电路17以满足依照规定的协议的建立时间tDS和保持时间tDH的方式进行数据传送。主机设备200与时钟信号CLK的上升沿和下降沿的两沿同步地接收从存储卡100通过双沿传送而发送来的数据。
下面，对从主机设备200向存储卡100的指令CMD传送动作(CMD(输入))进行说明。主机设备200发出指令CMD。然后，主机设备200仅与时钟信号CLK的上升沿同步地把指令CMD发送到存储卡100。此时，主机设备200以满足依照规定的协议的建立时间tCVS和保持时间tCVH的方式进行指令CMD的传送。指令控制电路16仅与时钟信号CLK的上升沿同步地接收从主机设备200通过单沿传送而发送来的指令CMD。
然后，对从存储卡100向主机设备200的响应RES传送动作(RES(输出))进行说明。指令控制电路16生成对应从主机设备200发送来的指令CMD的响应RES。而且，指令控制电路16仅与时钟信号CLK的上升沿同步地向主机设备200发送响应RES。此时，指令控制电路16以满足依照规定的协议的建立时间tCS和保持时间tCH的方式进行响应RES传送。主机设备200仅与时钟信号CLK的上升沿同步地接收从存储卡100通过单沿传送而发送来的响应RES。
这样，在本实施方式中，仅与时钟信号CLK的上升沿同步地传送指令/响应。另一方面，与时钟信号的上升沿和下降沿的两沿同步地传送数据。
通过这样地进行数据传送和指令/响应传送，能够使需要进行复杂的处理、且定时条件严格的CMD线的信号使用与以往相同的电路，并使得电路的安装容易。并且，在多块传送中，对于决定实用上的数据传送速度的DAT0～3线，能够以时钟信号CLK的2倍速度进行数据传送，从而可大幅提高实用上的数据传送速度。另外，在多块传送的情况下，CMD线由于仅被用于协议的最初的指令和响应的传送，所以对实用上的数据传送速度不会产生大的影响。
下面，对仅使用时钟信号CLK的上升沿进行数据传送的单沿模式、和使用时钟信号CLK的上升沿和下降沿的两沿进行数据传送的双沿模式的切换动作进行说明。该切换动作是基于主机设备200所发出的切换指令(SW-CMD)来进行。
切换指令(SW-CMD)能够在例如检测功能和设置功能的2个模式下使用。例如，模式0被作为检测功能使用，模式1被作为设置功能使用。模式可通过在指令中的未图示的模式位设定数据“0”或“1”来切换。
在主机设备200对存储卡100进行存取时，主机设备200需要识别与该主机设备200连接的存储卡100为何种规格。为此，主机设备200为了识别存储卡100的规格，将切换指令(SW-CMD)设定为模式0的检测功能，并发送到存储卡100，并且根据从存储卡100返回的状态数据(STATUS)来识别存储卡100的规格。
然后，在存储卡100支持双沿模式的情况下，主机设备200把切换指令(SW-CMD)设定为模式1的设置功能，并发送到存储卡100，由此来设定存储卡100的功能(在本实施方式中，为双沿模式)。以后，主机设备200对存储卡100执行双沿模式的数据传送。
下面，说明针对切换指令(SW-CMD)从存储卡100返回的状态数据(STATUS)。存储卡100当接收到模式0(检测功能)的切换指令(SW-CMD)时，向主机设备200返回状态数据(STATUS)。图8是表示针对切换指令(SW-CMD)的状态数据(STATUS)的数据字段的一例的图。
状态数据(STATUS)包含例如6个功能组1～功能组6。在功能组1～功能组6中，设置有表示存储卡100的扩展功能的支持状况的数据。
例如，在与字段F2对应的功能组6中，设置有表示存储卡100的IC卡功能的支持状况的数据。在字段F1中，设置有表示在使用该存储卡100所支持的扩展功能的情况下的最大消耗电流的数据。在与字段F3对应的功能组5中，设置有表示存储卡100的高速总线模式的支持状况、以及双沿模式的支持状况的数据。
另外，在字段F4中，设置有表示该指令状态的数据结构(format：格式)的版本的数据。即，由于指令状态因卡版本的不同其格式不同，所以在该字段F4中设定表示版本的数据。在该字段F4的数据例如为“00000001”的情况下，在模式0中，在接下来的字段F5中定义数据结构。
下面，对模式1(设置功能)的切换指令(SW-CMD)的结构进行说明。模式1的切换指令(SW-CMD)包含用于设定扩展功能的例如24比特数据(bit0～23)。在bit0～3中，设定功能组6的数据，在bit4～7中设定功能组5的数据。
具体是，在功能组6的Bit0中，设定用于使IC卡功能无效的数据。在功能组6的Bit1中，设定用于使ID卡功能有效的数据。
在功能组5的Bit4中，设定有用于设定通常的总线模式，即通常总线时钟(例如25MHz)且单沿模式的数据。在功能组5的Bit5中，设定有用于设定高速总线时钟(例如50MHz)且单沿模式的数据。在功能组5的Bit6中，设定有用于设定高速总线时钟且双沿模式的数据。另外，在Bit8～23中，设定有功能组1～4的数据。
图9是表示单沿模式与双沿模式的切换动作的时序图。在图9中，表示在总线14上的指令和数据等。
存储卡100例如被设定为启动时的默认模式的单沿模式。首先，主机设备200发出模式0(检测功能)的切换指令(SW-CMD)。该切换指令(SW-CMD)与时钟信号CLK的上升沿同步地被发送到存储卡100。
当存储卡100接收到切换指令(SW-CMD)时，指令控制电路16解释切换指令(SW-CMD)。另外，指令控制电路16与时钟信号CLK的上升沿同步地把响应RES发送到主机设备200。
并且，数据控制电路17生成包含该存储卡100的双沿模式的支持信息的状态数据(STATUS)，并使用DAT线向主机设备200发送该状态数据(STATUS)。主机设备200使用该状态数据来识别双沿模式的支持状况。
这里，在存储卡100不支持双沿模式的情况下，以后，主机设备200对存储卡100执行单沿模式。
另一方面，在存储卡100支持双沿模式的情况下，主机设备200发出模式1(设置功能)的切换指令(SW-CMD)。该切换指令(SW-CMD)与时钟信号CLK的上升沿同步地被发送到存储卡100。
当存储卡100接收到切换指令(SW-CMD)后，指令控制电路16解释切换指令(SW-CMD)。另外，指令控制电路16与时钟信号CLK的上升沿同步地向主机设备200发送响应RES。
并且，指令控制电路16根据切换指令(SW-CMD)，把存储卡100设定为双沿模式。另外，数据控制电路17生成表示接收了双沿模式的切换的含义的状态数据(STATUS)，并使用DAT线将该状态数据(STATUS)发送到主机设备200。
实际上，存储卡100转到双沿模式，并进行与时钟信号CLK的双沿同步的数据传送，是从存储卡100向主机设备200发送了针对该模式1的切换指令(SW-CMD)的状态数据之后的下一个指令开始。以后，主机设备200对存储卡100执行双沿模式。
通过构成这样的结构，使存储卡100的内部电路的单沿模式和双沿模式期间的切换定时变得明确，从而使电路的安装变得容易。
下面，对主机设备200的结构进行说明。图10是表示主机设备200的结构的方框图。主机设备200包括主机控制电路201、电源电路202、连接器203、和总线204。
主机控制电路201在与存储卡100之间进行指令和数据等的传送控制。具体是，主机控制电路201具有数据控制电路201A和指令控制电路201B。数据控制电路201A执行数据的传送控制。指令控制电路201B执行指令、响应RES、和状态数据(STATUS)的传送控制。
连接器203通过总线204与主机控制电路201连接。另外，连接器203通过连接器13与存储卡100电连接。电源电路202生成电源电压V、接地电压VSS1、和接地电压VSS2。这些电源电压V、接地电压VSS1、和接地电压VSS2分别通过连接器203被供给到存储卡100所具备的针4、针3、针6。
下面说明这样构成的主机设备200的动作。图11是表示主机控制电路201的动作的流程图。另外，对于存储卡100，例如将双沿模式设定为启动时的默认模式。
首先，指令控制电路201B，为了确认存储卡100是否支持双沿模式，生成模式0的切换指令SW-CMD(步骤S11a)。该切换指令SW-CMD由主机控制电路201发送到存储卡100。另外，指令控制电路201B从存储卡100接收切换指令SW-CMD的响应RES。
然后，指令控制电路201B监视从存储卡100是否发送来针对模式0的切换指令SW-CMD的状态数据(STATUS)(步骤S11b)。在从存储卡100接收到状态数据(STATUS)后，指令控制电路201B使用该状态数据(STATUS)，判定存储卡100是否支持双沿模式(步骤S11c)。
在存储卡100不支持双沿模式的情况下，主机控制电路201以后对存储卡执行单沿模式。即，数据控制电路201A在与存储卡100之间，与时钟信号CLK的单沿同步地进行指令和数据等的传送(步骤S11d)。
另一方面，在存储卡100支持双沿模式的情况下，指令控制电路201B为了将存储卡100切换到双沿模式，生成模式1的切换指令SW-CMD(步骤S11e)。该切换指令SW-CMD由主机控制电路201发送到存储卡100。另外，指令控制电路201B从存储卡100接收切换指令SW-CMD的响应RES。
然后，指令控制电路201B监视从存储卡100是否发送来针对模式1的切换指令SW-CMD的状态数据(STATUS)(步骤S11f)。在从存储卡100接收到状态数据后，主机控制电路201确认存储卡100已经被切换到双沿模式，以后，对存储卡100以双沿模式进行数据传送。即，数据控制电路201A在与存储卡100之间，与时钟信号CLK的单沿同步地传送指令，与时钟信号CLK的双沿同步地传送数据(步骤S11g)。
如上所述，根据本实施方式，无须提高时钟信号CLK的速度，即可提高总线上的数据传送速度。而且，通过双沿传送，能够以相同的时钟频率来实现2倍的数据传送速度。
另外，只对数据进行双沿传送，而对指令进行单沿传送。这样，对于要求进行复杂处理、且时间条件严格的CMD线的信号，可使用与以往相同的电路，而且使得电路的安装容易。其结果可降低制造成本。
另外，在用于设定存储卡的扩展功能的切换指令的一部分中，设有本实施方式所说明的设定双沿模式的字段。因此，无须增加指令，即可进行单沿模式与双沿模式之间的切换。
另外，主机设备能够对存储卡进行单沿模式与双沿模式之间的切换。并且，主机设备对于支持双沿模式的存储卡，可进行双沿传送。
另外，在本实施方式中，把SD存储器作为一例进行了说明，但本发明也适用于具有同样总线构造的其它的存储卡、存储设备等。另外，作为一例，把使用了NAND单元的NAND型闪速存储器进行了说明，但不限于此，也可适用于一般的使用了非易失性存储单元的EEPROM。
对于本领域的技术人员来说，本发明还可以进行其它的变形和改良。因此，本发明的范围不限于上述实施方式所描述的具体内容。本发明在不脱离由附加的权利要求所限定的一般化的发明宗旨及其等同概念的范围内，能够进行各种变形。

Claims (32)

1.一种存储器件，包括：
指令端子；
多个数据端子；
时钟端子；
电源端子，用于电源电压；
接地端子，用于接地电压；
非易失性存储器；以及
控制器，其连接到上述指令端子、上述数据端子、上述时钟端子、上述电源端子、以及上述接地端子，其中
上述控制器被配置为通过上述时钟端子接收来自上述存储器件的外部的时钟信号；
上述控制器被配置为在第一传送模式中，按照上述时钟信号的上升沿和下降沿中的仅一个沿，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部；
上述控制器被配置为在第二传送模式中，按照上述时钟信号的上升沿和下降沿两者，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部；
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的具有检测功能的第一指令；
上述控制器被配置为响应于具有上述检测功能的上述第一指令，通过上述数据端子之一将包括指示上述存储器件支持上述第二传送模式的信息的第一状态数据输出到上述存储器件的外部；
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的具有设置功能的第一指令；
上述控制器被配置为响应于具有上述设置功能的上述第一指令，将上述存储器件设置成上述第二传送模式；以及
上述第一指令中的模式位确定上述第一指令的上述检测功能或上述设置功能。
2.根据权利要求1所述的存储器件，其中上述控制器被配置为从上述非易失性存储器读取数据并通过上述数据端子中的至少一个输出所读取的数据。
3.根据权利要求2所述的存储器件，其中上述非易失性存储器是半导体存储器。
4.根据权利要求3所述的存储器件，其中上述半导体存储器是NAND型闪速存储器。
5.根据权利要求1所述的存储器件，其中上述控制器被配置为响应于具有上述设置功能的上述第一指令，通过上述数据端子之一将包括指示上述存储器件被设置成上述第二传送模式的信息的第二状态数据输出到上述存储器件的外部。
6.根据权利要求1所述的存储器件，其中
上述第一状态数据包括多个功能组的数据字段；以及
将上述第二传送模式分配给上述功能组之一。
7.根据权利要求6所述的存储器件，其中上述功能组的数量为六。
8.根据权利要求1所述的存储器件，其中上述第一状态数据还包括与上述第二传送模式所需的最大消耗电流有关的信息。
9.根据权利要求1所述的存储器件，其中
上述控制器被配置为在通常总线模式中，按照具有第一频率的上述时钟信号，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部；
上述控制器被配置为在高速总线模式中，按照具有第二频率的上述时钟信号，通过上述数据端子中的至少一个将数据输出到上述存储器件的外部；
上述第二频率高于上述第一频率；以及
上述第一状态数据还包括指示上述存储器件支持上述高速总线模式的信息。
10.根据权利要求1所述的存储器件，其中
上述第一状态数据还包括指示上述存储器件支持IC卡功能的信息；以及
上述控制器被配置为响应于具有上述设置功能的上述第一指令，使上述存储器件的上述IC卡功能有效。
11.根据权利要求1所述的存储器件，其中上述第一状态数据还包括与指令系统有关的信息。
12.根据权利要求1所述的存储器件，其中上述控制器被配置为通过上述指令端子将对上述第一指令的响应输出到上述存储器件的外部。
13.根据权利要求1所述的存储器件，其中
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的第二指令；以及
上述控制器被配置为响应于所述第二指令，停止通过上述数据端子中的至少一个将数据输出到上述存储器件的外部。
14.根据权利要求1所述的存储器件，其中
上述控制器被配置为通过上述数据端子中的至少一个将在多个数据块中的数据输出到上述存储器件的外部；以及
将CRC码添加到上述数据块中的每一个。
15.根据权利要求1所述的存储器件，其中
上述控制器被配置为在第一位模式中，通过所有数据端子将数据输出到上述存储器件的外部；以及
上述控制器被配置为在第二位模式中，通过上述数据端子中的仅一个数据端子将数据输出到上述存储器件的外部。
16.一种存储器件，包括：
指令端子；
多个数据端子；
时钟端子；
电源端子，用于电源电压；
接地端子，用于接地电压；
非易失性存储器；以及
控制器，其连接到上述指令端子、上述数据端子、上述时钟端子、上述电源端子、以及上述接地端子，其中
上述控制器被配置为通过上述时钟端子接收来自上述存储器件的外部的时钟信号；
上述控制器被配置为在第一传送模式中，按照上述时钟信号的上升沿和下降沿中的仅一个沿，锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据；
上述控制器被配置为在第二传送模式中，按照上述时钟信号的上升沿和下降沿两者，锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据；
上述控制器被配置为通过上述指令端子接收具有检测功能的第一指令；
上述控制器被配置为响应于具有上述检测功能的上述第一指令，通过上述数据端子之一将包括指示上述存储器件支持上述第二传送模式的信息的第一状态数据输出到上述存储器件的外部；
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的具有设置功能的第一指令；
上述控制器被配置为响应于具有上述设置功能的上述第一指令，将上述存储器件设置成上述第二传送模式；以及
上述第一指令中的模式位确定上述第一指令的上述检测功能或上述设置功能。
17.根据权利要求16所述的存储器件，其中上述控制器被配置为将通过上述数据端子中的至少一个接收的数据写入所述非易失性存储器。
18.根据权利要求17所述的存储器件，其中上述非易失性存储器是半导体存储器。
19.根据权利要求18所述的存储器件，其中上述半导体存储器是NAND型闪速存储器。
20.根据权利要求16所述的存储器件，其中上述控制器被配置为响应于具有上述设置功能的上述第一指令，通过上述数据端子之一将包括指示上述存储器件被设置成上述第二传送模式的信息的第二状态数据输出到上述存储器件的外部。
21.根据权利要求16所述的存储器件，其中
上述第一状态数据包括多个功能组的数据字段；以及
将上述第二传送模式分配给上述功能组之一。
22.根据权利要求21所述的存储器件，其中上述功能组的数量为六。
23.根据权利要求16所述的存储器件，其中上述第一状态数据还包括与上述第二传送模式所需的最大消耗电流有关的信息。
24.根据权利要求16所述的存储器件，其中
上述控制器被配置为在通常总线模式中，按照具有第一频率的上述时钟信号，锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据；
上述控制器被配置为在高速总线模式中，按照具有第二频率的上述时钟信号，锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据；
上述第二频率高于上述第一频率；以及
上述第一状态数据还包括指示上述存储器件支持上述高速总线模式的信息。
25.根据权利要求16所述的存储器件，其中
上述第一状态数据还包括指示上述存储器件支持IC卡功能的信息；以及
上述控制器被配置为响应于具有上述设置功能的上述第一指令，使上述存储器件的上述IC卡功能有效。
26.根据权利要求16所述的存储器件，其中上述第一状态数据还包括与指令系统有关的信息。
27.根据权利要求16所述的存储器件，其中上述控制器被配置为通过上述指令端子将对上述第一指令的响应输出到上述存储器件的外部。
28.根据权利要求16所述的存储器件，其中
上述控制器被配置为通过上述指令端子接收来自上述存储器件的外部的第二指令；以及
上述控制器被配置为响应于所述第二指令，停止锁存通过上述数据端子中的至少一个从上述存储器件的外部接收的数据。
29.根据权利要求16所述的存储器件，其中
上述控制器被配置为通过上述数据端子中的至少一个从上述存储器件的外部接收在多个数据块中的数据；以及
将CRC码添加到上述数据块中的每一个。
30.根据权利要求29所述的存储器件，其中在接收每个CRC码之后，上述控制器被配置为通过上述数据端子之一将指示已接收到对应数据块的CRC状态响应输出到上述存储器件的外部。
31.根据权利要求29所述的存储器件，其中在接收每个CRC码之后，上述控制器被配置为通过上述数据端子之一将忙信号输出到上述存储器件的外部。
32.根据权利要求16所述的存储器件，其中
上述控制器被配置为在第一位模式中，锁存通过所有数据端子从上述存储器件的外部接收的数据；以及
上述控制器被配置为在第二位模式中，锁存通过上述数据端子中的仅一个数据端子从上述存储器件的外部接收的数据。
CN201410490030.5A 2005-06-30 2006-06-29 存储设备 Active CN104239265B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005193002A JP4896450B2 (ja) 2005-06-30 2005-06-30 記憶装置
JP2005-193002 2005-06-30
CNA200610094293XA CN1892635A (zh) 2005-06-30 2006-06-29 存储卡及其主机设备

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNA200610094293XA Division CN1892635A (zh) 2005-06-30 2006-06-29 存储卡及其主机设备

Publications (2)

Publication Number Publication Date
CN104239265A true CN104239265A (zh) 2014-12-24
CN104239265B CN104239265B (zh) 2019-11-19

Family

ID=37591192

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410490030.5A Active CN104239265B (zh) 2005-06-30 2006-06-29 存储设备
CNA200610094293XA Pending CN1892635A (zh) 2005-06-30 2006-06-29 存储卡及其主机设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA200610094293XA Pending CN1892635A (zh) 2005-06-30 2006-06-29 存储卡及其主机设备

Country Status (3)

Country Link
US (11) US7831794B2 (zh)
JP (1) JP4896450B2 (zh)
CN (2) CN104239265B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469128A (zh) * 2015-08-21 2017-03-01 佳能株式会社 控制与配件装置的连接的电子设备、配件装置及控制方法
CN110998605A (zh) * 2017-06-05 2020-04-10 铠侠股份有限公司 存储卡、主机设备、存储卡用连接器及存储卡用适配器
CN111414322A (zh) * 2020-03-19 2020-07-14 江苏芯盛智能科技有限公司 一种Nand flash接口工作协议自适应方法、系统、设备及存储介质

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080059768A1 (en) * 2006-07-06 2008-03-06 Macronix International Co., Ltd. Method and Apparatus for Communicating a Bit Per Half Clock Cycle over at Least One Pin of an SPI Bus
KR100823166B1 (ko) * 2006-12-04 2008-04-18 삼성전자주식회사 통신 속도가 향상된 메모리 카드 및 메모리 카드를포함하는 메모리 카드 시스템
KR100851545B1 (ko) * 2006-12-29 2008-08-11 삼성전자주식회사 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템
JP2009086988A (ja) * 2007-09-28 2009-04-23 Toshiba Corp メモリカード
JP2009176136A (ja) 2008-01-25 2009-08-06 Toshiba Corp 半導体記憶装置
CN101236776B (zh) * 2008-02-26 2011-06-29 北京芯技佳易微电子科技有限公司 一种串行接口快闪存储器及其设计方法
JP5106219B2 (ja) * 2008-03-19 2012-12-26 株式会社東芝 メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法
WO2010013340A1 (ja) * 2008-07-31 2010-02-04 富士通株式会社 データ転送装置、データ送信装置、データ受信装置およびデータ転送方法
US20100268897A1 (en) * 2009-04-16 2010-10-21 Keishi Okamoto Memory device and memory device controller
JP2010288233A (ja) * 2009-06-15 2010-12-24 Toshiba Corp 暗号処理装置
US20110258372A1 (en) * 2009-07-29 2011-10-20 Panasonic Corporation Memory device, host device, and memory system
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
JP6051979B2 (ja) * 2013-03-14 2016-12-27 セイコーエプソン株式会社 転送システムおよび印刷装置
KR102285789B1 (ko) * 2014-07-01 2021-08-04 삼성전자 주식회사 외장 저장 장치, 및 이의 기준 주파수를 설정하는 방법
JP2018073438A (ja) * 2016-10-24 2018-05-10 東芝メモリ株式会社 半導体記憶装置
KR102505920B1 (ko) * 2018-02-01 2023-03-06 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
CN111399613B (zh) * 2018-12-14 2023-03-03 华为技术有限公司 一种存储装置以及电子设备
JP2022110852A (ja) * 2021-01-19 2022-07-29 キオクシア株式会社 リムーバブルメモリデバイス
JP2022112909A (ja) * 2021-01-22 2022-08-03 キヤノン株式会社 電子機器、撮像装置およびそれらの制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6681277B1 (en) * 1999-08-25 2004-01-20 Kabushiki Kaisha Toshiba Data processing apparatus and data transfer control method
CN1517883A (zh) * 2003-01-13 2004-08-04 扬智电子（上海）有限公司 一种利用双沿采样处理控制信号的非同步先入先出控制器
US20040168015A1 (en) * 2001-08-30 2004-08-26 Micron Technology, Inc. Flash memory with RDRAM interface
US20050057483A1 (en) * 2000-08-29 2005-03-17 Fujitsu Limited Liquid crystal display apparatus and reduction of electromagnetic interference

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7187572B2 (en) * 2002-06-28 2007-03-06 Rambus Inc. Early read after write operation memory device, system and method
US5950223A (en) * 1997-06-19 1999-09-07 Silicon Magic Corporation Dual-edge extended data out memory
US6076160A (en) * 1997-11-20 2000-06-13 Advanced Micro Devices, Inc. Hardware-based system for enabling data transfers between a CPU and chip set logic of a computer system on both edges of bus clock signal
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
US6279114B1 (en) * 1998-11-04 2001-08-21 Sandisk Corporation Voltage negotiation in a single host multiple cards system
US6317804B1 (en) * 1998-11-30 2001-11-13 Philips Semiconductors Inc. Concurrent serial interconnect for integrating functional blocks in an integrated circuit device
JP4253097B2 (ja) * 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
JP2001216258A (ja) 2000-02-02 2001-08-10 Toshiba Corp データ処理装置およびバスサイクル制御方法
JP2002007321A (ja) * 2000-06-23 2002-01-11 Nec Kofu Ltd バス転送方式
US6820148B1 (en) * 2000-08-17 2004-11-16 Sandisk Corporation Multiple removable non-volatile memory cards serially communicating with a host
JP4059002B2 (ja) * 2001-06-13 2008-03-12 株式会社日立製作所 メモリ装置
EP1862911B1 (en) 2001-07-25 2011-03-23 Sony Corporation Interface device
US7078889B2 (en) * 2002-12-27 2006-07-18 Advantest Corp. Semiconductor test apparatus for testing semiconductor device that produces output data by its internal clock timing
KR101000388B1 (ko) * 2003-05-15 2010-12-13 엘지전자 주식회사 이동 통신 시스템 및 이 이동 통신 시스템에서 신호를처리하는 방법
JP4361053B2 (ja) * 2003-05-22 2009-11-11 パナソニック株式会社 機能モジュールカード、ホスト機器及びそれらの制御方法
WO2005057400A1 (ja) * 2003-12-09 2005-06-23 Matsushita Electric Industrial Co., Ltd. 電子装置、その制御方法、ホスト装置及びその制御方法
JP2005250683A (ja) * 2004-03-02 2005-09-15 Renesas Technology Corp マイクロコンピュータ
US20060001494A1 (en) * 2004-07-02 2006-01-05 Bruno Garlepp Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference
JP2007200504A (ja) * 2006-01-30 2007-08-09 Fujitsu Ltd 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6681277B1 (en) * 1999-08-25 2004-01-20 Kabushiki Kaisha Toshiba Data processing apparatus and data transfer control method
US20050057483A1 (en) * 2000-08-29 2005-03-17 Fujitsu Limited Liquid crystal display apparatus and reduction of electromagnetic interference
US20040168015A1 (en) * 2001-08-30 2004-08-26 Micron Technology, Inc. Flash memory with RDRAM interface
CN1517883A (zh) * 2003-01-13 2004-08-04 扬智电子（上海）有限公司 一种利用双沿采样处理控制信号的非同步先入先出控制器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
马建仓等: "《蓝牙核心技术及应用》", 31 January 2003, 科学出版社 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469128A (zh) * 2015-08-21 2017-03-01 佳能株式会社 控制与配件装置的连接的电子设备、配件装置及控制方法
CN106469128B (zh) * 2015-08-21 2022-02-22 佳能株式会社 控制与配件装置的连接的电子设备、配件装置及控制方法
CN110998605A (zh) * 2017-06-05 2020-04-10 铠侠股份有限公司 存储卡、主机设备、存储卡用连接器及存储卡用适配器
CN110998605B (zh) * 2017-06-05 2023-12-22 铠侠股份有限公司 存储卡、主机设备、存储卡用连接器及存储卡用适配器
CN111414322A (zh) * 2020-03-19 2020-07-14 江苏芯盛智能科技有限公司 一种Nand flash接口工作协议自适应方法、系统、设备及存储介质
CN111414322B (zh) * 2020-03-19 2021-10-22 江苏芯盛智能科技有限公司 一种Nand flash接口工作协议自适应方法、系统、设备及存储介质

Also Published As

Publication number Publication date
US20160378358A1 (en) 2016-12-29
US9857991B2 (en) 2018-01-02
CN104239265B (zh) 2019-11-19
US20190129625A1 (en) 2019-05-02
US7831794B2 (en) 2010-11-09
US20150026396A1 (en) 2015-01-22
US20180074726A1 (en) 2018-03-15
US10732850B2 (en) 2020-08-04
US20070005923A1 (en) 2007-01-04
US20090125673A1 (en) 2009-05-14
US11016672B2 (en) 2021-05-25
US9465545B2 (en) 2016-10-11
US20200319802A1 (en) 2020-10-08
US11922022B2 (en) 2024-03-05
US8924678B2 (en) 2014-12-30
US20090125672A1 (en) 2009-05-14
US10198191B2 (en) 2019-02-05
JP4896450B2 (ja) 2012-03-14
US7890729B2 (en) 2011-02-15
US11550478B2 (en) 2023-01-10
JP2007011788A (ja) 2007-01-18
US7886123B2 (en) 2011-02-08
CN1892635A (zh) 2007-01-10
US20210240355A1 (en) 2021-08-05
US20110113188A1 (en) 2011-05-12
US20230106495A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
CN104239265A (zh) 存储器件
JP6915093B2 (ja) メモリカード、ホスト機器、メモリカード用コネクタおよびメモリカード用アダプタ
CN100421093C (zh) 外部存储装置
EP1692641B1 (en) Efficient connection between modules of removable eletronic circuit cards
US8433840B2 (en) Storage card having selectable contact elements and method of its operation
CN101101638B (zh) 包括多个不同接口的智能卡
US20020103944A1 (en) Arrangement with a microprocessor
US7600060B2 (en) Memory system and method for setting data transmission speed between host and memory card
KR20000005301A (ko) 주국과 적어도 하나의 종국을 갖는 통신시스템
US7159064B2 (en) Method and device for increasing data transfer in multi-media card
CN100505099C (zh) 非易失性存储器
CN211719590U (zh) 通信接口与封装结构
CN100465933C (zh) 可抽取式电子装置及其方法
KR200443273Y1 (ko) 멀티 칩 시스템의 기능 유닛 인터페이스 회로
KR20210049230A (ko) 메모리 통합운영장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170728

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Applicant before: Toshiba Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20211011

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right