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silver_hammerの日記•2年前

Quartus Primeの top-level design entityの設定

Quartus Primeで Top-level design entity "<name>" is undefined というエラーが出た。 intelのHPに解決策が載っていたが、私が使用しているバージョンとはメニュー構成が違っており、top-level design entityの設定方法が分からなかった。 www.intel.com ということで、top-level design entityを設定する方法を以下に示す。・対象ソフト:Quartus Prime Lite Edition, version 18.1 Assignments-->Settings すると以下の画面が出るの…

#CPUの作り方10講#FPGA#Intel#VHDL

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7ブックマーク Quartus II 7.2 Web Edition入門 Quartus II 7.2 Web Edition入門 Quartus II 7.2 Web Edition入門 Ver.1.001　　　　2008.01.06 更新履歴 ver.1.000　新規作成　2008.01.05 ver.1.001　2008.01.06　記事追加【はじめに】まあ、使い方の入門なのでざっくりと書きます｡細かいとこは、Helpを見てください｡私も初心者なので間違いはあるでしょう｡第一章...

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6ブックマークしらいむの冒険 » Quartus II 9.1 Web Edition + ModelSim ALTERA STARTER EDITION 6.5b でシミュレーション QuartusIIを使ってFPGAの回路作成を勉強しているんですが、 QuartusIIのシミュレーションだと時間がかかるうえに設定にミスがあってもシミュレーション終わるまで分からないので困ってました。「ModelSimを使うと良い」という話は聞いていたのですが使い方が分からず… QuartusIIと連動できるみたいだけどやり方が全然...

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5ブックマーク Quartus で遊ぼう (1): 新適当マイコン電子工作研究所

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関連ブログ

nao-milkの経験ブログ•4年前

CRC処理をロジック化

CRCをVerilogでLogic化しました。通信系や制御系でCRCを設計していましたが、特定用途だったため、生成多項式も固定、bit幅も固定、右/左送りも固定だったため、汎用性の高いCRCを作成してみました。1クロックで処理するため、半導体の設計では定番に近い構成になると思います。汎用性が高いと言っても、検証は入力データ8bit、CRCは8,16,32で行い、合成/マッピングは、入力データ8bit、CRC16bitで行いました。機能概要機能仕様操作仕様 IOタイミング Avalon-MM I/F信号処理内容ソースコード単体検証検証方法検証パターン検証結果テストベンチソ…

#CRC#RTL#RTLシミュレーション#Software Design#Hardware#quartus#FPGA#タイミング#VBA#vba 関数

nao-milkの経験ブログ•4年前

FRAMにアクセス (協調シミュレーション編)

NIOSを含めたシミュレーションの実行になります。シミュレーション環境の構築方法とNiosのシミュレーション用コードの生成方法、及びシミュレーション波形を添付します。シミュレーション環境構築実行スクリプトファイル生成スクリプトファイルの修正 NIOSプログラムオプション設定コード生成シミュレーションの実行シミュレーション結果全体波形マスタモード Load ステータスリード Device ID及びSerial No確認データ書き換えメモリPARAMETERからFRAM I/Fへ転送 FRAM I/FからメモリPARAMETERへ転送割り込み動作比較結果最後に NIO…

#シミュレーション#nios#niosII#Verilog#ModelSim#quartus

nao-milkの経験ブログ•4年前

FRAMにアクセス (Niosコーディング編)

Quartusを実行し、リソースとタイミングもOKだったので、次はNiosのプログラムコーディングとシミュレーションについてになります。 NiosはC言語で記述し、シミュレーションはFPGA トップからの行います。ここでは、シミュレーションを実行する前のNiosのプログラム作成とテストベンチ記述を記載しています。トップ構成は、以下をご参照ください。 nao-milk.hatenablog.com※Quartusを実行した時のリソース使用状況とタイミングに関しては、以下をご参照ください。 nao-milk.hatenablog.com シミュレーション内容目的経路メモリマップメモリPA…

#組み込みソフト#組み込みソフトウェア#quartus#nios#niosII#Verilog#テストベンチ#コーディング#ソフトウェアテスト

nao-milkの経験ブログ•4年前

FRAMにアクセス (Quartus実行編)

Quartusの論理合成とインプリメントとなります。ここでは、単に実行するだけになるため、実行結果とSTA結果のみ記載します。また、FRAM I/FブロックとFRAMデバイス間に遅延を付けて行ったシミュレーション波形も載せています。 TOP構成は、以下をご参照ください。 nao-milk.hatenablog.com 実行結果リソース Input Pin Output Pin 階層構造とメモリ使用状況 STA結果クロック制約最高動作周波数タイミングレポート CPU_CLK(50MHz) 間遅延 SYS_CLK(200MHz)間遅延 False Path (CPU_CLK → SYS…

#FPGA#quartus#タイミングを知る#使用量#解析

nao-milkの経験ブログ•4年前

FRAMにアクセス (FPGA Top作成編)

Platform DesignerとFPGA Topの作成になります。 FPGAのTOP構成 Platform Designer ブロック構成図 System Contents アドレスマップ Quartusに読み込ませるファイルクロック/リセット生成最後に FPGAのTOP構成 FPGAのTOP構成は以下となります。(Quartusを抜粋) TOP構成ソースコードは以下の通りです。尚、FRAM I/FブロックのPRM_???は固定値にしています。本来はブートシーケンスが制御することを想定しているため、FPGAでは簡易的に外部からの指示に応じて、メモリ内に保存するような記述にしています。…

#Verilog#quartus#FPGA#クロックジェネレーター#PLL

nao-milkの経験ブログ•4年前

CPUを含めた回路はFPGAが便利

ARMはハードマクロとして物理的に組み込まれているので別ですが、 NIOSやMicroblazeなどのソフトマクロCPUは便利です。私が論理回路からのエンジニアだったので、ソフト処理は極力少なくしようと設計していました。そんな中、便利だなぁ～と思ったのが、 CPUが何個も配置できるメモリサイズが変更できる内部メモリにそのままプログラムが保存できるでした。 CPUが何個も配置できる FPGAのリソースもありますが、これは便利でした。特に、レジスタのリード/ライトや低周期アクセスの通信系はCPU1に任せ、 Etherなど処理を速くするものは、CPU2で専門にさせるなどしていました。メ…

#nios#組み込みソフト#組み込みソフトウェア#組み込み#FPGA#MicroBlaze#Firmware#quartus#Vivado

sin-elec-tech FPGAとか•4年前

Signal TapのNode Finderで観測信号を指定する際のこつ

Options の Filter は、「Signal Tap:pre-synthesis」を指定しておくと、ほとんどの信号名を拾うことができる。

#SignalTap