新適当マイコン電子工作研究所

Ａｌｔｅｒａ の EPM2210F324 が ここやここで話題になっているので、私も使ってみました。 ただし、ハードウェアは購入していないので、ソフトウェアで遊んだだけです。

DVDが待ちきれなかった

ダウンロードすべきファイルが、1Gバイトを超えるあまりにも巨大なものだったので、DVDを請求しました。 ところが、ちょうどソフトウェアのバージョンアップと重なったために、DVDの発送は、11月17日以降になるらしいことが書いてありました。 そのため、苦労して、ここからソフトウェアをダウンロードしてきました。

ダウンロードの方法には、二つあります。 一つは、ブラウザからHTTPで取り寄せる方法。 もう一つは、"Download Manager"という魅惑のダウンロードソフトを使うことです。 できたら、未知のソフトは使いたくなかったので、最初はHTTPを使ってダウンロードを試みました。 ところが、プロバイダか何かが制限をかけているらしく、600Mバイトを超えたところから急にバンド幅を制限されてしまい、終了まで十何時間かかるという表示が出てきてしまいます。 しかたなく、"Download Manager"を使うことにしました。 このソフトウェア、サーバに対して複数のコネクションを張り、あるコネクションにバンド幅制限をかけられたら、別のコネクションを張りなおしてダウンロードを続けているように見えます。 これじゃあ、プロバイダのバンド幅制限も効かないわけです。

インストールは、長いだけ

本日、インストールしたのは、"Quartus II 8.1"と"ModelSim - Altera"の二つです。 インストールは、時間が長くかかるだけで、特に難しいところはないと思います。 一箇所だけ、引っかかったのは、"ModelSim - Altera"のインストールの終盤で出てきた、このダイアログです。

今から使おうとしているのは、ライセンス不要のはずの"ModelSim - Altera"なので、「ライセンスが不要の場合は」という条件を探したのですが、そういう選択肢はないようです。 お勧めに従って、"Yes"でドライバをインストールし、あとで再起動することにしました。

HDLを書いてみた

再起動した後、"Quartus"を起動し、よくわからないまま、プロジェクトを作成し、Verilogファイルを書きました。 Verilogファイルの作成には、"New"メニュー・ダイアログの"Design Files → Verilog HDL File"を選択してエディタを開きます。

module pikapika (
	led,
	clk,
	reset_b
);

	output[7:0]		led;
	input			clk;
	input			reset_b;

	reg[7:0]		led;
	reg[12:0]		ctr;

	always @(posedge clk or negedge reset_b) begin
		if (!reset_b) begin
			ctr <= 0;
		end else begin
			ctr <= ctr + 1;
		end
	end
	
	wire ctr_en = (ctr == 0);

	always @(posedge clk or negedge reset_b) begin
		if (!reset_b) begin
			led <= 8'd0;
		end else if(ctr_en) begin
			if (led == 8'd0) begin
				led <= 8'd1;
			end else begin
				led <= led << 1;
			end
		end
	end
endmodule

作成したファイルは、SimさんのHDLをまねて、LEDが流れるようにしたものです。 文法は、古い Verilog に従っています。 左側の"Task"ペインの"Compile &Design"をダブル・クリックすると、一連のコンパイルが始まりました。 コンパイルの結果が、このような表示になって表れました。

2210個の LAB (Logic Array Block) のうち、25個を使っていることがわかります。 ほぼ、レジスタ（reg素子）の数と等しくなっています。 ここから、各入出力を具体的なピンに割り当てなくてはならないんですよね。

シミュレーションをしてみた

コンパイルが終わったら、シミュレータが走り始めました。 中身だけでは、動作するわけがないので、テストベンチを作りました。

`timescale 1ns/10ps

module tb_pikapika();
// Clock period
	parameter CLK_PERIOD = 20;
	
	reg clk;
	reg reset_b;
	wire[7:0] led;
	
	pikapika pika1(
		.led(led),
		.clk(clk),
		.reset_b(reset_b)
	);

// Clock generator
	initial begin
		clk = 0;
		forever begin
			#(CLK_PERIOD/2);
			clk = ~clk;
		end
	end

// Reset generator	
	initial begin
		reset_b = 0;
		repeat (10) @(posedge clk);
		reset_b = 1;
		repeat(100000) begin
		  @(posedge clk);
		end
		$stop;
	end

endmodule

トランジスタ技術の記事では、"`timescalse 1ps/1ps"となっているのですが、このままでは、50GHzの超高速クロックで動作してしまいます。 "CLK_PERIOD"がナノ秒単位である事を示すためには、"`timescale 1ns/10ps"とする必要があります。 分解能を短くしすぎるとシミュレーションに時間がかかるので、せいぜい100倍ぐらいにします。 この程度なら、"`timescale 1ns/1ns"でも十分ですね。

シミュレーションの結果がこれです。 LEDの点滅周期は、

20n × 9 × 2¹³ = 1.47456m [秒]

と、計算どおりです。 ただ、これでは、人間の目には点滅が見えません。 かといって、カウンタの分周比を大きくするとシミュレーションが終わらなくなるので、このあたりで妥協しておきます。

次の課題

トランジスタ技術によると、「マスクROMを構成させると、1ビットあたり1個のLABが必要になる」と書いてありました。 本当にLAB一個で1ビットの出力しか出てこないのであれば、ちょっとしたデコーダを作るだけで大量のLABを消費します。 このへんの真偽を確かめてみようと思います。

参考文献

トランジスタ技術 (Transistor Gijutsu) 2008年 12月号 [雑誌]

• 作者:
• 出版社/メーカー: CQ出版
• 発売日: 2008/11/10
• メディア: 雑誌

付録 : 「Quartus で遊ぼう」索引

Quartus で遊ぼう (1)

Altera の EPM2210F324 が話題になっているので、私も使ってみました。 ただし、ハードウェアは購入していないので、ソフトウェアで遊んだだけです。

Quartus で遊ぼう (2)

「Quartus で遊ぼう」の二回目は、組み合わせ論理回路の合成を調べます。

Quartus で遊ぼう (3)

論理合成後の状態を表示してくれるツールを探しました。

Quartus で遊ぼう (4)

前回作成した4値のアップ・ダウンカウンタで論理合成後に使われているフリップ・フロップは、何個（何ビット）でしょうか？

Quartus で遊ぼう (5)

今回は、ワン・ホット・コードを使ったステート・マシンでグリッチが発生すかどうかを観測します。

Quartus で遊ぼう (6)

トランジスタ技術誌に「リセット信号生成回路」のHDL記述がありました。 この記述は、ちょっともったいないですよ。

Quartus で遊ぼう (7)

トランジスタ技術誌に書かれていたインストラクション・デコーダは、３項演算子が連なっていました。 もっと、別の書き方はできないかな。

Quartus で遊ぼう (8)

Verilog の代入には、 <= と = の二種類が使われています。 これって、何が違うんでしょうかね。

Quartus で遊ぼう (9)

2進数の足し算で、キャリーを取り出したい時、どうしましょうか。

Quartus で遊ぼう (10)

作らせてみました。 リップル・キャリーカウンタ。

Quartus で遊ぼう (11)

先ごろ、請求していた"DVD"が届きました。