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WO2024125200A1 - 显示面板及显示装置 - Google Patents

显示面板及显示装置 Download PDF

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Publication number
WO2024125200A1
WO2024125200A1 PCT/CN2023/132044 CN2023132044W WO2024125200A1 WO 2024125200 A1 WO2024125200 A1 WO 2024125200A1 CN 2023132044 W CN2023132044 W CN 2023132044W WO 2024125200 A1 WO2024125200 A1 WO 2024125200A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
transistor
pixel circuit
gate
signal line
Prior art date
Application number
PCT/CN2023/132044
Other languages
English (en)
French (fr)
Inventor
刘畅畅
方飞
石领
张玉欣
Original Assignee
京东方科技集团股份有限公司
成都京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 成都京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Publication of WO2024125200A1 publication Critical patent/WO2024125200A1/zh

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes

Definitions

  • the present application relates to the field of display technology, and in particular to a display panel and a display device.
  • OLED display panels have been widely used due to their advantages of self-luminescence, low driving voltage, and fast response speed.
  • OLED display panels generally include: a plurality of pixel units, each pixel unit includes a light-emitting device and a pixel circuit connected to the light-emitting device.
  • the present application provides a display panel and a display device, and the technical solution is as follows:
  • a display panel comprising:
  • a base substrate wherein the base substrate has a first display area, and the first display area is used to set an optical sensor;
  • a plurality of pixel circuit groups are located in the first display area and arranged along a first direction, at least one of the pixel circuit groups includes: a plurality of first pixel circuits arranged along a second direction and a plurality of second pixel circuits arranged along the second direction, and the plurality of first pixel circuits and the plurality of second pixel circuits are alternately arranged, each pixel circuit includes a first boundary and a second boundary extending along the second direction and arranged along the first direction, the arrangement direction of the first boundary and the second boundary of the first pixel circuit is opposite to the arrangement direction of the first boundary and the second boundary of the second pixel circuit, for each of the pixel circuit groups, the distance between the first boundary of the first pixel circuit and the first boundary of the second pixel circuit along the first direction is greater than the first distance, and the distance between the second boundary of the first pixel circuit and the second boundary of the second pixel circuit along the first direction is less than the first distance, and the first distance a distance along the first direction from a first boundary
  • each of the first signal lines being connected to each first pixel circuit in a corresponding pixel circuit group at a first connection point, and being connected to each second pixel circuit in a corresponding pixel circuit group at a second connection point;
  • the distance between the first connection and the first boundary of the first pixel circuit is equal to the distance between the second connection and the first boundary of the second pixel circuit, the distance between the first connection and the second connection along the first direction is less than the second distance, and the second distance is the distance between the first boundary of the first pixel circuit and the second boundary of the second pixel circuit in the first direction.
  • the first signal line is a light emitting control signal line.
  • the plurality of pixel circuit groups at least include: a first pixel circuit group and a second pixel circuit group arranged along the first direction, and a distance along the first direction between a first boundary of the second pixel circuit in the first pixel circuit group and a first boundary of the first pixel circuit in the second pixel circuit group is less than the second distance;
  • the display panel further includes: a plurality of second signal lines located in the first display area, each of the second signal lines being connected to a second pixel circuit in the first pixel circuit group and to a first pixel circuit in the second pixel circuit group.
  • the base substrate further has a second display area, and the second display area at least partially surrounds the first display area;
  • the display panel further includes: a first connecting wire located in the second display area, and the first connecting wire at least partially surrounds the first display area;
  • At least one end of each of the plurality of second signal lines is connected to the first connecting wire, and each of the second signal lines transmits a signal received from the first connecting wire to a pixel circuit connected to the second signal line.
  • the second signal line is a first reset power line.
  • the display panel further includes: a plurality of third signal lines corresponding one-to-one to the plurality of pixel circuit groups;
  • Each of the third signal lines is connected to a first pixel circuit and a second pixel circuit in a corresponding pixel circuit group;
  • the signal transmitted by the third signal line is different from the signal transmitted by the first signal line.
  • each pixel circuit in the first pixel circuit and the second pixel circuit included in each pixel circuit group includes:
  • a gate of the first transistor is connected to a first reset signal line, a first electrode of the first transistor is connected to a first reset power line, and a second electrode of the first transistor is connected to a second node;
  • a gate of the second transistor is connected to a first gate signal line included in the display panel, a first electrode of the second transistor is connected to a third node, and a second electrode of the second transistor is connected to the second node;
  • a third transistor wherein a gate of the third transistor is connected to the second node, a first electrode of the third transistor is connected to the first node, and a second electrode of the third transistor is connected to the third node;
  • a fourth transistor wherein a gate of the fourth transistor is connected to a second gate signal line included in the display panel, a first electrode of the fourth transistor is connected to a data signal line included in the display panel, and a second electrode of the fourth transistor is connected to the first node;
  • a fifth transistor wherein a gate of the fifth transistor is connected to a light emitting control signal line, a first electrode of the fifth transistor is connected to a driving power line included in the display panel, and a second electrode of the fifth transistor is connected to the first node;
  • a sixth transistor wherein a gate of the sixth transistor is connected to the light-emitting control signal line, a first electrode of the sixth transistor is connected to the third node, and a second electrode of the sixth transistor is connected to the light-emitting unit;
  • a seventh transistor wherein a gate of the seventh transistor is connected to a second gate signal line included in the display panel, a first electrode of the seventh transistor is connected to a second reset power line, and a second electrode of the seventh transistor is connected to the light emitting unit;
  • a storage capacitor one end of the storage capacitor is connected to the driving power line, and the other end of the storage capacitor is connected to the second node.
  • the third signal line is the second gate signal line.
  • the first transistor and the second transistor are oxide thin film transistors
  • the third transistor, the fourth transistor, the fifth transistor, the sixth transistor, and the seventh transistor are all low-temperature polysilicon thin film transistors.
  • the display panel includes an active layer, a first gate insulating layer, a first gate layer, a second gate insulating layer, a second gate layer, a buffer layer, an oxide layer, a third gate insulating layer, a third gate layer, an interlayer dielectric layer, and a first source and drain layer, which constitute the pixel circuit and are stacked in sequence in a direction away from the base substrate;
  • the second transistor is composed of the second gate layer, the oxide layer and the third gate layer;
  • the first transistor, the third transistor, the fourth transistor, the fifth transistor, the sixth transistor, the seventh transistor and the eighth thin film transistor are composed of the active layer, the first gate layer and the first source and drain layer.
  • the display panel includes an active layer, a first gate insulating layer, a first gate layer, a second gate insulating layer, a second gate layer, a buffer layer, an oxide layer, a third gate insulating layer, a third gate layer, an interlayer dielectric layer, and a first source and drain layer, which constitute the pixel circuit and are stacked in sequence in a direction away from the base substrate;
  • the first signal line is located in the first gate layer, and the second signal line is located in the first source and drain layer;
  • the third signal line includes a first part, a second part and a third part which are connected in sequence, the orthographic projection of the first part on the substrate at least partially overlaps with the orthographic projection of the first pixel circuit on the substrate, the orthographic projection of the second part on the substrate does not overlap with the orthographic projection of the first pixel circuit on the substrate and the orthographic projection of the second pixel circuit on the substrate, and the orthographic projection of the third part on the substrate at least partially overlaps with the orthographic projection of the second pixel circuit on the substrate; the first part and the third part are both located in the first gate layer, and the second part is located in the first source and drain layer.
  • each of the first pixel circuit and the second pixel circuit included in each pixel circuit group further includes: an eighth transistor, a gate of the eighth transistor is connected to the second reset signal line, a first electrode of the eighth transistor is connected to a third reset power line included in the display panel, and a second electrode of the eighth transistor is connected to the first node;
  • the third signal line is the third reset power line.
  • the second transistor is an oxide thin film transistor
  • the first transistor, the third transistor, the fourth transistor, the fifth transistor, the sixth transistor, the seventh transistor and the eighth transistor are all low-temperature polysilicon thin film transistors.
  • the display panel includes an active layer, a first gate insulating layer, a first gate layer, a second gate insulating layer, a second gate layer, a buffer layer, an oxide layer, a third gate insulating layer, a third gate layer, an interlayer dielectric layer, and a plurality of layers of dielectric layer, which constitute the pixel circuit and are sequentially stacked in a direction away from the substrate. and a first source and drain layer;
  • the second transistor is composed of the second gate layer, the oxide layer and the third gate layer;
  • the first transistor, the third transistor, the fourth transistor, the fifth transistor, the sixth transistor, the seventh transistor and the eighth thin film transistor are composed of the active layer, the first gate layer and the first source and drain layer.
  • the display panel includes an active layer, a first gate insulating layer, a first gate layer, a second gate insulating layer, a second gate layer, a third gate insulating layer, an oxide layer, a fourth gate insulating layer, a third gate layer, an interlayer dielectric layer, and a first source and drain layer, which constitute the pixel circuit and are sequentially stacked in a direction away from the base substrate;
  • the first signal line is located in the first gate layer
  • the second signal line is located in the first source and drain layer
  • the third signal line is located in the third gate layer.
  • the display panel also includes a passivation layer, a first routing layer, a first planar layer, a second routing layer, a second planar layer, a second source and drain layer, and a third planar layer, which constitute the pixel circuit and are stacked in sequence in a direction away from the first source and drain layer.
  • each target signal line in the display panel includes: a first sub-signal line, a second sub-signal line and a second connecting line;
  • the first sub-signal line is located in the first display area, and the first sub-signal line is connected to a plurality of first pixel circuits in one pixel circuit group;
  • the second sub-signal line is located in the first display area, and the second sub-signal line is connected to a plurality of second pixel circuits in one pixel circuit group, and the plurality of second pixel circuits connected to the second sub-signal line of each target signal line and the plurality of first pixel circuits connected to the first sub-signal line of the target signal line belong to the same pixel circuit group;
  • the second connecting wire is located in the second display area, one end of the second connecting wire is connected to the first sub-signal wire, and the other end of the second connecting wire is connected to the second sub-signal wire;
  • the target signal line is a signal line in the display panel that provides a signal along the second direction except the first signal line, the second signal line and the third signal line.
  • the first sub-signal line includes: a fourth portion and a fifth portion connected to each other; the orthographic projection of the fourth portion on the substrate at least partially overlaps with the orthographic projection of the first pixel circuit on the substrate, and the orthographic projection of the fifth portion on the substrate is located between two adjacent first pixel circuits. Between the orthographic projections of the pixel circuit on the substrate;
  • the second sub-signal line comprises: a sixth portion and a seventh portion connected; the orthographic projection of the sixth portion on the base substrate at least partially overlaps with the orthographic projection of the second pixel circuit on the base substrate, and the orthographic projection of the seventh portion on the base substrate is located between the orthographic projections of two adjacent second pixel circuits on the base substrate;
  • the fourth part and the sixth part are located in the same layer, and the fourth part and the sixth part are located in the metal layer, the fifth part and the seventh part are located in the same layer, and the fifth part and the seventh part are located in the routing layer.
  • a display panel comprising:
  • a base substrate wherein the base substrate has a first display area, and the first display area is used to set an optical sensor;
  • each of the first signal lines being connected to a first pixel circuit and a second pixel circuit in a corresponding pixel circuit group;
  • the first pixel circuit and the second pixel circuit in two adjacent pixel circuit groups among the multiple pixel circuit groups enclose multiple target areas
  • the orthographic projections of the target areas on the substrate do not overlap with the orthographic projections of the first pixel circuit on the substrate and the orthographic projections of the second pixel circuit on the substrate
  • the transmittance of the target areas is greater than the transmittance of the areas where the first pixel circuit and the second pixel circuit are located.
  • a display device comprising the display panel and an optical sensor according to the above aspect, wherein the orthographic projection of the optical sensor on the display panel is parallel to the display panel.
  • the first display areas in the panels at least partially overlap.
  • FIG1 is a top view of a display panel provided in an embodiment of the present application.
  • FIG2 is a schematic diagram of a partial structure of the display panel shown in FIG1 in the first display area
  • FIG3 is a schematic diagram of a partial structure of a second signal line and a first connecting line provided in an embodiment of the present application;
  • FIG4 is a schematic diagram of a partial structure of another display panel provided in an embodiment of the present application.
  • FIG5 is an equivalent circuit diagram of a pixel circuit in the display panel shown in FIG4 ;
  • FIG6 is a timing diagram of signal lines in a pixel circuit provided by an embodiment of the present application.
  • FIG7 is a cross-sectional view of a display panel provided in an embodiment of the present application.
  • FIG8 is a partial schematic diagram of an active layer in a display panel provided in an embodiment of the present application.
  • FIG9 is a partial schematic diagram of a first gate layer in a display panel provided in an embodiment of the present application.
  • FIG. 10 is a schematic diagram of partial superposition of an active layer and a first gate layer in a display panel provided by an embodiment of the present application;
  • FIG11 is a partial schematic diagram of a second gate layer in a display panel provided in an embodiment of the present application.
  • FIG. 12 is a schematic diagram of partial superposition of an active layer, a first gate layer and a second gate layer in a display panel provided by an embodiment of the present application;
  • FIG13 is a partial schematic diagram of an oxide layer in a display panel provided in an embodiment of the present application.
  • FIG. 14 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer and an oxide layer in a display panel provided by an embodiment of the present application;
  • FIG15 is a partial schematic diagram of a third gate layer in a display panel provided in an embodiment of the present application.
  • 16 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer and a third gate layer in a display panel provided by an embodiment of the present application;
  • FIG17 is a partial schematic diagram of a first interlayer dielectric layer in a display panel provided by an embodiment of the present application.
  • FIG. 18 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer and a first interlayer dielectric layer in a display panel provided by an embodiment of the present application;
  • FIG19 is a partial schematic diagram of a second interlayer dielectric layer in a display panel provided by an embodiment of the present application.
  • 20 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer and a second interlayer dielectric layer in a display panel provided by an embodiment of the present application;
  • FIG21 is a partial schematic diagram of a first source-drain electrode layer in a display panel provided in an embodiment of the present application.
  • FIG. 22 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer and a first source and drain electrode layer in a display panel provided by an embodiment of the present application;
  • FIG23 is a partial schematic diagram of a passivation layer in a display panel provided in an embodiment of the present application.
  • 24 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, and a passivation layer in a display panel provided by an embodiment of the present application;
  • FIG25 is a partial schematic diagram of a first wiring layer in a display panel provided in an embodiment of the present application.
  • 26 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, and a first wiring layer in a display panel provided by an embodiment of the present application;
  • FIG27 is a partial schematic diagram of a first planar layer in a display panel provided in an embodiment of the present application.
  • FIG. 28 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer and a first planar layer in a display panel provided by an embodiment of the present application;
  • FIG29 is a partial schematic diagram of a second wiring layer in a display panel provided in an embodiment of the present application.
  • FIG30 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarization layer, and a second wiring layer in a display panel provided by an embodiment of the present application;
  • FIG31 is a partial schematic diagram of a second planar layer in a display panel provided in an embodiment of the present application.
  • 32 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarization layer, a second wiring layer and a second planarization layer in a display panel provided by an embodiment of the present application;
  • FIG33 is a partial schematic diagram of a second source-drain electrode layer in a display panel provided by an embodiment of the present application.
  • 34 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarization layer, a second wiring layer, a second planarization layer, and a second source and drain electrode layer in a display panel provided by an embodiment of the present application;
  • FIG35 is a partial schematic diagram of a third planar layer in a display panel provided in an embodiment of the present application.
  • 36 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarizing layer, a second wiring layer, a second planarizing layer, a first source and drain electrode layer, and a third planarizing layer in a display panel provided by an embodiment of the present application;
  • FIG37 is a partial schematic diagram of an anode layer in a display panel provided in an embodiment of the present application.
  • 38 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source-drain electrode layer, a passivation layer, a first wiring layer, a first planar layer, a second wiring layer, a second planar layer, a second source-drain electrode layer, a third planar layer and an anode layer in a display panel provided by an embodiment of the present application;
  • FIG39 is a schematic diagram of a partial structure of another display panel provided in an embodiment of the present application.
  • FIG40 is a schematic diagram of a partial structure of another display panel provided in an embodiment of the present application.
  • FIG41 is an equivalent circuit diagram of a pixel circuit in the display panel shown in FIG39 or FIG40;
  • FIG42 is a timing diagram of signal lines in another pixel circuit provided in an embodiment of the present application.
  • FIG43 is a partial schematic diagram of an active layer in another display panel provided in an embodiment of the present application.
  • FIG44 is a partial schematic diagram of a first gate layer in another display panel provided in an embodiment of the present application.
  • FIG45 is a schematic diagram of partial superposition of an active layer and a first gate layer in another display panel provided by an embodiment of the present application.
  • FIG46 is a partial schematic diagram of a second gate layer in another display panel provided in an embodiment of the present application.
  • FIG47 is a schematic diagram of partial superposition of an active layer, a first gate layer and a second gate layer in another display panel provided by an embodiment of the present application;
  • FIG48 is a partial schematic diagram of an oxide layer in another display panel provided in an embodiment of the present application.
  • FIG49 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer and an oxide layer in another display panel provided by an embodiment of the present application;
  • FIG50 is a partial schematic diagram of a third gate layer in another display panel provided in an embodiment of the present application.
  • FIG51 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer and a third gate layer in another display panel provided by an embodiment of the present application;
  • FIG52 is a partial schematic diagram of a first interlayer dielectric layer in another display panel provided in an embodiment of the present application.
  • 53 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer and a first interlayer dielectric layer in another display panel provided by an embodiment of the present application;
  • FIG54 is a partial schematic diagram of a second interlayer dielectric layer in another display panel provided by an embodiment of the present application.
  • 55 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer and a second interlayer dielectric layer in another display panel provided by an embodiment of the present application;
  • FIG56 is a partial schematic diagram of a first source-drain electrode layer in another display panel provided in an embodiment of the present application.
  • 57 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer and a first source and drain electrode layer in another display panel provided by an embodiment of the present application;
  • FIG58 is a partial schematic diagram of a passivation layer in another display panel provided in an embodiment of the present application.
  • 59 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, and a passivation layer in another display panel provided by an embodiment of the present application;
  • FIG60 is a partial schematic diagram of a first wiring layer in another display panel provided in an embodiment of the present application.
  • FIG61 is an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer in another display panel provided by an embodiment of the present application. Schematic diagram of partial superposition of the first source and drain layer, the passivation layer and the first wiring layer;
  • FIG62 is a partial schematic diagram of a first planar layer in another display panel provided in an embodiment of the present application.
  • FIG63 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, and a first planar layer in another display panel provided by an embodiment of the present application;
  • FIG64 is a partial schematic diagram of a second wiring layer in another display panel provided in an embodiment of the present application.
  • FIG65 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarization layer, and a second wiring layer in another display panel provided by an embodiment of the present application;
  • FIG66 is a partial schematic diagram of a second planar layer in another display panel provided in an embodiment of the present application.
  • FIG67 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarization layer, a second wiring layer, and a second planarization layer in another display panel provided by an embodiment of the present application;
  • FIG68 is a partial schematic diagram of a second source-drain electrode layer in another display panel provided by an embodiment of the present application.
  • FIG69 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a passivation layer, a first wiring layer, a first planarization layer, a second wiring layer, a second planarization layer, and a second source and drain electrode layer in another display panel provided by an embodiment of the present application;
  • FIG70 is a partial schematic diagram of a third flat layer in another display panel provided in an embodiment of the present application.
  • FIG71 is a schematic diagram of partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source-drain electrode layer, a passivation layer, a first wiring layer, a first planarizing layer, a second wiring layer, a second planarizing layer, a first source-drain electrode layer, and a third planarizing layer in another display panel provided by an embodiment of the present application;
  • FIG72 is a partial schematic diagram of an anode layer in another display panel provided in an embodiment of the present application.
  • FIG. 73 is an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer in another display panel provided by an embodiment of the present application.
  • FIG74 is a schematic diagram of a partial structure of another display panel provided in an embodiment of the present application.
  • FIG75 is a partial cross-sectional view of a first sub-signal line provided in an embodiment of the present application.
  • FIG76 is a partial schematic diagram of a first gate layer of another display panel provided by an embodiment of the present application.
  • FIG77 is a schematic diagram of a partial stacking of an active layer and a first gate layer of another display panel provided in an embodiment of the present application;
  • FIG78 is a partial schematic diagram of a second gate layer of another display panel provided by an embodiment of the present application.
  • FIG79 is a partial stacking diagram of an active layer, a first gate layer, and a second gate layer of another display panel provided in an embodiment of the present application;
  • FIG80 is a partial schematic diagram of an oxide layer of another display panel provided in an embodiment of the present application.
  • FIG81 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer and an oxide layer of another display panel provided by an embodiment of the present application;
  • FIG82 is a partial schematic diagram of a third gate layer of another display panel provided in an embodiment of the present application.
  • FIG83 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer and a third gate layer of another display panel provided by an embodiment of the present application;
  • FIG84 is a partial schematic diagram of a first source-drain electrode layer of another display panel provided by an embodiment of the present application.
  • FIG85 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer and a first source and drain electrode layer of another display panel provided by an embodiment of the present application;
  • FIG86 is a partial schematic diagram of a first wiring layer of another display panel provided in an embodiment of the present application.
  • FIG87 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, and a first wiring layer of another display panel provided by an embodiment of the present application;
  • FIG88 is a schematic diagram of a partial structure of a second routing layer provided in an embodiment of the present application.
  • FIG89 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a first wiring layer, a first planarization layer, and a second wiring layer of another display panel provided by an embodiment of the present application;
  • FIG. 90 is an active layer, a first gate layer, and a second gate layer of another display panel provided in an embodiment of the present application.
  • FIG91 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source and drain electrode layer, a first wiring layer, a first planarizing layer, a second wiring layer, a second planarizing layer, and a second source and drain electrode layer of another display panel provided by an embodiment of the present application;
  • FIG92 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source-drain electrode layer, a first wiring layer, a first planarizing layer, a second wiring layer, a second planarizing layer, a second source-drain electrode layer, and a third planarizing layer of another display panel provided by an embodiment of the present application;
  • FIG93 is a partial stacking diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source-drain electrode layer, a first wiring layer, a first planarizing layer, a second wiring layer, a second planarizing layer, a second source-drain electrode layer, a third planarizing layer, and an anode layer of another display panel provided by an embodiment of the present application;
  • FIG94 is a schematic diagram of a partial structure of another display panel provided in an embodiment of the present application.
  • Figure 95 is a structural schematic diagram of a display device provided in an embodiment of the present application.
  • the camera of the display device in order to improve the screen-to-body ratio of the display panel, can be set in the display area of the display panel.
  • one or more wiring layers can usually be added, and multiple signal connection lines can be designed in the wiring layer to connect the pixel circuits of a row or a column of pixel units in the camera area, so that the driving circuit located in the peripheral area of the display panel can provide a driving signal for the pixel circuits of a row or a column of pixel units to drive the light-emitting device to emit light.
  • the pixel density (pixels per inch, PPI) of the display panel is relatively high, and the space between adjacent pixel circuits is relatively narrow, making it difficult to achieve signal connectivity between the pixel circuits.
  • FIG. 1 is a top view of a display panel provided in an embodiment of the present application.
  • the substrate 101 of the display panel 10 may have a first display area 10a.
  • the first display area 10a may be used to set an optical sensor.
  • the optical sensor may be a front camera, and the first display area 10a may be referred to as a full display with camera (FDC).
  • FDC full display with camera
  • Fig. 2 is a partial structural diagram of the display panel shown in Fig. 1.
  • the display panel 10 may include: a base substrate 101, a plurality of pixel circuit groups 102, and a plurality of first signal lines 103 corresponding to the plurality of pixel circuit groups 102 one by one.
  • a plurality of pixel circuit groups 102 are located in the first display area 10a and arranged along the first direction X.
  • At least one pixel circuit group 102 includes: a plurality of first pixel circuits 1021 arranged along the second direction Y, and a plurality of second pixel circuits 1022 arranged along the second direction Y.
  • the first direction X is perpendicular to the second direction Y, for example, the first direction X is a pixel column direction, and the second direction Y is a pixel row direction.
  • the plurality of first pixel circuits 1021 and the plurality of second pixel circuits 1022 included in each pixel circuit group 102 are alternately arranged, and each of the plurality of first pixel circuits 1021 and the plurality of second pixel circuits 1022 includes a first boundary and a second boundary extending along the second direction Y and arranged along the first direction X.
  • the arrangement direction of the first boundary 1021a and the second boundary 1021b of the first pixel circuit 1021 is opposite to the arrangement direction of the first boundary 1022a and the second boundary 1022b of the second pixel circuit 1022.
  • the distance between the first boundary 1021a of the first pixel circuit 1021 and the first boundary 1022a of the second pixel circuit 1022 along the first direction X is greater than the first distance H1
  • the distance between the second boundary 1021b of the first pixel circuit 1021 and the second boundary 1022b of the second pixel circuit 1022 along the first direction X is less than the first distance H1.
  • the first distance H1 is the distance between the first boundary and the second boundary of the same pixel circuit along the first direction X, such as the first distance H1 is the distance between the first boundary and the second boundary of the first pixel circuit 1021 or the second pixel circuit 1022 along the first direction X.
  • the distance between the first boundary 1021a and the second boundary 1021b of the first pixel circuit 1021 along the first direction X is equal to the distance between the first boundary 1022a and the second boundary 1022b of the second pixel circuit 1022 along the first direction X.
  • the first boundary 1021a of the first pixel circuit 1021 may correspond to the first boundary 1022a of the second pixel circuit 1022
  • the second boundary 1021b of the first pixel circuit 1021 may correspond to the second boundary 1022b of the second pixel circuit 1022.
  • the correspondence between the two boundaries may refer to the image of the positions of the two boundaries.
  • the structures of the pixel circuits are the same.
  • the design directions of the plurality of first pixel circuits 1021 and the plurality of second pixel circuits 1022 are opposite. Assuming that the design direction of the first pixel circuit 1021 is called forward, the design direction of the second pixel circuit 1022 can be called reverse. Alternatively, assuming that the design direction of the first pixel circuit 1021 is called reverse, the design direction of the second pixel circuit 1022 can be called forward.
  • the first boundary or the second boundary of the pixel circuit 1021 is used to describe and indicate that the pixel circuit 1021 has a strict boundary division, and the boundary of the pixel circuit 1021 is not a strict rectangle as shown in FIG. 1.
  • the boundary of the pixel circuit 1021 may refer to the boundary of the minimum area of the multiple patterns constituting the pixel circuit 1021, and the minimum area may be the minimum external pattern of the pixel circuit.
  • the first boundary and the second boundary of the pixel circuit 1021 may be the two boundaries of the pixel circuit 1021 that are farthest from each other in the first direction X, respectively.
  • the above arrangement of the first pixel circuits 1021 and the second pixel circuits 1022 can make the plurality of first pixel circuits 1021 and the plurality of second pixel circuits 1022 have a certain offset in the first direction X.
  • the second boundaries 1021b of the plurality of first pixel circuits 1021 and the second boundaries 1022b of the plurality of second pixel circuits 1022 are both located between the extension line of the first boundary 1021a of the first pixel circuit 1021 and the extension line of the first boundary 1022a of the second pixel circuit 1022.
  • each first signal line 103 may be an integrated structure, and may be connected to a plurality of first pixel circuits 1021 and a plurality of second pixel circuits 1022 included in a corresponding pixel circuit group 102, so that each first signal line 103 provides signals for all pixel circuits located in the first display area 10a included in a corresponding pixel circuit group 102.
  • the first signal line 103 being an integrated structure may mean that the portion of the first signal line 103 in the first display area 10a is only located in one film layer of the display panel 10, without the need to change layers.
  • connection positions of the first signal line 103 and the plurality of first pixel circuits 1021, and the connection positions of the first signal line 103 and the plurality of second pixel circuits 1022 may also be offset to a certain extent in the first direction X.
  • each first signal line 103 is connected to each first pixel circuit 1021 in a corresponding pixel circuit group 102 at a first connection (i.e., the connection position with the first pixel circuit 1021 is referred to as the first connection), and the first signal line 103 is connected to each second pixel circuit 1022 in a corresponding pixel circuit group 102 at a second connection (i.e., the connection position with the second pixel circuit 1022 is referred to as the second connection).
  • the first connection is at the position of the first pixel circuit 1021
  • the second connection is at the position of the second pixel circuit 1021. That is, the distance w1 between the first connection point and the first boundary of the first pixel circuit 1021 is equal to the distance w1 between the second connection point and the first boundary of the second pixel circuit 1022.
  • the distance between the first connection point and the second connection point in the first direction X can be made smaller, such as being on the same horizontal line or near the same horizontal line in the second direction Y.
  • the first connection point and the second connection point in the first direction X can be smaller than the second distance H2.
  • the second distance H2 is the distance between the first boundary 1021a of the first pixel circuit 1021 and the second boundary 1022b of the second pixel circuit 1022 in the first direction X (i.e., the offset distance between the first pixel circuit 1021 and the second pixel circuit 1022 in the first direction X).
  • the first signal line 103 can be directly connected to the pixel circuits (multiple first pixel circuits 1021 and multiple second pixel circuits 1022) in the pixel circuit group 102, without designing transfer holes between adjacent pixel circuits, and connecting through a routing layer.
  • the number of transfer holes required to be designed in the layout can be reduced, and even if the PPI requirement of the display panel is high, there can be enough space to design a smaller number of transfer holes to achieve signal transmission.
  • an embodiment of the present application provides a display panel, wherein a plurality of first pixel circuits and a plurality of second pixel circuits in each pixel circuit group included in the display panel are alternately arranged, and the design directions of the plurality of first pixel circuits and the plurality of second pixel circuits in each pixel circuit group are opposite, and the plurality of first pixel circuits and the plurality of second pixel circuits are offset in the first direction.
  • the distance between the first connection of the first pixel circuit and the second connection of the second pixel circuit in the first direction can be made smaller.
  • the first signal line can be directly connected to the first connection and the second connection, without designing a transfer hole between adjacent pixel circuits and connecting through a routing layer.
  • the solution of the embodiment of the present application can reduce the number of transfer holes required to be designed in the layout, and even if the PPI requirements of the display panel are high, there can be enough space to design a smaller number of transfer holes to achieve signal transmission.
  • the first signal line 103 may be a light emitting control signal line EM.
  • the plurality of pixel circuit groups 102 at least include: a first pixel circuit group 102a and a second pixel circuit group 102b arranged along a first direction X.
  • the distance between a first boundary 1022a of a second pixel circuit 1022 in the first pixel circuit group 102a and a first boundary 1021a of a first pixel circuit 1021 in the second pixel circuit group 102b along the first direction X is less than a second distance H2. That is, the distance between the second pixel circuit 1022 in the first pixel circuit group 102a and the first pixel circuit 1021 in the second pixel circuit 1022 in the first direction X is relatively close.
  • the display panel 10 further includes: a plurality of second signal lines 104 located in the first display area 10a.
  • Each second signal line 104 is connected to the second pixel circuit 1022 in the first pixel circuit group 102a, and is connected to the first pixel circuit 1021 in the second pixel circuit group 102b.
  • the second signal line 104 can provide signals to the second pixel circuit 1022 in the first pixel circuit group 102a and the first pixel circuit 1021 in the second pixel circuit group 102b at the same time.
  • the second signal line 104 can be a first reset power line vinit1.
  • the base substrate 101 of the display panel 10 also has a second display area 10b, and the second display area 10b at least partially surrounds the first display area 10a.
  • Figure 3 is a schematic diagram of the partial structure of another display panel provided in an embodiment of the present application.
  • the display panel 10 also includes: a first connecting line 105 located in the second display area 10b.
  • the first connecting line 105 at least partially surrounds the first display area 10a.
  • the first connecting line 105 is a rectangular ring line, and the ring line can surround the first display area 10a.
  • the second signal line is simply illustrated by a straight line. In fact, the second signal line is not a straight line, which is specially explained.
  • each second signal line 104 in the plurality of second signal lines 104 is connected to the first connection line 105, such as both ends of each second signal line 104 in FIG. 3 are connected to the first connection line.
  • Each second signal line 104 transmits the signal received from the first connection line 105 to the pixel circuit connected to the second signal line 104. Since each second signal line 104 in the plurality of second signal lines 104 is connected to the first connection line 105, the signals transmitted by the plurality of second signal lines 104 connected to the first connection line 105 may be the same signal. Among them, the same signal may refer to: the signal type and the signal potential are the same.
  • the display panel 10 may further include: a plurality of third signal lines 106 corresponding one-to-one to the plurality of pixel circuit groups 102.
  • Each third signal line 106 may be connected to a plurality of first pixel circuits 1021 and a plurality of second pixel circuits 1022 included in a corresponding pixel circuit group 102, so that each third signal line 106 provides signals to the first pixel circuit 1021 and the second pixel circuit 1022 included in a corresponding pixel circuit group 102.
  • the third signal line 106 may be an integrated structure or may not be an integrated structure.
  • the third signal line 106 being an integrated structure may mean that the portion of the third signal line 106 in the first display area 10a is only located in one film layer of the display panel without changing layers.
  • the third signal line 106 not being an integrated structure may mean that the portion of the third signal line 106 in the first display area 10a needs to be designed with a layer change, and the film layer where the third signal line 106 is located is a metal layer.
  • each of the multiple first pixel circuits 1021 and the multiple second pixel circuits 1022 included in each pixel circuit group 102 includes eight transistors and a storage capacitor Cst (i.e., 8T1C), as shown in Figure 4.
  • Cst i.e. 8T1C
  • FIG 4 In order to clearly illustrate the pixel circuit in Figure 4, only the first source and drain electrode layer is illustrated, and the film layer on the side of the first source and drain electrode layer away from the substrate 101 is not illustrated.
  • Fig. 5 is an equivalent circuit diagram of a pixel circuit in the display panel shown in Fig. 4.
  • the pixel circuit includes: a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, a fifth transistor T5, a sixth transistor T6, a seventh transistor T7, an eighth transistor T8 and a storage capacitor Cst.
  • the gate of the second transistor T2 is connected to the first gate signal line Gate_N included in the display panel, the first electrode of the second transistor T2 is connected to the third node N3, and the second electrode of the second transistor T2 is connected to the second node N2.
  • the second transistor T2 can also be called a compensation transistor.
  • the gate of the fifth transistor T5 is connected to the light emission control signal line EM, the first electrode of the fifth transistor T5 is connected to the driving power line VDD, and the second electrode of the fifth transistor T5 is connected to the first node N1. Since the gate of the fifth transistor T5 is connected to the light emission control signal line EM, the fifth transistor T5 can also be called a light emission control transistor.
  • One end of the storage capacitor Cst is connected to the driving power line VDD, and the other end of the storage capacitor Cst is connected to the second node N2.
  • each N-type transistor recorded in the embodiment of the present application may be an oxide thin film transistor, and each P-type transistor may be an LTPS thin film transistor.
  • the oxide material may include indium gallium zinc oxide (IGZO), that is, the oxide thin film transistor may be an IGZO thin film transistor.
  • IGZO indium gallium zinc oxide
  • the pixel circuit composed of the 8 transistors may also be referred to as an LTPO pixel circuit.
  • the display panel in which the pixel circuit in the display panel is the LTPO pixel circuit may be referred to as an LTPO display panel.
  • the third transistor T3, the fifth transistor T5 and the sixth transistor T6 are turned on, and the first transistor T1, the second transistor T2, the fourth transistor T4, the seventh transistor T7 and the eighth transistor T8 are all turned off.
  • the driving power supply signal provided by the driving power supply line VDD can be transmitted to the first node N1 through the turned-on fifth transistor T5, and the third transistor T3 can transmit a driving current to the third node N3 based on the potential of the second node N2 and the potential transmitted to the first node N1.
  • the active layer a may include an active pattern of a first transistor T1, an active pattern of a third transistor T3, an active pattern of a fourth transistor T4, an active pattern of a fifth transistor T5, an active pattern of a sixth transistor T6, an active pattern of a seventh transistor T7, and an active pattern of an eighth transistor T8.
  • the active layer a may include an integrally formed low-temperature polysilicon layer, and the source region and the drain region may be made conductive by doping, etc. to achieve electrical connection of various structures. That is, the semiconductor layer of each transistor of each pixel circuit is an integral pattern formed of p-silicon, and each transistor in the same pixel circuit includes a doping region pattern (i.e., a source region and a drain region) and an active pattern, and the active patterns of different transistors are separated.
  • a doping region pattern i.e., a source region and a drain region
  • the first gate layer b may include a second storage capacitor electrode Cst2, a light emitting control signal line EM, a gate layer pattern b1 of a first reset signal line Preset for providing a first reset signal to the gate of the first transistor T1, a gate layer pattern b2 of a second gate signal line Gate_P, and a gate layer pattern b3 of a second reset signal line Preset_H for providing a second reset signal to the gate of the eighth transistor T8.
  • the position where the first gate layer b overlaps with the active layer a can constitute the gate of each transistor.
  • the gate of the first transistor T1 is the portion where the gate layer pattern b1 of the first reset signal line Preset overlaps with the active layer a.
  • the gate of the third transistor T3 may be the second storage capacitor electrode Cst2.
  • the gate of the fourth transistor T4 is the portion where the gate layer pattern b2 of the second gate signal line Gate_P overlaps with the active layer a.
  • the gate of the fifth transistor T5 and the gate of the sixth transistor T6 are portions where the light emitting control signal line EM overlaps with different regions in the active layer a, respectively.
  • the seventh transistor T7 and the eighth transistor T8 are portions where the gate layer pattern b3 of the second reset signal line Preset_H overlaps with different regions in the active layer a, respectively.
  • the dotted rectangular boxes in FIG10 show the overlapped portions of the first gate layer b and the active layer a.
  • the active layer a on both sides of each channel region is conductively connected by ion doping and other processes to serve as the first and second electrodes of each transistor.
  • the electrodes may be symmetrical in structure, so the source and drain may be indistinguishable in physical structure.
  • one of the electrodes is directly described as the first electrode and the other electrode is the second electrode, so the first electrode and the second electrode of all or part of the transistors in the embodiments of the present application can be interchangeable as needed.
  • FIG13 is a partial schematic diagram of an oxide layer in a display panel provided in an embodiment of the present application
  • FIG14 is a partial superposition schematic diagram of an active layer, a first gate layer, a second gate layer, and an oxide layer in a display panel provided in an embodiment of the present application.
  • the oxide layer d includes an oxide pattern d1 for forming a second transistor T2.
  • FIG. 17 is a partial schematic diagram of a first interlayer dielectric layer in a display panel provided in an embodiment of the present application.
  • FIG. 18 is a partial schematic diagram of a first interlayer dielectric layer in a display panel provided in an embodiment of the present application.
  • FIG19 is a schematic diagram of the partial superposition of a second interlayer dielectric layer in a display panel provided in an embodiment of the present application.
  • FIG20 is a schematic diagram of the partial superposition of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, and a second interlayer dielectric layer in a display panel provided in an embodiment of the present application.
  • each via 1 in the first interlayer dielectric layer (ILD1) and each via 2 in the second interlayer dielectric layer (ILD2) a filling pattern is used to represent the via in Figures 17 to 20. Other areas where the filling pattern is not drawn are used to represent the area where the interlayer dielectric layer has solid material. It should be noted that each via opened in the interlayer dielectric layer is used to connect the subsequently formed film layer with the film layer on the side of the interlayer dielectric layer close to the base substrate 101. That is, each via is a via for connecting the film layer.
  • Figure 21 is a partial schematic diagram of a first source and drain layer in a display panel provided in an embodiment of the present application
  • Figure 22 is a partial superposition schematic diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer and a first source and drain layer in a display panel provided in an embodiment of the present application.
  • the first reset power line vinit1 directly transmits signals through the first source-drain electrode layer f, without the need to design overlapping holes in the routing layer, thus facilitating the layout design of other routing lines.
  • the first source-drain pattern f1 is used to connect the first electrode of the first transistor T1.
  • the third source-drain pattern f3 is used to connect the gate layer pattern located in the first gate layer b in the second gate signal line Gate_P and the pattern of the first wiring layer g formed subsequently.
  • a fifth source-drain pattern f5 is used to connect a first electrode of a fifth transistor T5 .
  • the first electrode of the fifth transistor T5 is connected to a driving power line VDD (the driving power line VDD is located in the second wiring layer h).
  • the sixth source-drain pattern f6 is used to connect the gate layer pattern of the second reset signal line Preset_H located on the first gate layer b and the pattern of the first wiring layer g formed subsequently.
  • An eighth source-drain pattern f8 is a pattern in which the second reset power line vinit2 is located on the first source-drain electrode layer f, and the second reset power line vinit is connected to the first electrode of the seventh transistor T7.
  • a ninth source-drain pattern f9, the ninth source-drain pattern f9 is used to connect the gate layer pattern of the second reset signal line Preset_H located on the first gate layer b and the pattern of the first wiring layer g formed subsequently.
  • the twelfth source-drain pattern f12 is used for the second electrode of the first transistor T1 and the first electrode of the second transistor T2, and the twelfth source-drain pattern f12 is also used to connect the first electrode of the second transistor T2 and the first electrode of the sixth transistor T6.
  • the second electrode of the first transistor T1, the first electrode of the second transistor T2 and the first electrode of the sixth transistor T6 are all connected to the third node N3.
  • the fourteenth source-drain pattern f14 is used to connect the second electrode of the second transistor T2 and the gate of the third transistor T3 .
  • the second electrode of the second transistor T2 and the gate of the third transistor T3 are both connected to the second node N2 .
  • the first routing layer g includes:
  • the first wiring pattern g1 is a pattern of first reset signal lines Preset for connecting the plurality of first pixel circuits 1021 .
  • the second wiring pattern g2 is a pattern of the first reset signal line Preset for connecting the plurality of second pixel circuits 1022 .
  • a third wiring pattern g3, the third wiring pattern g3 is used to connect a first electrode of the fourth transistor T4 and a data signal line Data of a second wiring layer h formed subsequently.
  • the sixth routing pattern g6 is a routing layer pattern of the second gate signal line Gate_P.
  • the seventh routing pattern g7 is a routing layer pattern of the first gate signal line Gate_N.
  • An eighth routing pattern g8 is a routing layer pattern of the second reset signal line Preset_H.
  • FIG. 27 to FIG. 28 use a fill pattern table.
  • the other areas without fill patterns are used to indicate areas of the first flat layer with solid materials.
  • each via hole opened in the first flat layer is used to connect the subsequently formed film layer with the film layer on the side of the first flat layer close to the base substrate 101.
  • each via hole is a via hole for connecting the film layer.
  • the vias are represented by fill patterns in FIGS. 30 to 31. Other areas without fill patterns are used to represent areas of the second flat layer with solid materials. It should be noted that the various vias opened in the second flat layer are used to connect the subsequently formed film layer with the film layer on the side of the second flat layer close to the base substrate 101. That is, the various vias are vias for connecting the film layers.
  • FIG33 is a partial schematic diagram of a second source-drain electrode layer in a display panel provided in an embodiment of the present application
  • FIG34 is a partial superposition schematic diagram of an active layer, a first gate layer, a second gate layer, an oxide layer, a third gate layer, a first interlayer dielectric layer, a second interlayer dielectric layer, a first source-drain electrode layer, a passivation layer, a first wiring layer, a first flat layer, a second wiring layer, a second flat layer, and a second source-drain electrode layer in a display panel provided in an embodiment of the present application.
  • the second source-drain electrode layer i includes: a sixteenth source-drain pattern i1.
  • the sixteenth source-drain pattern i1 is used to connect the seventh transistor T7 and the anode layer of the subsequently formed light-emitting unit.
  • the third signal line 106 may be the second gate signal line Gate_P. That is, in the case where the pixel circuit includes seven transistors and one storage capacitor Cst, the third signal line 106 may be the second gate signal line Gate_P.
  • the second gate signal line Gate_P may be a pixel
  • the plurality of first pixel circuits 1021 and the plurality of second pixel circuits 1022 in the circuit group 102 provide a second gate signal.
  • the driving power signal provided by the driving power line VDD can be transmitted to the first node N1 through the turned-on fifth transistor T5, and the third transistor T3 can transmit the driving current to the third node N3 based on the potential of the second node N2 and the potential transmitted to the first node N1.
  • the driving current can be transmitted to the anode pattern of the light-emitting unit through the turned-on sixth transistor T6, and a voltage difference is generated between the anode pattern of the light-emitting unit and the cathode layer, and the light-emitting unit emits light.
  • the cathode layer is connected to the driving power line VSS.
  • the third transistor T3, the fourth transistor T4, the fifth transistor T5, and the sixth transistor T6 are The third transistor T3 , the fourth transistor T4 , the fifth transistor T5 , the sixth transistor T6 and the seventh transistor T7 are all LTPS thin film transistors, so the third transistor T3 , the fourth transistor T4 , the fifth transistor T5 , the sixth transistor T6 and the seventh transistor T7 can be composed of an active layer a, a first gate layer b and a first source and drain layer f.
  • the active layer a may include an integrally formed low-temperature polysilicon layer, and the source region and the drain region may be made conductive by doping, etc. to achieve electrical connection of various structures. That is, the semiconductor layer of each transistor of each pixel circuit is an integral pattern formed of p-silicon, and each transistor in the same pixel circuit includes a doping region pattern (i.e., a source region and a drain region) and an active pattern, and the active patterns of different transistors are separated.
  • a doping region pattern i.e., a source region and a drain region
  • the active layer a can be made of amorphous silicon, polycrystalline silicon, oxide semiconductor materials, etc. It should be noted that the above-mentioned source region and drain region can be regions doped with n-type impurities or p-type impurities.
  • Figure 46 is a partial schematic diagram of the second gate layer in another display panel provided in an embodiment of the present application
  • Figure 47 is a partial superimposed schematic diagram of the active layer, the first gate layer and the second gate layer in another display panel provided in an embodiment of the present application.
  • Figure 50 is a partial schematic diagram of the third gate layer in another display panel provided in an embodiment of the present application
  • Figure 51 is a partial superimposed schematic diagram of the active layer, the first gate layer, the second gate layer, the oxide layer and the third gate layer in another display panel provided in an embodiment of the present application.
  • the ninth source-drain pattern f9 is used to connect the second electrode of the second transistor T2 and the gate of the third transistor T3 .
  • the second electrode of the second transistor T2 and the gate of the third transistor T3 are both connected to the second node N2 .
  • FIG64 is a partial schematic diagram of the second wiring layer in another display panel provided by an embodiment of the present application
  • FIG65 is a partial superposition schematic diagram of the active layer, the first gate layer, the second gate layer, the oxide layer, the third gate layer, the first interlayer dielectric layer, the second interlayer dielectric layer, the first source and drain electrode layer, the passivation layer, the first wiring layer, the first flat layer and the second wiring layer in another display panel provided by an embodiment of the present application.
  • the second wiring layer h includes: a data signal line Data, a pattern h1 of a driving power line VDD located in the second wiring layer h, and a pattern h2 for connecting to the anode layer of the light-emitting unit.
  • FIG76 is a partial schematic diagram of the first gate layer of another display panel provided in an embodiment of the present application.
  • FIG77 is a partial schematic diagram of the active layer and the first gate layer of another display panel provided in an embodiment of the present application.
  • the first gate layer b includes, in addition to the various patterns described in FIG9 and FIG10, a second connecting wire m3a.
  • One end of the second connecting wire m3a is connected to the gate layer pattern b1 of the first reset signal line Preset for connecting to the first transistor T1 in the first pixel circuit, and the other end is connected to the gate layer pattern b1 of the first reset signal line Preset for connecting to the first transistor T1 in the second pixel circuit.
  • FIG. 78 is a partial schematic diagram of a second gate layer of another display panel provided in an embodiment of the present application.
  • FIG. 79 is a partial schematic diagram of a stack of active layers, first gate layers, and second gate layers of another display panel provided in an embodiment of the present application. Referring to FIG. 78 and FIG. 79, the relevant design of the second gate layer c can be the same as the design shown in FIG. 11 and FIG. 12, and the embodiments of the present application will not be repeated here.
  • FIG80 is a partial schematic diagram of an oxide layer of another display panel provided in an embodiment of the present application.
  • FIG81 is a partial schematic diagram of an active layer, a first gate layer, a second gate layer and an oxide layer of another display panel provided in an embodiment of the present application. Referring to FIG78 and FIG79, the relevant design of the second gate layer c can be the same as the design shown in FIG13 and FIG14, and the embodiments of the present application will not be repeated here.
  • FIG84 is a partial schematic diagram of the first source and drain layer of another display panel provided in an embodiment of the present application.
  • FIG85 is a partial schematic diagram of the active layer, the first gate layer, the second gate layer, the oxide layer, the third gate layer, the first interlayer dielectric layer, the second interlayer dielectric layer and the first source and drain layer of another display panel provided in an embodiment of the present application.
  • the first source and drain layer f includes, in addition to the various patterns described in FIG21 and FIG22, a second connecting wire m3c.
  • the first target signal line is the first reset signal line Preset, and the first sub-signal line m1 and the second sub-signal line m2 of the first reset signal line Preset do not include a portion located in the metal layer, but are both located in the first routing layer g.
  • the second connecting routing line m3a of the first reset signal line Preset can be located in the first gate layer.
  • the second target signal line is the first gate signal line Gate_N.
  • the second connecting routing line m3b of the first gate signal line Gate_N is located in the third gate layer.
  • the third target signal line is the second gate signal line Gate_P.
  • the second connecting routing line m3c of the second gate signal line Gate_P is located in the first source and drain layer.
  • the fourth target signal line is the second reset signal line Preset_H, and the second connecting routing line m3d of the second reset signal line Preset_H is located in the first routing layer g.
  • the difference between the second display area 10b and the first display area 10a is that the design directions of the multiple first pixel circuits and the multiple second pixel circuits of the second display area 10b can be the same.
  • the second display area 10b does not need to design an optical sensor, so its transmittance requirement can be lower than that of the first display area 10a. Therefore, the signal lines of the second display area 10b can all be transmitted through the metal layer without changing the routing layer.
  • the display device can have substantially the same technical effects as the display panel described in the previous embodiment, the technical effects of the display device will not be repeatedly described here for the purpose of brevity.

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Abstract

一种显示面板（10）及显示装置。显示面板（10）包括的每个像素电路组（102）中的多个第一像素电路（1021）和多个第二像素电路（1022）交替设置，多个第一像素电路（1021）和多个第二像素电路（1022）设计方向相反，且在第一方向上偏移设置。由此，第一像素电路（1021）的第一连接处与第二像素电路（1022）的第二连接处在第一方向上的距离较小，第一信号线（103）可与第一连接处和第二连接处直接连接，无需在相邻的第一像素电路（1021）和第二像素电路（1022）之间设计转接孔也无需再通过走线层连接，减少了版图中所需设计的转接孔的数量，即使对显示面板（10）的PPI的要求较高，也可以有足够的空间设计较少数量的转接孔以实现信号的传输。

Description

显示面板及显示装置
本公开要求于2022年12月16日提交的申请号为202211627442.X，发明名称为“显示面板及显示装置”的中国专利申请的优先权，上述案件的全部内容通过引用结合在本公开中。
技术领域
本申请涉及显示技术领域，特别涉及一种显示面板及显示装置。
背景技术
有机发光二极管(organic light-emitting diode，OLED)显示面板由于具有自发光，驱动电压低，以及响应速度快等优点而得到了广泛的应用。OLED显示面板一般包括：多个像素单元，每个像素单元包括发光器件以及与该发光器件连接的像素电路。
发明内容
本申请提供了一种显示面板及显示装置，所述技术方案如下：
一方面，提供了一种显示面板，所述显示面板包括：
衬底基板，所述衬底基板具有第一显示区，所述第一显示区用于设置光学传感器；
位于所述第一显示区且沿第一方向排布的多个像素电路组，至少一个所述像素电路组包括：沿第二方向排布的多个第一像素电路和沿所述第二方向排布的多个第二像素电路，且所述多个第一像素电路和所述多个第二像素电路交替设置，每个像素电路包括沿所述第二方向延伸且沿所述第一方向排布的第一边界和第二边界，所述第一像素电路的第一边界和第二边界的排布方向，与所述第二像素电路的第一边界和第二边界的排布方向相反，对于每个所述像素电路组，所述第一像素电路的第一边界与所述第二像素电路的第一边界之间沿所述第一方向的距离大于第一距离，且所述第一像素电路的第二边界与所述第二像素电路的第二边界之间沿所述第一方向的距离小于所述第一距离，所述第一距 离为同一像素电路的第一边界和第二边界沿所述第一方向的距离；
以及，与所述多个像素电路组一一对应的多条第一信号线，每条所述第一信号线与对应的一个像素电路组中的每个第一像素电路在第一连接处连接，且与对应的一个像素电路组中的每个第二像素电路在第二连接处连接；
其中，所述第一连接处与所述第一像素电路的第一边界的距离，等于所述第二连接处与所述第二像素电路的第一边界的距离，所述第一连接处和所述第二连接处沿所述第一方向的距离小于第二距离，所述第二距离为所述第一像素电路的第一边界与所述第二像素电路的第二边界在所述第一方向上的距离。
可选的，所述第一信号线为发光控制信号线。
可选的，所述多个像素电路组至少包括：沿所述第一方向排布的第一像素电路组和第二像素电路组，所述第一像素电路组中第二像素电路的第一边界与所述第二像素电路组中第一像素电路的第一边界之间沿所述第一方向的距离小于所述第二距离；
所述显示面板还包括：位于所述第一显示区的多条第二信号线，每条所述第二信号线与所述第一像素电路组中的第二像素电路连接，且与所述第二像素电路组中的第一像素电路连接。
可选的，所述衬底基板还具有第二显示区，所述第二显示区至少部分围绕所述第一显示区；所述显示面板还包括：位于所述第二显示区的第一连接走线，所述第一连接走线至少部分围绕所述第一显示区；
其中，所述多条第二信号线中每条所述第二信号线的至少一端与所述第一连接走线连接，每条所述第二信号线将从所述第一连接走线接收到的信号传输至与所述第二信号线连接的像素电路。
可选的，所述第二信号线为第一复位电源线。
可选的，所述显示面板还包括：与所述多个像素电路组一一对应的多条第三信号线；
每条所述第三信号线与对应的一个像素电路组中的第一像素电路和第二像素电路连接；
其中，所述第三信号线传输的信号和所述第一信号线传输的信号不同。
可选的，每个所述像素电路组包括的第一像素电路和第二像素电路中每个像素电路包括：
第一晶体管，所述第一晶体管的栅极与第一复位信号线连接，所述第一晶体管的第一极与第一复位电源线连接，所述第一晶体管的第二极与第二节点连接；
第二晶体管，所述第二晶体管的栅极与所述显示面板包括的第一栅极信号线连接，所述第二晶体管的第一极与第三节点连接，所述第二晶体管的第二极与所述第二节点连接；
第三晶体管，所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第一节点连接，所述第三晶体管的第二极与所述第三节点连接；
第四晶体管，所述第四晶体管的栅极与所述显示面板包括的第二栅极信号线连接，所述第四晶体管的第一极与所述显示面板包括的数据信号线连接，所述第四晶体管的第二极与所述第一节点连接；
第五晶体管，所述第五晶体管的栅极与发光控制信号线连接，所述第五晶体管的第一极与所述显示面板包括的驱动电源线连接，第五晶体管的第二极与所述第一节点；
第六晶体管，所述第六晶体管的栅极与所述发光控制信号线连接，所述第六晶体管的第一极与所述第三节点连接，所述第六晶体管的第二极与发光单元连接；
第七晶体管，所述第七晶体管的栅极与所述显示面板包括的第二栅极信号线连接，所述第七晶体管的第一极与第二复位电源线连接，所述第七晶体管的第二极与所述发光单元连接；
存储电容，所述存储电容的一端与所述驱动电源线连接，所述存储电容的另一端与所述第二节点。
可选的，所述第三信号线为所述第二栅极信号线。
可选的，所述第一晶体管和所述第二晶体管为氧化物薄膜晶体管；
所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，以及所述第七晶体管均为低温多晶硅薄膜晶体管。
可选的，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，缓冲层，氧化物层，第三栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
所述第二晶体管由所述第二栅极层，所述氧化物层以及所述第三栅极层构成；
所述第一晶体管，所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，所述第七晶体管以及所述第八薄膜晶体管由所述有源层，所述第一栅极层，以及所述第一源漏极层构成。
可选的，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，缓冲层，氧化物层，第三栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
其中，所述第一信号线位于所述第一栅极层，第二信号线位于所述第一源漏极层；
所述第三信号线包括依次连接的第一部分，第二部分以及第三部分，所述第一部分在所述衬底基板上的正投影与所述第一像素电路在所述衬底基板上的正投影至少部分重叠，所述第二部分在所述衬底基板上的正投影与所述第一像素电路在所述衬底基板上的正投影以及所述第二像素电路在所述衬底基板上的正投影均不重叠，所述第三部分在所述衬底基板上的正投影与所述第二像素电路在所述衬底基板上的正投影至少部分重叠；所述第一部分和所述第三部分均位于所述第一栅极层，所述第二部分位于所述第一源漏极层。
可选的，每个所述像素电路组包括的第一像素电路和第二像素电路中每个像素电路还包括：第八晶体管，所述第八晶体管的栅极与所述第二复位信号线连接，所述第八晶体管的第一极和所述显示面板包括的第三复位电源线连接，所述第八晶体管的第二极与所述第一节点连接；
其中，所述第三信号线为所述第三复位电源线。
可选的，所述第二晶体管为氧化物薄膜晶体管；
所述第一晶体管，所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，所述第七晶体管以及所述第八晶体管均为低温多晶硅薄膜晶体管。
可选的，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，缓冲层，氧化物层，第三栅极绝缘层，第三栅极层，层间介电层，以 及第一源漏极层；
所述第二晶体管由所述第二栅极层，所述氧化物层以及所述第三栅极层构成；
所述第一晶体管，所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，所述第七晶体管以及所述第八薄膜晶体管由所述有源层，所述第一栅极层，以及所述第一源漏极层构成。
可选的，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，第三栅极绝缘层，氧化物层，第四栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
其中，所述第一信号线位于所述第一栅极层，第二信号线位于所述第一源漏极层，所述第三信号线位于所述第三栅极层。
可选的，所述显示面板还包括构成所述像素电路且沿远离所述第一源漏极层的方向依次层叠的钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层以及第三平坦层。
可选的，所述显示面板中每条目标信号线包括：第一子信号线，第二子信号线以及第二连接走线；
所述第一子信号线位于所述第一显示区，且所述第一子信号线与一个所述像素电路组中的多个第一像素电路连接；
所述第二子信号线位于所述第一显示区，且所述第二子信号线与一个所述像素电路组中的多个第二像素电路连接，每条目标信号线的所述第二子信号线连接的多个第二像素电路和所述目标信号线的所述第一子信号线连接的多个第一像素电路属于同一个所述像素电路组；
所述第二连接走线位于第二显示区，所述第二连接走线的一端与所述第一子信号线连接，另一端与所述第二子信号线连接；
其中，所述目标信号线为所述显示面板中除所述第一信号线，第二信号线和所述第三信号线之外的其他沿所述第二方向提供信号的信号线。
可选的，所述第一子信号线包括：连接的第四部分和第五部分；所述第四部分在所述衬底基板上的正投影与第一像素电路在所述衬底基板上的正投影至少部分重叠，所述第五部分在所述衬底基板上的正投影位于相邻的两个第一像 素电路在所述衬底基板上的正投影之间；
所述第二子信号线包括：连接的第六部分和第七部分；所述第六部分在所述衬底基板上的正投影与第二像素电路在所述衬底基板上的正投影至少部分重叠，所述第七部分在所述衬底基板上的正投影位于相邻的两个第二像素电路在所述衬底基板上的正投影之间；
其中，所述第四部分和所述第六部分位于同层，且所述第四部分和所述第六部分位于金属层，所述第五部分和所述第七部分位于同层，且所述第五部分和所述第七部分位于走线层。
另一方面，提供了一种显示面板，所述显示面板包括：
衬底基板，所述衬底基板具有第一显示区，所述第一显示区用于设置光学传感器；
位于所述第一显示区且沿第一方向排布的多个像素电路组，至少一个所述像素电路组包括：沿第二方向排布的多个第一像素电路和沿所述第二方向排布的多个第二像素电路，所述多个第一像素电路和所述多个第二像素电路交替设置，每个像素电路包括沿所述第二方向延伸且沿所述第一方向排布的第一边界和第二边界，所述第一像素电路的第一边界和第二边界的排布方向，与所述第二像素电路的第一边界和第二边界的排布方向相反，对于每个所述像素电路组，所述第一像素电路的第一边界与所述第二像素电路的第一边界之间沿所述第一方向的距离大于第一距离，且所述第一像素电路的第二边界与所述第二像素电路的第二边界之间沿所述第一方向的距离小于所述第一距离，所述第一距离为同一像素电路的第一边界和第二边界沿所述第一方向的距离；
以及，与所述多个像素电路组一一对应的多条第一信号线，每条所述第一信号线与对应的一个像素电路组中的第一像素电路和第二像素电路连接；
其中，所述多个像素电路组中相邻的两个所述像素电路组中的第一像素电路和第二像素电路围成多个目标区域，所述目标区域在所述衬底基板上的正投影与所述第一像素电路在所述衬底基板上的正投影以及所述第二像素电路在所述衬底基板上的正投影均不重叠，所述目标区域的透过率大于所述第一像素电路和所述第二像素电路所在区域的透过率。
又一方面，提供了一种显示装置，所述显示装置包括上述方面所述的显示面板及光学传感器，所述光学传感器在所述显示面板上的正投影与所述显示面 板中的第一显示区至少部分交叠。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种显示面板的俯视图；
图2是图1所示的显示面板在第一显示区的局部结构示意图；
图3是本申请实施例提供的一种第二信号线和第一连接走线的局部结构示意图；
图4是本申请实施例提供的另一种显示面板的局部结构示意图；
图5是图4所示的显示面板中一个像素电路的等效电路图；
图6是本申请实施例提供的一种像素电路中各信号线的时序图；
图7是本申请实施例提供的一种显示面板的截面图；
图8是本申请实施例提供的一种显示面板中的有源层的局部示意图；
图9是本申请实施例提供的一种显示面板中的第一栅极层的局部示意图；
图10是本申请实施例提供的一种显示面板中的有源层和第一栅极层的局部叠加示意图；
图11是本申请实施例提供的一种显示面板中第二栅极层的局部示意图；
图12是本申请实施例提供的一种显示面板中的有源层，第一栅极层以及第二栅极层的局部叠加示意图；
图13是本申请实施例提供的一种显示面板中氧化物层的局部示意图；
图14是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层以及氧化物层的局部叠加示意图；
图15是本申请实施例提供的一种显示面板中第三栅极层的局部示意图；
图16是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层以及第三栅极层的局部叠加示意图；
图17为本申请实施例提供的一种显示面板中第一层层间介电层的局部示意图；
图18是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层以及第一层层间介电层的局部叠加示意图；
图19为本申请实施例提供的一种显示面板中第二层层间介电层的局部示意图；
图20是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层以及第二层层间介电层的局部叠加示意图；
图21是本申请实施例提供的一种显示面板中的第一源漏极层的局部示意图；
图22是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层以及第一源漏极层的局部叠加示意图；
图23为本申请实施例提供的一种显示面板中钝化层的局部示意图；
图24是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层以及钝化层的局部叠加示意图；
图25是本申请实施例提供的一种显示面板中的第一走线层的局部示意图；
图26是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层以及第一走线层的局部叠加示意图；
图27为本申请实施例提供的一种显示面板中第一平坦层的局部示意图；
图28是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层以及第一平坦层的局部叠加示意图；
图29是本申请实施例提供的一种显示面板中的第二走线层的局部示意图；
图30是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层以及第二走线层的局部叠加示意图；
图31为本申请实施例提供的一种显示面板中第二平坦层的局部示意图；
图32是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层以及第二平坦层的局部叠加示意图；
图33是本申请实施例提供的一种显示面板中的第二源漏极层的局部示意图；
图34是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层以及第二源漏极层的局部叠加示意图；
图35为本申请实施例提供的一种显示面板中第三平坦层的局部示意图；
图36是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第一源漏极层以及第三平坦层的局部叠加示意图；
图37是本申请实施例提供的一种显示面板中的阳极层的局部示意图；
图38是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层，第三平坦层以及阳极层的局部叠加示意图；
图39是本申请实施例提供的又有一种显示面板的局部结构示意图；
图40是本申请实施例提供的再一种显示面板的局部结构示意图；
图41是图39或图40所示的显示面板中一个像素电路的等效电路图；
图42是本申请实施例提供的另一种像素电路中各信号线的时序图；
图43是本申请实施例提供的另一种显示面板中的有源层的局部示意图；
图44是本申请实施例提供的另一种显示面板中的第一栅极层的局部示意图；
图45是本申请实施例提供的另一种显示面板中的有源层和第一栅极层的局部叠加示意图；
图46是本申请实施例提供的另一种显示面板中第二栅极层的局部示意图；
图47是本申请实施例提供的另一种显示面板中的有源层，第一栅极层以及第二栅极层的局部叠加示意图；
图48是本申请实施例提供的另一种显示面板中氧化物层的局部示意图；
图49是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层以及氧化物层的局部叠加示意图；
图50是本申请实施例提供的另一种显示面板中第三栅极层的局部示意图；
图51是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层以及第三栅极层的局部叠加示意图；
图52为本申请实施例提供的另一种显示面板中第一层层间介电层的局部示意图；
图53是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层以及第一层层间介电层的局部叠加示意图；
图54为本申请实施例提供的另一种显示面板中第二层层间介电层的局部示意图；
图55是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层以及第二层层间介电层的局部叠加示意图；
图56是本申请实施例提供的另一种显示面板中的第一源漏极层的局部示意图；
图57是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层以及第一源漏极层的局部叠加示意图；
图58为本申请实施例提供的另一种显示面板中钝化层的局部示意图；
图59是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层以及钝化层的局部叠加示意图；
图60是本申请实施例提供的另一种显示面板中的第一走线层的局部示意图；
图61是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层， 第一源漏极层，钝化层以及第一走线层的局部叠加示意图；
图62为本申请实施例提供的另一种显示面板中第一平坦层的局部示意图；
图63是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层以及第一平坦层的局部叠加示意图；
图64是本申请实施例提供的另一种显示面板中的第二走线层的局部示意图；
图65是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层以及第二走线层的局部叠加示意图；
图66为本申请实施例提供的另一种显示面板中第二平坦层的局部示意图；
图67是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层以及第二平坦层的局部叠加示意图；
图68是本申请实施例提供的另一种显示面板中的第二源漏极层的局部示意图；
图69是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层以及第二源漏极层的局部叠加示意图；
图70为本申请实施例提供的另一种显示面板中第三平坦层的局部示意图；
图71是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第一源漏极层以及第三平坦层的局部叠加示意图；
图72是本申请实施例提供的另一种显示面板中的阳极层的局部示意图；
图73是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层， 第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层，第三平坦层以及阳极层的局部叠加示意图；
图74是本申请实施例提供的再一种显示面板的局部结构示意图；
图75是本申请实施例提供的一种第一子信号线的局部截面图；
图76是本申请实施例提供的又一种显示面板的第一栅极层的局部示意图；
图77是本申请实施例提供的又一种显示面板的有源层和第一栅极层的局部叠层示意图；
图78是本申请实施例提供的又一种显示面板的第二栅极层的局部示意图；
图79是本申请实施例提供的又一种显示面板的有源层，第一栅极层和第二栅极层的局部叠层示意图；
图80是本申请实施例提供的又一种显示面板的氧化物层的局部示意图；
图81是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层和氧化物层的局部叠层示意图；
图82是本申请实施例提供的又一种显示面板的第三栅极层的局部示意图；
图83是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层和第三栅极层的局部叠层示意图；
图84是本申请实施例提供的又一种显示面板的第一源漏极层的局部示意图；
图85是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层和第一源漏极层的局部叠层示意图；
图86是本申请实施例提供的又一种显示面板的第一走线层的局部示意图；
图87是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层和第一走线层的局部叠层示意图；
图88是本申请实施例提供的一种第二走线层的局部结构示意图；
图89是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层和第二走线层的局部叠层示意图；
图90是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二 栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层和第二平坦层的局部叠层示意图；
图91是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层，第二平坦层和第二源漏极层的局部叠层示意图；
图92是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层和第三平坦层的局部叠层示意图；
图93是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层，第三平坦层和阳极层的局部叠层示意图；
图94是本申请实施例提供的再一种显示面板的局部结构示意图；
图95是本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
相关技术中，为了提高显示面板的屏占比，可以将显示装置的摄像头设置在显示面板的显示区域。为了增大摄像头所在的区域(即摄像头区域)的透过率，通常可新增一个或多个走线层，并在走线层设计多条信号连接线以将摄像头区域中一行或一列像素单元的像素电路连接，进而使得位于显示面板的周边区域的驱动电路能够为一行或一列像素单元的像素电路提供驱动信号，以驱动发光器件发光。
但是，显示面板的像素密度(pixels per inch，PPI)的要求较高，相邻像素电路之间的空间比较狭小，难以实现各像素电路之间信号的连通。
图1是本申请实施例提供的一种显示面板的俯视图。参考图1，该显示面板10的衬底基板101可以具有第一显示区10a。该第一显示区10a可以用于设置光学传感器。可选的，该光学传感器可以为前置摄像头，该第一显示区10a可以称为屏下摄像头区域(full display with camera，FDC)。
图2是图1所示的显示面板的局部结构示意图。参考图2，该显示面板10可以包括：衬底基板101，多个像素电路组102，以及与多个像素电路组102一一对应的多条第一信号线103。
在本申请实施例中，多个像素电路组102位于第一显示区10a且沿第一方向X排布。至少一个像素电路组102包括：沿第二方向Y排布的多个第一像素电路1021，以及沿第二方向Y排布的多个第二像素电路1022。其中，第一方向X和第二方向Y垂直，例如第一方向X为像素列方向，第二方向Y为像素行方向。
其中，每个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022交替设置，且多个第一像素电路1021和多个第二像素电路1022中每个像素电路包括沿第二方向Y延伸且沿第一方向X排布的第一边界和第二边界。第一像素电路1021的第一边界1021a和第二边界1021b的排布方向，与第二像素电路1022的第一边界1022a和第二边界1022b的排布方向相反。
并且，对于每个像素电路组102，第一像素电路1021的第一边界1021a与第二像素电路1022的第一边界1022a之间沿第一方向X的距离大于第一距离H1，且第一像素电路1021的第二边界1021b与第二像素电路1022的第二边界1022b之间沿第一方向X的距离小于第一距离H1。第一距离H1为同一像素电路的第一边界和第二边界沿第一方向X的距离，如第一距离H1为第一像素电路1021或第二像素电路1022的第一边界和第二边界沿第一方向X的距离。第一像素电路1021的第一边界1021a和第二边界1021b沿第一方向X的距离，与第二像素电路1022的第一边界1022a和第二边界1022b沿第一方向X的距离相等。
第一像素电路1021的第一边界1021a可以和第二像素电路1022的第一边界1022a对应，第一像素电路1021的第二边界1021b可以和第二像素电路1022的第二边界1022b对应。其中，两个边界对应可以是指两个边界所在位置的像 素电路的结构为相同结构。多个第一像素电路1021和多个第二像素电路1022的设计方向相反。假设第一像素电路1021的设计方向称为正向，则第二像素电路1022的设计方向可以称为倒向。或者，假设第一像素电路1021的设计方向称为倒向，则第二像素电路1022的设计方向可以称为正向。
其中，本申请实施例以像素电路1021的第一边界或第二边界来描述并表示像素电路1021具有严格的边界划分，且像素电路1021的边界也并不是图1所示的严格的矩形。在本申请实施例中，像素电路1021的边界可以是指构成像素电路1021的多个图案的最小区域的边界，该最小区域可以为像素电路的最小外接图形。由此，像素电路1021的第一边界和第二边界可以分别为像素电路1021在第一方向X上距离最远的两个边界。
由此，第一像素电路1021和第二像素电路1022的上述排布设置可以使得多个第一像素电路1021和多个第二像素电路1022在第一方向X上具有一定的偏移。且偏移之后，多个第一像素电路1021的第二边界1021b和多个第二像素电路1022的第二边界1022b均位于第一像素电路1021的第一边界1021a的延伸线和第二像素电路1022的第一边界1022a的延伸线之间。
在本申请实施例中，每条第一信号线103可以为一体结构，且可以与对应的一个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022均连接，从而使得每条第一信号线103为对应的一个像素电路组102包括的位于第一显示区10a的所有像素电路提供信号。其中，第一信号线103为一体结构可以是指：第一信号线103在第一显示区10a的部分仅位于显示面板10的一个膜层中，而无需换层。
可选的，由于多个第一像素电路1021和多个第二像素电路1022在第一方向X上偏移设置，且设计方向相反，因此第一信号线103与多个第一像素电路1021的连接位置，以及该第一信号线103与多个第二像素电路1022的连接位置，在第一方向X上也可能存在一定偏移。例如，每条第一信号线103与对应的一个像素电路组102中每个第一像素电路1021在第一连接处连接(即和第一像素电路1021的连接位置称为第一连接处)，且该第一信号线103与对应的一个像素电路组102中每个第二像素电路1022在第二连接处连接(即和第二像素电路1022的连接位置称为第二连接处)。
其中，第一连接处在第一像素电路1021的位置，与第二连接处在第二像素 电路1022的位置对应。也即是，第一连接处与第一像素电路1021的第一边界的距离w1，等于第二连接处与第二像素电路1022的第一边界的距离w1。
在本申请实施例中，通过使得多个第一像素电路1021和多个第二像素电路1022的设计方向不同，在第一方向X上具有一定偏移，且交替设置，可以使得第一连接处和第二连接处在第一方向X上的距离较小，如可以在第二方向Y上处于同一水平线或同一水平线附近。
其中，第一连接处和第二连接处在第一方向X可以小于第二距离H2。该第二距离H2第一像素电路1021的第一边界1021a和第二像素电路1022的第二边界1022b在第一方向X的距离(即第一像素电路1021和第二像素电路1022在第一方向X上的偏移距离)。由此，可以使得第一信号线103与像素电路组102中的像素电路(多个第一像素电路1021和多个第二像素电路1022)直接连接，无需在相邻的像素电路之间设计转接孔，并通过走线层连接。进一步的，能够减少版图中所需设计的转接孔的数量，即使对显示面板的PPI的要求较高，也可以有足够的空间设计较少数量的转接孔以实现信号的传输。
综上所述，本申请实施例提供了一种显示面板，该显示面板包括的每个像素电路组中的多个第一像素电路和多个第二像素电路交替设置，每个像素电路组中的多个第一像素电路和多个第二像素电路设计方向相反，且多个第一像素电路和多个第二像素电路在第一方向上偏移设置。由此，可以使得第一像素电路的第一连接处以及第二像素电路的第二连接处在第一方向上的距离较小。进一步的，可以使得第一信号线与第一连接处以及第二连接处直接连接，无需在相邻的像素电路之间设计转接孔并通过走线层连接。本申请实施例的方案能够减少版图中所需设计的转接孔的数量，即使对显示面板的PPI的要求较高，也可以有足够的空间设计较少数量的转接孔以实现信号的传输。
可选的，该第一信号线103可以为发光控制信号线EM。
参考图1还可以看出，该多个像素电路组102至少包括：沿第一方向X排布的第一像素电路组102a和第二像素电路组102b。其中，第一像素电路组102a中第二像素电路1022的第一边界1022a与第二像素电路组102b中第一像素电路1021的第一边界1021a之间沿第一方向X的距离小于第二距离H2。也即是，第一像素电路组102a中第二像素电路1022和第二像素电路1022中第一像素电路1021在第一方向X上的距离较近。
由此，显示面板10还包括：位于第一显示区10a的多条第二信号线104。每条第二信号线104与第一像素电路组102a中的第二像素电路1022连接，且与第二像素电路组102b中第一像素电路1021连接。由此，可以使得第二信号线104同时为第一像素电路组102a中的第二像素电路1022，以及第二像素电路组102b中的第一像素电路1021提供信号。可选的，该第二信号线104可以为第一复位电源线vinit1。
参考图1，显示面板10的衬底基板101还具有第二显示区10b，该第二显示区10b至少部分围绕第一显示区10a。图3是本申请实施例提供的另一种显示面板的局部结构示意图。参考图3，该显示面板10还包括：位于第二显示区10b的第一连接走线105。该第一连接走线105至少部分围绕第一显示区10a。例如，以第一显示区10a为矩形为例，第一连接走线105为矩形的环形走线，该环形走线可以围绕第一显示区10a。图3中以直线简单示意第二信号线，实际上第二信号线并不是直线，特此说明。
其中，多条第二信号线104中每条第二信号线104的至少一端与第一连接走线105连接，如图3中每条第二信号线104的两端均与第一连接走线连接。每条第二信号线104将从第一连接走线105接收到的信号传输至于第二信号线104连接的像素电路。由于多条第二信号线104中每条第二信号线104与第一连接走线105连接，因此第一连接走线105所连接的多条第二信号线104所传输的信号可以为相同信号。其中，相同信号可以是指：信号类型和信号电位均相同。
参考图1，该显示面板10还可以包括：与多个像素电路组102一一对应的多条第三信号线106。每条第三信号线106可以与对应的一个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022连接，从而使得每条第三信号线106为对应的一个像素电路组102包括的第一像素电路1021和第二像素电路1022提供信号。
其中，第三信号线106可以为一体结构，也可以不为一体结构。第三信号线106为一体结构可以是指：第三信号线106在第一显示区10a的部分仅位于显示面板的一个膜层中，而无需换层。第三信号线106不为一体结构可以是指：第三信号线106在第一显示区10a的部分需要换层设计，且第三信号线106所在膜层为金属层。
其中，每条第三信号线106与对应的一个像素电路组102中的第一像素电路1021和第二像素电路1022连接。另外，第三信号线106传输的信号和第一信号线103传输的信号不同。信号不同可以是指至少信号的类型不同。例如，第一信号线103为发光控制信号线EM，其传输的信号为发光控制EM信号。而第三信号线106传输的信号并不是EM信号。
作为第一种可选的实现方式，每个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022中每个像素电路都包括八个晶体管以及一个存储电容Cst(即8T1C)，例如图4所示。图4中为了清楚示意像素电路，仅示意至第一源漏极层，并未示意第一源漏极层远离衬底基板101的一侧的膜层。
图5是图4所示的显示面板中一个像素电路的等效电路图。参考图5，像素电路包括：第一晶体管T1，第二晶体管T2，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7，第八晶体管T8以及存储电容Cst。
第一晶体管T1的栅极与显示面板包括的第一复位信号线Preset连接，第一晶体管T1的第一极与第一复位电源线vinit1连接，第一晶体管T1的第二极与第三节点N3连接。该第一晶体管T1还可以称为复位晶体管。
第二晶体管T2的栅极与显示面板包括的第一栅极信号线Gate_N连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第二节点N2连接。该第二晶体管T2还可以称为补偿晶体管。
第三晶体管T3的栅极与第二节点N2连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。该第三晶体管T3还可以称为驱动晶体管。
第四晶体管T4的栅极与显示面板包括的第二栅极信号线Gate_P连接，第四晶体管T4的第一极与显示面板包括的数据信号线Data连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以为像素电路中的数据写入晶体管。
第五晶体管T5的栅极与发光控制信号线EM连接，第五晶体管T5的第一极与驱动电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。由于该第五晶体管T5的栅极与发光控制信号线EM连接，因此该第五晶体管T5还可以称为发光控制晶体管。
第六晶体管T6的栅极与发光控制信号线EM连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光单元连接。由于该第六晶体管T6的栅极与发光控制信号线EM连接，因此该第六晶体管T6还可以称为发光控制晶体管。
第七晶体管T7的栅极与显示面板包括的第二复位信号线Preset_H连接，第七晶体管T7的第一极与第二复位电源线vinit2连接，第七晶体管T7的第二极与发光单元连接。第七晶体管T7可以为像素电路中的复位晶体管。
第八晶体管T8的栅极与第二复位信号线Preset_H连接，第八晶体管T8的第一极和显示面板包括的第三复位电源线vinit3连接，第八晶体管T8的第二极与第一节点N1连接。第八晶体管T8可以为像素电路中的复位晶体管。
存储电容Cst的一端与驱动电源线VDD连接，存储电容Cst的另一端与第二节点N2连接。
可选的，存储电容Cst可以包括两个电容极板Cst1和Cst2，在本申请实施例中，电容极板Cst1可以称为存储电容Cst的一端、第一端或第一存储电容电极，电容极板Cst2可以称为存储电容Cst的另一端、第二端或第二存储电容电极。
在本申请实施例中，第三信号线106可以为第三复位电源线vinit3。也即是，在像素电路包括八个晶体管和一个存储电容Cst的情况下，上述第三信号线106可以为第三复位电源线vinit3。该第三复位电源线vinit3可以为一个像素电路组102中的多个第一像素电路1021和多个第二像素电路1022提供第三复位电源信号。
可选的，第二晶体管T2为N型晶体管。第一晶体管T1，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7以及第八晶体管T8均为P型晶体管。
可选的，本申请实施例记载的各个N型晶体管可以均为氧化物薄膜晶体管，各个P型晶体管可以均为LTPS薄膜晶体管。氧化物材料可以包括铟镓锌氧化物(indium gallium zinc oxide，IGZO)，即氧化物薄膜晶体管可以为IGZO薄膜晶体管。由该8个晶体管构成的像素电路也可以称为LTPO像素电路。显示面板中的像素电路为该LTPO像素电路的显示面板可以称为LTPO显示面板。
以图5所示的像素电路，第一电位相对于第二电位为高电位为例，对本申 请实施例记载的像素电路的驱动原理进行如下介绍。图6是本申请实施例提供的一种像素电路中各信号线的时序图。如图6所示：
在初始化阶段t1，第一复位信号线Preset提供的第一复位信号的电位，第二栅极信号线Gate_P提供的第二栅极驱动信号的电位，以及发光控制信号线EM提供的发光控制信号的电位均为第一电位。第一栅极信号线Gate_N提供的第一栅极驱动信号的电位和第二复位信号线Preset_H提供的第二复位信号的电位均为第二电位。相应的，第七晶体管T7和第八晶体管T8开启。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第六晶体管T6均关断。如此，第二复位电源线vinit2提供的第二电位的第二复位电源信号可以经开启的第七晶体管T7传输至发光单元的阳极，第三复位电源线vinit3提供的第二电位的第三复位电源信号可以经开启的第八晶体管T8传输至第一节点N1，实现对发光单元的阳极和第一节点N1的复位。
在补偿阶段t2，第一复位信号线Preset提供的第一复位信号的电位跳变为第二电位，第一栅极信号线Gate_N提供的第一栅极驱动信号的电位跳变为第一电位，且发光控制信号线EM提供的发光控制信号的电位保持为第一电位。相应的，第一晶体管T1和第二晶体管T2均开启，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8均关断。如此，第一电位的数据信号能够经开启的第四晶体管T4传输至第一节点N1，再经开启的第三晶体管T3传输至第三节点N3，第二晶体管T2基于第三节点N3的电位调节第二节点N2的电位。此外，第一复位电源线vinit1提供的第二电位的复位电源信号可以经开启的第一晶体管T1和第二晶体管T2传输至第二节点N2，实现对第二节点N2的复位。
在写入阶段t3，第一复位信号线Preset提供的第一复位信号的电位跳变为第二电位，第二复位信号线Prese_H提供的第二复位信号保持为第二电位，第二栅极信号线Gate_P提供的第二栅极驱动信号的电位跳变为第一电位，第一栅极信号线Gate_N保持为第二电位，发光控制信号线EM提供的发光控制信号的电位保持为第一电位。在存储电容Cst的自举作用下，第二节点N2的电位保持为第二电位。相应的，第二晶体管T2、第三晶体管T3和第四晶体管T4开启，第一晶体管T1，第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均关断。如此，数据信号线Data提供的数据信号能够依次经开启的第四晶体 管T4，第三晶体管T3和第二晶体管T2传输至第二节点N2。
在发光阶段t4，第一复位信号线Preset提供的第一复位信号的电位保持第二电位，第二复位信号线Prese_H提供的第二复位信号保持为第二电位，第二栅极信号线Gate_P提供的第二栅极驱动信号的电位跳变为第一电位，第一栅极信号线Gate_N跳变为第一电位，发光控制信号线EM提供的发光控制信号的电位跳变为第一电位。在存储电容Cst的自举作用下，第二节点N2的电位保持为数据信号线Data的第二电位。相应的，第三晶体管T3、第五晶体管T5以及第六晶体管T6开启，第一晶体管T1、第二晶体管T2、第四晶体管T4、第七晶体管T7以及第八晶体管T8均关断。如此，驱动电源线VDD提供的驱动电源信号能够经开启的第五晶体管T5传输至第一节点N1，第三晶体管T3能够基于第二节点N2的电位和传输至第一节点N1的电位，向第三节点N3传输驱动电流。然后，该驱动电流可以再经开启的第六晶体管T6传输至发光单元的阳极，发光单元的阳极与阴极层间产生压差，发光单元发光。其中，阴极层与驱动电源线VSS连接。
图7是本申请实施例提供的一种显示面板的截面图。参考图7可以看出，该显示面板10可以包括构成像素电路且沿远离衬底基板101的方向依次层叠的有源层a，第一栅极绝缘层(gate insulator，GI1)，第一栅极层b，第二栅极绝缘层GI2，第二栅极层c，第三栅极绝缘层GI3，氧化物层d，第四栅极绝缘层GI4，第三栅极层e，层间介电层(inter level dielectric，ILD)，以及第一源漏极层f。并且，显示面板10还包括构成像素电路且远离第一源漏极层f的方向依次层叠的钝化层(passivation layer，PVX)，第一走线层g，第一平坦层(planarization layer，PLN1)，第二走线层h，第二平坦层PLN2，第二源漏极层i以及第三平坦层PLN3。其中，第一信号线103可以位于第一栅极层b，第三信号线106可以位于第三栅极层e。
需要说明的是，图7仅是为了示出各个膜层的层叠关系，并不用于表示显示面板的具体哪一处的截面图以及显示面板中像素电路的晶体管的连接关系。图7示出了一个氧化物薄膜晶体管和一个LTPS薄膜晶体管。例如，其中的氧化物薄膜晶体管为第二晶体管T2，LTPS薄膜晶体管为第六晶体管T6。
在本申请实施例中，第二晶体管T2为氧化物薄膜晶体管，由此该第二晶体管T2可以由第二栅极层c，氧化物层d以及第三栅极层e构成。其中，氧化物 层d的材料可以为IGZO。
示例的，第二晶体管T2可以为双栅晶体管。第二栅极层c可以包括第二晶体管T2的底栅的栅极图案。氧化物层d可以包括第二晶体管T2的氧化物图案。第三栅极层e可以包括第二晶体管T2的顶栅的栅极图案。
另外，第一晶体管T1，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7以及第八晶体管T8均为LTPS薄膜晶体管，由此该第一晶体管T1，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7以及第八晶体管T8可以由有源层a，第一栅极层b以及第一源漏极层f构成。
示例的，有源层a可以包括第一晶体管T1的有源图案，第三晶体管T3的有源图案，第四晶体管T4的有源图案，第五晶体管T5的有源图案，第六晶体管T6的有源图案，第七晶体管T7的有源图案以及第八晶体管T8的有源图案。
第一栅极层b可以包括第一晶体管T1的栅极图案，第三晶体管T3的栅极图案，第四晶体管T4的栅极图案，第五晶体管T5的栅极图案，第六晶体管T6的栅极图案，第七膜晶体管T7的栅极图案以及第八晶体管T8的栅极图案。
在本申请实施例中，在第一显示区10a，发光控制信号线EM可以位于第一栅极层b。第一复位电源线vinit1位于第一源漏极层f。第三复位电源线vinit3位于第三栅极层e。也即是，在该方案中，第三信号线106(第三复位电源线vinit3)为一体结构。
另外，对于其他横向信号线，如第一栅极信号线Gate_N，第二栅极信号线Gate_P，第一复位信号线Preset以及第二复位信号线Preset_H均可以为采用多层膜层来设计，即需要通过换层来实现，具体参见后续相关描述。对于纵向信号线，如数据信号线Data和驱动电源线VDD，均可以位于第二源漏极层i。其中，横向信号线主要为横向方向设置的多个像素电路提供信号，纵向信号线主要为纵向方向设置的多个像素电路提供信号。
在本申请实施例中，为了便于清楚表示各个膜层，以下以各个单层以及逐步叠层的方式对像素电路包括八个晶体管时的各个膜层进行简单介绍。
图8是本申请实施例提供的一种显示面板中的有源层的局部示意图。参考图8，该有源层a可具有弯曲或弯折形状，有源层a包括各晶体管的有源图案(沟道区)和掺杂区图案(源漏掺杂区)，且同一像素电路中的各晶体管的有源图 案和掺杂区图案一体设置。
需要说明的是，有源层a可以包括一体形成的低温多晶硅层，源极区域和漏极区域可以通过掺杂等进行导体化实现各结构的电连接。也就是每个像素电路的各晶体管的半导体层为由p-硅形成的整体图案，且同一像素电路中的各晶体管包括掺杂区图案(即源极区域和漏极区域)和有源图案，不同晶体管的有源图案之间隔开。
有源层a可采用非晶硅，多晶硅，氧化物半导体材料等制作。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。
其中，显示面板包括位于有源层a远离衬底基板101一侧的第一栅极绝缘层，用于将上述的有源层a与后续形成的第一栅极层b绝缘。
图9是本申请实施例提供的一种显示面板中的第一栅极层的局部示意图。图10是本申请实施例提供的一种显示面板中的有源层和第一栅极层的局部叠加示意图。图9和图10示出了该显示面板包括的第一栅极层b，第一栅极层b设置在第一栅极绝缘层上，从而与有源层a绝缘。第一栅极层b可以包括第二存储电容电极Cst2，发光控制信号线EM，用于为第一晶体管T1的栅极提供第一复位信号的第一复位信号线Preset的栅极层图案b1，第二栅极信号线Gate_P的栅极层图案b2，以及用于为第八晶体管T8的栅极提供第二复位信号的第二复位信号线Preset_H的栅极层图案b3。其中，第一栅极层b包括的各个图案之间具有间隙。并且，第一栅极层b与有源层a交叠的位置可以构成各个晶体管的栅极。
例如，结合图8至图10，第一晶体管T1的栅极为第一复位信号线Preset的栅极层图案b1与有源层a交叠的部分。第三晶体管T3的栅极可为第二存储电容电极Cst2。第四晶体管T4的栅极为第二栅极信号线Gate_P的栅极层图案b2与有源层a交叠的部分。第五晶体管T5的栅极和第六晶体管T6的栅极分别为发光控制信号线EM与有源层a中不同区域交叠的部分。第七晶体管T7和第八晶体管T8分别为第二复位信号线Preset_H的栅极层图案b3与有源层a中不同区域交叠的部分。
需要说明的是，图10中的各虚线矩形框示出了第一栅极层b与有源层a交叠的各个部分。作为各个晶体管的沟道区，在每个沟道区两侧的有源层a通过离子掺杂等工艺导体化作为各个晶体管的第一极和第二极。晶体管的源极，漏 极在结构上可以是对称的，所以其源极，漏极在物理结构上可以是没有区别的。在本申请实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本申请实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。
如图9和图10所示，发光控制信号线EM为位于第一栅极层b的一体结构。另外，上述的第一栅极层b上可以形成有第二栅极绝缘层，用于将上述的第一栅极层b与后续形成的第二栅极层c绝缘。
图11是本申请实施例提供的一种显示面板中第二栅极层的局部示意图，图12是本申请实施例提供的一种显示面板中的有源层，第一栅极层以及第二栅极层的局部叠加示意图。如图11和图12所示，第二栅极层c包括第一存储电容电极Cst1，以及第二晶体管T2中位于第二栅极层c的底栅图案c1。其中，位于第二栅极层c的第一存储电容电极Cst1与位于第一栅极层b的第二存储电容电极Cst2至少部分重叠以形成存储电容器Cst。底栅图案c1还用于第一栅极信号线Gate_N中位于第二栅极层c的一部分。
另外，上述的第二栅极层c上可以形成有第三栅极绝缘层，用于将上述的第二栅极层c与后续形成的氧化物层d绝缘。
图13是本申请实施例提供的一种显示面板中氧化物层的局部示意图，图14是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层以及氧化物层的局部叠加示意图。如图13和图14所示，氧化物层d包括用于形成第二晶体管T2的氧化物图案d1。
另外，上述的氧化物层d上可以形成有第四栅极绝缘层，用于将上述的氧化物层d与后续形成的第三栅极层e绝缘。
图15是本申请实施例提供的一种显示面板中第三栅极层的局部示意图，图16是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层以及第三栅极层的局部叠加示意图。如图15和图16所示，第三栅极层e包括第二晶体管T2中位于第三栅极层e的顶栅图案e1，以及第三复位电源线vinit3。其中，第三复位电源线vinit3为位于第三栅极层e的一体结构。
另外，上述的第二栅极层c上可以形成有两层层间介电层，用于将上述的第三栅极层e与后续形成的第一源漏极层f绝缘。图17为本申请实施例提供的一种显示面板中第一层层间介电层的局部示意图。图18是本申请实施例提供的 一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层以及第一层层间介电层的局部叠加示意图。图19为本申请实施例提供的一种显示面板中第二层层间介电层的局部示意图。图20是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层以及第二层层间介电层的局部叠加示意图。
为了便于示出第一层层间介电层(ILD1)的各个过孔1和第二层层间介电层(ILD2)中的各个过孔2，图17至图20中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示层间介电层具有实材的区域。需要说明的是，该层间介电层中开设的各个过孔是用于后续形成的膜层与该层间介电层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图21是本申请实施例提供的一种显示面板中的第一源漏极层的局部示意图，图22是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层以及第一源漏极层的局部叠加示意图。
如图21和图22所示，第一源漏极层f包括：
第一复位电源线vinit1，第一复位电源线vinit1直接通过第一源漏极层f实现信号传输，无需设计走线层的搭接孔，便于其他走线的排版设计。
第一源漏图案f1，第一源漏图案f1用于连接第一晶体管T1的第一极。
第二源漏图案f2，第二源漏图案f2用于连接第一栅极信号线Gate_N中位于第二栅极层c的栅极层图案c1以及第一栅极信号线Gate_N中位于第三栅极层e的栅极层图案e1，且该第二源漏图案f2还用于连接后续形成的第一走线层g的图案。
第三源漏图案f3，第三源漏图案f3用于连接第二栅极信号线Gate_P中位于第一栅极层b的栅极层图案和后续形成的第一走线层g的图案。
第四源漏图案f4，第四源漏图案f4用于连接第四晶体管T4的第二极和第八晶体管T8的第二极，第四晶体管T4的第二极和第八晶体管T8的第二极均和第二节点N2连接。
第五源漏图案f5，第五源漏图案f5用于连接第五晶体管T5的第一极，第五晶体管T5的第一极和驱动电源线VDD(驱动电源线VDD位于第二走线层h)连接。
第六源漏图案f6，第六源漏图案f6用于连接第二复位信号线Preset_H位于第一栅极层b的栅极层图案和后续形成的第一走线层g的图案。
第七源漏图案f7，第七源漏图案f7用于连接第八晶体管T8的第一极和第三复位电源线vinit3。
第八源漏图案f8，第八源漏图案f8为第二复位电源线vinit2位于第一源漏极层f的图案，第二复位电源线vinit和第七晶体管T7的第一极连接。
第九源漏图案f9，第九源漏图案f9用于连接第二复位信号线Preset_H位于第一栅极层b的栅极层图案和后续形成的第一走线层g的图案。
第十源漏图案f10，第十源漏图案f10用于连接第二栅极信号线Gate_P位于第一栅极层b的栅极层图案和后续形成的第一走线层g的图案。
第十一源漏图案f11，第十一源漏图案f11为第一栅极信号线Gate_N位于第三栅极层e的栅极层图案和后续形成的第一走线层g的图案。
第十二源漏图案f12，第十二源漏图案f12用于第一晶体管T1的第二极和第二晶体管T2的第一极，且第十二源漏图案f12还用于连接第二晶体管T2的第一极和第六晶体管T6的第一极，第一晶体管T1的第二极，第二晶体管T2的第一极以及第六晶体管T6的第一极均与第三节点N3连接。
第十三源漏图案f13第十三源漏图案f13用于连接第四晶体管T4的第一极和后续形成的第二走线层h中的数据信号线。
第十四源漏图案f14，第十四源漏图案f14用于连接第二晶体管T2的第二极和第三晶体管T3的栅极，第二晶体管T2的第二极和第三晶体管T3的晒均与第二节点N2连接。
以及第十五源漏图案f15，第十五源漏图案f15可以为虚设图案，用于提高第一源漏极层f的图案设计均一性。
另外，上述的第一源漏极层f上可以形成有钝化层，用于将上述的第一源漏极层f与后续形成的第一走线层g绝缘。图23为本申请实施例提供的一种显示面板中钝化层的局部示意图。图24是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层以及钝化层的局部叠加示意图。
为了便于示出钝化层中的各个过孔3，图23至图24中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示钝化层具有实材的区域。需要说明的 是，该钝化层中开设的各个过孔是用于后续形成的膜层与该钝化层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图25是本申请实施例提供的一种显示面板中的第一走线层的局部示意图，图26是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层以及第一走线层的局部叠加示意图。
如图25和图26所示，第一走线层g包括：
第一走线图案g1，第一走线图案g1为用于连接多个第一像素电路1021的第一复位信号线Preset的图案。
第二走线图案g2，第二走线图案g2为用于连接多个第二像素电路1022的第一复位信号线Preset的图案。
第三走线图案g3，第三走线图案g3用于连接第四晶体管T4的第一极和后续形成的第二走线层h的数据信号线Data。
第四走线图案g4和第五走线图案g5。第四走线图案g4和第五走线图案g5用于连接后续形成的第二走线层h的第二复位电源线vinit2。
第六走线图案g6，第六走线图案g6为第二栅极信号线Gate_P的走线层图案。
第七走线图案g7，第七走线图案g7为第一栅极信号线Gate_N的走线层图案。
第八走线图案g8，第八走线图案g8为第二复位信号线Preset_H的走线层图案。
以及第九走线图案g9，第九走线图案g9用于连接后续形成的第二走线层h中的驱动电源线VDD。
另外，上述的第一走线层g上可以形成第一平坦层，用于将上述的第一走线层g与后续形成的第二走线层h绝缘。图27为本申请实施例提供的一种显示面板中第一平坦层的局部示意图。图28是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层以及第一平坦层的局部叠加示意图。
为了便于示出第一平坦层中的各个过孔4，图27至图28中采用填充图案表 示过孔。其他未绘制填充图案的区域用于表示第一平坦层具有实材的区域。需要说明的是，该第一平坦层中开设的各个过孔是用于后续形成的膜层与该第一平坦层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图29是本申请实施例提供的一种显示面板中的第二走线层的局部示意图，图30是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层以及第二走线层的局部叠加示意图。如图29和图30所示，第二走线层h包括：驱动电源线VDD，数据信号线Data和第二复位电源线vinit2。并且驱动电源线VDD，数据信号线Data和第二复位电源线vinit2沿像素列方向Y延伸，且沿像素行方向X依次排布。
另外，上述的第二走线层h上可以形成第二平坦层，用于将上述的第二走线层h与后续形成的第二源漏极层i绝缘。图31为本申请实施例提供的一种显示面板中第二平坦层的局部示意图。图32是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层以及第二平坦层的局部叠加示意图。
为了便于示出第一平坦层中的各个过孔5，图30至图31中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示第二平坦层具有实材的区域。需要说明的是，该第二平坦层中开设的各个过孔是用于后续形成的膜层与该第二平坦层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图33是本申请实施例提供的一种显示面板中的第二源漏极层的局部示意图，图34是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层以及第二源漏极层的局部叠加示意图。如图33和图34所示，第二源漏极层i包括：第十六源漏图案i1。该第十六源漏图案i1用于连接第七晶体管T7和后续形成的发光单元的阳极层。
另外，上述的第二源漏极层i上可以形成第三平坦层，用于将上述的第二源 漏极层i与后续形成的发光单元的阳极层绝缘。图35为本申请实施例提供的一种显示面板中第三平坦层的局部示意图。图36是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第一源漏极层以及第三平坦层的局部叠加示意图。
为了便于示出第三平坦层中的各个过孔6，图35至图36中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示第三平坦层具有实材的区域。需要说明的是，该第三平坦层中开设的各个过孔是用于后续形成的膜层与该第三平坦层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图37是本申请实施例提供的一种显示面板中的阳极层的局部示意图，图38是本申请实施例提供的一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层，第三平坦层以及阳极层的局部叠加示意图。如图37和图38所示，发光单元的阳极通过第三平坦层中的过孔6与第二源漏极层i的第十五源漏图案i1连接。其中，图37和图38示出的各个图案仅为了示意阳极的位置，并不表示阳极的实际形状。
作为第二种可选的实现方式，每个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022中每个像素电路都包括七个晶体管以及一个存储电容Cst(即7T1C)，例如图39和图40所示。图40中为了清楚示意像素电路，仅示意至第一源漏极层，并未示意第一源漏极膜层远离衬底基板101的一侧的膜层。
图39和图40的区别在于：图39中第一复位电源线vinit1需要通过走线层来换层。图40中第一复位电源线vinit1无需通过走线层来换层。
图41是图39或图40所示的显示面板中一个像素电路的等效电路图。参考图41，像素电路包括：第一晶体管T1，第二晶体管T2，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，第七晶体管T7以及存储电容Cst。
第一晶体管T1的栅极与第一复位信号线Preset连接，第一晶体管T1的第 一极可以与第一复位电源线vinit1连接，第一晶体管T1的第二极与第二节点N2连接，该第一晶体管T1还可以称为复位晶体管。
第二晶体管T2的栅极可以与第一栅极信号线Gate_N连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极可以与第二节点N2连接。该第二薄膜晶体管T2还可以称为补偿晶体管。
第三晶体管T3的栅极可以与第二节点N2连接，第三晶体管T3的第一极可以与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。该第三晶体管T3还可以称为驱动晶体管。
第四晶体管T4的栅极可以与第二栅极信号线Gate_P连接，第四晶体管T4的第一极与数据信号线Data连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以为像素电路中的数据写入晶体管。
第五晶体管T5的栅极可以与发光控制信号线EM连接，第五晶体管T5的第一极可以与驱动电源线VDD连接，第五晶体管T5的第二极可以与第一节点N1连接。由于该第五晶体管T5的栅极与发光控制信号线EM连接，因此该第五晶体管T5还可以称为发光控制晶体管。
第六晶体管T6的栅极可以与发光控制信号线EM连接，第六晶体管T6的第一极可以与第三节点N3连接，第六晶体管T6的第二极可以与发光单元的阳极连接。由于该第六晶体管T6的栅极与发光控制信号线EM连接，因此该第六晶体管T6还可以称为发光控制晶体管。
第七晶体管T7的栅极可以与第二栅极信号线Gate_P连接，第七晶体管T7的第一极可以和第一复位电源线vinit1连接，第二极可以与发光单元的阳极连接。第七晶体管T7可以为像素电路中的复位晶体管。
存储电容Cst的一端可以与驱动电源线VDD连接，存储电容Cst的另一端可以与第二节点N2连接。可选的，存储电容Cst可以包括两个电容极板Cst1和Cst2，在本申请实施例中，电容极板Cst1可以称为存储电容Cst的一端、第一端或第一存储电容电极，电容极板Cst2可以称为存储电容Cst的另一端、第二端或第二存储电容电极。
在本申请实施例中，第三信号线106可以为第二栅极信号线Gate_P。也即是，在像素电路包括七个晶体管和一个存储电容Cst的情况下，上述第三信号线106可以为第二栅极信号线Gate_P。该第二栅极信号线Gate_P可以为一个像素 电路组102中的多个第一像素电路1021和多个第二像素电路1022提供第二栅极信号。
可选的，第一晶体管T1和第二晶体管T2为N型晶体管。第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6，以及第七晶体管T7均为P型晶体管。
可选的，本申请实施例记载的各个N型晶体管可以均为氧化物薄膜晶体管，各个P型晶体管可以均为LTPS薄膜晶体管。氧化物材料可以包括IGZO，即氧化物薄膜晶体管可以为IGZO薄膜晶体管。由该7个晶体管构成的像素电路也可以称为LTPO像素电路。显示面板中的像素电路为该LTPO像素电路的显示面板可以称为LTPO显示面板。
以图41所示的像素电路，第一电位相对于第二电位为高电位为例，对本申请实施例记载的像素电路的驱动原理进行如下介绍。图42是本申请实施例提供的另一种像素电路中各信号线的时序图。如图42所示：
在初始化阶段t1，第一复位信号线Preset提供的复位信号的电位，第二栅极信号线Gate_P提供的第二栅极驱动信号的电位，以及发光控制信号线EM提供的发光控制信号的电位均为第一电位。第一栅极信号线Gate_N提供的第一栅极驱动信号的电位为第二电位。相应的，第一晶体管T1开启。第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7均关断。如此，第一复位电源线vinit1提供的第二电位的复位电源信号可以经开启的第一晶体管T1传输至第二节点N2，实现对第二节点N2的复位。
在补偿阶段t2，第一复位信号线Preset提供的复位信号的电位，以及第二栅极信号线Gate_P提供的第二栅极驱动信号的电位均跳变为第二电位，第一栅极信号线Gate_N提供的第一栅极驱动信号的电位跳变为第一电位，且发光控制信号线EM提供的发光控制信号的电位保持为第一电位。在存储电容Cst的自举作用下，第二节点N2的电位保持为第二电位。相应的，第二晶体管T2、第三晶体管T3、第四晶体管T4以及第七晶体管T7均开启，第一晶体管T1、第五晶体管T5以及第六晶体管T6均关断。如此，第一电位的数据信号能够经开启的第四晶体管T4传输至第一节点N1，再经开启的第三晶体管T3传输至第三节点N3，第二晶体管T2基于第三节点N3的电位调节第二节点N2的电位。此外，第一复位电源线vinit1提供的第二电位的复位电源信号可以经开启的第七晶体 管T7传输至发光单元a2，实现对发光单元的复位。
在发光阶段t3，第一复位信号线Preset提供的复位信号的电位保持为第二电位，第二栅极信号线Gate_P提供的第二栅极驱动信号的电位跳变为第一电位，第一栅极信号线Gate_N提供的第一栅极驱动信号的电位跳变为第二电位。在存储电容Cst的自举作用下，第二节点N2的电位保持为第二电位。相应的，第三晶体管T3、第五晶体管T5以及第六晶体管T6开启，第一晶体管T1、第二晶体管T2、第四晶体管T4以及第七晶体管T7均关断。如此，驱动电源线VDD提供的驱动电源信号能够经开启的第五晶体管T5传输至第一节点N1，第三晶体管T3能够基于第二节点N2的电位和传输至第一节点N1的电位，向第三节点N3传输驱动电流。然后，该驱动电流可以再经开启的第六晶体管T6传输至发光单元的阳极图案，发光单元的阳极图案与阴极层间产生压差，发光单元发光。其中，阴极层与驱动电源线VSS连接。
该实现方式中膜层的层叠关系也可参见图7。第一信号线103位于第一栅极层b，第三信号线106可以包括依次连接的第一部分，第二部分以及第三部分。第一部分在衬底基板101上的正投影与第一像素电路1021在衬底基板101上的正投影至少部分重叠，第二部分在衬底基板101上的正投影与第一像素电路1021在衬底基板101上的正投影以及第二像素电路1022在衬底基板101上的正投影均不重叠，第三部分在衬底基板101上的正投影与第二像素电路1022在衬底基板101上的正投影至少部分重叠。第一部分和第三部分均位于第一栅极层b，第二部分位于第一源漏极层f。也即是，该实现方式中，第三信号线106换层设置，且两层均为金属层。
在本申请实施例中，第一晶体管T1和第二晶体管T2为氧化物薄膜晶体管，由此该第一晶体管T1和第二晶体管T2可以由第二栅极层c，氧化物层d以及第三栅极层e构成。其中，氧化物层d的材料可以为IGZO。
示例的，第一晶体管T1和第二晶体管T2为双栅晶体管。第二栅极层c可以包括第一晶体管T1的底栅的栅极图案和第二晶体管T2的底栅的栅极图案。氧化物层d可以包括第一晶体管T1的氧化物图案和第二晶体管T2的氧化物图案。第三栅极层e可以包括第一晶体管T1的底栅的栅极图案和第二晶体管T2的顶栅的栅极图案。
另外，第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6以 及第七晶体管T7均为LTPS薄膜晶体管，由此该第三晶体管T3，第四晶体管T4，第五晶体管T5，第六晶体管T6以及第七晶体管T7可以由有源层a，第一栅极层b以及第一源漏极层f构成。
示例的，有源层a可以包括第三晶体管T3的有源图案，第四晶体管T4的有源图案，第五晶体管T5的有源图案，第六晶体管T6的有源图案以及第七晶体管T7的有源图案。
第一栅极层b可以包括第三晶体管T3的栅极图案，第四晶体管T4的栅极图案，第五晶体管T5的栅极图案，第六晶体管T6的栅极图案以及第七膜晶体管T7的栅极图案。
在本申请实施例中，在第一显示区10a，发光控制信号线EM可以位于第一栅极层b。第一复位电源线vinit1位于第一源漏极层f。第二栅极信号线Gate_P位于第一栅极层b和第一源漏极层f。
在本申请实施例中，为了便于清楚表示各个膜层，以下以各个单层以及逐步叠层的方式对图40中像素电路包括七个晶体管时的各个膜层进行简单介绍。
图43是本申请实施例提供的另一种显示面板中的有源层的局部示意图。参考图43，该有源层可具有弯曲或弯折形状，有源层a包括各晶体管的有源图案(沟道区)和掺杂区图案(源漏掺杂区)，且同一像素电路中的各晶体管的有源图案和掺杂区图案一体设置。
需要说明的是，有源层a可以包括一体形成的低温多晶硅层，源极区域和漏极区域可以通过掺杂等进行导体化实现各结构的电连接。也就是每个像素电路的各晶体管的半导体层为由p-硅形成的整体图案，且同一像素电路中的各晶体管包括掺杂区图案(即源极区域和漏极区域)和有源图案，不同晶体管的有源图案之间隔开。
有源层a可采用非晶硅，多晶硅，氧化物半导体材料等制作。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域。
其中，显示面板包括位于有源层a远离衬底基板101一侧的第一栅极绝缘层，用于将上述的有源层a与后续形成的第一栅极层b绝缘。图44是本申请实施例提供的另一种显示面板中的第一栅极层的局部示意图。图45是本申请实施例提供的另一种显示面板中的有源层和第一栅极层的局部叠加示意图。图44和图45示出了该显示面板包括的第一栅极层b，第一栅极层b设置在第一栅极绝 缘层上，从而与有源层a绝缘。第一栅极层b可以包括第二存储电容电极Cst2，发光控制信号线EM，以及第二栅极信号线Gate_P的栅极层图案b1。其中，第一栅极层b与有源层a交叠的位置可以构成各个晶体管的栅极。
例如，结合图43至图45，第三晶体管T3的栅极可为第二存储电容电极Cst2。第四晶体管T4的栅极和第七晶体管T7的栅极分别为为第二栅极信号线Gate_P的栅极层图案b2与有源层a中不同区域交叠的部分。第五晶体管T5的栅极和第六晶体管T6的栅极分别为发光控制信号线EM与有源层a中不同区域交叠的部分。
需要说明的是，图45中的各虚线矩形框示出了第一栅极层b与有源层a交叠的各个部分。作为各个晶体管的沟道区，在每个沟道区两侧的有源层a通过离子掺杂等工艺导体化作为各个晶体管的第一极和第二极。晶体管的源极，漏极在结构上可以是对称的，所以其源极，漏极在物理结构上可以是没有区别的。在本申请实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本申请实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。
如图44和图45所示，发光控制信号线EM为位于第一栅极层b的一体结构。另外，上述的第一栅极层b上可以形成有第二栅极绝缘层，用于将上述的第一栅极层b与后续形成的第二栅极层c绝缘。
图46是本申请实施例提供的另一种显示面板中第二栅极层的局部示意图，图47是本申请实施例提供的另一种显示面板中的有源层，第一栅极层以及第二栅极层的局部叠加示意图。
如图46和图47所示，第二栅极层c包括：
第一存储电容电极Cst1，位于第二栅极层c的第一存储电容电极Cst1与位于第一栅极层b的第二存储电容电极Cst2至少部分重叠以形成存储电容器Cst。
第一晶体管T1的底栅图案c1，底栅图案c1还用于第一复位信号线Preset中位于第二栅极层c的一部分。
以及第二晶体管T2的底栅图案c2，底栅图案c2还用于第一栅极信号线Gate_N中位于第二栅极层c的一部分。
另外，上述的第二栅极层c上可以形成有第三栅极绝缘层，用于将上述的第二栅极层c与后续形成的氧化物层d绝缘。
图48是本申请实施例提供的另一种显示面板中氧化物层的局部示意图，图49是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层以及氧化物层的局部叠加示意图。如图48和图49所示，氧化物层d包括用于形成第一晶体管T1和第二晶体管T2的氧化物图案d1。其中，第一晶体管T1和第二晶体管T2连接，因此第一晶体管T1和第二晶体管T2的氧化物图案为一体结构。
另外，上述的氧化物层d上可以形成有第四栅极绝缘层，用于将上述的氧化物层d与后续形成的第三栅极层e绝缘。
图50是本申请实施例提供的另一种显示面板中第三栅极层的局部示意图，图51是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层以及第三栅极层的局部叠加示意图。
如图50和图51所示，第三栅极层e包括：
第一晶体管T1的顶栅图案e1，顶栅图案e1还用于第一复位信号线Preset中位于第三栅极层e的一部分。
以及第二晶体管T2的顶栅图案e2，顶栅图案e2还用于第一栅极信号线Gate_N中位于第三栅极层e的一部分。
另外，上述的第二栅极层c上可以形成有两层层间介电层，用于将上述的第三栅极层e与后续形成的第一源漏极层f绝缘。图52为本申请实施例提供的另一种显示面板中第一层层间介电层的局部示意图。图53是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层以及第一层层间介电层的局部叠加示意图。图54为本申请实施例提供的另一种显示面板中第二层层间介电层的局部示意图。图55是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层以及第二层层间介电层的局部叠加示意图。
为了便于示出第一层层间介电层(ILD1)的各个过孔1和第二层层间介电层(ILD2)中的各个过孔2，图52至图55中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示层间介电层具有实材的区域。需要说明的是，该层间介电层中开设的各个过孔是用于后续形成的膜层与该层间介电层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图56是本申请实施例提供的另一种显示面板中的第一源漏极层的局部示意 图，图57是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层以及第一源漏极层的局部叠加示意图。
如图56和图57所示，第一源漏极层f包括：
第一复位电源线vinit1，第一复位电源线vini,1直接通过第一源漏极层f来实现信号传输，无需设计走线层的搭接孔，便于其他信号线的排布。并且，由于第一源漏极层f的电阻小于走线层的电阻，因此此种方式中第一复位电源线vinit1的电阻较小，进而能够提高显示面板的画面均一性。
第一源漏图案f1，第一源漏图案f1用于连接第一像素电路1021中第一晶体管T1位于第二栅极层c的底栅图案c1和位于第三栅极层e的顶栅图案e1。
第二源漏图案f2，第二源漏图案f2用于连接第二像素电路1022中第一晶体管T1位于第二栅极层c的底栅图案c1和位于第三栅极层e的顶栅图案e1。
第三源漏图案f3，第三源漏图案f3用于连接第二晶体管T2位于第二栅极层c的底栅图案c2以及第二晶体管T2中位于第三栅极层e的顶栅图案e2。
第四源漏图案f4，第四源漏图案f4用于连接第一像素电路1021中位于第一栅极层b的第二栅极信号线Gate_P的栅极层图案b1，以及第二像素电路1022中位于第一栅极层b的第二栅极信号线Gate_P的栅极层图案b1。也即是，第二栅极信号线Gate_P的信号只需通过第一源漏极层f来实现搭接，无需再设计走线层的搭接孔。此种设计可以提升部分透过率，最重要的是第二栅极信号线Gate_P全部使用第一栅极层和第一源漏极层实现信号传输，无需采用电阻大的走线层来实现，可以大大降低第二栅极信号线Gate_P的电阻，满足高刷新率的要求。虽然第二栅极信号线Gate_P和发光控制信号线EM在投影上存在交叠，但是第二栅极信号线Gate_P和发光控制信号线EM不存在信号的脉冲交叠(发光控制信号线EM的脉冲总是包住第二栅极信号线Gate_P的脉冲)，因此干扰很小。
第五源漏图案f5，第五源漏图案f5用于连接第三晶体管T3的第一极和第五晶体管T5的第二极，第三晶体管T3的第一极和第五晶体管T5的第二极均与第一节点N1连接，并且，第五源漏图案f5还用于连接第五晶体管T5的第一极和第二走线层h中的驱动电源线VDD。
第六源漏图案f6，第六源漏图案f6用于连接第六晶体管T6的第二极和第 七晶体管T7的第二极，第六晶体管T6的第二极和第七晶体管T7的第二极均与后续形成的发光单元的阳极层连接。
第七源漏图案f7，第七源漏图案f7用于连接第二晶体管T2的第一极和第六晶体管T6的第一极，第二晶体管T2的第一极和第六晶体管T6的第一极均与第三节点N3连接。
第八源漏图案f8，第八源漏图案f8用于连接第一栅极信号线Gate_N中位于第三栅极层e的栅极层图案(第二晶体管T2的顶栅图案)和后续形成的第一走线层g的图案。
第九源漏图案f9，第九源漏图案f9用于连接第二晶体管T2的第二极和第三晶体管T3的栅极，第二晶体管T2的第二极和第三晶体管T3的栅极均和第二节点N2连接。
以及第十源漏图案f10，第十源漏图案f10用于连接第四晶体管T4的第一极以及后续形成的第二电极走线层中的数据信号线Data。
另外，上述的第一源漏极层f上可以形成有钝化层，用于将上述的第一源漏极层f与后续形成的第一走线层g绝缘。图58为本申请实施例提供的另一种显示面板中钝化层的局部示意图。图59是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层以及钝化层的局部叠加示意图。
为了便于示出钝化层中的各个过孔3，图58至图59中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示钝化层具有实材的区域。需要说明的是，该钝化层中开设的各个过孔是用于后续形成的膜层与该钝化层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图60是本申请实施例提供的另一种显示面板中的第一走线层的局部示意图，图61是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层以及第一走线层的局部叠加示意图。
如图60和图61所示，第一走线层g包括：
第一走线图案g1，第一走线图案g1为用于连接多个第二像素电路1022的第一复位信号线Preset的图案。
第二走线图案g2，第二走线图案g2为用于连接多个第一像素电路1021的 第一复位信号线Preset的图案。
第三走线图案g3，第三走线图案g3为第二像素电路1022的第一栅极信号线Gate_N的走线层图案。
第四走线图案g4，第四走线图案g4为第一像素电路1021的第一栅极信号线Gate_N的走线层图案。
第五走线图案g5，第五走线图案g5用于连接第四晶体管T4的第一极和后续形成的第二走线层h中的数据信号线Data。
第六走线图案g6第六走线图案g6用于连接第五晶体管T5的第一极和驱动电源线VDD位于第二走线层h中的部分。
以及第七走线图案g7，第七走线图案g7用于连接第六晶体管T6和后续形成的发光单元的阳极层。
另外，上述的第一走线层g上可以形成第一平坦层，用于将上述的第一走线层g与后续形成的第二走线层h绝缘。图62为本申请实施例提供的另一种显示面板中第一平坦层的局部示意图。图63是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层以及第一平坦层的局部叠加示意图。
为了便于示出第一平坦层中的各个过孔4，图62至图63中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示第一平坦层具有实材的区域。需要说明的是，该第一平坦层中开设的各个过孔是用于后续形成的膜层与该第一平坦层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图64是本申请实施例提供的另一种显示面板中的第二走线层的局部示意图，图65是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层以及第二走线层的局部叠加示意图。如图64和图65所示，第二走线层h包括：数据信号线Data，驱动电源线VDD位于第二走线层h的图案h1，以及用于和发光单元的阳极层连接的图案h2。
另外，上述的第二走线层h上可以形成第二平坦层，用于将上述的第二走 线层h与后续形成的第二源漏极层i绝缘。图66为本申请实施例提供的另一种显示面板中第二平坦层的局部示意图。图67是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层以及第二平坦层的局部叠加示意图。
为了便于示出第一平坦层中的各个过孔5，图66至图67中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示第二平坦层具有实材的区域。需要说明的是，该第二平坦层中开设的各个过孔是用于后续形成的膜层与该第二平坦层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜层连接的过孔。
图68是本申请实施例提供的另一种显示面板中的第二源漏极层的局部示意图，图69是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层以及第二源漏极层的局部叠加示意图。如图68和图69所示，第二源漏极层i包括：第十一源漏图案i1和第十二源漏图案i2。该第十一源漏图案i1为驱动电源线VDD位于第二源漏极层i的图案，其通过第二平坦层中的过孔与驱动电源线VDD位于第二走线层h的图案h1连接。第十二源漏图案i2用于连接发光单元的阳极层，其通过第二平坦层中的过孔与位于第二电极层中的图案h2连接。
另外，上述的第二源漏极层i上可以形成第三平坦层，用于将上述的第二源漏极层i与后续形成的发光单元的阳极层绝缘。图70为本申请实施例提供的另一种显示面板中第三平坦层的局部示意图。图71是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第一源漏极层以及第三平坦层的局部叠加示意图。
为了便于示出第三平坦层中的各个过孔6，图70至图71中采用填充图案表示过孔。其他未绘制填充图案的区域用于表示第三平坦层具有实材的区域。需要说明的是，该第三平坦层中开设的各个过孔是用于后续形成的膜层与该第三平坦层靠近衬底基板101的一侧的膜层连接。也即是，该各个过孔是用于供膜 层连接的过孔。
图72是本申请实施例提供的另一种显示面板中的阳极层的局部示意图，图73是本申请实施例提供的另一种显示面板中的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层，第三平坦层以及阳极层的局部叠加示意图。如图72和图73所示，发光单元的阳极层通过第三平坦层中的过孔6与第二源漏极层i的第十二源漏图案i2连接。其中，图72和图73示出的各个图案仅为了示意阳极层的位置，并不表示阳极层的实际形状。
上述两种实现方式中，参考图74，显示面板10中每条目标信号线m包括：第一子信号线m1，第二子信号线m2以及第二连接走线m3。其中，目标信号线m为显示面板10中除第一信号线103，第二信号线104和第三信号线106之外的其他沿第二方向Y提供信号的信号线。例如，在第一种实现方式中，目标信号线m包括：第一栅极信号线Gate_N，第二栅极信号线Gate_P，第一复位信号线Preset以及第二复位信号线Preset_H。在第二种实现方式中，目标信号线m包括：第一复位信号线Preset和第一栅极信号线Gate_N。
第一子信号线m1位于第一显示区10a，且第一子信号线m1与一个像素电路组102中的多个第一像素电路1021连接。第二子信号线m2位于第一显示区10a，且第二子信号线m2与一个像素电路组102中的多个第二像素电路1022连接。每条目标信号线m的第二子信号线m2连接的多个第二像素电路1022，以及该目标信号线m的第一子信号线m1连接的多个第一像素电路1021属于同一个像素电路组102。第二连接走线m3位于第二显示区10b，第二连接走线m3的一端与第一子信号线m1连接，另一端与第二子信号线m2连接。也即是，第一子信号线m1和第二子信号线m2通过第二连接走线m3连接，由此使得第一子信号线m1为像素电路组102中的多个第一像素电路1021提供的信号，与第二子信号线m2为像素电路组102中的多个第二像素电路1022提供的信号相同。
可选的，第一子信号线m1可以包括：连接的第四部分m11和第五部分m12。第四部分m11在衬底基板101上的正投影与第一像素电路1021在衬底基板101上的正投影至少部分重叠，第五部分m12在衬底基板101上的正投影位于相邻的两个第一像素电路1021在衬底基板101上的正投影之间。第二子信号线m2 可以包括：连接的第六部分m21和第七部分m22。第六部分m21在衬底基板101上的正投影与第二像素电路1022在衬底基板101上的正投影至少部分重叠，第七部分m22在衬底基板101上的正投影位于相邻的两个第二像素电路1022在衬底基板101上的正投影之间。
其中，第四部分m11和第六部分m21位于同层，且第四部分m11和第六部分m21位于金属层，如位于栅极层或源漏极层。第五部分m12和第七部分m22位于同层，且第五部分m12和第七部分m22位于走线层，如位于第一走线层g。由此，参考图75，第四部分m11和第五部分m12通过两者之间的绝缘层中的过孔连接。同理，第六部分m21和第七部分m22通过两者之间的绝缘层中的过孔连接。
示例的，若目标信号线m为第一栅极信号线Gate_N，则第四部分m11和第六部分m21均位于第二栅极层c和第三栅极层e，第五部分m12和第七部分m22位于第一走线层g。此种情况下，第四部分m11和第五部分m12，以及第六部分m21和第七部分m22之间的绝缘层均包括第一层层间介电层ILD1，第二层层间介电层ILD2，以及钝化层PVX。
若目标信号线m为第二栅极信号线Gate_P或第二复位信号线Preset_H，则第四部分m11和第六部分m21均位于第一栅极层b，第五部分m12和第七部分m22位于第一走线层g。此种情况下，第四部分m11和第五部分m12，以及第六部分m21和第七部分m22之间的绝缘层均包括第二栅极绝缘层G2，第三栅极绝缘层G3，第四栅极绝缘层G4，第一层层间介电层ILD1，第二层层间介电层ILD2，以及钝化层PVX。
或者，目标信号线m的第一子信号线m1和第二子信号线m2均位于走线层，而不包括位于金属层的部分。例如，第一子信号线m1和第二子信号线m2均位于第一走线层g。例如，第一种实现方式中第一走线层g的第一走线图案g1和第二走线图案g2。
需要说明的是，第二连接走线m3可以位于金属层也可以位于走线层。本申请实施例对此不做限定，只需使得能够将第一子信号线m1和第二子信号线m2连接即可。
为了便于清楚表示第二连接走线所在位置(第二显示区10b靠近第一显示区10a的区域，可以称为FDC过渡区)各个膜层，以下以各个单层以及逐步叠 层的方式对像素电路包括八个晶体管时第二连接走线所在位置各个膜层进行简单介绍。
图76是本申请实施例提供的又一种显示面板的第一栅极层的局部示意图。图77是本申请实施例提供的又一种显示面板的有源层和第一栅极层的局部叠层示意图。参考图76和图77，第一栅极层b除了包括图9和图10所介绍的各个图案之外，还包括第二连接走线m3a。该第二连接走线m3a的一端与第一像素电路中用于和第一晶体管T1连接的第一复位信号线Preset的栅极层图案b1连接，另一端与第二像素电路中用于和第一晶体管T1连接的第一复位信号线Preset的栅极层图案b1连接。
图78是本申请实施例提供的又一种显示面板的第二栅极层的局部示意图。图79是本申请实施例提供的又一种显示面板的有源层，第一栅极层和第二栅极层的局部叠层示意图。参考图78和图79，第二栅极层c的相关设计可以和图11以及图12所示的设计相同，本申请实施例在此不再赘述。
图80是本申请实施例提供的又一种显示面板的氧化物层的局部示意图。图81是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层和氧化物层的局部叠层示意图。参考图78和图79，第二栅极层c的相关设计可以和图13以及图14所示的设计相同，本申请实施例在此不再赘述。
图82是本申请实施例提供的又一种显示面板的第三栅极层的局部示意图。图83是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层和第三栅极层的局部叠层示意图。参考图82和图83，第三栅极层e除了包括图15和图16所介绍的各个图案之外，还包括第二连接走线m3b。该第二连接走线m3b的一端与第一像素电路中第二晶体管T2的顶栅图案e1连接，另一端与第二像素电路中第二晶体管T2的顶栅图案e1连接。该第二连接走线m3b可以作为第一栅极信号线Gate_N的一部分。
图84是本申请实施例提供的又一种显示面板的第一源漏极层的局部示意图。图85是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层和第一源漏极层的局部叠层示意图。参考图84和图85，第一源漏极层f除了包括图21和图22所介绍的各个图案之外，还包括第二连接走线m3c。该第二连接走线m3c的一端与第一像素电路中的第二栅极信号线Gate_P的栅极层图案b2连接， 另一端与第二像素电路中的第二栅极信号线Gate_P的栅极层图案b2连接。其中，由于栅极层图案b2位于第一栅极层b，而第二连接走线m3c位于第一源漏极层f，因此第二连接走线m3和栅极层图案b2是通过两者之间绝缘层的过孔连接的。
另外，图84和图85所示的第一复位电源线vinit1′之所以只是一条短线，是因为该第一复位电源线vinit1′可以是第一显示区10a最靠近第二显示区10b的一条第一复位电源线，该第一复位电源线vinit1′可以直接和第一连接走线105连接。
图86是本申请实施例提供的又一种显示面板的第一走线层的局部示意图。图87是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层和第一走线层的局部叠层示意图。参考图86和图87，第一走线层g除了包括图25和图26所介绍的各个图案之外，还包括第二连接走线m3d。该第二连接走线m3d的一端与第一像素电路中的第二复位信号线Preset_H的栅极层图案b3连接，另一端与第二像素电路中的第二复位信号线Preset_H的栅极层图案b3连接。其中，由于栅极层图案b3位于第一栅极层b，而第二连接走线m3d位于第一走线层g，因此第二连接走线m3d和栅极层图案b3是通过两者之间绝缘层的过孔连接的。
图88是本申请实施例提供的一种第二走线层的局部结构示意图。图89是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层和第二走线层的局部叠层示意图。参考图88和图89，第二走线层h的相关设计可以和图29以及图30所示的设计相同，本申请实施例在此不再赘述。
图90是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层和第二平坦层的局部叠层示意图。图91是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层，第二平坦层和第二源 漏极层的局部叠层示意图。图92是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层和第三平坦层的局部叠层示意图。图93是本申请实施例提供的又一种显示面板的有源层，第一栅极层，第二栅极层，氧化物层，第三栅极层，第一层层间介电层，第二层层间介电层，第一源漏极层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层，第三平坦层和阳极层的局部叠层示意图。参考图90至图93，第二平坦层PLN2，第二走线层i，第三平坦层PLN3以及阳极层的相关设计可以和上述第一种实现方式所描述的设计相同，本申请实施例在此不再赘述。
结合图76至图94，第一条目标信号线为第一复位信号线Preset，该第一复位信号线Preset的第一子信号线m1和第二子信号线m2均不包括位于金属层的部分，而是均位于第一走线层g。该第一复位信号线Preset的第二连接走线m3a可以位于第一栅极层。第二条目标信号线为第一栅极信号线Gate_N。该第一栅极信号线Gate_N的第二连接走线m3b位于第三栅极层。第三条目标信号线为第二栅极信号线Gate_P。该第二栅极信号线Gate_P的第二连接走线m3c位于第一源漏极层。第四条目标信号线为第二复位信号线Preset_H，该第二复位信号线Preset_H的第二连接走线m3d位于第一走线层g。
需要说明的是，不同目标信号线的第二连接走线m3还可以以其他的方式设计，本申请实施例对此不做限定。
参考图7，该显示面板10还可以包括构成发光单元107且沿远离衬底基板101的方向依次层叠的阳极层(anode laye)1071，像素界定层(pixel definition layer，PDL)1072，发光层1073以及阴极层1074(cathodo layer)。每个发光单元的阳极层1071与至少一个像素电路连接。其中，像素界定层包括多个镂空区域，每个镂空区域用于露出一个发光单元的阳极层。
需要说明的是，显示面板10还包括位于第二显示区10b的像素电路组，且位于第二显示区10b的像素电路组也可以包括多个第一像素电路和多个第二像素电路。
第二显示区10b和第一显示区10a的相同之处在于：多个第一像素电路和多个第二像素电路在第一方向X上偏移设置，且多个第一像素电路和多个第二 像素电路交错排布。
第二显示区10b和第一显示区10a的区别在于：第二显示区10b的多个第一像素电路和多个第二像素电路的设计方向可以相同。并且，第二显示区10b无需设计光学传感器，因此其透过率要求可以小于第一显示区10a。因此第二显示区10b的信号线均可以通过金属层来实现信号传输，无需通过走线层换层。
在本申请实施例中，第一走线层g和第二走线层h的材料可以均为导电透明材料，例如可以为氧化铟锡(indium tin oxide，ITO)。第一走线层g可以称为ITO1层，第二走线层可以称为ITO2层。
综上所述，本申请实施例提供了一种显示面板，该显示面板包括的每个像素电路组中的多个第一像素电路和多个第二像素电路交替设置，每个像素电路组中的多个第一像素电路和多个第二像素电路设计方向相反，且多个第一像素电路和多个第二像素电路在第一方向上偏移设置。由此，可以使得第一像素电路的第一连接处以及第二像素电路的第二连接处在第一方向上的距离较小。进一步的，可以使得第一信号线与第一连接处以及第二连接处直接连接，无需在相邻的像素电路之间设计转接孔并通过走线层连接。本申请实施例的方案能够减少版图中所需设计的转接孔的数量，即使对显示面板的PPI的要求较高，也可以有足够的空间设计较少数量的转接孔以实现信号的传输。
在本申请实施例中，参考图1，该显示面板10的衬底基板101可以具有第一显示区10a。该第一显示区10a用于设置光学传感器。可选的，该光学传感器可以为前置摄像头，该第一显示区10a可以称为FDC区。
参考图2，该显示面板10可以包括：衬底基板101，多个像素电路组102，以及与多个像素电路组102一一对应的多条第一信号线103。
在本申请实施例中，多个像素电路组102位于第一显示区10a且沿第一方向X排布。至少一个像素电路组102包括：沿第二方向Y排布的多个第一像素电路1021，以及沿第二方向Y排布的多个第二像素电路1022。其中，第一方向X和第二方向Y垂直，例如第一方向X为像素列方向，第二方向Y为像素行方向。
其中，每个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022交替设置，且多个第一像素电路1021和多个第二像素电路1022中每 个像素电路包括沿第二方向Y延伸且沿第一方向X排布的第一边界和第二边界。第一像素电路1021的第一边界1021a和第二边界1021b的排布方向，与第二像素电路1022的第一边界1022a和第二边界1022b的排布方向相反。
并且，对于每个像素电路组102，第一像素电路1021的第一边界1021a与第二像素电路1022的第一边界1022a之间沿第一方向X的距离大于第一距离H1，且第一像素电路1021的第二边界1021b与第二像素电路1022的第二边界1022b之间沿第一方向X的距离小于第一距离H1。第一距离H1为同一像素电路的第一边界和第二边界沿第一方向X的距离，如第一距离H1为第一像素电路1021或第二像素电路1022的第一边界和第二边界沿第一方向X的距离。第一像素电路1021的第一边界1021a和第二边界1021b沿第一方向X的距离，与第二像素电路1022的第一边界1022a和第二边界1022b沿第一方向X的距离相等。
第一像素电路1021的第一边界1021a可以和第二像素电路1022的第一边界1022a对应，第一像素电路1021的第二边界1021b可以和第二像素电路1022的第二边界1022b对应。其中，两个边界对应可以是指两个边界所在位置的像素电路的结构为相同结构。多个第一像素电路1021和多个第二像素电路1022的设计方向相反。假设第一像素电路1021的设计方向称为正向，则第二像素电路1022的设计方向可以称为倒向。或者，假设第一像素电路1021的设计方向称为倒向，则第二像素电路1022的设计方向可以称为正向。
由此，第一像素电路1021和第二像素电路1022的上述排布设置可以使得多个第一像素电路1021和多个第二像素电路1022在第一方向X上具有一定的偏移。且偏移之后，多个第一像素电路1021的第二边界1021b和多个第二像素电路1022的第二边界1022b均位于第一像素电路1021的第一边界1021a的延伸线和第二像素电路1022的第一边界1022a的延伸线之间。
在本申请实施例中，每条第一信号线103可以为一体结构，且可以与对应的一个像素电路组102包括的多个第一像素电路1021和多个第二像素电路1022均连接，从而使得每条第一信号线103为对应的一个像素电路组102包括的位于第一显示区10a的所有像素电路提供信号。其中，第一信号线103为一体结构可以是指：第一信号线103在第一显示区10a的部分仅位于显示面板10的一个膜层中，而无需换层。
可选的，由于多个第一像素电路1021和多个第二像素电路1022在第一方向X上偏移设置，且设计方向相反，因此第一信号线103与多个第一像素电路1021的连接位置，以及该第一信号线103与多个第二像素电路1022的连接位置，在第一方向X上也可能存在一定偏移。例如，每条第一信号线103与对应的一个像素电路组102中每个第一像素电路1021连接，且该第一信号线103与对应的一个像素电路组102中每个第二像素电路1022连接。
在本申请实施例中，由于多个第一像素电路1021和多个第二像素电路1022在第一方向X上偏移和交替设置，且设计方向相反，因此多个像素电路组102中相邻的两个像素电路组中的第一像素电路1021和第二像素电路1022围成多个目标区域。该目标区域在衬底基板101上的正投影与第一像素电路1021在衬底基板101上的正投影以及第二像素电路1022在衬底基板101上的正投影均不重叠。其中，目标区域的透过率大于第一像素电路1021和第二像素电路1022所在区域的透过率。由此，即使将像素电路内置于FDC区，也可以使得该FDC区的目标区具有一定的透光性，便于设置于该FDC区的光电传感器能够正常使用。
并且，通过使得多个第一像素电路1021和多个第二像素电路1022的设计方向不同，在第一方向X上具有一定偏移，且交替设置，可以使得第一信号线103和第一像素电路1021的连接处，以及和第二像素电路1022的连接处在第一方向X上的距离较小，如可以在第二方向Y上处于同一水平线或同一水平线附近。
由此，可以使得第一信号线103与像素电路组102中的像素电路(多个第一像素电路1021和多个第二像素电路1022)直接连接，无需在相邻的像素电路之间设计转接孔，并通过走线层连接。进一步的，能够减少版图中所需设计的转接孔的数量，即使对显示面板的PPI的要求较高，也可以有足够的空间设计较少数量的转接孔以实现信号的传输。
可选的，第一信号线103和第一像素电路1021的连接处，以及和第二像素电路1022的连接处在第一方向X的距离小于距离阈值。该距离阈值可以为预先设计的固定值。该距离阈值可以足够小，以使得两个连接处几乎处于同一水平线，或者处于同一水平线附近。
综上所述，本申请实施例提供了一种显示面板，该显示面板包括的每个像 素电路组中的多个第一像素电路和多个第二像素电路交替设置，每个像素电路组中的多个第一像素电路和多个第二像素电路设计方向相反，且多个第一像素电路和多个第二像素电路在第一方向上偏移设置。由此，可以使得第一信号线和第一像素电路的连接处，以及和第二像素电路的连接处在第一方向上的距离较小。进一步的，可以使得相邻的像素电路通过第一信号线直接连接，无需在相邻的像素电路之间设计转接孔并通过走线层连接。本申请实施例的方案能够减少版图中所需设计的转接孔的数量，即使对显示面板的PPI的要求较高，也可以有足够的空间设计较少数量的转接孔以实现信号的传输。
对于该实施例，其他相关特征可以与上述实施例相同，进而可参考上述实施例的详细描述，本申请实施例在此不再赘述。
图95是本申请实施例提供的一种显示装置的结构示意图。参考图95，该显示装置可以包括上述实施例所提供的显示面板10以及传感器02之类的电气元件，例如：光学传感器。以显示装置为手机为例，显示装置包括诸如前置摄像头、接近光传感器、3D感测模块等光学传感器，这些光学部件需要接收来自显示装置的显示面侧的光线，以实现相应的功能。在显示装置中，光学传感器通常安装在显示面板的非显示面侧，光学传感器的感光面一侧朝向显示面板。其中，该光学传感器在衬底基板101上的正投影与衬底基板101中的第一显示区10a至少部分交叠。
在本申请实施例中，该显示装置可以为有源矩阵有机发光二极管(active-matrix organic light-emitting diode，AMOLED)显示装置、无源矩阵有机发光二极管(passive-matrix organic light-emitting diode，PMOLED)显示装置、量子点发光二极管(quantum dot light emitting diodes，QLED)显示装置、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
由于显示装置可以与前面实施例描述的显示面板具有基本相同的技术效果，因此，出于简洁的目的，此处不再重复描述显示装置的技术效果。
将理解的是，尽管术语第一和第二等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件、区、层或部分与另一个区、层或 部分相区分。因此，上面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分而不偏离本公开的教导。
诸如“在…之下”、“在…之上”、“左”、“右”等等之类的空间相对术语在本文中可以为了便于描述而用来描述如图中所图示的一个元件或特征与另一个(些)元件或特征的关系。将理解的是，这些空间相对术语意图涵盖除了图中描绘的取向之外在使用或操作中的器件的不同取向。例如，如果翻转图中的器件，那么被描述为“在其他元件或特征之下”的元件将取向为“在其他元件或特征之上”。因此，示例性术语“在…之下”可以涵盖在…之上和在…之下的取向两者。器件可以取向为其他方式(旋转90度或以其他取向)并且相应地解释本文中使用的空间相对描述符。另外，还将理解的是，当层被称为“在两个层之间”时，其可以是在该两个层之间的唯一的层，或者也可以存在一个或多个中间层。
本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合。在本说明书中，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
除非另有定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正 式的意义上进行解释，除非本文中明确地如此定义。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (20)

  1. 一种显示面板，其特征在于，所述显示面板包括：
    衬底基板，所述衬底基板具有第一显示区；
    位于所述第一显示区且沿第一方向排布的多个像素电路组，至少一个所述像素电路组包括：沿第二方向排布的多个第一像素电路和沿所述第二方向排布的多个第二像素电路，且所述多个第一像素电路和所述多个第二像素电路交替设置，每个像素电路包括沿所述第二方向延伸且沿所述第一方向排布的第一边界和第二边界，所述第一像素电路的第一边界和第二边界的排布方向，与所述第二像素电路的第一边界和第二边界的排布方向相反，对于每个所述像素电路组，所述第一像素电路的第一边界与所述第二像素电路的第一边界之间沿所述第一方向的距离大于第一距离，且所述第一像素电路的第二边界与所述第二像素电路的第二边界之间沿所述第一方向的距离小于所述第一距离，所述第一距离为同一像素电路的第一边界和第二边界沿所述第一方向的距离；
    以及，与所述多个像素电路组一一对应的多条第一信号线，每条所述第一信号线与对应的一个像素电路组中的每个第一像素电路在第一连接处连接，且与对应的一个像素电路组中的每个第二像素电路在第二连接处连接；
    其中，所述第一连接处与所述第一像素电路的第一边界的距离，等于所述第二连接处与所述第二像素电路的第一边界的距离，所述第一连接处和所述第二连接处沿所述第一方向的距离小于第二距离，所述第二距离为所述第一像素电路的第一边界与所述第二像素电路的第二边界在所述第一方向上的距离。
  2. 根据权利要求1所述的显示面板，其特征在于，所述第一信号线为发光控制信号线。
  3. 根据权利要求1或2所述的显示面板，其特征在于，所述多个像素电路组至少包括：沿所述第一方向排布的第一像素电路组和第二像素电路组，所述第一像素电路组中第二像素电路的第一边界与所述第二像素电路组中第一像素电路的第一边界之间沿所述第一方向的距离小于所述第二距离；
    所述显示面板还包括：位于所述第一显示区的多条第二信号线，每条所述 第二信号线与所述第一像素电路组中的第二像素电路连接，且与所述第二像素电路组中的第一像素电路连接。
  4. 根据权利要求3所述的显示面板，其特征在于，所述衬底基板还具有第二显示区，所述第二显示区至少部分围绕所述第一显示区；所述显示面板还包括：位于所述第二显示区的第一连接走线，所述第一连接走线至少部分围绕所述第一显示区；
    其中，所述多条第二信号线中每条所述第二信号线的至少一端与所述第一连接走线连接，每条所述第二信号线将从所述第一连接走线接收到的信号传输至与所述第二信号线连接的像素电路。
  5. 根据权利要求3或4所述的显示面板，其特征在于，所述第二信号线为第一复位电源线。
  6. 根据权利要求1至5任一所述的显示面板，其特征在于，所述显示面板还包括：与所述多个像素电路组一一对应的多条第三信号线；
    每条所述第三信号线与对应的一个像素电路组中的第一像素电路和第二像素电路连接；
    其中，所述第三信号线传输的信号和所述第一信号线传输的信号不同。
  7. 根据权利要求6所述的显示面板，其特征在于，每个所述像素电路组包括的第一像素电路和第二像素电路中每个像素电路包括：
    第一晶体管，所述第一晶体管的栅极与第一复位信号线连接，所述第一晶体管的第一极与第一复位电源线连接，所述第一晶体管的第二极与第二节点连接；
    第二晶体管，所述第二晶体管的栅极与所述显示面板包括的第一栅极信号线连接，所述第二晶体管的第一极与第三节点连接，所述第二晶体管的第二极与所述第二节点连接；
    第三晶体管，所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第一节点连接，所述第三晶体管的第二极与所述第三节点连接；
    第四晶体管，所述第四晶体管的栅极与所述显示面板包括的第二栅极信号线连接，所述第四晶体管的第一极与所述显示面板包括的数据信号线连接，所述第四晶体管的第二极与所述第一节点连接；
    第五晶体管，所述第五晶体管的栅极与发光控制信号线连接，所述第五晶体管的第一极与所述显示面板包括的驱动电源线连接，第五晶体管的第二极与所述第一节点；
    第六晶体管，所述第六晶体管的栅极与所述发光控制信号线连接，所述第六晶体管的第一极与所述第三节点连接，所述第六晶体管的第二极与发光单元连接；
    第七晶体管，所述第七晶体管的栅极与所述显示面板包括的第二栅极信号线连接，所述第七晶体管的第一极与第二复位电源线连接，所述第七晶体管的第二极与所述发光单元连接；
    存储电容，所述存储电容的一端与所述驱动电源线连接，所述存储电容的另一端与所述第二节点。
  8. 根据权利要求7所述的显示面板，其特征在于，所述第三信号线为所述第二栅极信号线。
  9. 根据权利要求7或8所述的显示面板，其特征在于，所述第一晶体管和所述第二晶体管为氧化物薄膜晶体管；
    所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，以及所述第七晶体管均为低温多晶硅薄膜晶体管。
  10. 根据权利要求9所述的显示面板，其特征在于，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，缓冲层，氧化物层，第三栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
    所述第二晶体管由所述第二栅极层，所述氧化物层以及所述第三栅极层构成；
    所述第一晶体管，所述第三晶体管，所述第四晶体管，所述第五晶体管， 所述第六晶体管，所述第七晶体管以及所述第八薄膜晶体管由所述有源层，所述第一栅极层，以及所述第一源漏极层构成。
  11. 根据权利要求7至10任一所述的显示面板，其特征在于，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，缓冲层，氧化物层，第三栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
    其中，所述第一信号线位于所述第一栅极层，第二信号线位于所述第一源漏极层；
    所述第三信号线包括依次连接的第一部分，第二部分以及第三部分，所述第一部分在所述衬底基板上的正投影与所述第一像素电路在所述衬底基板上的正投影至少部分重叠，所述第二部分在所述衬底基板上的正投影与所述第一像素电路在所述衬底基板上的正投影以及所述第二像素电路在所述衬底基板上的正投影均不重叠，所述第三部分在所述衬底基板上的正投影与所述第二像素电路在所述衬底基板上的正投影至少部分重叠；所述第一部分和所述第三部分均位于所述第一栅极层，所述第二部分位于所述第一源漏极层。
  12. 根据权利要求7所述的显示面板，其特征在于，每个所述像素电路组包括的第一像素电路和第二像素电路中每个像素电路还包括：第八晶体管，所述第八晶体管的栅极与所述第二复位信号线连接，所述第八晶体管的第一极和所述显示面板包括的第三复位电源线连接，所述第八晶体管的第二极与所述第一节点连接；
    其中，所述第三信号线为所述第三复位电源线。
  13. 根据权利要求12所述的显示面板，其特征在于，所述第二晶体管为氧化物薄膜晶体管；
    所述第一晶体管，所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，所述第七晶体管以及所述第八晶体管均为低温多晶硅薄膜晶体管。
  14. 根据权利要求13所述的显示面板，其特征在于，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，缓冲层，氧化物层，第三栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
    所述第二晶体管由所述第二栅极层，所述氧化物层以及所述第三栅极层构成；
    所述第一晶体管，所述第三晶体管，所述第四晶体管，所述第五晶体管，所述第六晶体管，所述第七晶体管以及所述第八薄膜晶体管由所述有源层，所述第一栅极层，以及所述第一源漏极层构成。
  15. 根据权利要求13或14所述的显示面板，其特征在于，所述显示面板包括构成所述像素电路且沿远离所述衬底基板的方向依次层叠的有源层，第一栅极绝缘层，第一栅极层，第二栅极绝缘层，第二栅极层，第三栅极绝缘层，氧化物层，第四栅极绝缘层，第三栅极层，层间介电层，以及第一源漏极层；
    其中，所述第一信号线位于所述第一栅极层，第二信号线位于所述第一源漏极层，所述第三信号线位于所述第三栅极层。
  16. 根据权利要求10至11，以及14至15中任一所述的显示面板，其特征在于，所述显示面板还包括构成所述像素电路且沿远离所述第一源漏极层的方向依次层叠的钝化层，第一走线层，第一平坦层，第二走线层，第二平坦层，第二源漏极层以及第三平坦层。
  17. 根据权利要求6至16任一所述的显示面板，其特征在于，所述显示面板中每条目标信号线包括：第一子信号线，第二子信号线以及第二连接走线；
    所述第一子信号线位于所述第一显示区，且所述第一子信号线与一个所述像素电路组中的多个第一像素电路连接；
    所述第二子信号线位于所述第一显示区，且所述第二子信号线与一个所述像素电路组中的多个第二像素电路连接，每条目标信号线的所述第二子信号线连接的多个第二像素电路和所述目标信号线的所述第一子信号线连接的多个第一像素电路属于同一个所述像素电路组；
    所述第二连接走线位于第二显示区，所述第二连接走线的一端与所述第一子信号线连接，另一端与所述第二子信号线连接；
    其中，所述目标信号线为所述显示面板中除所述第一信号线，第二信号线和所述第三信号线之外的其他沿所述第二方向提供信号的信号线。
  18. 根据权利要求17所述的显示面板，其特征在于，所述第一子信号线包括：连接的第四部分和第五部分；所述第四部分在所述衬底基板上的正投影与第一像素电路在所述衬底基板上的正投影至少部分重叠，所述第五部分在所述衬底基板上的正投影位于相邻的两个第一像素电路在所述衬底基板上的正投影之间；
    所述第二子信号线包括：连接的第六部分和第七部分；所述第六部分在所述衬底基板上的正投影与第二像素电路在所述衬底基板上的正投影至少部分重叠，所述第七部分在所述衬底基板上的正投影位于相邻的两个第二像素电路在所述衬底基板上的正投影之间；
    其中，所述第四部分和所述第六部分位于同层，且所述第四部分和所述第六部分位于金属层，所述第五部分和所述第七部分位于同层，且所述第五部分和所述第七部分位于走线层。
  19. 一种显示面板，其特征在于，所述显示面板包括：
    衬底基板，所述衬底基板具有第一显示区；
    位于所述第一显示区且沿第一方向排布的多个像素电路组，至少一个所述像素电路组包括：沿第二方向排布的多个第一像素电路和沿所述第二方向排布的多个第二像素电路，且所述多个第一像素电路和所述多个第二像素电路交替设置，每个像素电路包括沿所述第二方向延伸且沿所述第一方向排布的第一边界和第二边界，所述第一像素电路的第一边界和第二边界的排布方向，与所述第二像素电路的第一边界和第二边界的排布方向相反，对于每个所述像素电路组，所述第一像素电路的第一边界与所述第二像素电路的第一边界之间沿所述第一方向的距离大于第一距离，且所述第一像素电路的第二边界与所述第二像素电路的第二边界之间沿所述第一方向的距离小于所述第一距离，所述第一距离为同一像素电路的第一边界和第二边界沿所述第一方向的距离；
    以及，与所述多个像素电路组一一对应的多条第一信号线，每条所述第一信号线与对应的一个像素电路组中的第一像素电路和第二像素电路连接；
    其中，所述多个像素电路组中相邻的两个所述像素电路组中的第一像素电路和第二像素电路围成多个目标区域，所述目标区域在所述衬底基板上的正投影与所述第一像素电路在所述衬底基板上的正投影以及所述第二像素电路在所述衬底基板上的正投影均不重叠，所述目标区域的透过率大于所述第一像素电路和所述第二像素电路所在区域的透过率。
  20. 一种显示装置，其特征在于，所述显示装置包括权利要求1至19任一所述的显示面板及光学传感器，所述光学传感器在所述显示面板上的正投影与所述显示面板中的第一显示区至少部分交叠。
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