[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2024190170A1 - 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 - Google Patents

積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 Download PDF

Info

Publication number
WO2024190170A1
WO2024190170A1 PCT/JP2024/003784 JP2024003784W WO2024190170A1 WO 2024190170 A1 WO2024190170 A1 WO 2024190170A1 JP 2024003784 W JP2024003784 W JP 2024003784W WO 2024190170 A1 WO2024190170 A1 WO 2024190170A1
Authority
WO
WIPO (PCT)
Prior art keywords
internal electrode
concentration
dielectric
region
multilayer ceramic
Prior art date
Application number
PCT/JP2024/003784
Other languages
English (en)
French (fr)
Inventor
克哉 谷口
Original Assignee
太陽誘電株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 太陽誘電株式会社 filed Critical 太陽誘電株式会社
Publication of WO2024190170A1 publication Critical patent/WO2024190170A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the disclosure of the present specification mainly relates to a multilayer ceramic capacitor and a method for manufacturing the multilayer ceramic capacitor.
  • the disclosure of the present specification also relates to a circuit module including the multilayer ceramic capacitor and an electronic device including the circuit module.
  • Multilayer ceramic capacitors are installed in various electronic devices.
  • dielectric layers and internal electrode layers are stacked.
  • capacitance is generated in a capacitance generation region where the dielectric layers and internal electrode layers face each other in the stacking direction.
  • moisture from the external atmosphere easily penetrates into the interior from the outer edge of the dielectric layer around the capacitance generation region, so it is necessary to increase the sintering property of the outer edge of the dielectric layer to ensure moisture resistance.
  • By densifying the outer edge of the dielectric layer it is possible to suppress the penetration of moisture from the external atmosphere into the interior of the multilayer ceramic capacitor.
  • sintering aids include Mn (manganese), Mg (magnesium), Si (silicon), B (boron), Ho (holmium), Ca (calcium), V (vanadium), and oxides thereof, as well as glasses mainly composed of Si (silicon) containing any of Li (lithium), K (potassium), Na (sodium), and B (boron).
  • Multilayer ceramic capacitors are produced by firing a laminate consisting of dielectric green sheets, which are the precursors of the dielectric layers, and internal electrode patterns, which are the precursors of the internal electrode layers.
  • dielectric green sheets which are the precursors of the dielectric layers
  • internal electrode patterns which are the precursors of the internal electrode layers.
  • Ni which is contained in the internal electrode patterns as the main metal component of the internal electrode layers, diffuses into the dielectric green sheets, and this diffused Ni promotes densification of the dielectric layers.
  • Ni diffuses in large amounts into the capacitance region of the dielectric layer, but is less likely to diffuse into marginal regions where no internal electrode patterns are formed when viewed from the stacking direction.
  • the object of the invention disclosed in this specification is to solve or alleviate at least some of the problems described above.
  • One of the more specific objects of the invention disclosed in this specification is to promote densification of the dielectric layer in the margin region of a multilayer ceramic capacitor without reducing the insulation reliability.
  • a multilayer ceramic capacitor in one aspect of the present invention comprises a body, a first external electrode, and a second external electrode.
  • the body includes a first internal electrode layer, a second internal electrode layer, and a dielectric layer.
  • the dielectric layer is disposed between the first internal electrode layer and the second internal electrode layer in a first direction.
  • the first external electrode is provided on the body so as to be electrically connected to the first internal electrode layer.
  • the second external electrode is provided on the body so as to be electrically connected to the second internal electrode layer.
  • the body is partitioned into at least a capacitance region and a margin region.
  • the capacitance region refers to a region where the first internal electrode and the second internal electrode face each other in the first direction.
  • the margin region refers to a region where neither the first internal electrode layer nor the second internal electrode layer is present when viewed from the first direction.
  • the dielectric layer contains Fe at a first concentration in the capacitance region and Fe at a second concentration higher than the first concentration in the margin region.
  • FIG. 1 is a perspective view showing a schematic diagram of a multilayer ceramic capacitor according to an embodiment of the present invention
  • 2 is a cross-sectional view showing a schematic cross section of the multilayer ceramic capacitor of FIG. 1 taken along line II.
  • 2 is a cross-sectional view showing a schematic cross section of the multilayer ceramic capacitor of FIG. 1 taken along line II-II.
  • FIG. 2 is a plan view of the multilayer ceramic capacitor of FIG. 1 .
  • FIG. 2 is a flow diagram showing a method for manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 2 is a flow chart showing a process flow for producing a laminate.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • 5A to 5C are schematic diagrams showing a part of the manufacturing process of the laminated unit.
  • FIG. 2 is a cross-sectional view illustrating a schematic diagram of a chip stack.
  • FIG. 13 is a diagram illustrating a modified example of the laminated unit U1.
  • FIG. 13 is a diagram illustrating a modified example of the laminated unit U2.
  • 11A to 11C are schematic diagrams showing a part of the manufacturing process of the stacked unit U201.
  • 11A to 11C are schematic diagrams showing a part of the manufacturing process of the stacked unit U201.
  • 11A to 11C are schematic diagrams showing a part of the manufacturing process of the stacked unit U201.
  • 11A to 11C are schematic diagrams showing a part of the manufacturing process of the laminated unit U202.
  • 11A to 11C are schematic diagrams showing a part of the manufacturing process of the laminated unit U202.
  • 11A to 11C are schematic diagrams showing a part of the manufacturing process of the laminated unit U202.
  • 1 is a cross-sectional view illustrating a laminate formed by stacking a multilayer unit U201 and a multilayer unit U202.
  • FIG. FIG. 2 is a cross-sectional view illustrating a schematic diagram of a chip stack.
  • each figure may include an L axis, a W axis, and a T axis that are perpendicular to each other.
  • the dimensions, arrangement, shape, and other characteristics of each component of the multilayer ceramic capacitor 1 may be explained based on the L axis, W axis, and T axis.
  • Multilayer ceramic capacitor 1 1-1 Basic Structure of Multilayer Ceramic Capacitor 1
  • Figure 1 is a perspective view of the multilayer ceramic capacitor 1 according to one embodiment.
  • Figure 2 is a cross-sectional view that typically shows a cross section of the multilayer ceramic capacitor 1 taken along line II.
  • Figure 3 is a cross-sectional view that typically shows a cross section of the multilayer ceramic capacitor 1 taken along line II-II.
  • Figure 4 is a plan view of the multilayer ceramic capacitor 1.
  • the multilayer ceramic capacitor 1 comprises a body 10, a first external electrode 31 provided on the body 10, and a second external electrode 32.
  • the first external electrode 31 is disposed at a distance from the second external electrode 32.
  • the main body 10 includes a plurality of dielectric layers 11, a plurality of first internal electrode layers 21, and a plurality of second internal electrode layers 22.
  • first internal electrode layers 21 and the second internal electrode layers 22 may be collectively referred to as "internal electrode layers.”
  • the dielectric layers 11 are disposed between adjacent internal electrode layers.
  • the first internal electrode layers 21 are provided on the upper surface of the dielectric layers 11, and the second internal electrode layers 22 are provided on the lower surface of the dielectric layers 11.
  • the main body 10 is constructed by stacking the dielectric layers 11, the first internal electrode layers 21, and the second internal electrode layers 22 along a stacking direction.
  • the dielectric layers 11, the first internal electrode layers 21, and the second internal electrode layers 22 are stacked along the T-axis direction.
  • the stacking direction may be along the T-axis as in the illustrated embodiment, or along the L-axis or W-axis.
  • the dielectric layers 11 arranged at both ends in the stacking direction are sometimes called cover layers.
  • an upper cover layer 12 is provided at the upper end in the stacking direction
  • a lower cover layer 13 is provided at the lower end in the stacking direction.
  • the upper cover layer 12 and the lower cover layer 13 may be made of the same material as the dielectric layer 11.
  • the upper cover layer 12 and the lower cover layer 13 may be part of the main body 10.
  • the main body 10 has an upper surface 10a, a lower surface 10b, a first end surface 10c, a second end surface 10d, a first side surface 10e, and a second side surface 10f.
  • the outer surface of the main body 10 is defined by the upper surface 10a, the lower surface 10b, the first end surface 10c, the second end surface 10d, the first side surface 10e, and the second side surface 10f.
  • the upper surface 10a and the lower surface 10b each form the surfaces at both ends of the main body 10 in the height direction (T axis direction). In other words, the upper surface 10a and the lower surface 10b face each other in the T axis direction.
  • the first end surface 10c and the second end surface 10d each form the surfaces at both ends of the main body 10 in the length direction (L axis direction). In other words, the first end surface 10c and the second end surface 10d face each other in the L axis direction.
  • the first side surface 10e and the second side surface 10f each form the surfaces at both ends of the main body 10 in the width direction (W axis direction). In other words, the first side surface 10e and the second side surface 10f face each other in the W axis direction.
  • the upper surface 10a and the lower surface 10b are spaced apart by the height dimension of the main body 10
  • the first end surface 10c and the second end surface 10d are spaced apart by the length dimension of the main body
  • the first side surface 10e and the second side surface 10f are spaced apart by the width dimension of the main body 10.
  • first internal electrode layer 21 is drawn out toward the outside of the main body 10.
  • the first internal electrode layer 21 is connected to a first external electrode 31 provided on the surface of the main body 10.
  • One end of the second internal electrode layer 22 is drawn out toward the outside of the main body 10.
  • the second internal electrode layer 22 is connected to a second external electrode 32 provided on the surface of the main body 10.
  • the first internal electrode layer 21 is drawn out toward the outside of the main body 10 from the first end face 10c.
  • the first internal electrode layer 21 is connected to the first external electrode 31 at one end of the main body 10 in the L-axis direction.
  • the second internal electrode layer 22 is drawn out toward the outside of the main body 10 from the second end face 10d.
  • the second internal electrode layer 22 is connected to the second external electrode 32 at the other end of the main body 10 in the L-axis direction. 2, the first internal electrode layer 21 and the second internal electrode layer 22 are respectively drawn out to the opposing first end surface 10c and second end surface 10d, but the first internal electrode layer 21 and the second internal electrode layer 22 may be drawn out from various surfaces of the main body 10 depending on the arrangement and shape of the first external electrode 31 and the second external electrode 32. For example, when the first external electrode 31 and the second external electrode 32 are both arranged on the lower surface 10b, the first external electrode 31 and the second external electrode 32 are both drawn out from the lower surface.
  • the first external electrode 31 and the second external electrode 32 may be provided on any surface of the main body 10 as long as they are spaced apart from each other.
  • the multilayer ceramic capacitor 1 may be configured to have a rectangular parallelepiped shape.
  • the terms “rectangular parallelepiped” or “rectangular parallelepiped shape” do not only mean “rectangular parallelepiped” in the strict mathematical sense.
  • the corners and/or sides of the body 10 may be curved.
  • the dimensions and shape of the body 10 are not limited to those explicitly stated in this specification.
  • the dimension (length dimension) of the multilayer ceramic capacitor 1 in the L-axis direction is in the range of 0.2 mm to 2.5 mm
  • the dimension (width dimension) in the W-axis direction is in the range of 0.1 mm to 3.5 mm
  • the dimension (height dimension) in the T-axis direction is in the range of 0.1 mm to 3.0 mm.
  • the length dimension of the multilayer ceramic capacitor 1 may be greater than the width dimension.
  • the height dimension of the multilayer ceramic capacitor 1 may be greater than the width dimension.
  • the width dimension of the multilayer ceramic capacitor 1 may be greater than the length dimension.
  • the multilayer ceramic capacitor 1 can be mounted on an electronic circuit board.
  • An electronic circuit board on which the multilayer ceramic capacitor 1 is mounted is sometimes called a circuit module.
  • Various electronic components other than the multilayer ceramic capacitor 1 can also be mounted on the circuit module.
  • This circuit module can be mounted on various electronic devices. Electronic devices in which the circuit module can be mounted include smartphones, tablets, game consoles, automotive electrical equipment, servers, and various other electronic devices.
  • the main body 10 is partitioned into a plurality of regions.
  • the main body 10 is partitioned into at least a capacity region Rc, a first pull-out region Ra1, a second pull-out region Ra2, a first margin region Rm1, and a second margin region Rm2.
  • the first internal electrode layer 21 and the second internal electrode layer 22 are arranged to face each other in the stacking direction via the dielectric layer 11.
  • a capacitance is generated between the first internal electrode layer 21 and the second internal electrode layer 22.
  • the capacitance region Rc is a region where the first internal electrode layer 21 and the second internal electrode layer 22 face each other in the stacking direction, and is a region that generates a capacitance.
  • the first pull-out region Ra1 is a region between the capacitance region Rc and the surface of the main body 10 from which the first internal electrode layer 21 is pulled out.
  • the first pull-out region Ra1 is between the capacitance region Rc and the first end face 10c.
  • the first pull-out region Ra1 is a region in which the first internal electrode layer 21 is present but the second internal electrode layer 22 is not present when viewed from the stacking direction.
  • adjacent first internal electrode layers 21 are arranged to face each other via the dielectric layer 11 in the stacking direction.
  • the second pull-out region Ra2 is a region between the capacitance region Rc and the surface of the main body 10 from which the second internal electrode layer 22 is pulled out.
  • the second internal electrode layer 22 is drawn out from the second end surface 10d, so the second lead region Ra2 is between the capacitance region Rc and the second end surface 10d.
  • the second lead region Ra2 is a region in which the second internal electrode layer 22 is present but the first internal electrode layer 21 is not present when viewed from the stacking direction.
  • adjacent second internal electrode layers 22 are arranged to face each other in the stacking direction with the dielectric layer 11 interposed therebetween.
  • the draw region Ra when it is not necessary to distinguish between the first lead region Ra1 and the second lead region Ra2, they may be collectively referred to as the "draw region Ra.”
  • the first margin region Rm1 is a region in which neither the first internal electrode layer 21 nor the second internal electrode layer 22 exists when viewed from the stacking direction.
  • the first margin region Rm1 is between the capacitance region Rc and the first side 10e and between the lead-out region Ra and the first side 10e.
  • the second margin region Rm2, like the first margin region Rm1 is a region in which neither the first internal electrode layer 21 nor the second internal electrode layer 22 exists when viewed from the stacking direction.
  • the second margin region Rm2 is between the capacitance region Rc and the second side 10f and between the lead-out region Ra and the first side 10e.
  • margin region Rm when there is no need to distinguish between the first margin region Rm1 and the second margin region Rm2, they may be collectively referred to as "margin region Rm".
  • the margin region Rm is between the capacitance region Rc and the first side surface 10e and between the capacitance region Rc and the second side surface 10f when viewed from the stacking direction, but the margin region Rm can be located in various regions around the capacitance region Rc depending on the stacking direction and the arrangement of the first external electrode 31 and the second external electrode 32.
  • the margin region Rm is the region between the capacitance region Rc and the upper surface 10a, the first side surface 10e, and the second side surface 10f.
  • a part of the region between the capacitance region Rc and the lower surface 10b (a region where neither the first internal electrode layer 21 nor the second internal electrode layer 22 exists when viewed from the L-axis direction, which is the stacking direction) can also be included in the margin region Rm.
  • the region between the capacitance region Rc and the upper surface 10a, the first end surface 10c, and the second end surface 10d becomes the margin region Rm.
  • a part of the region between the capacitance region Rc and the lower surface 10b a region where neither the first internal electrode layer 21 nor the second internal electrode layer 22 exists when viewed from the W-axis direction, which is the stacking direction
  • the dielectric layer 11 contains an oxide represented by the chemical formula ABO3 as a main component. This oxide may have a perovskite structure. A component contained in the dielectric layer 11 at 50 wt% or more based on the total mass of the dielectric layer 11 can be regarded as the main component of the dielectric layer 11.
  • the dielectric layer 11 contains an oxide represented by the chemical formula ABO3 at 50 wt% or more, it can be said that the dielectric layer 11 contains an oxide represented by the chemical formula ABO3 as a main component.
  • the dielectric layer 11 desirably contains an oxide represented by the chemical formula ABO3 at 60 wt% or more, 70 wt% or more, 80 wt% or more, or 90 wt% or more.
  • A is at least one element selected from the group consisting of Ba (barium), Sr (strontium), Ca (calcium), and Mg (magnesium).
  • B is at least one element selected from the group consisting of Ti (titanium), Zr (zirconium), and Hf (hafnium).
  • the oxide contained as the main component in the dielectric layer 11 is, for example, BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), and MgTiO 3 (magnesium titanate).
  • the oxide contained as a main component in the dielectric layer 11 may be an oxide represented by the chemical formula Ba1 - xyCaxSryTi1 - zZrzO3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1).
  • this type of oxide include barium strontium titanate, barium calcium titanate, barium zirconate, barium titanate zirconate, calcium titanate zirconate, and barium calcium titanate zirconate.
  • the dielectric layer 11 contains Fe (iron) in addition to the oxides that are the main components.
  • Fe iron
  • concentration of Fe in the dielectric layer 11 will be described later.
  • the dielectric layer 11 may contain elements derived from known sintering aids.
  • known sintering aids are Mg (magnesium) and Mn (manganese).
  • the dielectric layer 11 may contain an additive element.
  • the additive element contained in the dielectric layer 11 is at least one element selected from the group consisting of Ni (nickel), Mo (molybdenum), Nb (niobium), Ta (tantalum), W (tungsten), V (vanadium), and Cr (chromium).
  • the dielectric layer 11 may contain two or more types of the additive elements.
  • the dielectric layer 11 may contain an oxide of a rare earth element in addition to the oxide of the main component.
  • the oxide of the rare earth element contained in the dielectric layer 11 may be an oxide of at least one rare earth element selected from the group consisting of Y (yttrium), Sm (samarium), Eu (europium), Gd (gadolinium), Tb (terbium), Dy (dysprosium), Ho (holmium), Er (erbium), Tm (thulium), and Yb (ytterbium).
  • the dielectric layer 11 may contain two or more types of oxides of rare earth elements.
  • the dielectric layer 11 may further contain other types of oxides.
  • the dielectric layer 11 may contain an oxide of at least one element selected from the group consisting of Co (cobalt), Li (lithium), B (boron), Na (sodium), K (potassium), and Si (silicon).
  • the dielectric layer 11 may contain two or more types of oxides of these elements.
  • the dielectric layer 11 may contain glass containing at least one element selected from the group consisting of Co, Ni, Li, B, Na, K, and Si.
  • the thickness of the dielectric layer 11 (dimension in the T-axis direction) is 0.2 to 5 ⁇ m.
  • the lower limit of the thickness of the dielectric layer 11 may be 1.5 ⁇ m.
  • the upper limit of the thickness of the dielectric layer 11 may be 3 ⁇ m.
  • the first internal electrode layer 21 contains a base metal such as Ni (nickel), Cu (copper), or Sn (tin) as a main component. Based on the total mass of the first internal electrode layer 21, a component contained in the first internal electrode layer 21 at 50 wt% or more can be the main component of the first internal electrode layer 21.
  • the first internal electrode layer 21 desirably contains 60 wt% or more, 70 wt% or more, 80 wt% or more, or 90 wt% or more of the base metal as the main component.
  • the first internal electrode layer 21 may contain an additive metal element in addition to the main component metal.
  • the additive metal element that may be contained in the first internal electrode layer 21 is, for example, a metal more noble than the main component metal of the first internal electrode layer 21.
  • the additive metal element that may be contained in the first internal electrode layer 21 is, for example, one element or two or more elements selected from the group consisting of Au, Sn, Cr, Y, In (indium), As (arsenic), Co, Cu, Ir (iridium), Mg, Os (osmium), Pd, Pt, Re (rhenium), Rh (rhodium), Ru (ruthenium), Se (selenium), Te (tellurium), W, and Zn (zinc).
  • the explanation regarding the components of the first internal electrode layer 21 also applies to the components of the second internal electrode layer 22.
  • First external electrode 31 and second external electrode 32 are formed by applying a conductive paste to the main body 10 and heating the conductive paste.
  • the conductive paste may include at least one material selected from the group consisting of Ag (silver), Pd (palladium), Au (gold), Pt (platinum), Ni (nickel), Sn (tin), Cu (copper), W (tungsten), Ti (titanium), and alloys thereof.
  • the dielectric layer 11 contains Fe.
  • the present inventors have focused on the fact that Fe promotes sintering of the dielectric, and have confirmed that by making the Fe concentration (second concentration) in the margin region Rm of the dielectric layer 11 higher than the Fe concentration in the capacitive region Rc, the dielectric layer 11 can be densified in the margin region Rm without increasing the firing temperature, as compared to a case in which Fe is not added to the dielectric layer 11.
  • the second concentration representing the concentration of Fe in the margin region Rm of the dielectric layer 11 is higher than the first concentration representing the concentration of Fe in the capacitance region (Rc) of the dielectric layer 11. This can promote densification of the dielectric layer 11 in the margin region Rm without reducing the insulation reliability of the multilayer ceramic capacitor 1.
  • the concentration of Fe in the portion of the dielectric layer 11 included in the capacitance region Rc may be referred to as the "first concentration”
  • the concentration of Fe in the portion of the dielectric layer 11 included in the margin region Rm may be referred to as the "second concentration.”
  • the concentration of Fe in the dielectric layer 11 refers to the atomic ratio of Fe to 100 at% Ti.
  • the Fe concentration in the lead-out region Ra may be lower than the Fe concentration (second concentration) in the margin region Rm.
  • the Fe concentration in the lead-out region Ra may be higher than the Fe concentration in the capacitance region Rc.
  • the Fe concentration in the portion of the dielectric layer 11 included in the lead-out region Ra may be referred to as the "third concentration.” Firing in the lead-out region Ra progresses more slowly than in the capacitance region Rc, and more easily than in the margin region Rm. Therefore, it is desirable for the third concentration to be higher than the first concentration and lower than the second concentration.
  • the first concentration in the capacitance region Rc may refer to the concentration of Fe at a measurement position P1 included in the capacitance region Rc of the dielectric layer 11.
  • the measurement position P1 may be set, for example, on the intersection line of a first imaginary plane that is parallel to the LW plane and passes through the center of the body 10 in the T-axis direction, and a second imaginary plane that is parallel to the LT plane and passes through a position that is 1 ⁇ 4 of the dimension of the capacitance region Rc in the W-axis direction inward from the boundary between the capacitance region Rc and the second margin region Rm2.
  • the second concentration in the margin region Rm may refer to the concentration of Fe at a measurement position P2 included in the margin region Rm of the dielectric layer 11.
  • the measurement position P2 may be set, for example, on the intersection line of a first imaginary plane that is parallel to the LW plane and passes through the center of the main body 10 in the T-axis direction and a third imaginary plane that is parallel to the LT plane and passes through the center of the second margin region Rm2 in the W-axis direction.
  • the measurement position P2 may be set on the intersection line of a first imaginary plane that is parallel to the LW plane and passes through the center of the main body 10 in the T-axis direction and a fourth imaginary plane that is parallel to the LT plane and passes through the center of the first margin region Rm1 in the W-axis direction.
  • the first concentration and the second concentration can be measured by LA-ICP-MS (laser ablation inductively coupled plasma mass spectrometry).
  • the first concentration and the second concentration may also be quantified by STEM (scanning transmission electron microscope)-EDS (energy dispersive X-ray spectrometry) analysis, EPMA (electron probe microanalyzer) analysis, or other known analytical methods.
  • the margin region Rm If the Fe content in the margin region Rm is too low, the sintering promotion effect of Fe is not sufficiently obtained. Therefore, it is desirable for the margin region Rm to contain a sufficient concentration of Fe to obtain the sintering promotion effect.
  • the second concentration is 0.4 at% or more.
  • the Fe contained at the first concentration promotes sintering of the dielectric layer 11 not only in the margin region Rm but also in the capacitance region Rc.
  • sintering is promoted by Ni, so if the sintering of the capacitance region Rc is further promoted by Fe, the dielectric layer 11 in the capacitance region Rc may become over-sintered, resulting in a decrease in insulation reliability.
  • the difference between the second concentration and the first concentration is set to 0.3 at% or more.
  • the first concentration is set to less than 0.4 at%.
  • the concentration of Mg and Mn in the dielectric layer 11 is in a range that can achieve both the effect of promoting the sintering of the margin region Rm and the high capacitance of the multilayer ceramic capacitor 1.
  • the total concentration of Mg and Mn in the margin region Rm is 0.3 at% or more and less than 1.1 at%. In one embodiment, the total concentration of Mg and Mn in the margin region Rm is 0.3 at% or more and less than 1.02 at%.
  • Fig. 5 is a flow diagram showing the flow of a manufacturing method of a multilayer ceramic capacitor according to one embodiment of the present invention.
  • Fig. 6 is a flow diagram showing a method of forming a multilayer unit.
  • step S1 of FIG. 5 multiple stacked units U1 are produced.
  • the method of producing stacked units U1 will be described with reference to FIG. 6, FIG. 7a to FIG. 7c, and FIG. 8a to FIG. 8c.
  • a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the dielectric powder and wet mixed to obtain a slurry. Then, this slurry is applied to a substrate film by, for example, a die coater method or a doctor blade method, and the slurry applied to the substrate film is dried to obtain a dielectric green sheet.
  • FIG. 7a and FIG. 8a show the dielectric green sheet 11a obtained in this manner.
  • FIG. 7a and FIG. 8a show one chip's worth of the dielectric green sheet 11a formed as described above.
  • FIG. 7a shows a plan view of one chip's worth of the dielectric green sheet 11a.
  • FIG. 8a shows a side view of the green sheet 11a shown in FIG. 7a, seen from the right side of the paper.
  • the dielectric powder which is the raw material powder of the dielectric green sheet, is, for example, barium titanate (BaTiO 3 ) powder.
  • Barium titanate powder is synthesized by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate by a known method such as a solid-phase method, a sol-gel method, or a hydrothermal method.
  • an internal electrode pattern 20a is formed in a partial region of the upper surface of the dielectric green sheet 11a.
  • the internal electrode pattern 20a is a precursor of the first internal electrode layer 21.
  • Fig. 7b shows a plan view of the dielectric green sheet 11a for one chip on which the internal electrode pattern 20a is formed
  • Fig. 8b shows a side view of the green sheet 11a shown in Fig. 7b seen from the right side of the paper.
  • the internal electrode pattern 20a is formed, for example, by printing an internal electrode paste on the dielectric green sheet 11a by a known printing method such as screen printing.
  • the internal electrode paste is manufactured by kneading metal powder, binder resin, and solvent with a three-roll mill.
  • the internal electrode paste is a paste in which metal powder is dispersed in binder resin.
  • the metal powder contained in the internal electrode paste includes powder of base metals such as Ni, Cu, and Sn, which are the main components of the first internal electrode layer 21 and the second internal electrode layer 22.
  • a cellulose-based resin such as ethyl cellulose or an acrylic resin such as butyl methacrylate can be used.
  • the internal electrode pattern 20a may be formed on the dielectric green sheet by a sputtering method.
  • the method of forming the internal electrode pattern is not limited to the method specifically described in this specification.
  • the internal electrode pattern may be formed by various known methods, such as vacuum deposition, PLD (pulsed laser deposition), MO-CVD (metal organic chemical vapor deposition), MOD (metal organic decomposition), or CSD (chemical solution deposition).
  • a dielectric pattern 16a is formed in the area of the upper surface of the dielectric green sheet 11a where the internal electrode pattern 20a is not formed, to produce a laminate unit U1.
  • the dielectric pattern 16a is formed on the dielectric green sheet 11a so that the internal electrode pattern 20a has an exposed surface 20a1 that is not covered by the dielectric pattern 16a when viewed in a plane.
  • the dielectric pattern 16a is formed so that it covers the upper side, lower side, and left side of the internal electrode pattern 20a in a plane view, but does not cover the right side of the internal electrode pattern 20a.
  • the dielectric pattern 16a is formed, for example, by printing a dielectric pattern paste on the dielectric green sheet 11a by a known printing method such as screen printing.
  • the dielectric pattern 16a formed on the dielectric green sheet 11a is divided into margin regions Rma that face each other across the internal electrode pattern 20a, and end regions Raa that connect the opposing margin regions Rma.
  • the margin region Rma becomes a portion of the dielectric layer 11 that is included in the margin region Rm in the multilayer ceramic capacitor 1 after firing.
  • the end region Raa becomes a portion of the dielectric layer 11 that is included in the lead-out region Ra in the multilayer ceramic capacitor 1 after firing.
  • the dielectric pattern paste is obtained by adding a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer to a mixed powder of a dielectric powder and an Fe-containing powder , and wet mixing the mixture.
  • the Fe-containing powder is, for example, ferric oxide ( Fe2O3 ) powder.
  • the mixed powder may be produced by mixing, for example, 0.6 mol to 1.8 mol of Fe2O3 powder with 100 mol of BaTiO3 powder .
  • the mixed powder may contain at least one of magnesium oxide (MgO) powder and manganese dioxide ( MnO2 ) powder.
  • the margin region Rma and the end region Raa may be formed from different dielectric pattern pastes.
  • the margin region Rma may be formed from a first dielectric pattern paste, and the end region Raa may be formed from a second dielectric pattern paste.
  • the proportion of Fe-containing powder contained in the first dielectric pattern paste may be higher than the proportion of Fe-containing powder contained in the second dielectric pattern paste.
  • the laminate unit U1 is produced in this manner.
  • the laminate unit U1 has a dielectric green sheet 11a, an internal electrode pattern 20a formed on a portion of the upper surface of the dielectric green sheet 11a, and a dielectric pattern 16a containing Fe-containing powder formed around the internal electrode pattern 20a on the dielectric green sheet 11a.
  • FIGS. 7a to 7c and 8a to 8c show a laminate unit U1 corresponding to a single chip, but laminate units U1 for multiple chips can be produced together.
  • the laminate unit U2 is produced according to the flow chart in FIG. 6, similar to the laminate unit U1.
  • the method for producing the laminate unit U2 will be described with reference to FIG. 6, FIGS. 9a to 9c, and FIGS. 10a to 10c.
  • dielectric green sheet 11b is prepared.
  • Dielectric green sheet 11b is prepared in the same manner as dielectric green sheet 11a.
  • Dielectric green sheet 11a obtained in this manner is shown in FIG. 7a and FIG. 8a.
  • One chip's worth of dielectric green sheet 11b is shown in FIG. 9a and FIG. 10a.
  • FIG. 9a shows a plan view of one chip's worth of dielectric green sheet 11a.
  • FIG. 10a shows a side view of dielectric green sheet 11a shown in FIG. 9a, viewed from the left side of the page.
  • an internal electrode pattern 20b is formed in a partial region of the upper surface of the dielectric green sheet 11b, as shown in Figures 9b and 10b.
  • Figure 9b shows a plan view of one chip's worth of dielectric green sheet 11b on which the internal electrode pattern 20b is formed
  • Figure 10b shows a side view of the dielectric green sheet 11b shown in Figure 9b, viewed from the left side of the page.
  • the internal electrode pattern 20b is a precursor of the second internal electrode layer 22.
  • the internal electrode pattern 20b is produced in the same manner as the internal electrode pattern 20a.
  • a dielectric pattern 16b is formed in the area of the upper surface of the dielectric green sheet 11b where the internal electrode pattern 20b is not formed, to produce a laminate unit U2.
  • the dielectric pattern 16b is formed on the dielectric green sheet 11b so that the internal electrode pattern 20b has an exposed surface 20b1 that is not covered by the dielectric pattern 16b when viewed in a plane.
  • the dielectric pattern 16b is formed so as to cover the upper side, lower side, and right side of the internal electrode pattern 20b in a plane view, but not to cover the left side of the internal electrode pattern 20a.
  • the dielectric pattern 16b is formed, for example, by printing a dielectric pattern paste on the dielectric green sheet 11b by a known printing method such as screen printing.
  • the dielectric pattern paste for the dielectric pattern 16b can be the same as the dielectric pattern paste for the dielectric pattern 16a.
  • the dielectric pattern 16b formed on the dielectric green sheet 11b is divided into margin regions Rmb that face each other across the internal electrode pattern 20a, and end regions Rab that connect the opposing margin regions Rmb.
  • the margin regions Rmb become the portions of the dielectric layer 11 that are included in the margin regions Rm in the multilayer ceramic capacitor 1 after firing.
  • the end regions Rab become the portions of the dielectric layer 11 that are included in the lead-out regions Ra in the multilayer ceramic capacitor 1 after firing.
  • the laminate unit U2 is produced in this manner.
  • the laminate unit U2 has a dielectric green sheet 11b, an internal electrode pattern 20b formed on a portion of the upper surface of the dielectric green sheet 11b, and a dielectric pattern 16b containing Fe-containing powder formed around the internal electrode pattern 20b on the dielectric green sheet 11b.
  • FIGS. 9a to 9c and 10a to 10c show a laminate unit U1 corresponding to a single chip, but laminate units U2 for multiple chips can be produced together.
  • a laminate is obtained by alternately stacking a plurality of laminate units U1 and a plurality of laminate units U2, providing a dielectric green sheet 12a on the top layer, and providing a dielectric green sheet 13a on the bottom layer.
  • the exposed surface 20a1 of the internal electrode pattern 20a and the exposed surface 20b1 of the internal electrode pattern 20b are exposed alternately from the left and right.
  • the dielectric green sheet 12a is a precursor of the upper cover layer 12
  • the dielectric green sheet 13a is a precursor of the lower cover layer 13.
  • FIG 11 shows a cross-sectional view of the chip laminate 100 cut along the LT plane.
  • the laminate units U1 and U2 are stacked so that the exposed surface 20a1 and the exposed surface 20b1 are exposed alternately from the left and right.
  • the chip stack 100 may be degreased.
  • the degreased may be performed in an N2 atmosphere.
  • a metal paste that will become a base layer for the first external electrode 31 and the second external electrode 32 may be applied by dipping to the chip stack that has been degreased.
  • the first external electrode 31 and the second external electrode 32 may be formed by applying a metal paste to the sintered stack by dipping after performing a firing process (step S3) on the stack, which will be described later, and then performing a baking process on the metal paste.
  • step S3 the chip stack 100 obtained in step S2 is placed in a firing furnace, and the chip stack 100 is fired in the firing furnace.
  • the firing furnace is maintained in a low-oxygen atmosphere with an oxygen partial pressure of, for example, 10 -9 to 10 -11 atm.
  • the stack 100 may be preheated at a predetermined preheat temperature for 10 minutes to 1 hour.
  • the preheat temperature is, for example, 500°C.
  • the temperature in the firing furnace is raised to the firing temperature at a high heating rate, and the chip stack 100 is fired at this firing temperature for 1 minute to 5 minutes.
  • the firing temperature is, for example, in the range of 1100 to 1300°C.
  • the heating rate is, for example, 4000 to 10000°C/h.
  • step S3 fires the chip stack 100 to obtain the multilayer ceramic capacitor 1.
  • the temperature is raised at a high rate of 4,000 to 10,000°C/h, which makes it possible to suppress the diffusion of Fe contained in the dielectric pattern 16b into the capacitance region Rc.
  • the multilayer ceramic capacitor 1 obtained by the firing process in step S3 may be subjected to a reoxidation process at 600°C to 1000°C in an N2 gas atmosphere.
  • a plating layer of Cu, Ni, Sn, or the like may be provided on the surfaces of the first external electrode 31 and the second external electrode 32. This plating layer may be formed by electrolytic plating or electroless plating.
  • the laminate unit U1 constituting the laminate 100 is not limited to the aspects shown in Figures 7c and 8c.
  • Figure 12 shows a laminate unit U101 in another embodiment.
  • Figure 12 shows the laminate unit U101 seen from the same perspective as Figure 8c.
  • the laminate unit U101 has a dielectric green sheet 111a, an internal electrode pattern 120a formed on the upper surface of the dielectric green sheet 111a, and a dielectric pattern 116b formed around the dielectric green sheet 111a and the internal electrode pattern 120a.
  • the laminate unit U101 differs from the laminate unit U1 in that the dielectric pattern 116b is formed around the dielectric green sheet 111a rather than on the upper surface.
  • the description of the laminate unit U1 also applies to the laminate unit U101.
  • the laminate unit U2 constituting the laminate 100 is not limited to the aspects shown in Figures 9c and 10c.
  • Figure 13 shows a laminate unit U101 in another embodiment.
  • Figure 13 shows a laminate unit U102 seen from the same perspective as Figure 10c.
  • the laminate unit U101 has a dielectric green sheet 111b, an internal electrode pattern 120b formed on the upper surface of the dielectric green sheet 111b, and a dielectric pattern 116b formed around the dielectric green sheet 111b and the internal electrode pattern 120b.
  • the laminate unit U102 differs from the laminate unit U2 in that the dielectric pattern 116b is formed around the dielectric green sheet 111b rather than on the upper surface.
  • the description of the laminate unit U102 also applies to the laminate unit U102.
  • the chip stack 100 may include a stack unit U101 in place of some or all of the multiple stack units U1.
  • the chip stack 100 may include a stack unit U102 in place of some or all of the multiple stack units U2.
  • a dielectric green sheet 211a is prepared.
  • the dielectric green sheet 211a is prepared in the same manner as the dielectric green sheet 11a.
  • FIG. 14a shows the dielectric green sheet 211a in plan view.
  • FIG. 14b shows a plan view of one chip's worth of the dielectric green sheet 211a on which the internal electrode pattern 220a is formed.
  • the internal electrode pattern 220a is a precursor of the first internal electrode layer 21.
  • the internal electrode pattern 220a is produced in the same manner as the internal electrode pattern 20a.
  • the internal electrode pattern 220a is formed on the upper surface of the dielectric green sheet 211a so as to cover the area other than the left end of the paper surface of the dielectric green sheet 211a.
  • a dielectric pattern 212a is formed in an area of the upper surface of the dielectric green sheet 211a where the internal electrode pattern 220a is not formed, thereby producing a laminate unit U201.
  • the dielectric pattern paste for the dielectric pattern 212a can be the same as the dielectric pattern paste for the dielectric pattern 16a.
  • a dielectric green sheet 211b is prepared.
  • the dielectric green sheet 211b is prepared in the same manner as the dielectric green sheet 11a.
  • Figure 15a shows the dielectric green sheet 211b in plan view.
  • FIG. 15b shows a plan view of one chip's worth of the dielectric green sheet 211b on which the internal electrode pattern 220b is formed.
  • the internal electrode pattern 220b is a precursor of the second internal electrode layer 22.
  • the internal electrode pattern 220b is produced in the same manner as the internal electrode pattern 20b.
  • the internal electrode pattern 220b is formed on the upper surface of the dielectric green sheet 211b so as to cover the area other than the right end of the paper surface of the dielectric green sheet 211b.
  • a dielectric pattern 212b is formed on the upper surface of the dielectric green sheet 211b in an area where the internal electrode pattern 220b is not formed, thereby producing the laminate unit U202.
  • the dielectric pattern paste for the dielectric pattern 212b can be the same as the dielectric pattern paste for the dielectric pattern 16a.
  • a plurality of laminate units U201 and a plurality of laminate units U202 are alternately laminated, with a dielectric green sheet 12a provided on the top layer and a dielectric green sheet 13a provided on the bottom layer to obtain a laminate 200a.
  • Figure 16a shows a cut surface of the laminate 200a cut on a plane parallel to the WT plane.
  • the exposed surfaces of the internal electrode patterns 220a and the exposed surfaces of the internal electrode patterns 220b are alternately exposed from both ends of the laminate 200a in the L-axis direction, similar to the laminate 100 shown in Figure 11.
  • the laminate 200b is produced by attaching the dielectric compact 216a to both ends of the laminate 200a in the W-axis direction.
  • the dielectric compact 216a is a precursor of the portion of the dielectric layer 11 corresponding to the margin region Rm.
  • the dielectric compact 216a is produced by forming the dielectric paste into a rectangular parallelepiped shape.
  • the dielectric paste that is the material of the dielectric compact 216a may be the same as the paste for the dielectric pattern 16a.
  • the dielectric paste that is the material of the dielectric compact 216a is obtained by adding a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer to a mixed powder of a dielectric powder and an Fe-containing powder, and wet mixing the mixture.
  • the Fe-containing powder is, for example, ferric oxide (Fe 2 O 3 ) powder.
  • the mixed powder may be produced, for example, by mixing 0.6 mol to 1.8 mol of Fe2O3 powder with 100 mol of BaTiO3 powder.
  • the mixed powder may contain at least one of magnesium oxide (MgO) powder and manganese dioxide ( MnO2 ) powder.
  • the dielectric compact 216a is produced, for example, by compression molding the above-mentioned dielectric paste.
  • the laminate 200b produced as described above is fired in the same manner as the firing process for the laminate 100 to obtain the multilayer ceramic capacitor 1.
  • a dielectric paste was applied to the area of the surface of the dielectric green sheet where the internal electrode pattern was not formed to form a dielectric pattern.
  • Fe2O3 powder, MgO powder, and MnO2 powder were weighed out to obtain the ratios shown in Table 1 below for 100 moles of BaTiO3 powder.
  • the amount of each powder added for each sample is shown in Table 1.
  • These weighed powders were mixed and ground with zirconia beads having a diameter of 1 mm to obtain a raw material powder for the dielectric pattern.
  • polyvinyl butyral (PVB) resin, a solvent, and a plasticizer were added to this raw material powder and wet-mixed to obtain a dielectric paste.
  • the laminate unit U1 and the laminate unit U2 have a dielectric green sheet, an internal electrode pattern formed on a portion of the surface of the dielectric green sheet, and a dielectric pattern formed in an area of the surface of the dielectric green sheet where the internal electrode pattern is not formed.
  • the chip stack had a 1005 shape (length: 1.0 mm, width: 0.5 mm, height: 0.5 mm).
  • this chip-shaped molded body was degreased in an N2 atmosphere.
  • a metal paste was applied to the molded body after the degreasing process by the dipping method, forming a base layer that would become an external electrode on each molded body.
  • the chip stack which is the precursor of each sample obtained as described above, was placed in a sintering furnace.
  • the inside of the sintering furnace was kept in a low-oxygen atmosphere with an oxygen partial pressure of 10 -9 to 10 -10 atm, and the chip stack was preheated at 500 ° C. for 30 minutes.
  • the inside of the sintering furnace was heated to the sintering temperature shown in Table 1 at the heating rate shown in Table 1, and the chip stack was sintered at this sintering temperature for 3 minutes.
  • the sintering conditions for each sample were determined so that the sintering state (degree of sintering) in the capacitance region Rc was approximately equal (specifically, so that the capacitance of each sample after sintering was approximately 10 ⁇ F).
  • the sintering state of the margin region was compared and evaluated for samples 1 to 24, which had approximately the same sintering state in the capacitance region obtained as described above.
  • Samples 1 to 24 are all multilayer ceramic capacitors having dielectric layers and internal electrode layers arranged alternately along the T-axis direction.
  • each of Samples 1 to 24 was polished so that the LT surface was the observation surface, and each sample with the observation surface exposed was transported into a laser ablation device.
  • a laser was irradiated near the measurement position P1 in the volume area of the observation surface of each sample and near the measurement position P2 in the margin area Rm, and the concentrations of Ba, Ti, Fe, Mn, and Mg at each laser irradiation site were measured.
  • the laser ablation device used was an NWR213 manufactured by Elemental Scientific Lasers, and the inductively coupled plasma mass spectrometry device used was an Agilent 7900 ICP-MS manufactured by Agilent Technologies.
  • the Fe concentration measured in this way near the measurement position P1 in the volume area was listed in the column "First Fe concentration (at%)" in Table 2.
  • the first Fe concentration in Table 2 corresponds to the first concentration representing the concentration of Fe in the capacitance region Rc.
  • the Fe concentration in the vicinity of the measurement position P2 in the margin region Rm is listed in the column of "second Fe concentration (at%)" in Table 2.
  • the second Fe concentration in Table 2 corresponds to the second concentration representing the concentration of Fe in the margin region Rm.
  • the difference between the second Fe concentration and the first Fe concentration was calculated, and this difference was listed in the column of "Fe concentration difference” in Table 2. Furthermore, the sum of the Mn concentration and the Mg concentration in the vicinity of the measurement position P2 was listed in the column of "(Mg + Mn) concentration (at%)" in Table 2.
  • the concentrations of Fe, Mn, and Mg are each expressed as an atomic ratio relative to 100 at% Ti.
  • HALT accelerated life test
  • samples not included in the present invention i.e., comparative examples
  • samples 8 and 16 are comparative examples not included in the present invention.
  • the margin region Rm can be densified without decreasing the insulation reliability compared to a sample to which Fe is not added. Note that, if the first Fe concentration is made higher than the second Fe concentration, many oxygen defects are generated in the capacitance region Rc and the firing temperature for densifying the margin region Rm becomes high, so Fe is added so that the second Fe concentration is higher than the first Fe concentration.
  • the HALT50% value of each sample is further analyzed. Comparing sample 1 and sample 2, the same amount of Fe2O3 powder is added to the raw material, but the temperature of sample 1 is increased at a higher rate than that of sample 2, so the Fe concentration difference of sample 1 is larger than that of sample 2. The HALT50% value of sample 1 is higher than that of sample 2. The reason why the HALT50% value of sample 1 is higher than that of sample 2 is that the Fe concentration difference of sample 1 is larger than that of sample 2, so the first concentration of sample 1 is lower than the first concentration of sample 2, and as a result, the generation of oxygen defects in the capacitance region Rc of sample 1 is suppressed compared to sample 2.
  • the margin region Rm can be densified without reducing the insulation reliability of the multilayer ceramic capacitor compared to a sample to which Fe is not added.
  • the firing temperature of sample 1 was lower than that of sample 2, that is, sample 1 was sintered at a lower firing temperature than sample 2.
  • the firing temperature of the multilayer ceramic capacitor is determined by the sinterability of the margin region Rm. Since sample 1 is sintered at a lower temperature than sample 2, the margin region Rm of sample 1 is sintered at a lower temperature than the margin region Rm of sample 2.
  • the margin region Rm can be densified without increasing the firing temperature compared to a sample without added Fe.
  • the CR product is reduced to 466 M ⁇ F or less.
  • the reason why the CR product is reduced in Sample 6, Sample 7, Sample 14, Sample 15, and Sample 24 is that the first Fe concentration is 0.4 at% or more in these samples, and therefore a large amount of conductive magnetite (Fe 3 O 4 ) is generated in the capacitance region Rc, resulting in a reduction in the insulation resistance between the internal electrodes. Therefore, it is desirable to set the first Fe concentration to less than 0.4 at%. By setting the first Fe concentration to less than 0.4 at%, a high CR product can be achieved in the multilayer ceramic capacitor.
  • the designations "first,” “second,” “third,” and the like are used to identify components, and do not necessarily limit the number, order, or content. Furthermore, numbers for identifying components are used in different contexts, and a number used in one context does not necessarily indicate the same configuration in another context. Furthermore, there is no prohibition on a component identified by a certain number also serving the function of a component identified by another number.
  • [Appendix 2] The difference between the second concentration and the first concentration is greater than 0.4 at% and less than 1.15 at%.
  • [Appendix 3] The second concentration is 0.4 at% or more.
  • [Appendix 4] The first concentration is less than 0.4 at%.
  • [Appendix 5] The margin region contains less than 1.2 at % of a sintering aid; The sintering aid is at least one of Mg and Mn.
  • [Appendix 6] A circuit module comprising the multilayer ceramic capacitor according to any one of [Appendix 1] to [Appendix 5].
  • [Appendix 7] An electronic device including the circuit module according to [Supplementary Note 6].
  • [Appendix 8] A step of preparing a laminated unit in which an internal electrode pattern containing a powder of a main component metal and a dielectric pattern containing an Fe-containing powder and arranged around the internal electrode pattern are formed on a dielectric green sheet; A step of stacking a plurality of the laminate units to form a laminate; a firing step of firing the laminate;
  • the method for manufacturing a multilayer ceramic capacitor includes the steps of: [Appendix 9] In the firing step, the temperature of the laminate is increased from a preheating temperature to a firing temperature at a rate of 4000° C./h or more. The manufacturing method described in [Appendix 8].

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

絶縁信頼性を低下させることなくサイドマージン領域における誘電体層の緻密化を促進する。本発明の一態様は、本体と、第１外部電極と、第２外部電極と、を備える積層セラミックコンデンサに関する。本体は、第１内部電極層、第２内部電極層、及び誘電体層を含む。本体は、少なくとも容量領域とマージン領域とに区画される。容量領域は、第１方向において第１内部電極と第２内部電極とが対向している領域を意味する。マージン領域は、第１方向から見て第１内部電極層及び第２内部電極層がいずれも存在しない領域を意味する。一態様において、誘電体層は、容量領域においてＦｅを第１濃度で含有し、マージン領域においてＦｅを第１濃度よりも高い第２濃度で含有する。

Description

積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
　相互参照
　本出願は、日本国特許出願２０２３－０４２４２６（２０２３年３月１６日出願）に基づく優先権を主張し、その内容は参照により全体として本明細書に組み込まれる。
　本明細書の開示は、主に、積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法に関する。本明細書の開示は、また、積層セラミックコンデンサを備える回路モジュール、及び回路モジュールを備える電子機器に関する。
　様々な電子機器に積層セラミックコンデンサが搭載されている。積層セラミックコンデンサにおいては、誘電体層と、内部電極層とが積層されている。積層セラミックコンデンサの内部電極層に電圧が印加されると、積層方向において誘電体層と内部電極層とが対向している容量発生領域において容量が発生する。積層セラミックコンデンサにおいては、外部雰囲気の水分が、容量発生領域の周囲にある誘電体層の外縁部から内部に入り込み易いので、耐湿性を確保するために誘電体層の外縁部の焼結性を高める必要がある。誘電体層の外縁部を緻密化することにより、外部雰囲気中からの積層セラミックコンデンサ内部への水分の侵入を抑制することができる。
　誘電体層を緻密化するためには、誘電体層の原料に焼結助剤を添加することが効果的である。焼結助剤が添加された前駆体を焼成することで緻密化された誘電体層を有する積層セラミックコンデンサは、例えば、特開２０１０－１０３５６６号公報及び特開２０２２－０２０８０３号公報に記載されている。これらの先行技術文献においては、焼結助剤として、Ｍｎ（マンガン）、Ｍｇ（マグネシウム）、Ｓｉ（ケイ素）、Ｂ（ホウ素）、Ｈｏ（ホルミウム）、Ｃａ（カルシウム）、Ｖ（バナジウム）及びこれらの酸化物、並びに、Ｌｉ（リチウム）、Ｋ（カリウム）、Ｎａ（ナトリウム）及びＢ（ホウ素）のいずれかを含むＳｉ（ケイ素）を主成分としたガラスが挙げられている。
特開２０１０－１０３５６６号公報 特開２０２２－０２０８０３号公報
　積層セラミックコンデンサは、誘電体層の前駆体である誘電体グリーンシートと、内部電極層の前駆体である内部電極パターンと、が積層された積層体を焼成することで作製される。積層体の焼成時には、内部電極パターンに内部電極層の主成分金属として含有されているＮｉが誘電体グリーンシートへ拡散し、この拡散したＮｉが誘電体層の緻密化を促す。Ｎｉは、誘電体層のうち容量領域に多く拡散する一方、積層方向からみて内部電極パターンが形成されていないマージン領域へは拡散しにくい。
　このように、積層体の焼成時に、Ｎｉが誘電体グリーンシートへ不均一に拡散するため、誘電体層は、容量領域において焼成が進行しやすく、マージン領域において焼成が進行しにくい。マージン領域における誘電体層の緻密化を促進するために高温で焼成を行うと、容量領域において焼結が過度に進行してしまう。容量領域において誘電体層が過度に進行すると、積層セラミックコンデンサの絶縁信頼性が低下してしまうという問題がある。
　本明細書において開示される発明の目的は、上述した問題の少なくとも一部を解決または緩和することである。本明細書に開示される発明のより具体的な目的の一つは、積層セラミックコンデンサにおいて、絶縁信頼性を低下させることなくマージン領域における誘電体層の緻密化を促進することである。
　本発明の前記以外の目的は、明細書全体の記載を通じて明らかにされる。本明細書に開示される発明は、「発明を解決しようとする課題」の欄の記載以外から把握される課題を解決するものであってもよい。本明細書に、実施形態の作用効果が記載されている場合には、その作用効果から当該実施形態に対応する発明の課題を把握することができる。
　本明細書において開示される様々な発明は、「本発明」と総称されることがある。本発明の一態様における積層セラミックコンデンサは、本体と、第１外部電極と、第２外部電極と、を備える。一態様において、本体は、第１内部電極層、第２内部電極層、及び誘電体層を含む。一態様において、誘電体層は、第１方向において、第１内部電極層と第２内部電極層との間に配置されている。第１外部電極は、本体に、第１内部電極層と電気的に接続するように設けられる。第２外部電極は、本体に、第２内部電極層と電気的に接続するように設けられる。一態様において、本体は、少なくとも容量領域とマージン領域とに区画される。一態様において、容量領域は、第１方向において第１内部電極と第２内部電極とが対向している領域を意味する。一態様において、マージン領域は、第１方向から見て第１内部電極層及び第２内部電極層がいずれも存在しない領域を意味する。一態様において、誘電体層は、容量領域においてＦｅを第１濃度で含有し、マージン領域においてＦｅを第１濃度よりも高い第２濃度で含有する。
　本明細書に開示されている発明の一実施形態によれば、絶縁信頼性を低下させることなくマージン領域における誘電体層の緻密化を促進することができる。
本発明の一実施形態に係る積層セラミックコンデンサを模式的に示す斜視図である。 図１の積層セラミックコンデンサをＩ－Ｉ線で切断した断面を模式的に示す断面図である。 図１の積層セラミックコンデンサをＩＩ－ＩＩ線で切断した断面を模式的に示す断面図である。 図１の積層セラミックコンデンサの平面図である。 本発明の一実施形態に従った積層セラミックコンデンサの製造方法を示すフロー図である。 積層体を作製する工程の流れを示すフロー図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 積層ユニットの作製工程の一部を示すための模式的な図である。 チップ積層体を模式的に示す断面図である。 積層ユニットＵ１の変形例を模式的に示す図である。 積層ユニットＵ２の変形例を模式的に示す図である。 積層ユニットＵ２０１の作製工程の一部を示すための模式的な図である。 積層ユニットＵ２０１の作製工程の一部を示すための模式的な図である。 積層ユニットＵ２０１の作製工程の一部を示すための模式的な図である。 積層ユニットＵ２０２の作製工程の一部を示すための模式的な図である。 積層ユニットＵ２０２の作製工程の一部を示すための模式的な図である。 積層ユニットＵ２０２の作製工程の一部を示すための模式的な図である。 積層ユニットＵ２０１及び積層ユニットＵ２０２を積層して形成された積層体を模式的に示す断面図である。 チップ積層体を模式的に示す断面図である。
　以下、適宜図面を参照し、本発明の様々な実施形態を説明する。複数の図面において共通する構成要素には当該複数の図面を通じて同一又は類似の参照符号が付されている。各図面は、説明の便宜上、必ずしも正確な縮尺で記載されているとは限らない点に留意されたい。以下で説明される実施形態は、必ずしも特許請求の範囲に係る発明を限定するものではない。以下の実施形態で説明されている諸要素が発明の解決手段に必須であるとは限らない。
　各図には、説明の便宜のため、互いに直交するＬ軸、Ｗ軸、及びＴ軸が記載されていることがある。本明細書において、積層セラミックコンデンサ１の各構成部材の寸法、配置、形状、及びこれら以外の特徴は、Ｌ軸、Ｗ軸、及びＴ軸を基準に説明されることがある。
１　積層セラミックコンデンサ１
１－１　積層セラミックコンデンサ１の基本構造
　図１ないし図４を参照して、一実施形態に係る積層セラミックコンデンサ１の基本構造について説明する。図１は、一実施形態に係る積層セラミックコンデンサ１の斜視図である。図２は、積層セラミックコンデンサ１をＩ－Ｉ線で切断した断面を模式的に示す断面図である。図３は、積層セラミックコンデンサ１をＩＩ－ＩＩ線で切断した断面を模式的に示す断面図である。図４は、積層セラミックコンデンサ１の平面図である。
　積層セラミックコンデンサ１は、本体１０と、本体１０に設けられた第１外部電極３１と、第２外部電極３２と、を備える。図２に示されている例では、第１外部電極３１は、第２外部電極３２から離間して配置される。
　本体１０は、複数の誘電体層１１と、複数の第１内部電極層２１と、複数の第２内部電極層２２と、を含む。本明細書において、第１内部電極層２１及び第２内部電極層２２を区別する必要がない場合には、第１内部電極層２１及び第２内部電極層２２を総称して「内部電極層」と呼ぶことがある。本体１０において、誘電体層１１は、隣接する内部電極層の間に配置されている。例えば、本体１０において、誘電体層１１の上面には第１内部電極層２１が設けられており、誘電体層１１の下面には第２内部電極層２２が設けられている。
　本体１０は、誘電体層１１、第１内部電極層２１、及び第２内部電極層２２を積層方向に沿って積層することで構成される。図示の実施形態では、誘電体層１１、第１内部電極層２１、及び第２内部電極層２２がＴ軸方向に沿って積層されている。積層方向は、図示の実施形態のようにＴ軸に沿う方向であってもよいし、Ｌ軸又はＷ軸に沿う方向であってもよい。
　積層方向の両端に配置されている誘電体層１１は、カバー層と呼ばれることがある。図２に示されている例では、積層方向の上端に上側カバー層１２が設けられており、積層方向の下端に下側カバー層１３が設けられている。上側カバー層１２及び下側カバー層１３は、誘電体層１１と同じ材料から構成されてもよい。上側カバー層１２及び下側カバー層１３は、本体１０の一部であってもよい。
　本体１０は、上面１０ａ、下面１０ｂ、第１端面１０ｃ、第２端面１０ｄ、第１側面１０ｅ、及び第２側面１０ｆを有する。本体１０は、上面１０ａ、下面１０ｂ、第１端面１０ｃ、第２端面１０ｄ、第１側面１０ｅ、及び第２側面１０ｆによって、その外表面が画定される。
　上面１０ａ及び下面１０ｂはそれぞれ本体１０の高さ方向（Ｔ軸方向）両端の面を成す。言い換えると、上面１０ａ及び下面１０ｂは、Ｔ軸方向において相対している。第１端面１０ｃ及び第２端面１０ｄはそれぞれ本体１０の長さ方向（Ｌ軸方向）両端の面を成す。言い換えると、第１端面１０ｃ及び第２端面１０ｄは、Ｌ軸方向において相対している。第１側面１０ｅ及び第２側面１０ｆはそれぞれ本体１０の幅方向（Ｗ軸方向）両端の面を成している。言い換えると、第１側面１０ｅ及び第２側面１０ｆは、Ｗ軸方向において相対している。上面１０ａと下面１０ｂとの間は本体１０の高さ寸法だけ離間しており、第１端面１０ｃと第２端面１０ｄとの間は本体１０の長さ寸法だけ離間しており、第１側面１０ｅと第２側面１０ｆとの間は本体１０の幅寸法だけ離間している。
　第１内部電極層２１は、その一端が本体１０の外部に向かって引き出される。第１内部電極層２１は、本体１０の表面に設けられた第１外部電極３１と接続される。第２内部電極層２２は、その一端が本体１０の外部に向かって引きだされる。第２内部電極層２２は、本体１０の表面に設けられた第２外部電極３２と接続される。図２に示されている実施形態では、第１内部電極層２１は、第１端面１０ｃから本体１０の外部に向かって引き出されている。第１内部電極層２１は、本体１０のＬ軸方向の一端において、第１外部電極３１と接続されている。第２内部電極層２２は、第２端面１０ｄから本体１０の外部に向かって引き出されている。第２内部電極層２２は、本体１０のＬ軸方向の他端において、第２外部電極３２と接続されている。図２に示されている例では、第１内部電極層２１及び第２内部電極層２２は、相対する第１端面１０ｃ及び第２端面１０ｄにそれぞれ引き出されているが、第１内部電極層２１及び第２内部電極層２２は、第１外部電極３１及び第２外部電極３２の配置及び形状に応じて、本体１０の様々な面から引き出され得る。例えば、第１外部電極３１及び第２外部電極３２がいずれも下面１０ｂに配置されている場合には、第１外部電極３１及び第２外部電極３２はいずれも下面から引き出される。第１外部電極３１及び第２外部電極３２は、互いから離間している限り、本体１０のいずれの表
面に設けられてもよい。
　一態様において、積層セラミックコンデンサ１は、直方体形状を有するように構成されてもよい。本明細書において「直方体」または「直方体形状」という場合には、数学的に厳密な意味での「直方体」のみを意味するものではない。後述するように、本体１０の角及び／または辺は、湾曲していてもよい。本体１０の寸法及び形状は、本明細書で明示されるものには限定されない。
　一態様において、積層セラミックコンデンサ１のＬ軸方向における寸法（長さ寸法）は、０．２ｍｍ～２．５ｍｍの範囲にあり、Ｗ軸方向における寸法（幅寸法）は０．１ｍｍ～３．５ｍｍの範囲にあり、Ｔ軸方向における寸法（高さ寸法）は０．１ｍｍ～３．０ｍｍの範囲にある。一態様において、積層セラミックコンデンサ１の長さ寸法は、幅寸法よりも大きくてもよい。一態様において、積層セラミックコンデンサ１の高さ寸法は、幅寸法よりも大きくてもよい。一態様において、積層セラミックコンデンサ１の幅寸法は、長さ寸法よりも大きくてもよい。
　積層セラミックコンデンサ１は、電子回路基板に実装され得る。積層セラミックコンデンサ１が搭載された電子回路基板は、回路モジュールと呼ばれることがある。回路モジュールには、積層セラミックコンデンサ１以外の様々な電子部品も実装され得る。この回路モジュールは、様々な電子機器に搭載され得る。回路モジュールが搭載され得る電子機器には、スマートフォン、タブレット、ゲームコンソール、自動車の電装品、サーバ及びこれら以外の様々な電子機器が含まれる。
１－２　本体１０の区画
　本体１０は、複数の領域に区画される。図示の実施形態においては、本体１０は、少なくとも、容量領域Ｒｃと、第１引出領域Ｒａ１と、第２引出領域Ｒａ２と、第１マージン領域Ｒｍ１と、第２マージン領域Ｒｍ２と、に区画されている。
　容量領域Ｒｃにおいては、積層方向において、第１内部電極層２１と第２内部電極層２２とが誘電体層１１を介して相対するように配置されている。第１外部電極３１と第２外部電極３２との間に電圧が印加されると、第１内部電極層２１と第２内部電極層２２との間に静電容量が生じる。つまり、容量領域Ｒｃは、積層方向において、第１内部電極層２１と第２内部電極層２２とが対向している領域であり、静電容量を生じさせる領域である。
　図２及び図４に示されているように、第１引出領域Ｒａ１は、容量領域Ｒｃと第１内部電極層２１が引き出される本体１０の表面との間の領域である。図示の実施形態では、第１内部電極層２１が第１端面１０ｃから引き出されているので、第１引出領域Ｒａ１は、容量領域Ｒｃと第１端面１０ｃとの間にある。図４に示されているように、第１引出領域Ｒａ１は、積層方向から見たときに、第１内部電極層２１が存在しているが、第２内部電極層２２が存在していない領域である。第１引出領域Ｒａ１においては、積層方向において、隣接する第１内部電極層２１同士が、誘電体層１１を介して対向するように配置されている。第２引出領域Ｒａ２は、容量領域Ｒｃと第２内部電極層２２が引き出される本体１０の表面との間の領域である。図示の実施形態では、第２内部電極層２２が第２端面１０ｄから引き出されているので、第２引出領域Ｒａ２は、容量領域Ｒｃと第２端面１０ｄとの間にある。図４に示されているように、第２引出領域Ｒａ２は、積層方向から見たときに、第２内部電極層２２が存在しているが、第１内部電極層２１が存在していない領域である。第２引出領域Ｒａ２においては、積層方向において、隣接する第２内部電極層２２同士が、誘電体層１１を介して対向するように配置されている。本明細書において、第１引出領域Ｒａ１と第２引出領域Ｒａ２とを区別する必要がない場合には、両者をまとめて「引出領域Ｒａ」と呼ぶことがある。
　図３及び図４に示されているように、第１マージン領域Ｒｍ１は、積層方向から見て第１内部電極層２１及び第２内部電極層２２がいずれも存在しない領域である。図示の実施形態では、第１マージン領域Ｒｍ１は、容量領域Ｒｃと第１側面１０ｅとの間及び引出領域Ｒａと第１側面１０ｅとの間にある。第２マージン領域Ｒｍ２も、第１マージン領域Ｒｍ１と同様に、積層方向から見て第１内部電極層２１及び第２内部電極層２２がいずれも存在しない領域である。図示の実施形態では、第２マージン領域Ｒｍ２は、容量領域Ｒｃと第２側面１０ｆとの間及び引出領域Ｒａと第１側面１０ｅとの間にある。本明細書において、第１マージン領域Ｒｍ１と第２マージン領域Ｒｍ２とを区別する必要がない場合には、両者をまとめて「マージン領域Ｒｍ」と呼ぶことがある。図示の実施形態では、積層方向から見て容量領域Ｒｃと第１側面１０ｅとの間及び容量領域Ｒｃと第２側面１０ｆとの間がマージン領域Ｒｍであるが、積層方向や第１外部電極３１及び第２外部電極３２の配置に応じて、マージン領域Ｒｍは、容量領域Ｒｃの周囲の様々な領域に配置され得る。例えば、第１内部電極層２１及び第２内部電極層２２がＬ軸方向において積層されるとともに下面１０ｂから引き出される場合には、容量領域Ｒｃと上面１０ａ、第１側面１０ｅ、及び第２側面１０ｆとの間の領域がマージン領域Ｒｍとなる。この場合、容量領域Ｒｃと下面１０ｂとの間の一部の領域（積層方向であるＬ軸方向から見て第１内部電極層２１及び第２内部電極層２２がいずれも存在していない領域）もマージン領域Ｒｍに含めることができる。別の例として、第１内部電極層２１及び第２内部電極層２２がＷ軸方向において積層されるとともに下面１０ｂから引き出される場合には、容量領域Ｒｃと上面１０ａ、第１端面１０ｃ、及び第２端面１０ｄとの間の領域がマージン領域Ｒｍとなる。この場合、容量領域Ｒｃと下面１０ｂとの間の一部の領域（積層方向であるＷ軸方向から見て第１内部電極層２１及び第２内部電極層２２がいずれも存在していない領域）もマージン領域Ｒｍに含めることができる。
１－３　誘電体層１１
　誘電体層１１は、化学式ＡＢＯ3で表される酸化物を主成分として含む。この酸化物は、ペロブスカイト構造を有していてもよい。誘電体層１１の全質量を基準にして、誘電体層１１に５０ｗｔ％以上含まれている成分を、誘電体層１１の主成分とすることができる。化学式ＡＢＯ3で表される酸化物が誘電体層１１に５０ｗｔ％以上含まれている場合に、誘電体層１１は、化学式ＡＢＯ3で表される酸化物を主成分として含むということができる。誘電体層１１は、化学式ＡＢＯ3で表される酸化物を６０ｗｔ％以上、７０ｗｔ％以上、８０ｗｔ％、又は９０ｗｔ％以上含有することが望ましい。
　化学式ＡＢＯ3において、「Ａ」は、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、及びＭｇ（マグネシウム）からなる群から選択される少なくとも１つの元素である。化学式ＡＢＯ3において、「Ｂ」は、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、及びＨｆ（ハフニウム）からなる群から選択される少なくとも１つの元素である。化学式ＡＢＯ3で表される酸化物がペロブスカイト構造を有する場合には、元素「Ａ」及び「Ｂ」はそれぞれ、ペロブスカイト構造のＡサイト及びＢサイトに位置する。誘電体層１１に主成分として含まれる酸化物は、例えば、ＢａＴｉＯ3（チタン酸バリウム）、ＣａＺｒＯ3（ジルコン酸カルシウム）、ＣａＴｉＯ3（チタン酸カルシウム）、ＳｒＴｉＯ3（チタン酸ストロンチウム）、ＭｇＴｉＯ3（チタン酸マグネシウム）である。
　誘電体層１１に主成分として含まれる酸化物は、化学式Ｂａ1-x-yＣａxＳｒyＴｉ1-zＺｒzＯ3(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)で表される酸化物であってもよい。この種の酸化物の例には、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウム、及びチタン酸ジルコン酸バリウムカルシウムが含まれる。
　誘電体層１１は、主成分の酸化物以外に、Ｆｅ（鉄）を含有する。誘電体層１１におけるＦｅの濃度については後述する。
　誘電体層１１は、主成分の酸化物以外に、公知の焼結助剤に由来する元素を含むことができる。公知の焼結助剤の例は、Ｍｇ（マグネシウム）及びＭｎ（マンガン）である。
　誘電体層１１は、添加物元素を含むことができる。一態様において、誘電体層１１に含まれる添加物元素は、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｖ（バナジウム）、及びＣｒ（クロム）から成る群より選択される少なくとも一つの元素である。誘電体層１１は、上記の添加物元素を、２種類以上含有してもよい。
　誘電体層１１は、主成分の酸化物以外に希土類元素の酸化物を含んでもよい。誘電体層１１に含まれる希土類元素の酸化物は、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユーロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム)、Ｔｍ（ツリウム）、およびＹｂ（イッテルビウム）から成る群より選択される少なくとも一つの希土類元素の酸化物であってもよい。誘電体層１１は、希土類元素の酸化物を、２種類以上含有してもよい。
　誘電体層１１には、さらに別の種類の酸化物が含まれてもよい。誘電体層１１は、例えば、Ｃｏ（コバルト）、Ｌｉ（リチウム）、Ｂ（ホウ素）、Ｎａ（ナトリウム）、Ｋ（カリウム）、及びＳｉ（ケイ素）から成る群より選択される少なくとも一つの元素の酸化物を含んでもよい。誘電体層１１は、これらの元素の酸化物を、２種類以上含有してもよい。
　誘電体層１１は、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、Ｋ、及びＳｉから成る群より選択される少なくとも一つの元素を含むガラスを含有してもよい。
　一態様において、誘電体層１１の膜厚（Ｔ軸方向における寸法）は、０．２～５μｍとされる。誘電体層１１の膜厚の下限は、１．５μｍであってもよい。誘電体層１１の膜厚の上限は、３μｍであってもよい。
１－４　第１内部電極層２１及び第２内部電極層２２
　一態様において、第１内部電極層２１は、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｓｎ（スズ）等の卑金属を主成分として含む。第１内部電極層２１の全質量を基準にして、第１内部電極層２１に５０ｗｔ％以上含まれている成分を、第１内部電極層２１の主成分とすることができる。第１内部電極層２１は、主成分である卑金属を、６０ｗｔ％以上、７０ｗｔ％以上、８０ｗｔ％、又は９０ｗｔ％以上含有することが望ましい。
　第１内部電極層２１は、主成分金属に加え、添加金属元素を含むことができる。第１内部電極層２１に含まれ得る添加金属元素は、例えば、第１内部電極層２１の主成分金属よりも貴な金属である。第１内部電極層２１に含まれ得る添加金属元素は、例えば、Ａｕ、Ｓｎ、Ｃｒ、Ｙ、Ｉｎ（インジウム）、Ａｓ（砒素）、Ｃｏ、Ｃｕ、Ｉｒ（イリジウム）、Ｍｇ、Ｏｓ（オスミウム）、Ｐｄ、Ｐｔ、Ｒｅ（レニウム）、Ｒｈ（ロジウム）、Ｒｕ（ルテニウム）、Ｓｅ（セレン）、Ｔｅ（テルル）、Ｗ、及びＺｎ（亜鉛）から成る群より選択される一の元素又は二以上の元素である。
　第１内部電極層２１の成分に関する説明は、第２内部電極層２２の成分にも当てはまる。
１－５　第１外部電極３１及び第２外部電極３２
　一態様において、第１外部電極３１及び第２外部電極３２は、本体１０に導電性ペーストを塗布し、この導電性ペーストを加熱することで形成される。導電性ペーストは、Ａｇ（銀）、Ｐｄ（パラジウム）、Ａｕ（金）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｓｎ（スズ）、Ｃｕ（銅）、Ｗ（タングステン）、Ｔｉ（チタン）、及びこれらの合金から成る群のうち少なくとも１つの物質を含むことができる。
１－６　Ｆｅ濃度
　上記のとおり、誘電体層１１は、Ｆｅを含有する。本発明者は、Ｆｅが誘電体の焼結を促進することに着目し、誘電体層１１のうち容量領域ＲｃにおけるＦｅの濃度よりもマージン領域ＲｍにおけるＦｅの濃度（第２濃度）を高くすることにより、誘電体層１１にＦｅを添加しない場合と比べて、焼成温度を高くすることなくマージン領域Ｒｍにおいて誘電体層１１を緻密化できることを確認した。
　本発明の一態様において、誘電体層１１のマージン領域ＲｍにおけるＦｅの濃度を表す第２濃度は、誘電体層１１の容量領域（Ｒｃ）におけるＦｅの濃度を表す第１濃度よりも高い。これにより、積層セラミックコンデンサ１の絶縁信頼性を低下させることなく、マージン領域Ｒｍにおける誘電体層１１の緻密化を促進することができる。本明細書においては、誘電体層１１のうち容量領域Ｒｃに含まれる部位におけるＦｅの濃度を「第１濃度」と呼び、誘電体層１１のうちマージン領域Ｒｍに含まれる部位におけるＦｅの濃度を「第２濃度」と呼ぶことがある。本明細書において、誘電体層１１におけるＦｅの濃度は、Ｔｉ１００ａｔ％に対するＦｅの原子数比率を意味する。
　引出領域ＲａにおけるＦｅの濃度は、マージン領域ＲｍにおけるＦｅの濃度（第２濃度）よりも低くてもよい。引出領域ＲａにおけるＦｅの濃度は、容量領域ＲｃにおけるＦｅの濃度より高くてもよい。本明細書においては、誘電体層１１のうち引出領域Ｒａに含まれる部位におけるＦｅの濃度を「第３濃度」と呼ぶことがある。引出領域Ｒａは、容量領域Ｒｃよりも焼成が進行しにくく、マージン領域Ｒｍよりも焼成が進行しやすい。よって、第３濃度は、第１濃度よりも高く、第２濃度よりも低いことが望ましい。
　容量領域Ｒｃにおける第１濃度は、誘電体層１１のうち容量領域Ｒｃに含まれる測定位置Ｐ１におけるＦｅの濃度を意味してもよい。測定位置Ｐ１は、例えば、ＬＷ面に平行で本体１０のＴ軸方向における中心を通る第１仮想面と、ＬＴ面に平行で容量領域Ｒｃと第２マージン領域Ｒｍ２との境界から容量領域ＲｃのＷ軸方向における寸法の１／４だけ内側に入った位置を通る第２仮想面とが交わる交線上に設定されてもよい。
　マージン領域Ｒｍにおける第２濃度は、誘電体層１１のうちマージン領域Ｒｍに含まれる測定位置Ｐ２におけるＦｅの濃度を意味してもよい。測定位置Ｐ２は、例えば、ＬＷ面に平行で本体１０のＴ軸方向における中心を通る第１仮想面と、ＬＴ面に平行で第２マージン領域Ｒｍ２のＷ軸方向における中心を通る第３仮想面とが交わる交線上に設定されてもよい。測定位置Ｐ２は、ＬＷ面に平行で本体１０のＴ軸方向における中心を通る第１仮想面と、ＬＴ面に平行で第１マージン領域Ｒｍ１のＷ軸方向における中心を通る第４仮想面とが交わる交線上に設定されてもよい。
　第１濃度及び第２濃度は、ＬＡ－ＩＣＰ－ＭＳ（レーザーアブレーション誘導結合プラズマ質量分析法）により測定することができる。第１濃度及び第２濃度は、ＳＴＥＭ（走査型透過型電子顕微鏡）－ＥＤＳ（エネルギー分散型Ｘ線分光器）分析、ＥＰＭＡ（電子プローブマイクロアナライザー）分析、又はこれら以外の公知の分析方法により定量されてもよい。
　本実施形態においては、第１濃度よりも高い第２濃度でマージン領域Ｒｍに含有されるＦｅによりマージン領域Ｒｍにおける焼結を促進することにより、焼結温度を高温化することなく、誘電体層１１のマージン領域Ｒｍに含まれる部位を緻密化することができる。このため、積層セラミックコンデンサ１の絶縁信頼性を低下させることなく、誘電体層１１のマージン領域Ｒｍに含まれる部位を緻密化することができる。
　マージン領域ＲｍにおけるＦｅの含有量が少なすぎると、Ｆｅによる焼結の促進効果が十分に得られない。そこで、マージン領域Ｒｍには、焼結の促進効果を得るために十分な濃度のＦｅが含有されることが望ましい。一態様においては、第２濃度を０．４ａｔ％以上とする。
　第１濃度が第２濃度と同程度である場合には、マージン領域Ｒｍだけでなく、容量領域Ｒｃにおいても第１濃度で含有されるＦｅにより誘電体層１１の焼結が促進される。容量領域Ｒｃにおいては、Ｎｉにより焼結が促進されるため、Ｆｅにより容量領域Ｒｃの焼結がさらに促進されると、容量領域Ｒｃにおいて誘電体層１１が過焼結となり、絶縁信頼性が低下するおそれがある。このため、マージン領域Ｒｍの焼結を促進する効果と積層セラミックコンデンサ１の絶縁信頼性の確保とを両立するために、第２濃度と第１濃度との差が大きいことが望ましい。そこで、一態様において、第２濃度と第１濃度との差を０．３ａｔ％以上とする。
　容量領域Ｒｃにおいては内部電極層同士が相対しているから、容量領域Ｒｃにおける酸素欠陥の発生を抑制することが望ましい。このため、容量領域Ｒｃにおける酸素欠陥の発生を抑制するために、容量領域ＲｃにおけるＦｅの含有量は抑制されることが望ましい。そこで、一態様において、第１濃度を０．４ａｔ％未満とする。
１－７　焼結助剤の濃度
　誘電体層１１の前駆体を焼成する際に、当該前駆体には、焼結助剤としてＭｇ及びＭｎの少なくとも一方を添加することができる。焼結助剤は、誘電体層１１の緻密化を促進する一方、容量領域Ｒｃに拡散したＭｇ及びＭｎは、積層セラミックコンデンサ１の静電容量を低下させる原因となる。よって、誘電体層１１におけるＭｇ及びＭｎの濃度は、マージン領域Ｒｍの焼結を促進する効果と積層セラミックコンデンサ１の高い静電容量とを両立できる範囲にすることが望ましい。一態様において、マージン領域ＲｍにおけるＭｇ及びＭｎの合計の濃度は、０．３ａｔ％以上１．１ａｔ％未満とされる。一態様において、マージン領域ＲｍにおけるＭｇ及びＭｎの合計の濃度は、０．３ａｔ％以上１．０２ａｔ％未満とされる。
２　積層セラミックコンデンサ１の製造方法
　続いて、図５及び図６を参照して、積層セラミックコンデンサ１の製造方法の概要について説明する。図５は、本発明の一実施形態に従った積層セラミックコンデンサの製造方法の流れを示すフロー図である。図６は、積層ユニットを形成する方法を示すフロー図である。
　まず、図５のステップＳ１において、複数の積層ユニットＵ１が作製される。図６、図７ａ～図７ｃ、及び図８ａ～図８ｃを参照して、積層ユニットＵ１の作製方法について説明する。
　まず、図６のステップＳ１１では、誘電体粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダーと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合し、スラリーを得る。そして、このスラリーを、例えばダイコータ法やドクターブレード法により基材フィルム上に塗工し、基材フィルム上に塗工されたスラリーを乾燥させることで、誘電体グリーンシートを得る。図７ａ及び図８ａには、このようにして得られた誘電体グリーンシート１１ａが示されている。図７ａ及び図８ａには、上記のようにして形成された誘電体グリーンシート１１ａが、１チップ分、示されている。図７ａは、１チップ分の誘電体グリーンシート１１ａの平面図を示す。図８ａは、図７ａに示されているグリーンシート１１ａを紙面の右側から見た側面図を示す。
　誘電体グリーンシートの原料粉である誘電体粉末は、例えば、チタン酸バリウム（ＢａＴｉＯ3）粉末である。チタン酸バリウム粉末は、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを、固相法、ゾル－ゲル法、水熱法等の公知の方法で反応させることで合成される。
　次に、ステップＳ１２において、図７ｂ及び図８ｂに記載されているように、誘電体グリーンシート１１ａの上面の一部の領域に内部電極パターン２０ａを形成する。内部電極パターン２０ａは、第１内部電極層２１の前駆体である。図７ｂは、内部電極パターン２０ａが形成された１チップ分の誘電体グリーンシート１１ａの平面図を示し、図８ｂは、図７ｂに示されているグリーンシート１１ａを紙面の右側から見た側面図を示す。内部電極パターン２０ａは、例えば、誘電体グリーンシート１１ａ上に内部電極用ペーストをスクリーン印刷等の公知の印刷方法により印刷することで形成される。内部電極用ペーストは、金属粉末、バインダー樹脂、及び溶剤をスリーロールミルによって混練することで製造される。つまり、内部電極用ペーストは、バインダー樹脂中に金属粉末を分散させたものである。内部電極用ペーストに含まれる金属粉末は、第１内部電極層２１及び第２内部電極層２２の主成分となるＮｉ、Ｃｕ、Ｓｎ等の卑金属の粉末を含む。内部電極用ペースト用の有機バインダーとしては、エチルセルロース等のセルロース系樹脂やブチルメタクリレート等のアクリル系樹脂を用いることができる。
　内部電極パターン２０ａは、スパッタリング法により誘電体グリーンシート上に形成されてもよい。内部電極パターンの形成方法は、本明細書で具体的に説明される方法には限られない。内部電極パターンは、公知の様々な手法、例えば、真空蒸着法、ＰＬＤ（パルスレーザー蒸着法）、ＭＯ－ＣＶＤ（有機金属化学気相成長法）、ＭＯＤ（有機金属分解法、又はＣＳＤ（化学溶液堆積法）により形成されてもよい。
　次に、ステップＳ１３において、図７ｃ及び図８ｃに記載されているように、誘電体グリーンシート１１ａの上面のうち、内部電極パターン２０ａが形成されていない領域に、誘電体パターン１６ａを形成することで、積層ユニットＵ１が作製される。積層ユニットＵ１において、誘電体パターン１６ａは、平面視した際に内部電極パターン２０ａが誘電体パターン１６ａによって覆われていない露出面２０ａ１を有するように、誘電体グリーンシート１１ａ上に形成される。例えば、図７ｃに示されているように、誘電体パターン１６ａは、平面視において、内部電極パターン２０ａの上側、下側、及び左側を覆うが、内部電極パターン２０ａの右側は覆わないように形成される。誘電体パターン１６ａは、例えば、誘電体グリーンシート１１ａ上に誘電体パターン用ペーストをスクリーン印刷等の公知の印刷方法により印刷することで形成される。
　誘電体グリーンシート１１ａ上に形成された誘電体パターン１６ａは、内部電極パターン２０ａを挟んで相対するマージン領域Ｒｍａと、相対して配置されているマージン領域Ｒｍａ同士を接続するエンド領域Ｒａａと、に区画される。マージン領域Ｒｍａは、焼成後の積層セラミックコンデンサ１において、誘電体層１１のうちマージン領域Ｒｍに含まれる部位となる。エンド領域Ｒａａは、焼成後の積層セラミックコンデンサ１において、誘電体層１１のうち引出領域Ｒａに含まれる部位となる。
　誘電体パターン用ペーストは、誘電体粉末とＦｅ含有粉末との混合粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダーと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合することで得られる。Ｆｅ含有粉末は、例えば、酸化第二鉄（Ｆｅ2Ｏ3）粉末である。混合粉末は、例えば、１００モルのＢａＴｉＯ3粉末に対して、０．６モル以上１．８モル以下のＦｅ2Ｏ3粉末を混合することで生成されてもよい。混合粉末には、酸化マグネシウム（ＭｇＯ）粉末及び二酸化マンガン（ＭｎＯ2）粉末の少なくとも一方を含有することができる。
　マージン領域Ｒｍａとエンド領域Ｒａａとを互いに異なる誘電体パターン用ペーストから形成してもよい。マージン領域Ｒｍａを第１誘電体パターン用ペーストから形成し、エンド領域Ｒａａを第２誘電体パターン用ペーストから形成してもよい。積層セラミックコンデンサ１においてマージン領域ＲｍにおけるＦｅ濃度を引出領域ＲａにおけるＦｅ濃度よりも高くするために、第１誘電体パターン用ペーストに含まれるＦｅ含有粉末の割合を、第２誘電体パターン用ペーストに含まれるＦｅ含有粉末の割合よりも高くしてもよい。
　以上のようにして積層ユニットＵ１が作成される。積層ユニットＵ１は、誘電体グリーンシート１１ａと、誘電体グリーンシート１１ａの上面の一部に形成された内部電極パターン２０ａと、誘電体グリーンシート１１ａの上において内部電極パターン２０ａの周りに形成されたＦｅ含有粉末を含む誘電体パターン１６ａと、を有する。図７ａないし図７ｃ及び図８ａないし図８ｃには、図示の簡潔さのために、単一のチップに対応する積層ユニットＵ１が記載されているが、複数チップ分の積層ユニットＵ１をまとめて作製することができる。
　次に、積層ユニットＵ２の作製方法について説明する。積層ユニットＵ２は、積層ユニットＵ１と同様に、図６のフローに従って作製される。積層ユニットＵ２の作製方法について、図６、図９ａ～図９ｃ、及び図１０ａ～図１０ｃを参照して説明する。
　まず、図６のステップＳ１１において、誘電体グリーンシート１１ｂを作製する。誘電体グリーンシート１１ｂは、誘電体グリーンシート１１ａと同様の方法で作製される。図７ａ及び図８ａには、このようにして得られた誘電体グリーンシート１１ａが示されている。図９ａ及び図１０ａには、誘電体グリーンシート１１ｂが、１チップ分、示されている。図９ａは、１チップ分の誘電体グリーンシート１１ａの平面図を示す。図１０ａは、図９ａに示されている誘電体グリーンシート１１ａを紙面の左側から見た側面図を示す。
　次に、ステップＳ１２において、図９ｂ及び図１０ｂに記載されているように、誘電体グリーンシート１１ｂの上面の一部の領域に内部電極パターン２０ｂを形成する。図９ｂは、内部電極パターン２０ｂが形成された１チップ分の誘電体グリーンシート１１ｂの平面図を示し、図１０ｂは、図９ｂに示されている誘電体グリーンシート１１ｂを紙面の左側から見た側面図を示す。内部電極パターン２０ｂは、第２内部電極層２２の前駆体である。内部電極パターン２０ｂは、内部電極パターン２０ａと同様の方法で作製される。
　次に、ステップＳ１３において、図９ｃ及び図１０ｃに記載されているように、誘電体グリーンシート１１ｂの上面のうち、内部電極パターン２０ｂが形成されていない領域に、誘電体パターン１６ｂを形成することで、積層ユニットＵ２が作製される。積層ユニットＵ２において、誘電体パターン１６ｂは、平面視した際に内部電極パターン２０ｂが誘電体パターン１６ｂによって覆われていない露出面２０ｂ１を有するように、誘電体グリーンシート１１ｂ上に形成される。例えば、図９ｃに示されているように、誘電体パターン１６ｂは、平面視において、内部電極パターン２０ｂの上側、下側、及び右側を覆うが、内部電極パターン２０ａの左側は覆わないように形成される。誘電体パターン１６ｂは、例えば、誘電体グリーンシート１１ｂ上に誘電体パターン用ペーストをスクリーン印刷等の公知の印刷方法により印刷することで形成される。誘電体パターン１６ｂ用の誘電体パターン用ペーストとして、誘電体パターン１６ａ用の誘電体パターン用ペーストと同じものを用いることができる。
　誘電体グリーンシート１１ｂ上に形成された誘電体パターン１６ｂは、内部電極パターン２０ａを挟んで相対するマージン領域Ｒｍｂと、相対して配置されているマージン領域Ｒｍｂ同士を接続するエンド領域Ｒａｂと、に区画される。マージン領域Ｒｍｂは、焼成後の積層セラミックコンデンサ１において、誘電体層１１のうちマージン領域Ｒｍに含まれる部位となる。エンド領域Ｒａｂは、焼成後の積層セラミックコンデンサ１において、誘電体層１１のうち引出領域Ｒａに含まれる部位となる。
　以上のようにして積層ユニットＵ２が作成される。積層ユニットＵ２は、誘電体グリーンシート１１ｂと、誘電体グリーンシート１１ｂの上面の一部に形成された内部電極パターン２０ｂと、誘電体グリーンシート１１ｂの上において内部電極パターン２０ｂの周りに形成されたＦｅ含有粉末を含む誘電体パターン１６ｂと、を有する。図９ａないし図９ｃ及び図１０ａないし図１０ｃには、図示の簡潔さのために、単一のチップに対応する積層ユニットＵ１が記載されているが、複数チップ分の積層ユニットＵ２をまとめて作製することができる。
　次に、図５のステップＳ２において、複数の積層ユニットＵ１及び複数の積層ユニットＵ２を交互に積層し、最上層に誘電体グリーンシート１２ａを設け、最下層に誘電体グリーンシート１３ａを設けることで積層体を得る。この積層体においては、内部電極パターン２０ａの露出面２０ａ１と内部電極パターン２０ｂの露出面２０ｂ１とが左右から交互に露出している。誘電体グリーンシート１２ａは、上側カバー層１２の前駆体であり、誘電体グリーンシート１３ａは、下側カバー層１３の前駆体である。次に、この積層体を個片化することで、本体１０の前駆体となるチップ状のチップ積層体１００が得られる。チップ積層体１００の例が、図１１に示されている。図１１は、チップ積層体１００をＬＴ面に沿って切断した断面図を示す。図示されているように、チップ積層体１００において、積層ユニットＵ１及び積層ユニットＵ２は、露出面２０ａ１及び露出面２０ｂ１が左右から交互に露出するように積層されている。
　次に、このチップ積層体１００に対して、脱脂処理を行ってもよい。脱脂処理は、Ｎ２雰囲気において行われてもよい。また、脱脂処理がなされたチップ積層体に対して、第１外部電極３１及び第２外部電極３２の下地層となる金属ペーストをディップ法で塗布してもよい。第１外部電極３１及び第２外部電極３２は、積層体に対して後述する焼成処理（ステップＳ３）を行った後に、焼成された積層体に対して金属ペーストをディップ法にて塗布し、この金属ペーストに対して焼き付け処理を行うことにより形成されてもよい。
　次に、ステップＳ３において、ステップＳ２で得られたチップ積層体１００を焼成炉に投入し、この焼成炉内でチップ積層体１００を焼成する。焼成炉内は、例えば、酸素分圧１０-9～１０-11ａｔｍの低酸素雰囲気に保たれる。焼成前には、積層体１００を所定の予熱温度で、１０分～１時間、予熱してもよい。予熱温度は、例えば、５００℃である。予熱後に、焼成炉内を高速の昇温速度で焼成温度まで昇温し、この焼成温度において、チップ積層体１００を１分～５分間焼成する。焼成温度は、例えば、１１００～１３００℃の範囲である。昇温速度は、例えば、４０００～１００００℃／ｈである。
　このステップＳ３での焼成処理により、チップ積層体１００が焼成されて積層セラミックコンデンサ１が得られる。
　焼成処理において、４０００～１００００℃／ｈの高速昇温を行うことにより、誘電体パターン１６ｂに含有されているＦｅの容量領域Ｒｃへの拡散を抑制することができる。
　積層セラミックコンデンサ１を製造するためには、図６のフロー図に示されていない処理が行われてもよい。例えば、ステップＳ３における焼成処理で得られた積層セラミックコンデンサ１に対して、Ｎ２ガス雰囲気中において６００℃～１０００℃で再酸化処理が行われてもよい。また、第１外部電極３１及び第２外部電極３２の表面に、Ｃｕ，Ｎｉ，Ｓｎ等のめっき層が設けられてもよい。このめっき層は、電解めっき法又は無電解めっき法により形成され得る。
　積層体１００を構成する積層ユニットＵ１は、図７ｃ及び図８ｃに示された態様には限定されない。図１２に、別の実施形態における積層ユニットＵ１０１を示す。図１２は、図８ｃと同じ視点で見た積層ユニットＵ１０１を示している。図１２に示されているように、積層ユニットＵ１０１は、誘電体グリーンシート１１１ａと、誘電体グリーンシート１１１ａの上面に形成された内部電極パターン１２０ａと、誘電体グリーンシート１１１ａ及び内部電極パターン１２０ａの周囲に形成された誘電体パターン１１６ｂと、を有する。積層ユニットＵ１０１においては、誘電体パターン１１６ｂが誘電体グリーンシート１１１ａの上面ではなく周囲に形成されている点で、積層ユニットＵ１と異なっている。誘電体パターン１１６ｂの配置以外は、積層ユニットＵ１に関する説明は、積層ユニットＵ１０１にも当てはまる。
　積層体１００を構成する積層ユニットＵ２は、図９ｃ及び図１０ｃに示された態様には限定されない。図１３に、別の実施形態における積層ユニットＵ１０１を示す。図１３は、図１０ｃと同じ視点で見た積層ユニットＵ１０２を示している。図１２に示されているように、積層ユニットＵ１０１は、誘電体グリーンシート１１１ｂと、誘電体グリーンシート１１１ｂの上面に形成された内部電極パターン１２０ｂと、誘電体グリーンシート１１１ｂ及び内部電極パターン１２０ｂの周囲に形成された誘電体パターン１１６ｂと、を有する。積層ユニットＵ１０２においては、誘電体パターン１１６ｂが誘電体グリーンシート１１１ｂの上面ではなく周囲に形成されている点で、積層ユニットＵ２と異なっている。誘電体パターン１１６ｂの配置以外は、積層ユニットＵ１０２に関する説明は、積層ユニットＵ１０２にも当てはまる。
　チップ積層体１００は、複数の積層ユニットＵ１の一部又は全部に代えて積層ユニットＵ１０１を備えてもよい。チップ積層体１００は、複数の積層ユニットＵ２の一部又は全部に代えて積層ユニットＵ１０２を備えてもよい。
３　チップ積層体の別の製造方法
　次に、本体１０の前駆体であるチップ積層体の別の作製方法について、図１４ａないし図１４ｃ、図１５ａないし図１５ｃ、及び図１６ａないし図１６ｂを参照して説明する。
　まず、図１４ａに示されているように、誘電体グリーンシート２１１ａを作製する。誘電体グリーンシート２１１ａは、誘電体グリーンシート１１ａと同様の方法で作製される。図１４ａには、平面視した誘電体グリーンシート２１１ａが示されている。
　次に、図１４ｂに示されているように、誘電体グリーンシート２１１ａの上面の一部の領域に内部電極パターン２２０ａを形成する。図１４ｂは、内部電極パターン２２０ａが形成された１チップ分の誘電体グリーンシート２１１ａの平面図を示す。内部電極パターン２２０ａは、第１内部電極層２１の前駆体である。内部電極パターン２２０ａは、内部電極パターン２０ａと同様の方法で作製される。内部電極パターン２２０ａは、誘電体グリーンシート２１１ａの紙面左端以外の領域を覆うように、誘電体グリーンシート２１１ａの上面に形成される。
　次に、図１４ｃに記載されているように、誘電体グリーンシート２１１ａの上面のうち、内部電極パターン２２０ａが形成されていない領域に、誘電体パターン２１２ａを形成することで、積層ユニットＵ２０１が作製される。誘電体パターン２１２ａ用の誘電体パターン用ペーストとして、誘電体パターン１６ａ用の誘電体パターン用ペーストと同じものを用いることができる。
　次に、図１５ａに示されているように、誘電体グリーンシート２１１ｂを作製する。誘電体グリーンシート２１１ｂは、誘電体グリーンシート１１ａと同様の方法で作製される。図１５ａには、平面視した誘電体グリーンシート２１１ｂが示されている。
　次に、図１５ｂに示されているように、誘電体グリーンシート２１１ｂの上面の一部の領域に内部電極パターン２２０ｂを形成する。図１５ｂは、内部電極パターン２２０ｂが形成された１チップ分の誘電体グリーンシート２１１ｂの平面図を示す。内部電極パターン２２０ｂは、第２内部電極層２２の前駆体である。内部電極パターン２２０ｂは、内部電極パターン２０ｂと同様の方法で作製される。内部電極パターン２２０ｂは、誘電体グリーンシート２１１ｂの紙面右端以外の領域を覆うように、誘電体グリーンシート２１１ｂの上面に形成される。
　次に、図１５ｃに記載されているように、誘電体グリーンシート２１１ｂの上面のうち、内部電極パターン２２０ｂが形成されていない領域に、誘電体パターン２１２ｂを形成することで、積層ユニットＵ２０２が作製される。誘電体パターン２１２ｂ用の誘電体パターン用ペーストとして、誘電体パターン１６ａ用の誘電体パターン用ペーストと同じものを用いることができる。
　次に、複数の積層ユニットＵ２０１及び複数の積層ユニットＵ２０２を交互に積層し、最上層に誘電体グリーンシート１２ａを設け、最下層に誘電体グリーンシート１３ａを設けることで積層体２００ａを得る。図１６ａには、積層体２００ａをＷＴ面に平行な平面で切断した切断面が示されている。積層体２００ａをＬＴ面に平行な面で切断すると、図１１に示されている積層体１００と同様に、内部電極パターン２２０ａの露出面と内部電極パターン２２０ｂの露出面とが積層体２００ａのＬ軸方向の両端から交互に露出している。
　次に、図１６ｂに示されているように、積層体２００ａのＷ軸方向の両端に、誘電体成形体２１６ａを貼り付けることで積層体２００ｂを作製する。誘電体成形体２１６ａは、誘電体層１１のうちマージン領域Ｒｍに該当する部位の前駆体である。誘電体成形体２１６ａは、誘電体ペーストを直方体形状に成形することで作製される。誘電体成形体２１６ａの材料となる誘電体ペーストは、誘電体パターン１６ａ用のペーストと同じものであってもよい。すなわち、誘電体成形体２１６ａの材料となる誘電体ペーストは、誘電体粉末とＦｅ含有粉末との混合粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダーと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合することで得られる。Ｆｅ含有粉末は、例えば、酸化第二鉄（Ｆｅ2Ｏ3）粉末である。混合粉末は、例えば、１００モルのＢａＴｉＯ3粉末に対して、０．６モル以上１．８モル以下のＦｅ2Ｏ3粉末を混合することで生成されてもよい。混合粉末には、酸化マグネシウム（ＭｇＯ）粉末及び二酸化マンガン（ＭｎＯ2）粉末の少なくとも一方を含有することができる。誘電体成形体２１６ａは、例えば、上記の誘電体ペーストを圧縮成型することで作製される。
　以上のようにして作製された積層体２００ｂを、積層体１００に対する焼成処理と同様に焼成することで、積層セラミックコンデンサ１が得られる。
４　実施例
　以下、実施例に基づいて本発明をさらに具体的に説明する。本発明は、以下の実施例に限定されるものではない。
４－１　試料の作製
　まず、図５及び図６に記載されている製造方法に従って、以下のようにして２６種類の試料を作製した。まず、チタン酸バリウムの粉末にポリビニルブチラール（ＰＶＢ）樹脂と、溶剤と、可塑剤とを加えて湿式混合してスラリーを得た。そして、このスラリーを基材フィルム上に塗工し、基材フィルム上に塗工されたスラリーを乾燥させて誘電体グリーンシートを得た。次に、Ｎｉ粉末に、ポリビニルブチラール（ＰＶＢ）樹脂と、溶剤と、可塑剤とを加えて湿式混合し内部電極用スラリーを得た。そして、誘電体グリーンシートの表面の一部の領域に、内部電極用スラリーを印刷して、誘電体グリーンシートの各々に内部電極パターンを形成した。
　次に、誘電体グリーンシートの表面のうち内部電極パターンが形成されていない領域に誘電体ペーストを塗布して誘電体パターンを形成した。各試料用の誘電体ペーストを生成するために、１００モルのＢａＴｉＯ3粉末に対して、以下の表１に記載されている比率となるようにＦｅ2Ｏ3粉末、ＭｇＯ粉末、及びＭｎＯ2粉末を秤量した。試料ごとの各粉末の添加量は、表１に記載されている。これらの秤量された粉末を直径１ｍｍのジルコニアビーズで混合粉砕して、誘電体パターン用の原料粉末を得た。次に、この原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂と、溶剤と、可塑剤とを加えて湿式混合し誘電体ペーストを得た。この誘電体ペーストを、誘電体グリーンシートの表面のうち内部電極パターンが形成されていない領域に塗布して誘電体パターンを形成することで、積層ユニットＵ１及び積層ユニットＵ２を形成した。この積層ユニットＵ１及び積層ユニットＵ２は、図７ｃ、図８ｃ、図９ｃ、及び図１０ｃに示されているように、誘電体グリーンシートと、当該誘電体グリーンシートの表面の一部に形成された内部電極パターンと、当該誘電体グリーンシートの表面のうち内部電極パターンが形成されていない領域に形成された誘電体パターンと、を有する。
　次に、積層ユニットを５００枚積層して積層体を形成し、この積層体を個片化することでチップ積層体を得た。積層ユニットは、図１１に示されているように、内部電極パターンが左右から交互に露出するように積層された。チップ積層体は、１００５形状（長さ寸法：１．０ｍｍ、幅寸法：０．５ｍｍ、高さ寸法：０．５ｍｍ）とした。次に、このチップ状の成形体に対して、Ｎ２雰囲気において脱脂処理を行った。次に、脱脂処理後の成形体に対して金属ペーストをディップ法で塗布することで、各成形体に外部電極となる下地層を形成した。
　次に、上記のようにして得られた各試料の前駆体であるチップ積層体を焼成炉に投入した。焼成炉内を酸素分圧１０-9～１０-10ａｔｍの低酸素雰囲気に保って、チップ積層体を５００℃で３０分間予熱した。予熱後に、焼成炉内を表１に記載されている昇温速度で表１に記載されている焼成温度まで昇温し、この焼成温度において、チップ積層体を３分間焼成した。各試料についての焼成条件は、容量領域Ｒｃにおける焼結状態（焼結の進行度）がおよそ等しくなるように（具体的には、焼成後の各試料において静電容量がおよそ１０μＦとなるように）定められた。以下では、以上のようにして得られた容量領域における焼結状態がほぼ等しい試料１～試料２４について、マージン領域の焼結状態を比較評価した。
Figure JPOXMLDOC01-appb-T000001
　試料１～試料２４においては、誘電体グリーンシート及び誘電体パターンが焼成されて誘電体層となっており、内部電極パターンが焼成されて内部電極層となっている。また、成形体に形成した下地層が外部電極となっている。よって、試料１～試料２４はいずれも、Ｔ軸方向に沿って交互に配置された誘電体層及び内部電極層を有する積層セラミックコンデンサである。
４－２　耐湿負荷試験
　試料１～試料２４の各々について耐湿負荷試験を行った。具体的には、試料１～試料２４の各々について、５００個ずつサンプルを選択し、試験温度＝４０℃、相対湿度＝９５％ＲＨ、印加電圧＝１０Ｖｄｃ（direct current）、時間＝５００ｈの条件で、耐湿負荷試験を行った後、すぐに耐湿槽から取り出し、室温に戻ったところでその抵抗値を測定した。そして、抵抗値が２５ＭΩ未満のものを耐湿不良と判定し、その不良率を調べた。耐湿負荷試験の結果、試料１～試料２４のいずれについても、不良率は０％であったため、優れた耐湿性を有すると判定した。
４－３　濃度測定
　次に、各試料に含有されているＦｅ、Ｍｇ、Ｍｎの濃度を想定した。具体的には、試料１～試料２４の各々をＬＴ面が観察面となるように研磨し、観察面を露出させた各試料をレーザーアブレーション装置内へ搬送した。次に、装置内で、各試料の観察面の容量領域内にある測定位置Ｐ１付近及びマージン領域Ｒｍ内にある測定位置Ｐ２付近にレーザーを照射して、各レーザー照射部位におけるＢａ、Ｔｉ、Ｆｅ、Ｍｎ、及びＭｇの濃度を測定した。レーザーアブレーション装置には、Ｅｌｅｍｅｎｔａｌ　Ｓｃｉｅｎｔｉｆｉｃ　Ｌａｓｅｒｓ社のＮＷＲ２１３を使用し、誘導結合プラズマ質量分析装置には、アジレントテクノロジー社製のＡｇｉｌｅｎｔ　７９００　ＩＣＰ－ＭＳを使用した。このようにして測定された容量領域にある測定位置Ｐ１付近におけるＦｅ濃度を、表２の「第１Ｆｅ濃度（ａｔ％）」の列に記載した。表２の第１Ｆｅ濃度は、容量領域ＲｃにおけるＦｅの濃度を表す第１濃度に対応する。また、マージン領域Ｒｍにある測定位置Ｐ２付近におけるＦｅ濃度を、表２の「第２Ｆｅ濃度（ａｔ％）」の列に記載した。表２の第２Ｆｅ濃度は、マージン領域ＲｍにおけるＦｅの濃度を表す第２濃度に対応する。また、第２Ｆｅ濃度と第１Ｆｅ濃度との差を求め、この差を表２の「Ｆｅ濃度差分」の列に記載した。さらに、測定位置Ｐ２付近におけるＭｎ濃度とＭｇ濃度との合計を、表２の「（Ｍｇ＋Ｍｎ）濃度（ａｔ％）」の列に記載した。Ｆｅ、Ｍｎ、及びＭｇの濃度はそれぞれ、Ｔｉ１００ａｔ％に対する原子数比率で表されている。
４－４　静電容量
　試料１～２４の各々について、静電容量を測定した。静電容量は、ＬＣＲメーターを使用し、交流印加電圧を１Ｖｒｍｓ－１ｋＨｚとして測定した。各試料について１００個のサンプルを選択し、この１００個のサンプルの各々について静電容量を求め、その平均値を各試料の静電容量とした。このようにして算出した静電容量を表２の「静電容量（μＦ）」の列に記載した。
４－５　ＨＡＬＴ
　試料１～試料２４の各々について、１００個ずつサンプルを選択し、この選択したサンプルの各々について加速寿命試験（ＨＡＬＴ）を行った。加速寿命試験では、試料１～試料２４ごとに選択された１００個のサンプルの各々について１２５℃下で１５Ｖ／μｍの電圧を印加したときの故障時間を求め、この１００個のサンプルについて求められた故障時間の中央値を表２の「ＨＡＬＴ５０％値（ｍｉｎ）」の列に記載した。
４－６　ＣＲ積
　試料１～試料２４の各々について、１００個ずつサンプルを選択し、この選択したサンプルの各々について絶縁抵抗計を用いて、１０Ｖの直流電圧を１分間印加した後の絶縁抵抗ＩＲを測定した。この１００個のサンプルについて求められた絶縁抵抗ＩＲの平均値を、各試料の絶縁抵抗とした。そして、各試料の絶縁抵抗と静電容量との積を求めた。この積を、表２の「ＣＲ積（（ＭΩμＦ））」の列に記載した。
Figure JPOXMLDOC01-appb-T000002
　表２において、本発明に包含されない試料（つまり、比較例）については、試料番号にアスタリスク（＊）が付加されている。具体的には、試料８及び試料１６は、本願発明に包含されない比較例である。
４－７　分析
　マージン領域ＲｍにおけるＦｅ濃度（つまり、第２Ｆｅ濃度）が、容量領域ＲｃにおけるＦｅ濃度（つまり、第１Ｆｅ濃度）よりも高い試料１ないし試料７の特性を、Ｆｅの含有の有無以外は同一原材料を用いた試料８の特性と比較すると、試料１ないし試料７はいずれも、試料８よりも低温で焼成が行うことが可能となっており、また、試料８よりもＨＡＬＴ５０％値が高いことが分かる。また、マージン領域ＲｍにおけるＦｅ濃度（つまり、第２Ｆｅ濃度）が、容量領域ＲｃにおけるＦｅ濃度（つまり、第１Ｆｅ濃度）よりも高い試料９ないし試料１５の特性を、Ｆｅの含有の有無以外は同一原材料を用いた試料１６の特性と比較すると、試料９ないし試料１５はいずれも、試料１６よりも低温で焼成が行うことが可能になっており、また、試料１６よりもＨＡＬＴ５０％値が高いことが分かる。また、耐湿負荷試験の結果から、試料１ないし試料７及び試料９ないし試料１５はいずれも、マージン領域Ｒｍが緻密化していることが確認されている。よって、マージン領域Ｒｍにおける第２Ｆｅ濃度を容量領域Ｒｃにおける第１Ｆｅ濃度よりも高くすることにより、Ｆｅが添加されていない試料と比べて絶縁信頼性を低下させることなく、マージン領域Ｒｍを緻密化できることが確認された。なお、第１Ｆｅ濃度を第２Ｆｅ濃度よりも高くすると、容量領域Ｒｃにおいて酸素欠陥が多く発生するとともに、マージン領域Ｒｍを緻密化するための焼成温度が高くなるため、Ｆｅは、第２Ｆｅ濃度が第１Ｆｅ濃度よりも高くなるように添加される。
　各試料のＨＡＬＴ５０％値についてさらに分析する。試料１と試料２とを比較すると、原料に同量のＦｅ2Ｏ3粉末が添加されているが、試料１は試料２よりも高速で昇温されたため、試料１のＦｅ濃度差分は、試料２のＦｅ濃度差分よりも大きくなっている。そして、試料１のＨＡＬＴ５０％値は、試料２のＨＡＬＴ５０％値よりも高くなっている。試料１のＨＡＬＴ５０％値が試料２のＨＡＬＴ５０％値よりも高いのは、試料１のＦｅ濃度差分が試料２のＦｅ濃度差分よりも大きいため、試料１の第１濃度が試料２の第１濃度よりも低くなり、その結果、試料１においては、試料２と比べて容量領域Ｒｃにおける酸素欠陥の生成が抑制されたためと考えられる。試料３と試料４との間、試料５と試料６との間、試料９と試料１０との間、試料１１と試料１２との間、試料１３と試料１４との間、試料１９と試料２０との間、試料２１と試料２２との間、試料２３と試料２４との間でも、試料１と試料２との比較結果と同様に、同量のＦｅを原料に添加した場合でも、高速で昇温がなされてＦｅ濃度差分が大きい試料の方が、ＨＡＬＴ５０％値が大きい。
　以上から、マージン領域Ｒｍにおける第２Ｆｅ濃度が容量領域Ｒｃにおける第１Ｆｅ濃度よりも高くなるように誘電体層１１にＦｅを含有させることにより、Ｆｅが添加されていない試料と比較して積層セラミックコンデンサの絶縁信頼性を低下させることなく、マージン領域Ｒｍを緻密化できることが確認された。
　試料１９ないし試料２０及び試料２３ないし試料２４のＦｅ濃度差分とＨＡＬＴ５０％値との関係から、Ｆｅ濃度差分が０．３３から０．４９までの間で、Ｆｅ濃度の増加に対するＨＡＬＴ５０％値の増加の程度が大きいことが分かる。よって、Ｆｅ濃度差分が０．５ａｔ％よりも大きい場合には、Ｆｅ未添加の試料と比較してＨＡＬＴ５０％値が十分に高い値を有しており、特に高い絶縁信頼性が得られることが分かる。
　試料１と試料２とを比較すると、原料に同量のＦｅ2Ｏ3粉末が添加されているが、試料１の方が試料２よりも焼成温度が低いこと、すなわち、試料１の方が試料２よりも低い焼成温度で焼結することが確認された。積層セラミックコンデンサにおいては、容量領域Ｒｃよりもマージン領域Ｒｍの方が焼結しにくいため、積層セラミックコンデンサの焼成温度は、マージン領域Ｒｍの焼結性により律速される。試料１の方が試料２よりも低い温度で焼結するため、試料１のマージン領域Ｒｍは、試料２のマージン領域Ｒｍよりも低温で焼結する。試料１のマージン領域Ｒｍの方が試料２のマージン領域Ｒｍよりも低温で焼結する理由は、試料１のＦｅ濃度差分が試料２のＦｅ濃度差分よりも大きいため、試料１の第２濃度が試料２の第２濃度よりも高くなり、その結果、マージン領域Ｒｍにより高い濃度で含有されているＦｅにより、試料１のマージン領域Ｒｍの焼結性が試料２のマージン領域Ｒｍの焼結性よりも高くなったためと考えられる。試料３と試料４との間、試料５と試料６との間、試料９と試料１０との間、試料１１と試料１２との間、試料１３と試料１４との間、試料１９と試料２０との間、試料２３と試料２４との間でも同様に、高速で昇温がなされてＦｅ濃度差分が大きい試料の方が、焼成温度が低いことが確認された。
　以上から、マージン領域Ｒｍにおける第２Ｆｅ濃度が容量領域Ｒｃにおける第１Ｆｅ濃度よりも高くなるように誘電体層１１にＦｅを含有させることにより、Ｆｅが添加されていない試料と比較して焼成温度を高くすることなく、マージン領域Ｒｍを緻密化できることが確認された。
　試料６、試料７、試料１４、試料１５、及び試料２４においては、ＣＲ積が４６６ＭΩμＦ以下まで低下している。試料６、試料７、試料１４、試料１５、及び試料２４においてＣＲ積が低下しているのは、これらの試料では第１Ｆｅ濃度が０．４ａｔ％以上であるため、容量領域Ｒｃにおいて導電性のマグネタイト（Ｆｅ3Ｏ4）が多く生成されたことにより、内部電極間の絶縁抵抗が低下しているためと考えられる。よって、第１Ｆｅ濃度を０．４ａｔ％未満とすることが望ましい。第１Ｆｅ濃度を０．４ａｔ％未満とすることにより、積層セラミックコンデンサにおいて高いＣＲ積を実現できる。
　試料１７及び試料１８から、マージン領域ＲｍにおけるＭｎ濃度とＭｇ濃度との合計が１．２ａｔ％の場合には、静電容量が９．４μＦ以下まで低下することが分かる。試料１７及び試料１８において静電容量が低いのは、Ｍｎ及びＭｇが誘電体層内に過剰に含まれているためと考えられる。マージン領域ＲｍにおけるＭｎ濃度とＭｇ濃度との合計を１．２ａｔ％未満とすることにより、積層セラミックコンデンサにおいて高い静電容量を実現することができ好ましい。
　試料１、試料３、試料５、試料９、試料１１、試料１３、試料１９、試料２１、及び試料２３における第１濃度、（Ｍｎ＋Ｍｇ）濃度、及びＦｅ濃度差と、静電容量、ＨＡＬＴ５０％値、及びＣＲ積との関係から、第１Ｆｅ濃度を０．４ａｔ％未満とし、マージン領域ＲｍにおけるＭｎ濃度とＭｇ濃度との合計を１．２ａｔ％未満とし、Ｆｅ濃度差分を０．４～１．１５の範囲とすることにより、積層セラミックコンデンサにおいて高いＨＡＬＴ５０％値が実現されていることが分かる。一態様においては、第１濃度が０．４ａｔ％未満であり、（Ｍｎ＋Ｍｇ）濃度が１．２ａｔ％未満であり、Ｆｅ濃度差が０．４３～１．１３ａｔ％の範囲にあることにより、高い絶縁信頼性実現できていて特に好ましい。
５　注記
　前述の様々な実施形態で説明された各構成要素の寸法、材料及び配置は、それぞれ、各実施形態で明示的に説明されたものに限定されず、当該各構成要素は、本発明の範囲に含まれ得る任意の寸法、材料及び配置を有するように変形することができる。
　本明細書において明示的に説明していない構成要素を、上述の各実施形態に付加することもできるし、各実施形態において説明した構成要素の一部を省略することもできる。
　本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
　本明細書において、ある構成要素を「含む」という場合は、本発明の内容と矛盾しない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
６　付記
　本明細書において開示される実施形態には、以下の事項も含まれる。
［付記１］
　第１内部電極層、第２内部電極層、及び第１方向において前記第１内部電極層と前記第２内部電極層との間に配置されている誘電体層を含む本体と、
　前記本体に、前記第１内部電極層と電気的に接続するように設けられた第１外部電極と、
　前記本体に、前記第２内部電極層と電気的に接続するように設けられた第２外部電極と、
　を備え、
　前記本体は、少なくとも、前記第１方向において前記第１内部電極と前記第２内部電極とが対向している容量領域と、前記第１方向から見て前記第１内部電極層及び前記第２内部電極層がいずれも存在しないマージン領域と、に区画され、
　前記誘電体層は、前記容量領域においてＦｅを第１濃度で含有し、前記マージン領域においてＦｅを前記第１濃度よりも高い第２濃度で含有する、
　積層セラミックコンデンサ。
［付記２］
　前記第２濃度と前記第１濃度との差は、０．４ａｔ％より大きく１．１５未満である、
　［付記１］に記載の積層セラミックコンデンサ。
［付記３］
　前記第２濃度は、０．４ａｔ％以上である、
　［付記１］又は［付記２］に記載の積層セラミックコンデンサ。
［付記４］
　前記第１濃度は、０．４ａｔ％未満である、
　［付記１］から［付記３］のいずれか一つに記載の積層セラミックコンデンサ。
［付記５］
　前記マージン領域は、１．２ａｔ％未満の焼結助剤を含有し、
　前記焼結助剤は、Ｍｇ及びＭｎの少なくとも一方である、
　［付記１］から［付記４］のいずれか一つに記載の積層セラミックコンデンサ。
［付記６］
　［付記１］から［付記５］のいずれか一つに記載の積層セラミックコンデンサを備える回路モジュール。
［付記７］
　［付記６］に記載の回路モジュールを含む、電子機器。
［付記８］
　誘電体グリーンシートの上に、主成分金属の粉末を含む内部電極パターン、及び、前記内部電極パターンの周りに配置されＦｅ含有粉末を含む誘電体パターンが形成された積層ユニットを準備する工程と、
　複数の前記積層ユニットを積層して積層体を形成する工程と、
　前記積層体を焼成する焼成工程と、
　を備える積層セラミックコンデンサの製造方法。
［付記９］
　前記焼成工程において、前記積層体を予熱温度から焼成温度まで４０００℃／ｈ以上で昇温する、
　［付記８］に記載の製造方法。
　１　積層セラミックコンデンサ
　１０　本体
　１１　誘電体層
　２１　第１内部電極層
　２２　第２内部電極層
　３１　第１外部電極
　３２　第２外部電極
　Ｒｃ　容量領域
　Ｒｍ　マージン領域
　Ｒａ　引出領域

Claims (9)

  1. 　第１内部電極層、第２内部電極層、及び第１方向において前記第１内部電極層と前記第２内部電極層との間に配置されている誘電体層を含む本体と、
    　前記本体に、前記第１内部電極層と電気的に接続するように設けられた第１外部電極と、
    　前記本体に、前記第２内部電極層と電気的に接続するように設けられた第２外部電極と、
    　を備え、
    　前記本体は、少なくとも、前記第１方向において前記第１内部電極と前記第２内部電極とが対向している容量領域と、前記第１方向から見て前記第１内部電極層及び前記第２内部電極層がいずれも存在しないマージン領域と、に区画され、
    　前記誘電体層は、前記容量領域においてＦｅを第１濃度で含有し、前記マージン領域においてＦｅを前記第１濃度よりも高い第２濃度で含有する、
    　積層セラミックコンデンサ。
  2. 　前記第２濃度と前記第１濃度との差は、０．４ａｔ％より大きく１．１５未満である、
    　請求項１に記載の積層セラミックコンデンサ。
  3. 　前記第２濃度は、０．４ａｔ％以上である、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  4. 　前記第１濃度は、０．４ａｔ％未満である、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  5. 　前記マージン領域は、１．２ａｔ％未満の焼結助剤を含有し、
    　前記焼結助剤は、Ｍｇ及びＭｎの少なくとも一方である、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  6. 　請求項１に記載の積層セラミックコンデンサを備える回路モジュール。
  7. 　請求項６に記載の回路モジュールを含む、電子機器。
  8. 　誘電体グリーンシートの上に、主成分金属の粉末を含む内部電極パターン、及び、前記内部電極パターンの周りに配置されＦｅ含有粉末を含む誘電体パターンが形成された積層ユニットを準備する工程と、
    　複数の前記積層ユニットを積層して積層体を形成する工程と、
    　前記積層体を焼成する焼成工程と、
    　を備える積層セラミックコンデンサの製造方法。
  9. 　前記焼成工程において、前記積層体を予熱温度から焼成温度まで４０００℃／ｈ以上で昇温する、
    　請求項８に記載の製造方法。
PCT/JP2024/003784 2023-03-16 2024-02-05 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 WO2024190170A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023042426 2023-03-16
JP2023-042426 2023-03-16

Publications (1)

Publication Number Publication Date
WO2024190170A1 true WO2024190170A1 (ja) 2024-09-19

Family

ID=92755053

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/003784 WO2024190170A1 (ja) 2023-03-16 2024-02-05 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

Country Status (1)

Country Link
WO (1) WO2024190170A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0380151A (ja) * 1989-08-21 1991-04-04 Teika Corp セラミックス誘電体材料およびその製造方法ならびに上記セラミックス誘電体材料を使用したセラミックスコンデンサ
JP2010010157A (ja) * 2008-06-24 2010-01-14 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及び、その製造方法
JP2014150120A (ja) * 2013-01-31 2014-08-21 Taiyo Yuden Co Ltd 積層セラミックコンデンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0380151A (ja) * 1989-08-21 1991-04-04 Teika Corp セラミックス誘電体材料およびその製造方法ならびに上記セラミックス誘電体材料を使用したセラミックスコンデンサ
JP2010010157A (ja) * 2008-06-24 2010-01-14 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及び、その製造方法
JP2014150120A (ja) * 2013-01-31 2014-08-21 Taiyo Yuden Co Ltd 積層セラミックコンデンサ

Similar Documents

Publication Publication Date Title
JP7348890B2 (ja) セラミック電子部品およびその製造方法
JP2023003087A (ja) セラミック電子部品
JP7262181B2 (ja) 積層セラミックコンデンサおよびその製造方法
JP2018137298A (ja) 積層セラミックコンデンサ
JP6841716B2 (ja) 積層セラミックコンデンサおよびその製造方法
JP2018032788A (ja) 積層セラミックコンデンサおよびその製造方法
JP2019201166A (ja) 積層セラミックコンデンサおよびその製造方法
JP2017228592A (ja) 積層セラミックコンデンサ
JP2019216168A (ja) 積層セラミックコンデンサおよびその製造方法
JP2019201161A (ja) 積層セラミックコンデンサおよびその製造方法
JP2018022750A (ja) 積層セラミックコンデンサ
US20220319775A1 (en) Ceramic electronic component and manufacturing method of the same
JP2023050840A (ja) セラミック電子部品およびその製造方法
JP2021136375A (ja) セラミック電子部品およびその製造方法
JP2018139253A (ja) 積層セラミックコンデンサおよびその製造方法
JP2023043216A (ja) セラミック電子部品およびその製造方法
JP2019021817A (ja) 積層セラミックコンデンサおよびその製造方法
WO2024190170A1 (ja) 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP2020178114A (ja) セラミック電子部品、回路基板、およびセラミック電子部品の製造方法
JP2022188286A (ja) 積層セラミックコンデンサおよびその製造方法
US11557432B2 (en) Ceramic electronic device, circuit substrate and manufacturing method of ceramic electronic device
JP2023150118A (ja) セラミック電子部品およびその製造方法
JP2023063887A (ja) セラミック電子部品
WO2024190169A1 (ja) 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
WO2024038727A1 (ja) 積層セラミック電子部品、および積層セラミック電子部品の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24770290

Country of ref document: EP

Kind code of ref document: A1