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WO2024151041A1 - 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈 - Google Patents

세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈 Download PDF

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Publication number
WO2024151041A1
WO2024151041A1 PCT/KR2024/000380 KR2024000380W WO2024151041A1 WO 2024151041 A1 WO2024151041 A1 WO 2024151041A1 KR 2024000380 W KR2024000380 W KR 2024000380W WO 2024151041 A1 WO2024151041 A1 WO 2024151041A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
plating layer
ceramic substrate
partial
metal layer
Prior art date
Application number
PCT/KR2024/000380
Other languages
English (en)
French (fr)
Inventor
이지형
Original Assignee
주식회사 아모그린텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모그린텍 filed Critical 주식회사 아모그린텍
Publication of WO2024151041A1 publication Critical patent/WO2024151041A1/ko

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    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass

Definitions

  • the present invention relates to a ceramic substrate, a method of manufacturing the same, and a power module equipped therewith. More specifically, the present invention relates to a ceramic substrate with improved bonding reliability by forming a partial plating layer on a ceramic substrate, a method of manufacturing the same, and a power module equipped therewith (CERAMIC SUBSTRATE) , MANUFACTURING METHOD THEREOF AND POWER MODULE WITH THE SAME).
  • the power module which is a component of the power conversion device (inverter, converter) in the driving system of an electric vehicle, is equipped with a semiconductor chip for power conversion.
  • a semiconductor chip In a power module, a semiconductor chip is bonded to a ceramic substrate.
  • semiconductor chips In response to recent demands for high integration, high frequency, and high output of semiconductor chips, semiconductor chips generate high temperature heat due to high voltage and high current operation. For example, when SiC chips, which are high-efficiency semiconductor chips, are applied, the operating temperature of the semiconductor chip increases to about 250°C or higher, and at such high operating temperatures, it is difficult to achieve reliable bonding between the ceramic substrate and the semiconductor chip.
  • the present invention was developed to solve the above-mentioned problems.
  • the present invention relates to a ceramic substrate and its manufacturing that enable highly reliable bonding between a ceramic substrate and a semiconductor chip through a partial plating layer formed in a portion of the ceramic substrate where the semiconductor chip is mounted. It provides a method.
  • a ceramic substrate according to an embodiment of the present invention for achieving the above-described object includes a ceramic substrate, an upper and lower metal layer formed on the upper and lower surfaces of the ceramic substrate, and a partial plating layer formed on the upper metal layer, and the partial plating layer includes It may be formed in some areas of the upper metal layer where semiconductor chips are mounted.
  • a first bonding layer for bonding a semiconductor chip is disposed on the upper surface of the partial plating layer, and the first bonding layer may be a sintered Ag bonding layer. Additionally, the partial plating layer may be an Ag plating layer.
  • the surface roughness of the partial plating layer may be 0.3 ⁇ m to 2.0 ⁇ m in Ra value, and the thickness of the partial plating layer may be 0.1 ⁇ m to 1.0 ⁇ m.
  • the ceramic substrate according to an embodiment of the present invention may further include a lower plating layer formed on the lower metal layer.
  • the lower plating layer may be formed in a portion of the lower metal layer where the heat sink is joined.
  • the lower plating layer may include at least one of a Ni plating layer, an Ag plating layer, and an Au plating layer.
  • a power module includes a ceramic substrate having an upper and lower metal layer formed on the upper and lower surfaces of the ceramic substrate, a semiconductor chip mounted on the upper metal layer of the ceramic substrate, and a heat sink bonded to the lower metal layer of the ceramic substrate.
  • the ceramic substrate may have a partial plating layer formed in a portion of the upper metal layer where the semiconductor chip is mounted.
  • a first bonding layer for bonding a semiconductor chip is disposed on the upper surface of the partial plating layer, and the first bonding layer may be a sintered Ag bonding layer. Additionally, the partial plating layer may be an Ag plating layer.
  • the surface roughness of the partial plating layer may be 0.3 ⁇ m to 2.0 ⁇ m in Ra value, and the thickness of the partial plating layer may be 0.1 ⁇ m to 1.0 ⁇ m.
  • the ceramic substrate may further include a lower plating layer formed on the lower metal layer.
  • the lower plating layer may be formed in a portion of the lower metal layer where the heat sink is joined.
  • the lower plating layer may include at least one of a Ni plating layer, an Ag plating layer, and an Au plating layer.
  • a method of manufacturing a ceramic substrate according to an embodiment of the present invention includes forming an upper metal layer and a lower metal layer on the upper and lower surfaces of a ceramic substrate, and forming a partial plating layer on the upper metal layer.
  • a partial plating layer may be formed in a portion of the upper metal layer where a semiconductor chip is mounted.
  • the step of forming a partial plating layer includes forming a cover layer with pattern holes formed in a shape corresponding to a partial area on the upper metal layer, plating so that a partial plating layer is formed within the pattern holes, and removing the cover layer. may include.
  • the step of forming the cover layer includes forming a photoresist layer on the upper metal layer, placing a mask covering the remaining portion except for the partial area on the photoresist layer, and then exposing the exposed portion. It may include developing a pattern hole in the photoresist layer.
  • a partial plating layer can be formed by electrolytic plating or electroless plating of the Ag plating layer.
  • the method of manufacturing a ceramic substrate according to an embodiment of the present invention further includes forming a lower plating layer on the lower metal layer.
  • the lower plating layer is formed in a portion of the lower metal layer where the semiconductor chip is mounted. You can.
  • the lower plating layer may be formed by electrolytic plating or electroless plating of a plating layer including at least one of a Ni plating layer, an Ag plating layer, and an Au plating layer.
  • the present invention forms a partial plating layer in the area where the semiconductor chip is mounted on the ceramic substrate, thereby preventing electrical short-circuiting due to silver migration and enabling highly reliable bonding between the ceramic substrate and the semiconductor chip.
  • the present invention can improve adhesion with the Ag sintered bonding layer disposed on the upper surface of the partial plating layer by providing surface roughness to the upper surface of the partial plating layer.
  • the partial plating layer is formed in a portion of the upper metal layer where the semiconductor chip is mounted, the amount of silver plated is reduced compared to the case where silver is formed on the entire surface of the upper metal layer, thereby reducing costs and eliminating the problem of peeling of the plating layer. does not occur.
  • the present invention enables highly reliable bonding between the ceramic substrate and the heat sink by forming a lower plating layer in a portion of the area where the heat sink is joined to the ceramic substrate, and is also effective in preventing silver diffusion and dissipating heat.
  • FIG. 1 is a plan view showing a ceramic substrate according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A' in FIG. 1.
  • Figure 3 is a cross-sectional view taken along line B-B' in Figure 1.
  • FIG. 4 is a cross-sectional view showing a power module in which a semiconductor chip and a heat sink are bonded to the ceramic substrate of FIG. 2.
  • Figure 5 is a photograph showing another example of a ceramic substrate according to an embodiment of the present invention.
  • Figure 6 is a photograph showing the migration phenomenon of silver.
  • Figure 7 is a flowchart for explaining a method of manufacturing a ceramic substrate according to an embodiment of the present invention.
  • each layer (film), region, pattern or structure is said to be formed “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both being formed “directly” or “indirectly” through another layer.
  • the standards for the top or bottom of each floor are based on the drawing.
  • FIG. 1 is a plan view showing a ceramic substrate according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1
  • FIG. 3 is a cross-sectional view taken along line B-B' of FIG. 1
  • FIG. 4 is a cross-sectional view showing a power module in which a semiconductor chip and a heat sink are bonded to the ceramic substrate of FIG. 2
  • FIG. 5 is a photograph showing another example of a ceramic substrate according to an embodiment of the present invention.
  • the cross-sectional views of FIGS. 2 to 4 exaggerate relative thickness, length, and relative size for convenience and clarity of explanation.
  • the ceramic substrate 100 includes a ceramic substrate 110, an upper metal layer 120 and a lower metal layer 130, and a partial plating layer 140. It can be configured.
  • the ceramic substrate 110 may be made of an insulating ceramic substrate 100 material that has high thermal conductivity and excellent curvature strength.
  • the ceramic substrate 110 may be formed of any one of Al 2 O 3 , AlN, Si 3 N 4 , and Zirconia Toughened Alumina (ZTA).
  • the ceramic substrate 110 may be brazed with metal foil on both sides to form an upper metal layer 120 and a lower metal layer 130.
  • the upper metal layer 120 may be formed into a circuit pattern capable of connecting the semiconductor chip 200 to an electrical circuit through etching and machining.
  • the upper metal layer 120 and the lower metal layer 130 may be made of any one of Cu, Cu alloy (CuMo, etc.), and Al.
  • Brazing bonding may use a brazing bonding layer made of an alloy material containing at least one of Ag, AgCu, and AgCuTi. Heat treatment for brazing can be performed at 780°C ⁇ 900°C.
  • the ceramic substrate 100 may be an Active Metal Brazing (AMB) substrate, and the AMB substrate has excellent durability and heat dissipation performance.
  • AMB Active Metal Brazing
  • the ceramic substrate 100 may also be a Direct Bonding Copper (DBC) substrate.
  • DBC Direct Bonding Copper
  • the thickness of the ceramic substrate 110 is preferably 0.25 mm or more, and the upper metal layer 120 and the lower metal layer 130 are preferably 0.127 mm or more.
  • the ceramic substrate 100 is characterized in that a partial plating layer 140 is formed in a portion of the upper metal layer 120 where the semiconductor chip 200 is mounted.
  • the partial plating layer 140 can be formed by electrolytic plating or electroless plating using a plating solution containing Ag.
  • FIG. 4 is a cross-sectional view showing a power module in which a semiconductor chip 200 and a heat sink 300 are bonded to the ceramic substrate 100 of FIG. 2.
  • the power module 1 includes a semiconductor chip 200 mounted on the upper metal layer 120 of the ceramic substrate 100 and the lower metal layer 130 of the ceramic substrate 100. ) may be configured to include a heat sink 300 bonded to the.
  • the first bonding layer 10 for bonding the semiconductor chip 200 may be disposed on the upper surface of the partial plating layer 140.
  • the semiconductor chip 200 may be a semiconductor chip 200 such as SiC, GaN, or IGBT.
  • the first bonding layer 10 may be a sintered Ag bonding layer. In the case of SiC and GaN devices that operate at high temperatures, they operate at temperatures above 200°C, so existing low melting point solder joints are disadvantageous in maintaining joint characteristics and securing joint strength.
  • the Ag sintered bonding layer has high high-temperature safety and excellent bonding strength because the melting point of the sintered body rises above 700°C after bonding. Therefore, the semiconductor chip 200 is preferably bonded by an Ag sintered bonding layer using Ag particle-containing paste or Ag particle-based film.
  • the partial plating layer 140 may be formed of an Ag plating layer of the same metal to improve bonding strength with the first bonding layer 10, which is a sintered Ag bonding layer. Referring to FIGS. 1 to 5 , the partial plating layer 140 may be provided with surface roughness on the bonding surface with the first bonding layer 10 .
  • Surface roughness refers to the degree of irregularities formed on the surface of the partial plating layer 140, and units include center line surface roughness (Ra), maximum height (Rmax), and 10-point average roughness (Rz).
  • a preferred example of surface roughness in the partial plating layer 140 is an Ra value of 0.3 ⁇ m to 2.0 ⁇ m.
  • the surface of the partial plating layer 140 Since irregularities are formed on the surface of the partial plating layer 140 to increase the specific surface area, bonding strength with the Ag sintered bonding layer disposed on the upper surface may be improved. If the surface roughness (Ra) of the partial plating layer 140 is less than 0.3 ⁇ m, there is a problem in that the adhesion with the Ag sintered bonding layer is deteriorated because the surface of the partial plating layer 140 is smooth. Additionally, if the surface roughness (Ra) of the partial plating layer 140 exceeds 2.0 ⁇ m, the surface of the partial plating layer 140 may become too rough and the Ag sintered bonding layer may not locally adhere.
  • the surface roughness (Ra) of the partial plating layer 140 it is preferable to provide the surface roughness (Ra) of the partial plating layer 140 to 0.3 ⁇ m to 2.0 ⁇ m in order to improve bonding strength with the Ag sintered bonding layer.
  • the Rz value may be 3 ⁇ m to 8 ⁇ m, and the Rmax value may be 5 ⁇ m to 15 ⁇ m.
  • the partial plating layer 140 is preferably formed to have a thickness of 0.1 ⁇ m to 1.0 ⁇ m. If the thickness of the partial plating layer 140 is formed less than 0.1 ⁇ m, it is difficult to provide surface roughness, and if the thickness of the partial plating layer 140 is formed exceeding 1.0 ⁇ m, the process time for forming the partial plating layer 140 As this becomes longer, mass productivity may decrease.
  • the partial plating layer 140 is preferably formed in a portion of the upper metal layer 120 where the semiconductor chip 200 is mounted. If the partial plating layer 140 containing Ag is formed to cover the entire surface of the upper metal layer 120, an electrical short may occur due to migration of silver.
  • Figure 6 is a photograph showing the migration phenomenon of silver.
  • a migration phenomenon in which silver ions diffuse in the form of dendrites occurs as shown in FIG. 6. Occurs.
  • This migration phenomenon causes short circuits and reduces the reliability of the ceramic substrate 100.
  • the partial plating layer 140 is formed in a portion of the upper metal layer 120 where the semiconductor chip 200 is mounted, so there is a gap between the partial plating layers 140. The distance is large so there is no risk of migration.
  • the partial plating layer 140 When the partial plating layer 140 is formed on the entire surface of the upper metal layer 120 rather than in some areas, the surface of the plating layer in the remaining area, excluding the area where the semiconductor chip 200 is mounted, is left in the air, so an oxidation reaction may occur and deteriorate. You can. Additionally, since the price of silver is high, as the area of the plating layer increases, the amount of silver used increases, resulting in higher production costs, which reduces economic feasibility.
  • the outer periphery of the upper metal layer 120 is etched with an etchant to form a curved inclined surface, so when the partial plating layer 140 is plated on the entire surface of the upper metal layer 120, the upper metal layer 120 has a curved shape. The plating layer may not properly adhere to the inclined surface and may peel off, and a short circuit may occur between the peeled plating layer and the semiconductor chip 200.
  • the partial plating layer 140 when the partial plating layer 140 is formed in a portion of the upper metal layer 120 where the semiconductor chip 200 is mounted, the surface of the partial plating layer 140 is bonded to the first bonding layer 10 and is not exposed to the air. This prevents oxidation and reduces costs because the amount of silver plated is reduced. In addition, since there is no need to form a plating layer on the outer periphery of the upper metal layer 120 formed as a curved inclined surface, the problem of peeling off the plating layer does not occur and short circuits can be prevented. In addition, the partial plating layer 140 enables highly reliable bonding between the ceramic substrate 100 and the semiconductor chip 200, and is also effective in preventing silver diffusion and dissipating heat.
  • the ceramic substrate 100 may further include a lower plating layer 150 formed on the lower metal layer 130.
  • the lower plating layer 150 may be formed in a portion of the lower metal layer 130 where the heat sink 300 is joined.
  • the lower plating layer 150 may be formed by electrolytic plating or electroless plating.
  • a second bonding layer 20 for bonding the heat sink 300 may be disposed on the lower surface of the lower plating layer 150.
  • the heat sink 300 may be made of any one material of Cu, Al, or Cu alloy with high thermal conductivity for heat dissipation.
  • the second bonding layer 20 may be a sintered Ag bonding layer that has high high temperature stability and excellent bonding strength.
  • the lower plating layer 150 may be an Ag plating layer formed with an Ag-containing plating solution to improve bonding strength with the second bonding layer 20, which is an Ag sintered bonding layer, and the lower plating layer 150 may have a surface on the bonding surface with the second bonding layer 20. Illuminance may be given. Additionally, the lower plating layer 150 may be formed to include a Ni plating layer or an Au plating layer. For example, the lower plating layer 150 may be formed by stacking an Au plating layer or an Ag plating layer on a Ni plating layer to prevent oxidation of the Ni plating layer and improve bonding strength, and may be formed by electrolytic plating. This lower plating layer 150 enables highly reliable bonding between the ceramic substrate 100 and the heat sink 300, and is also effective in preventing silver diffusion and dissipating heat.
  • Figure 7 is a flowchart for explaining a method of manufacturing a ceramic substrate according to an embodiment of the present invention.
  • the method for manufacturing a ceramic substrate 100 includes forming an upper metal layer 120 and a lower metal layer 130 on the upper and lower surfaces of the ceramic substrate 110 (S100). and forming a partial plating layer 140 on the upper metal layer 120 (S200).
  • the partial plating layer 140 may be formed in a portion of the upper metal layer 120 where the semiconductor chip 200 is mounted.
  • the partial plating layer 140 may be formed through various processes such as electrolytic plating, electroless plating, and physical vapor deposition.
  • the partial plating layer 140 is formed using electrolytic plating and electroless plating to achieve a constant thickness along the surface. Let's explain what forms.
  • the step of forming the partial plating layer 140 involves forming a cover with a pattern hole h formed in a shape corresponding to a partial area where the semiconductor chip 200 is mounted on the upper metal layer 120. It may include forming a layer (S210), plating to form a partial plating layer 140 in the pattern hole (S220), and removing the cover layer (S230).
  • the step of forming a cover layer (S210) includes the step of forming a photoresist layer (P) on the upper metal layer 120 (S211), excluding some areas where the semiconductor chip 200 is mounted with a mask (M). It may include a step (S212) of exposing the photoresist layer (P) with the remaining portion covered, and a step (S213) of developing the exposed portion to form a pattern hole (h) in the photoresist layer (P). You can.
  • the cover layer may be a photoresist layer (P) patterned through a photolithography process.
  • the photoresist layer (P) may be formed by applying a dry film or a photoresist solution on the upper metal layer 120.
  • the dry film has the advantage of simplifying the manufacturing process because it has a uniform thickness and does not require a separate drying process.
  • a mask (M) covering the remaining portion excluding a portion where the semiconductor chip 200 is mounted is placed on the photoresist layer (P) and then irradiated with a light source such as UV (Ultra violet). can do.
  • a light source such as UV (Ultra violet).
  • the pattern of the mask M can be transferred to the photoresist layer P by irradiating the light source through the mask M.
  • the type in which only the portion exposed by the light source is developed is the positive method
  • the type in which only the portion not exposed is developed is the negative method.
  • an example in which a positive type photoresist layer (P) is used is described, but a negative type photoresist layer (P) can also be used.
  • the photo resist layer (P) when the photo resist layer (P) is developed after exposure, a portion of the area where the semiconductor chip 200 is mounted may be removed to form the pattern hole (h).
  • electrolytic plating or electroless plating may be performed using a plating solution containing Ag so that the partial plating layer 140 is formed within the pattern hole (h). That is, in the plating step (S220), a partial plating layer 140 may be formed in a partial area where the semiconductor chip 200 is mounted within the pattern hole (h) using the photoresist layer (P) as a barrier.
  • step S230 of removing the cover layer the remaining portion of the upper metal layer 120 excluding the area where the partial plating layer 140 is formed may be exposed.
  • the step of forming the partial plating layer 140 may further include forming surface roughness in the partial plating layer 140.
  • the surface roughness of the partial plating layer 140 may be formed in an Ra value in the range of 0.3 ⁇ m to 2.0 ⁇ m.
  • the surface roughness of the partial plating layer 140 can be formed by etching, machining, etc.
  • the method of manufacturing the ceramic substrate 100 according to an embodiment of the present invention may further include forming a lower plating layer 150 on the lower metal layer 130.
  • the step of forming the lower plating layer 150 may be formed using the same photolithography process as the step of forming the partial plating layer 140 (S200). Additionally, in the step of forming the lower plating layer 150, the lower plating layer 150 may be formed by electrolytic plating or electroless plating of a plating layer including at least one of a Ni plating layer, an Ag plating layer, and an Au plating layer.
  • the present invention forms a partial plating layer in the area where the semiconductor chip is mounted on the ceramic substrate, thereby preventing electrical short-circuiting due to migration of silver, and enabling highly reliable bonding between the ceramic substrate and the semiconductor chip. .

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Abstract

본 발명은 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것으로, 상기 세라믹 기판은, 세라믹 기재와, 세라믹 기재의 상하면에 형성된 상부 금속층 및 하부 금속층과, 상부 금속층에 형성된 부분 도금층을 포함하고, 부분 도금층은 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성될 수 있다.

Description

세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
본 발명은 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것으로, 더욱 상세하게는 세라믹 기판에 부분 도금층을 형성하여 접합 신뢰성을 높인 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈(CERAMIC SUBSTRATE, MANUFACTURING METHOD THEREOF AND POWER MODULE WITH THE SAME)에 관한 것이다.
최근 환경 문제, 에너지 관련 이슈로 인하여 전기자동차에 대한 연구들이 이루어지고 있다. 전기자동차의 구동 시스템에서 전력변환장치(인버터, 컨버터)의 구성 요소인 파워모듈은 전력의 변환을 위한 반도체 칩이 구비된다.
파워모듈에서 반도체 칩은 세라믹 기판에 접합되는데, 최근 반도체 칩의 고집적화, 고주파수화, 고출력화 요구에 따라, 반도체 칩은 고전압, 고전류 동작으로 인한 고온의 열이 발생한다. 예를 들어, 고효율 반도체 칩인 SiC 칩이 적용될 경우, 반도체 칩의 구동 온도는 약 250℃ 이상으로 높아지며, 이러한 높은 구동 온도에서는 세라믹 기판 및 반도체 칩 간의 신뢰성 높은 접합이 어려운 실정이다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 세라믹 기판에서 반도체 칩이 실장되는 일부 영역에 형성된 부분 도금층을 통해 세라믹 기판 및 반도체 칩 간의 신뢰성 높은 접합이 가능하도록 한 세라믹 기판 및 그 제조방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 세라믹 기판은, 세라믹 기재와, 세라믹 기재의 상하면에 형성된 상부 금속층 및 하부 금속층과, 상부 금속층에 형성된 부분 도금층을 포함하고, 부분 도금층은 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성될 수 있다.
부분 도금층은 상면에 반도체 칩을 접합하기 위한 제1 접합층이 배치되고, 제1 접합층은 Ag 소결 접합층일 수 있다. 또한, 부분 도금층은 Ag 도금층일 수 있다.
부분 도금층의 표면 조도는 Ra 값으로 0.3㎛ 내지 2.0㎛일 수 있고, 부분 도금층의 두께는 0.1㎛ 내지 1.0㎛일 수 있다.
본 발명의 실시예에 따른 세라믹 기판은, 하부 금속층에 형성된 하부 도금층을 더 포함할 수 있다. 여기서, 하부 도금층은 하부 금속층에서 히트싱크가 접합되는 일부 영역에 형성될 수 있다. 하부 도금층은 Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 파워모듈은, 세라믹 기재의 상하면에 상부 금속층 및 하부 금속층이 형성된 세라믹 기판과, 세라믹 기판의 상부 금속층에 실장된 반도체 칩과, 세라믹 기판의 하부 금속층에 접합된 히트싱크를 포함하고, 세라믹 기판은 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 부분 도금층이 형성될 수 있다.
부분 도금층은 상면에 반도체 칩을 접합하기 위한 제1 접합층이 배치되고, 제1 접합층은 Ag 소결 접합층일 수 있다. 또한, 부분 도금층은 Ag 도금층일 수 있다.
부분 도금층의 표면 조도는 Ra 값으로 0.3㎛ 내지 2.0㎛일 수 있고, 부분 도금층의 두께는 0.1㎛ 내지 1.0㎛일 수 있다.
본 발명의 실시예에 따른 파워모듈에서, 세라믹 기판은 하부 금속층에 형성된 하부 도금층을 더 포함할 수 있다. 여기서, 하부 도금층은 하부 금속층에서 히트싱크가 접합되는 일부 영역에 형성될 수 있다. 하부 도금층은 Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재의 상하면에 상부 금속층 및 하부 금속층을 형성하는 단계와, 상부 금속층에 부분 도금층을 형성하는 단계를 포함하고, 부분 도금층을 형성하는 단계에서, 부분 도금층은 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성할 수 있다.
부분 도금층을 형성하는 단계는, 상부 금속층 상에 일부 영역에 대응되는 형상으로 패턴 구멍이 형성된 커버층을 형성하는 단계와, 패턴 구멍 내에 부분 도금층이 형성되도록 도금하는 단계와, 커버층을 제거하는 단계를 포함할 수 있다.
커버층을 형성하는 단계는, 상부 금속층 상에 포토 레지스트층을 형성하는 단계와, 상기 일부 영역을 제외한 나머지 부분을 커버하는 마스크를 포토 레지스트층 상에 배치한 후 노광하는 단계와, 노광된 부분을 현상하여 포토 레지스트층에 패턴 구멍을 형성하는 단계를 포함할 수 있다.
여기서, 도금하는 단계는, Ag 도금층을 전해 도금 또는 무전해 도금하여 부분 도금층을 형성할 수 있다.
본 발명의 실시예에 따른 세라믹 기판 제조방법은 하부 금속층에 하부 도금층을 형성하는 단계를 더 포함하고, 하부 도금층을 형성하는 단계에서, 하부 도금층은 하부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성할 수 있다.
하부 도금층을 형성하는 단계는, Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함하는 도금층을 전해 도금 또는 무전해 도금하여 하부 도금층을 형성할 수 있다.
본 발명은 세라믹 기판에서 반도체 칩이 실장되는 영역에 부분 도금층을 형성하여 은의 마이그레이션 현상으로 인한 전기적 단락 현상을 방지할 수 있고, 세라믹 기판 및 반도체 칩 간의 신뢰성 높은 접합이 가능하다.
또한, 본 발명은 부분 도금층의 상면에 표면 조도를 부여함으로써, 부분 도금층의 상면에 배치되는 Ag 소결 접합층과의 밀착성을 높일 수 있다.
또한, 본 발명은 부분 도금층이 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성되기 때문에 은을 상부 금속층의 전면에 형성할 경우에 비해 은이 도금되는 양이 줄어들어 비용 절감이 가능하고, 도금층의 박리 문제가 발생하지 않는다.
또한, 본 발명은 세라믹 기판에서 히트싱크가 접합되는 일부 영역에 하부 도금층을 형성하여 세라믹 기판과 히트싱크 간의 신뢰성 높은 접합을 가능하게 하고, 은의 확산 방지, 방열에도 효과적이다.
도 1은 본 발명의 실시예에 따른 세라믹 기판을 나타낸 평면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 도 1의 B-B'선에 따른 단면도이다.
도 4는 도 2의 세라믹 기판에 반도체 칩 및 히트싱크가 접합된 파워모듈을 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 세라믹 기판의 다른 예를 나타낸 사진이다.
도 6은 은의 마이그레이션 현상을 나타낸 사진이다.
도 7은 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 실시예에 따른 세라믹 기판을 나타낸 평면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이며, 도 3은 도 1의 B-B'선에 따른 단면도이고, 도 4는 도 2의 세라믹 기판에 반도체 칩 및 히트싱크가 접합된 파워모듈을 도시한 단면도이며, 도 5는 본 발명의 실시예에 따른 세라믹 기판의 다른 예를 나타낸 사진이다. 참고로, 도 2 내지 도 4의 단면도는 설명의 편의 및 명확성을 위해 상대적인 두께, 길이나 상대적인 크기를 과장하여 도시하였다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 실시예에 따른 세라믹 기판(100)은 세라믹 기재(110), 상부 금속층(120) 및 하부 금속층(130), 부분 도금층(140)을 포함하여 구성될 수 있다.
세라믹 기재(110)는 열전도가 높고, 곡강도가 우수한 절연 세라믹 기판(100) 재료가 사용될 수 있다. 예를 들어, 세라믹 기재(110)는 Al2O3, AlN, Si3N4, ZTA(Zirconia Toughened Alumina) 중 어느 하나의 재료로 형성될 수 있다.
세라믹 기재(110)는 양면에 금속박이 브레이징 접합되어 상부 금속층(120) 및 하부 금속층(130)이 형성될 수 있다. 상부 금속층(120)은 에칭, 기계 가공에 의해 반도체 칩(200)의 전기적 회로 연결이 가능한 회로 패턴으로 형성될 수 있다. 상부 금속층(120) 및 하부 금속층(130)은 Cu, Cu 합금(CuMo 등), Al 중 어느 하나로 이루어질 수 있다. 브레이징 접합은 Ag, AgCu, AgCuTi 중 적어도 하나를 포함하는 합금재료로 이루어진 브레이징 접합층을 이용할 수 있다. 브레이징을 위한 열처리는 780℃~900℃에서 수행할 수 있다. 이와 같이 세라믹 기판(100)은 AMB(Active Metal Brazing) 기판일 수 있으며, AMB 기판은 내구성 및 방열 성능이 우수하다. 실시예는 AMB 기판을 예로 들어 설명하나, 세라믹 기판(100)은 DBC(Direct Bonding Copper) 기판일 수도 있다. 세라믹 기판(100)에서 세라믹 기재(110)의 두께는 0.25mm 이상으로 형성되고, 상부 금속층(120) 및 하부 금속층(130)의 두께는 0.127mm 이상으로 형성되는 것이 바람직하다.
본 발명의 실시예에 따른 세라믹 기판(100)은, 상부 금속층(120)에서 반도체 칩(200)이 실장되는 일부 영역에 부분 도금층(140)이 형성되는 것을 특징으로 한다. 부분 도금층(140)은 Ag 함유 도금액으로 전해 도금 또는 무전해 도금하여 형성할 수 있다.
도 4는 도 2의 세라믹 기판(100)에 반도체 칩(200) 및 히트싱크(300)가 접합된 파워모듈을 도시한 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 파워모듈(1)은 세라믹 기판(100)의 상부 금속층(120)에 실장된 반도체 칩(200)과, 세라믹 기판(100)의 하부 금속층(130)에 접합된 히트싱크(300)를 포함하여 구성될 수 있다. 여기서, 부분 도금층(140)은 상면에 반도체 칩(200)을 접합하기 위한 제1 접합층(10)이 배치될 수 있다. 반도체 칩(200)은 SiC, GaN, IGBT 등의 반도체 칩(200)일 수 있다. 제1 접합층(10)은 Ag 소결 접합층일 수 있다. 고온에서의 동작이 이루어지는 SiC, GaN 소자의 경우 200℃ 이상의 고온에서 동작되므로 기존의 저융점 솔더 접합은 접합 특성 유지 및 접합 강도 확보에 있어서 불리하다. Ag 소결 접합층은 접합 후 소결체의 융점이 700℃ 이상으로 상승하여 고온 안전성이 높고, 접합 강도가 우수하다. 따라서, 반도체 칩(200)은 Ag 입자 함유 페이스트 또는 Ag 입자 기반 필름을 사용한 Ag 소결 접합층에 의해 접합되는 것이 바람직하다.
부분 도금층(140)은 Ag 소결 접합층인 제1 접합층(10)과의 접합력 향상을 위해 동일 금속인 Ag 도금층으로 형성될 수 있다. 도 1 내지 도 5를 참조하면, 부분 도금층(140)은 제1 접합층(10)과의 접합면에 표면 조도가 부여될 수 있다. 표면 조도는 부분 도금층(140)의 표면에 형성되는 요철의 정도를 의미하는 것으로, 단위로는 중심선 표면 거칠기(Ra), 최대 높이(Rmax), 10개소 평균 거칠기(Rz) 등이 있다. 부분 도금층(140)에서 표면 조도의 바람직한 예로는 Ra 값으로 0.3㎛ 내지 2.0㎛인 것을 들 수 있다. 부분 도금층(140)은 표면에 요철이 형성되어 비표면적이 증가하기 때문에, 상면에 배치되는 Ag 소결 접합층과의 접합력이 향상될 수 있다. 만약 부분 도금층(140)의 표면 조도(Ra)가 0.3㎛ 미만이면, 부분 도금층(140)의 표면이 매끄러워 Ag 소결 접합층과의 밀착성이 열화되는 문제점이 있다. 또한, 부분 도금층(140)의 표면 조도(Ra)가 2.0㎛를 초과하면, 부분 도금층(140)의 표면이 너무 거칠어져 국부적으로 Ag 소결 접합층이 부착되지 않을 수 있다. 따라서, 본 발명에서는 Ag 소결 접합층과의 접합력을 향상시키기 위해 부분 도금층(140)의 표면 조도(Ra)를 0.3㎛ 내지 2.0㎛로 부여하는 것이 바람직하다. 부분 도금층(140)의 표면 조도가 Ra 값으로 0.3㎛ 내지 2.0㎛일 때, Rz 값은 3㎛ 내지 8㎛일 수 있고, Rmax 값은 5㎛ 내지 15㎛일 수 있다.
또한, 부분 도금층(140)은 0.1㎛ 내지 1.0㎛의 두께로 형성되는 것이 바람직하다. 부분 도금층(140)의 두께가 0.1㎛ 미만으로 형성될 경우 표면 조도를 부여하기가 어렵고, 부분 도금층(140)의 두께가 1.0㎛를 초과하여 형성될 경우 부분 도금층(140)을 형성하기 위한 공정 시간이 길어지게 되어 양산성이 저하될 수 있다.
부분 도금층(140)은 상부 금속층(120)에서 반도체 칩(200)이 실장되는 일부 영역에 형성되는 것이 바람직하다. 만약 Ag를 포함한 부분 도금층(140)이 상부 금속층(120)의 전체 표면을 덮도록 형성될 경우, 은의 마이그레이션 현상으로 인한 전기적 단락(short)이 발생할 수 있다.
도 6은 은의 마이그레이션 현상을 나타낸 사진이다. 은이 전면에 도금된 세라믹 기판(100)이 외부 환경, 특히 고온 및 다습한 환경에 노출될 경우, 도 6에 도시된 바와 같이 은 이온이 수지상(dendrite)의 형태로 확산되는 마이그레이션(migration) 현상이 발생한다. 이러한 마이그레이션 현상은 회로 간의 쇼트(short)를 유발하고 세라믹 기판(100)의 신뢰성을 저하시킨다. 반면, 본 발명의 실시예에 따른 세라믹 기판(100)은 부분 도금층(140)이 상부 금속층(120)에서 반도체 칩(200)이 실장되는 일부 영역에 형성되기 때문에, 부분 도금층(140)들 사이의 거리가 넓어 마이그레이션 위험이 없다.
부분 도금층(140)이 일부 영역이 아닌 상부 금속층(120)의 전면에 형성될 경우, 반도체 칩(200)이 실장되는 일부 영역을 제외한 나머지 영역의 도금층 표면은 공기 중에 방치되므로 산화 반응이 일어나 변질될 수 있다. 또한, 은의 가격이 비싸기 때문에 도금층의 면적이 커지는 만큼 사용되는 은의 양이 늘어남에 따라 생산 비용이 높아져 경제성이 떨어진다. 아울러, 도 3에 도시된 바와 같이, 상부 금속층(120)은 외주부가 에칭액으로 식각되어 곡선 형태의 경사면으로 형성되기 때문에 부분 도금층(140)을 상부 금속층(120)의 전면에 도금할 경우 곡선 형태의 경사면에 도금층이 제대로 부착되지 못하고 박리되는 현상이 발생할 수 있고, 박리된 도금층과 반도체 칩(200) 사이에 쇼트가 발생할 수 있다.
반면, 부분 도금층(140)이 상부 금속층(120)에서 반도체 칩(200)이 실장되는 일부 영역에 형성되면, 부분 도금층(140)의 표면은 제1 접합층(10)과 접합되어 공기 중에 노출되지 않기 때문에 산화를 방지할 수 있고, 은이 도금되는 양이 줄어들기 때문에 비용을 절감할 수 있다. 또한, 곡선 형태의 경사면으로 형성되는 상부 금속층(120)의 외주부에 도금층을 형성할 필요가 없기 때문에 도금층의 박리 문제가 발생하지 않고, 쇼트를 방지할 수 있다. 또한, 부분 도금층(140)은 세라믹 기판(100)과 반도체 칩(200) 간의 신뢰성 높은 접합을 가능하게 하고, 은의 확산 방지, 방열에도 효과적이다.
본 발명의 실시예에 따른 세라믹 기판(100)은, 하부 금속층(130)에 형성된 하부 도금층(150)을 더 포함할 수 있다. 하부 도금층(150)은 하부 금속층(130)에서 히트싱크(300)가 접합되는 일부 영역에 형성될 수 있다. 하부 도금층(150)은 전해 도금 또는 무전해 도금으로 형성될 수 있다. 도 4에 도시된 바와 같이, 하부 도금층(150)은 하면에 히트싱크(300)를 접합하기 위한 제2 접합층(20)이 배치될 수 있다. 히트싱크(300)는 방열을 위해 열전도도가 높은 Cu, Al, Cu 합금 중 어느 하나의 재질로 이루어질 수 있다. 제2 접합층(20)은 고온 안전성이 높고 접합 강도가 우수한 Ag 소결 접합층일 수 있다. 이때, 하부 도금층(150)은 Ag 소결 접합층인 제2 접합층(20)과의 접합력 향상을 위해 Ag 함유 도금액으로 형성된 Ag 도금층일 수 있고, 제2 접합층(20)과의 접합면에 표면 조도가 부여될 수 있다. 또한, 하부 도금층(150)은 Ni 도금층, Au 도금층을 포함하도록 형성될 수도 있다. 일 예로, 하부 도금층(150)은 Ni 도금층의 산화방지 및 결합력 향상을 위하여 Ni 도금층 상에 Au 도금층 또는 Ag 도금층이 적층되어 형성될 수 있으며, 전해 도금으로 형성될 수 있다. 이러한 하부 도금층(150)은 세라믹 기판(100)과 히트싱크(300) 간의 신뢰성 높은 접합을 가능하게 하고, 은의 확산 방지, 방열에도 효과적이다.
도 7은 본 발명의 실시예에 따른 세라믹 기판 제조방법을 설명하기 위한 흐름도이다.
도 7에 도시된 바에 의하면, 본 발명의 실시예에 따른 세라믹 기판(100) 제조방법은, 세라믹 기재(110)의 상하면에 상부 금속층(120) 및 하부 금속층(130)을 형성하는 단계(S100)와, 상부 금속층(120)에 부분 도금층(140)을 형성하는 단계(S200)를 포함할 수 있다.
부분 도금층(140)을 형성하는 단계(S200)에서, 부분 도금층(140)은 상부 금속층(120)에서 반도체 칩(200)이 실장되는 일부 영역에 형성할 수 있다. 부분 도금층(140)은 전해 도금, 무전해 도금, 물리적 증착법 등의 다양한 공정으로 형성될 수 있으며, 본 실시예에서는 표면을 따라 일정한 두께를 구현하기 위하여 전해 도금, 무전해 도금으로 부분 도금층(140)을 형성하는 것에 대해 설명하기로 한다.
도 7을 참조하면, 부분 도금층(140)을 형성하는 단계(S200)는, 상부 금속층(120) 상에 반도체 칩(200)이 실장되는 일부 영역에 대응되는 형상으로 패턴 구멍(h)이 형성된 커버층을 형성하는 단계(S210)와, 패턴 구멍(h) 내에 부분 도금층(140)이 형성되도록 도금하는 단계(S220)와, 커버층을 제거하는 단계(S230)를 포함할 수 있다.
커버층을 형성하는 단계(S210)는, 상부 금속층(120) 상에 포토 레지스트층(P)을 형성하는 단계(S211)와, 마스크(M)로 반도체 칩(200)이 실장되는 일부 영역을 제외한 나머지 부분을 커버한 상태로 포토 레지스트층(P)을 노광하는 단계(S212)와, 노광된 부분을 현상하여 포토 레지스트층(P)에 패턴 구멍(h)을 형성하는 단계(S213)를 포함할 수 있다. 본 실시예에서, 커버층은 포토리소그래피(Photolithography) 공정으로 패터닝된 포토 레지스트층(P)일 수 있다.
포토 레지스트층(P)을 형성하는 단계(S211)에서, 포토 레지스트층(P)은 상부 금속층(120) 상에 드라이 필름 또는 포토레지스트액을 도포하여 형성한 것일 수 있다. 여기서, 드라이 필름은 두께가 균일하고, 별도의 건조 공정이 필요하지 않으므로 제조 공정을 단순화할 수 있다는 장점이 있다.
노광하는 단계(S212)는 반도체 칩(200)이 실장되는 일부 영역을 제외한 나머지 부분을 커버하는 마스크(M)를 포토 레지스트층(P) 상에 배치한 후 UV(Ultra violet) 등의 광원을 조사할 수 있다. 이와 같이, 마스크(M)를 통해 광원을 조사함으로써 마스크(M)의 패턴이 포토 레지스트층(P)에 전사될 수 있다. 여기서, 광원에 의하여 노광되는 부분만 현상되는 타입이 포지티브 (Positive) 방식이고, 노광되지 않는 부분만 현상되는 타입이 네가티브(Negative) 방식이다. 본 실시예에서는 포지티브 방식의 포토 레지스트층(P)이 사용된 예를 설명하고 있으나, 네가티브 방식도 사용 가능하다.
패턴 구멍(h)을 형성하는 단계(S213)에서, 노광 후 포토 레지스트층(P)을 현상하면 반도체 칩(200)이 실장되는 일부 영역이 제거되어 패턴 구멍(h)이 형성될 수 있다.
이후에, 도금하는 단계(S220)는, 패턴 구멍(h) 내에 부분 도금층(140)이 형성되도록 Ag 함유 도금액으로 전해 도금 또는 무전해 도금할 수 있다. 즉, 도금하는 단계(S220)는, 패턴 구멍(h) 내에서 포토 레지스트층(P)을 장벽으로 하여 부분 도금층(140)을 반도체 칩(200)이 실장되는 일부 영역에 형성할 수 있다.
이후에, 커버층을 제거하는 단계(S230)에서 포토 레지스트층(P)을 제거하면, 상부 금속층(120)에서 부분 도금층(140)이 형성된 영역을 제외한 나머지 부분이 노출될 수 있다.
부분 도금층(140)을 형성하는 단계(S200)는, 부분 도금층(140)에 표면조도를 형성하는 단계를 더 포함할 수 있다. 상기 표면 조도를 형성하는 단계에서, 부분 도금층(140)의 표면 조도는 Ra 값으로 0.3㎛ 내지 2.0㎛의 범위로 형성할 수 있다. 부분 도금층(140)의 표면 조도는 에칭, 기계 가공 등으로 형성할 수 있다.
또한, 본 발명의 실시예에 따른 세라믹 기판(100) 제조방법은, 하부 금속층(130)에 하부 도금층(150)을 형성하는 단계를 더 포함할 수 있다. 비록 도시되지는 않았으나, 하부 도금층(150)을 형성하는 단계는, 부분 도금층(140)을 형성하는 단계(S200)와 동일하게 포토리소그래피(Photolithography) 공정으로 형성할 수 있다. 또한, 하부 도금층(150)을 형성하는 단계는 Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함하는 도금층을 전해 도금 또는 무전해 도금하여 하부 도금층(150)을 형성할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 세라믹 기판에서 반도체 칩이 실장되는 영역에 부분 도금층을 형성하여 은의 마이그레이션 현상으로 인한 전기적 단락 현상을 방지할 수 있고, 세라믹 기판 및 반도체 칩 간의 신뢰성 높은 접합이 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 세라믹 기재;
    상기 세라믹 기재의 상하면에 형성된 상부 금속층 및 하부 금속층; 및
    상기 상부 금속층에 형성된 부분 도금층을 포함하고,
    상기 부분 도금층은 상기 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성된 세라믹 기판.
  2. 제1항에 있어서,
    상기 부분 도금층은 상면에 상기 반도체 칩을 접합하기 위한 제1 접합층이 배치되고,
    상기 제1 접합층은 Ag 소결 접합층인 세라믹 기판.
  3. 제1항에 있어서,
    상기 부분 도금층의 표면 조도는 Ra 값으로 0.3㎛ 내지 2.0㎛인 세라믹 기판.
  4. 제1항에 있어서,
    상기 부분 도금층의 두께는 0.1㎛ 내지 1.0㎛인 세라믹 기판.
  5. 제1항에 있어서,
    상기 부분 도금층은 Ag 도금층인 세라믹 기판.
  6. 제1항에 있어서,
    상기 하부 금속층에 형성된 하부 도금층을 더 포함하고,
    상기 하부 도금층은 상기 하부 금속층에서 히트싱크가 접합되는 일부 영역에 형성된 세라믹 기판.
  7. 제6항에 있어서,
    상기 하부 도금층은 Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함하는 세라믹 기판.
  8. 세라믹 기재의 상하면에 상부 금속층 및 하부 금속층이 형성된 세라믹 기판;
    상기 세라믹 기판의 상부 금속층에 실장된 반도체 칩; 및
    상기 세라믹 기판의 하부 금속층에 접합된 히트싱크를 포함하고,
    상기 세라믹 기판은 상기 상부 금속층에서 상기 반도체 칩이 실장되는 일부 영역에 부분 도금층이 형성된 파워모듈.
  9. 제8항에 있어서,
    상기 부분 도금층은 상면에 상기 반도체 칩을 접합하기 위한 제1 접합층이 배치되고,
    상기 제1 접합층은 Ag 소결 접합층인 파워모듈.
  10. 제8항에 있어서,
    상기 부분 도금층의 표면 조도는 Ra 값으로 0.3㎛ 내지 2.0㎛인 파워모듈.
  11. 제8항에 있어서,
    상기 부분 도금층의 두께는 0.1㎛ 내지 1.0㎛인 파워모듈.
  12. 제8항에 있어서,
    상기 부분 도금층은 Ag 도금층인 파워모듈.
  13. 제8항에 있어서,
    상기 세라믹 기판은,
    상기 하부 금속층에 형성된 하부 도금층을 더 포함하고,
    상기 하부 도금층은 상기 하부 금속층에서 히트싱크가 접합되는 일부 영역에 형성된 파워모듈.
  14. 제13항에 있어서,
    상기 하부 도금층은 Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함하는 파워모듈.
  15. 세라믹 기재의 상하면에 상부 금속층 및 하부 금속층을 형성하는 단계; 및
    상기 상부 금속층에 부분 도금층을 형성하는 단계를 포함하고,
    상기 부분 도금층을 형성하는 단계에서,
    상기 부분 도금층은 상기 상부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성하는 세라믹 기판 제조방법.
  16. 제15항에 있어서,
    상기 부분 도금층을 형성하는 단계는,
    상기 상부 금속층 상에 상기 일부 영역에 대응되는 형상으로 패턴 구멍이 형성된 커버층을 형성하는 단계;
    상기 패턴 구멍 내에 부분 도금층이 형성되도록 도금하는 단계; 및
    상기 커버층을 제거하는 단계를 포함하는 세라믹 기판 제조방법.
  17. 제16항에 있어서,
    상기 커버층을 형성하는 단계는,
    상기 상부 금속층 상에 포토 레지스트층을 형성하는 단계;
    상기 일부 영역을 제외한 나머지 부분을 커버하는 마스크를 상기 포토 레지스트층 상에 배치한 후 노광하는 단계; 및
    노광된 부분을 현상하여 상기 포토 레지스트층에 패턴 구멍을 형성하는 단계를 포함하는 세라믹 기판 제조방법.
  18. 제16항에 있어서,
    상기 도금하는 단계는,
    Ag 도금층을 전해 도금 또는 무전해 도금하여 부분 도금층을 형성하는 세라믹 기판 제조방법.
  19. 제15항에 있어서,
    상기 하부 금속층에 하부 도금층을 형성하는 단계를 더 포함하고,
    상기 하부 도금층을 형성하는 단계에서,
    상기 하부 도금층은 하부 금속층에서 반도체 칩이 실장되는 일부 영역에 형성하는 세라믹 기판 제조방법.
  20. 제19항에 있어서,
    상기 하부 도금층을 형성하는 단계는,
    Ni 도금층, Ag 도금층, Au 도금층 중 적어도 하나를 포함하는 도금층을 전해 도금 또는 무전해 도금하여 하부 도금층을 형성하는 세라믹 기판 제조방법.
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