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WO2024029040A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

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Publication number
WO2024029040A1
WO2024029040A1 PCT/JP2022/029961 JP2022029961W WO2024029040A1 WO 2024029040 A1 WO2024029040 A1 WO 2024029040A1 JP 2022029961 W JP2022029961 W JP 2022029961W WO 2024029040 A1 WO2024029040 A1 WO 2024029040A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
wirings
wiring layer
resistance element
semiconductor integrated
Prior art date
Application number
PCT/JP2022/029961
Other languages
English (en)
French (fr)
Inventor
英俊 田中
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Priority to PCT/JP2022/029961 priority Critical patent/WO2024029040A1/ja
Publication of WO2024029040A1 publication Critical patent/WO2024029040A1/ja

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device in which a core region and an IO region are arranged on a chip, and particularly relates to a layout structure of IO cells arranged in the IO region.
  • IO cells input/output cells
  • signals are input/output to/from the outside of the semiconductor integrated circuit device and power is supplied via the IO cells.
  • Patent Document 1 discloses a semiconductor integrated circuit device in which a resistive element formed between metal wiring layers in BEOL is arranged, for example, above a diode element as an ESD (Electro-Static Discharge) protection element.
  • ESD Electro-Static Discharge
  • the present disclosure provides a configuration that can reduce the parasitic capacitance related to the resistance element for a semiconductor integrated circuit device using a resistance element formed in BEOL.
  • a semiconductor integrated circuit device including a plurality of IO cells arranged in a first direction
  • at least one of the plurality of IO cells includes an output circuit
  • the output circuit has an external output terminal.
  • a protective resistor which is composed of a plurality of resistance elements formed in a first wiring layer formed in a wiring process (BEOL: Back End of Line), and whose one end is connected to the external output terminal.
  • the plurality of resistance elements included in the protective resistor extend in the first direction, are connected to wiring formed in the second wiring layer via vias, and are connected to the wiring formed in the second wiring layer through the vias.
  • first and second wirings which are power supply wirings or signal wirings, extend in the first direction and are perpendicular to the first direction.
  • the first and second wirings are arranged adjacent to each other in a second direction, and in a plan view, the first and second wirings are arranged at positions that do not overlap with any of the plurality of resistance elements, and at least one is arranged between the first wiring and the second wiring.
  • At least one of the plurality of IO cells lined up in the first direction includes an output circuit.
  • the protection resistor included in this output circuit is constituted by a plurality of resistance elements extending in the first direction and formed in the first wiring layer formed in the BEOL.
  • first and second wirings which are power supply wirings or signal wirings, extend in the first direction and are arranged adjacently in the second direction. ing.
  • the first and second wirings are arranged at positions that do not overlap with any of the plurality of resistance elements, and the resistance element is arranged between the first wiring and the second wiring. .
  • the first and second wirings in the wiring layer below the resistance element are arranged at positions avoiding the resistance element in plan view, so that the parasitic capacitance between them and the resistance element can be suppressed to a small level. Therefore, the parasitic capacitance related to the resistance element can be reduced.
  • the parasitic capacitance related to the resistance element can be reduced.
  • FIG. 8 A plan view schematically showing the overall configuration of a semiconductor integrated circuit device according to an embodiment.
  • Circuit configuration diagram of an output circuit according to the second embodiment Summary example of IO cell layout in second embodiment A plan view showing details of the IO cell layout in FIG. 8 Summary example of IO cell layout in a modified example of the second embodiment
  • VDDIO and “VSS” refer to the power supply voltage or the power supply itself.
  • the transistor is formed on a P-type substrate and an N-type well. Note that the transistor may be formed on a P-type well or on an N-type substrate.
  • FIG. 1 is a plan view schematically showing the overall configuration of a semiconductor integrated circuit device according to an embodiment.
  • a semiconductor integrated circuit device 1 shown in FIG. 1 includes a core region 2 in which an internal core circuit is formed, an I/O circuit provided between the core region 2 and a chip edge, and an interface circuit (I/O circuit) formed therein.
  • an IO cell column 10A is provided so as to annularly surround the periphery of the semiconductor integrated circuit device 1.
  • a plurality of IO cells 10 forming an interface circuit are lined up in the IO cell column 10A.
  • a plurality of external connection pads are arranged in the semiconductor integrated circuit device 1.
  • the IO cell row 10A may be provided in a part of the periphery of the semiconductor integrated circuit device 1.
  • the IO cell 10 includes a signal IO cell and a power IO cell.
  • the signal IO cell includes circuits necessary for exchanging signals with the outside of the semiconductor integrated circuit device 1 or with the core region 2, such as a level shifter circuit, an output buffer circuit, and an ESD protection circuit. etc. are included.
  • the power supply IO cell supplies each power supply supplied to the external connection pads to the inside of the semiconductor integrated circuit device 1, and includes an ESD protection circuit and the like.
  • FIG. 2 is a circuit configuration diagram of the output circuit 11 included in the IO cell 10. Note that although the actual output circuit includes circuit elements other than those shown in FIG. 2, their description is omitted in FIG.
  • the output circuit 11 shown in FIG. 2 includes an external output terminal PAD, output transistors P1 and N1, ESD (Electro Static Discharge) protection diodes 1a and 1b, and protection resistors Rsn and Rsp.
  • the output transistor P1 is a P conductivity type transistor
  • the output transistor N1 is an N conductivity type transistor.
  • the output transistors P1 and N1 output an output signal to the external output terminal PAD according to the signal received at the gate.
  • the output transistor P1 has a source connected to VDDIO, and a drain connected to an external output terminal PAD via a protection resistor Rsp.
  • the output transistor N1 has a source connected to VSS, and a drain connected to an external output terminal PAD via a protection resistor Rsn.
  • the protection resistors Rsp and Rsn are constituted by a plurality of resistance elements formed in a wiring layer formed in BEOL (Back End of Line: wiring process). Note that a node between the output transistor N1 and the protection resistor Rsn is designated as a node A, and a node between the output transistor P1 and the protection resistor Rsp is designated as a node B.
  • the ESD protection diode 1a is provided between VSS and the external output terminal PAD, and has an anode connected to VSS and a cathode connected to the external output terminal PAD.
  • ESD protection diode 1b is provided between VDDIO and external output terminal PAD, and has an anode connected to external output terminal PAD and a cathode connected to VDDIO.
  • FIG. 3 is an example of an outline of the layout of the IO cell.
  • the layout of FIG. 3 corresponds to the IO cell 10a, which is one of the IO cells 10 arranged on the lower side of the semiconductor integrated circuit device 1 of FIG.
  • the X direction (corresponding to the first direction) is a direction along the outer edge of the semiconductor integrated circuit device 1, and is a direction in which the plurality of IO cells 10 are lined up.
  • the Y direction (corresponding to the second direction) is a direction perpendicular to the X direction.
  • An IO cell generally includes a high power supply voltage region including an ESD protection circuit and an output buffer for outputting signals to the outside of the semiconductor integrated circuit device, and a circuit for inputting/outputting signals inside the semiconductor integrated circuit device. It has a low power supply voltage region.
  • the IO cell 10a in FIG. 3 is divided into two low power supply voltage regions 6a and 6b and a high power supply voltage region 7 in the Y direction.
  • the low power supply voltage region 6a is located on the core region 2 side, and the low power supply voltage region 6b is located on the chip edge side.
  • High power supply voltage region 7 is between low power supply voltage region 6a and low power supply voltage region 6b.
  • the low power supply voltage region 6a is located close to the output transistor P1, and includes, for example, a circuit that generates a signal input to the gate of the output transistor P1.
  • the low power supply voltage region 6b is located close to the output transistor N1, and includes, for example, a circuit that generates a signal input to the gate of the output transistor N1.
  • the output circuit 11 of FIG. 2 is configured in the IO cell 10a shown in FIG.
  • an output transistor N1 an ESD protection diode 1a, an ESD protection diode 1b, and an output transistor P1 are arranged in order from the chip edge.
  • resistive elements RU are arranged in an array in the XY direction on a region other than the region where the output transistor N1, the ESD protection diode 1a, the ESD protection diode 1b, and the output transistor P1 are arranged.
  • the protection resistor Rsp is configured by connecting the resistive elements RU disposed above the region close to the output transistor P1 to each other.
  • the protection resistor Rsn is configured by connecting the resistive elements RU disposed above the region close to the output transistor N1 to each other.
  • connection form of the resistance element RU may be any of series connection, parallel connection, or a combination of series connection and parallel connection. Further, a portion of the resistance element RU constituting the protection resistor Rsp may be placed above the low power supply voltage region 6a. A portion of the resistance element RU constituting the protection resistor Rsn may be placed above the low power supply voltage region 6b.
  • FIG. 4 and 5 are diagrams showing details of the layout of the IO cell.
  • FIG. 4 is a plan view showing the structure of the M2 to M6 wiring layers in portion A1 of FIG. 3
  • FIG. 5 is a cross-sectional view showing the cross-sectional structure taken along line XX' in FIG.
  • the RMetal wiring layer is formed between the M4 wiring layer and the M3 wiring layer, and is a wiring layer for forming the resistance element RU.
  • the RMetal wiring layer is formed in a BEOL (Back End of Line: wiring process).
  • the resistance element RU formed in the RMetal wiring layer is connected to the wiring in the M4 wiring layer via a via.
  • M6 wiring 61 extending in the X direction and the Y direction is formed.
  • the M6 wiring 61 corresponds to an external output terminal PAD and is connected to an IO pad (not shown).
  • M5 wirings 21, 22, and 23 extending in the Y direction are formed.
  • the M5 wiring 22 is connected to the M6 wiring 61 via a via, and corresponds to an external output terminal PAD.
  • M5 wires 21 and 23 correspond to node B.
  • a resistance element RU is formed in the RMetal wiring layer. Two resistive elements RU are connected in series between the external output terminal PAD and the node B. That is, as can be seen from FIGS. 4 and 5, M6 wiring 61 (PAD) ⁇ via (M6-M5) ⁇ M5 wiring 22 ⁇ via (M5-M4) ⁇ M4 wiring ⁇ via (M4-RMetal) ⁇ resistance element RU ⁇ Via (M4-RMetal) ⁇ M4 wiring ⁇ Via (M4-RMetal) ⁇ Resistance element RU ⁇ Via (M4-RMetal) ⁇ M4 wiring ⁇ Via (M5-M4) ⁇ M5 wiring 23 (Node B).
  • a resistance element RU is connected between external output terminal PAD and node B. Similarly, two resistance elements RU are connected in series between the M6 wiring 61 (PAD) and the M5 wiring 21 (node B).
  • a protection resistor Rsp is configured by the plurality of resistance elements RU.
  • the reason why two resistance elements RU are connected in series between external output terminal PAD and node B is to efficiently dissipate heat. That is, with the structure shown in FIGS. 4 and 5, heat generated in the resistance element RU can be efficiently radiated from the M4 wiring connected to both ends of the resistance element RU.
  • three or more resistance elements RU may be connected in series between the external output terminal PAD and the node B.
  • one resistance element RU may be connected between the external output terminal PAD and the node B.
  • M3 wirings 71 and 72 extending in the Y direction are arranged on the left side of the M5 wiring 21 in the drawing, and M3 wirings 73 and 74 extending in the Y direction are arranged on the right side of the M5 wiring 23 in the drawing.
  • the M3 wires 71 and 74 are power wires that supply VDDIO, and the M3 wires 72 and 73 are power wires that supply VSS.
  • M2 wirings 41, 42, 43, and 44 which are power wirings extending in the X direction, are arranged in the M2 wiring layer.
  • the M2 wirings 41 and 43 are connected to the M3 wirings 71 and 74 via vias.
  • the M2 wirings 42 and 44 are connected to the M3 wirings 72 and 73 via vias. Since the M2 wirings 41, 42, 43, and 44 are wirings for reinforcing power supply, they may be omitted.
  • an M2 wiring 45 which is a signal wiring extending in the X direction, is arranged in the M2 wiring layer.
  • the signal wiring 45 is connected to a transistor (not shown) or the like. Note that the arrangement of the power supply wiring and signal wiring in the M2 wiring layer shown in FIG. 4 is an example, and is not limited to this.
  • M2 wirings 41, 42, 43, 44, and 45 which are the power wiring and signal wiring in the M2 wiring layer, overlap with the resistance element RU in plan view.
  • M2 wires 42 and 43 which are power supply wires
  • the M2 wirings 42 and 43 do not overlap the resistance element RU in plan view, and the resistance element RU is arranged between them. That is, the M2 wirings 42 and 43 are arranged so as to sandwich the resistance element RU in plan view.
  • the M2 wiring 41, which is a power supply wiring, and the M2 wiring 45, which is a signal wiring are arranged adjacent to each other in the Y direction.
  • the M2 wirings 41 and 45 do not overlap the resistance element RU in plan view, and the resistance element RU is arranged between them. In other words, the power supply wiring and signal wiring in the M2 wiring layer are arranged at positions avoiding the resistance element RU in plan view. This reduces the parasitic capacitance between the resistive element RU and the resistive element RU.
  • none of the M5 wirings 21, 22, and 23 in the M5 wiring layer overlaps with the resistance element RU in plan view.
  • the M5 wiring 21 corresponding to node B and the M5 wiring 22 corresponding to external output terminal PAD are arranged adjacent to each other in the X direction.
  • the M5 wirings 21 and 22 do not overlap the resistance element RU in plan view, and the resistance element RU is arranged between them. That is, the M5 wirings 21 and 22 are arranged so as to sandwich the resistance element RU in a plan view. Thereby, the parasitic capacitance related to resistance element RU is reduced.
  • the M5 wiring 22 corresponding to the external output terminal PAD may overlap the resistance element RU in a plan view.
  • FIG. 6 is a plan view showing the structure of the M2 to M6 wiring layers in portion A2 of FIG.
  • the layout of FIG. 6 corresponds to the layout of FIG. 4 reversed vertically (in the Y direction), with node B set as node A.
  • the layout of FIG. 6 can be easily understood from the explanation of the layout of FIG. 4, so detailed explanation will be omitted here.
  • a resistance element RU is formed in the RMetal wiring layer. Two resistive elements RU are connected in series between the external output terminal PAD and the node A.
  • a protection resistor Rsn is configured by the plurality of resistance elements RU.
  • the IO cell 10a includes the output circuit 11.
  • the protection resistors Rsp and Rsn included in the output circuit 11 are configured by a plurality of resistance elements RU extending in the X direction, which are formed in an RMetal wiring layer formed in the BEOL.
  • M2 wirings 41, 42, 43, 44, and 45 which are power supply wirings or signal wirings, extend in the X direction and are arranged adjacent to each other in the Y direction.
  • the M2 wirings 41, 42, 43, 44, 45 are arranged in positions that do not overlap with any of the resistance elements RU, and the resistance elements RU are 45.
  • the M2 wirings 41, 42, 43, 44, and 45 are arranged at positions avoiding the resistance element RU in plan view, so that the parasitic capacitance between them and the resistance element RU can be kept small. Therefore, the parasitic capacitance related to resistance element RU can be reduced.
  • M5 wirings 21, 22, and 23 extend in the Y direction and are arranged adjacent to each other in the X direction.
  • the M5 wirings 21, 22, and 23 are arranged at positions that do not overlap with any of the resistance elements RU, and the resistance elements RU are arranged between the M2 wirings 21, 22, and 23, respectively. ing.
  • the M5 wirings 21, 22, and 23 are arranged at positions avoiding the resistance element RU in a plan view, so that the parasitic capacitance between the M5 wirings 21, 22, and 23 with the resistance element RU can be kept small. Therefore, the parasitic capacitance related to resistance element RU can be reduced.
  • the power supply wirings 71, 72, 73, and 74 extending in the Y direction are formed in the M3 wiring layer, but the power supply wiring is formed in a wiring layer other than the M3 wiring layer, for example, the M5 wiring layer. You may. Further, the power supply wiring may be formed by laminating a plurality of wiring layers. However, even in these cases, it is preferable that the power supply wiring to be formed be arranged at a position that does not overlap with the resistance element RU in plan view.
  • the dummy metal wiring may be placed at a position overlapping the resistance element RU in plan view. This makes it possible to flatten the wiring layer, improve reliability, and improve yield. That is, in the present disclosure, in the M2 wiring layer and the M5 wiring layer, the dummy metal wiring is arranged between two adjacent wirings, which are a power supply wiring and a signal wiring, so as to overlap with the resistance element RU. I don't mind.
  • FIG. 7 is a circuit configuration diagram of the output circuit 12 according to this embodiment.
  • the circuit configuration in FIG. 7 is almost the same as the circuit configuration in FIG. 2 in the first embodiment, but the insertion position of the protective resistor is different. That is, in the output circuit 12 of FIG. 7, a protective resistor Rs is provided in place of the protective resistors Rsn and Rsp in FIG.
  • the drains of the output transistors P1 and N1 are connected to each other, and the protection resistor Rs is provided between the external output terminal PAD and the drains of the output transistors P1 and N1.
  • a node C is defined as a node between the drains of the output transistors P1 and N1 and the protection resistor Rs.
  • FIG. 8 is an example of an outline of the layout of the IO cell.
  • the layout of FIG. 8 corresponds to the IO cell 10a, which is one of the IO cells 10 arranged on the lower side of the semiconductor integrated circuit device 1 of FIG.
  • the IO cell layout in FIG. 8 differs from the IO cell layout in FIG. 3 in the arrangement of high power supply voltage regions and low power supply voltage regions.
  • the IO cell 10a in FIG. 8 is divided into a low power supply voltage region 8 and a high power supply voltage region 9 in the Y direction.
  • the low power supply voltage region 8 is located on the core region 2 side, and the high power supply voltage region 9 is located on the chip edge side.
  • the output circuit 12 of FIG. 7 is configured in the IO cell 10a shown in FIG.
  • an ESD protection diode 1a, an ESD protection diode 1b, an output transistor P1, and an output transistor N1 are arranged in order from the chip edge.
  • resistive elements RU are arranged in an array in the XY direction on a region other than the region where the ESD protection diode 1a, the ESD protection diode 1b, the output transistor P1, and the output transistor N1 are arranged.
  • a protection resistor Rs is configured by connecting the resistive elements RU to each other. By arranging the protection resistor Rs on a region where devices such as transistors constituting other circuits are arranged, the area of the IO cell 10a can be reduced.
  • connection form of the resistance element RU may be any of series connection, parallel connection, or a combination of series connection and parallel connection. Further, a part of the resistance element RU constituting the protection resistor Rs may be arranged above the low power supply voltage region 8.
  • the arrangement of the ESD protection diode 1a, the ESD protection diode 1b, the output transistor P1, and the output transistor N1 is not limited to that shown in FIG. 8.
  • the positions of the output transistor P1 and the output transistor N1 may be exchanged, or the positions of the ESD protection diode 1a and the ESD protection diode 1b may be exchanged.
  • FIG. 9 is a plan view showing the details of the layout of the IO cell, and is a plan view showing the structure of the M2 to M6 wiring layers in portion A3 of FIG. Note that the cross-sectional structure is the same as that of the first embodiment, and is not illustrated here.
  • the layout in FIG. 9 is similar to the layout in FIG. 4 in the first embodiment. However, the difference is that the M5 wirings 21 and 23 correspond to node C instead of node B.
  • a resistance element RU is formed in the RMetal wiring layer. Two resistive elements RU are connected in series between the external output terminal PAD and the node C. That is, M6 wiring 61 (PAD) ⁇ via (M6-M5) ⁇ M5 wiring 22 ⁇ via (M5-M4) ⁇ M4 wiring ⁇ via (M4-RMetal) ⁇ resistance element RU ⁇ via (M4-RMetal) ⁇ M4 wiring ⁇ Via (M4-RMetal) ⁇ Resistance element RU ⁇ Via (M4-RMetal) ⁇ M4 wiring ⁇ Via (M5-M4) ⁇ M5 wiring 21 (node C) between external output terminal PAD and node C.
  • a resistive element RU is connected to the resistive element RU.
  • a resistance element RU is connected between the M6 wiring 61 (PAD) and the M5 wiring 23 (node C).
  • a protection resistance Rs is configured by the plurality of resistance elements RU.
  • M2 wirings 41, 42, 43, 44, and 45 which are power wiring and signal wiring in the M2 wiring layer, overlap with the resistance element RU in plan view.
  • M2 wires 42 and 43 which are power supply wires
  • the M2 wirings 42 and 43 do not overlap the resistance element RU in plan view, and the resistance element RU is arranged between them. That is, the M2 wirings 42 and 43 are arranged so as to sandwich the resistance element RU in plan view.
  • the M2 wiring 41, which is a power supply wiring, and the M2 wiring 45, which is a signal wiring are arranged adjacent to each other in the Y direction.
  • the M2 wirings 41 and 45 do not overlap the resistance element RU in plan view, and the resistance element RU is arranged between them. In other words, the power supply wiring and signal wiring in the M2 wiring layer are arranged at positions avoiding the resistance element RU in plan view. Thereby, the parasitic capacitance related to resistance element RU is reduced.
  • the M5 wirings 21, 22, and 23 in the M5 wiring layer overlaps the resistance element RU in plan view.
  • the M5 wiring 21 corresponding to the node C and the M5 wiring 22 corresponding to the external output terminal PAD are arranged adjacent to each other in the X direction.
  • the M5 wirings 21 and 22 do not overlap the resistance element RU in plan view, and the resistance element RU is arranged between them. That is, the M5 wirings 21 and 22 are arranged so as to sandwich the resistance element RU in a plan view. Thereby, the parasitic capacitance related to resistance element RU is reduced.
  • the M5 wiring 22 corresponding to the external output terminal PAD may overlap the resistance element RU in a plan view.
  • the same effects as in the first embodiment can be obtained. That is, since the M2 wirings 41, 42, 43, 44, and 45 are arranged at positions avoiding the resistance element RU in plan view, the parasitic capacitance between them and the resistance element RU can be kept small. Therefore, the parasitic capacitance related to resistance element RU can be reduced. Moreover, since the M5 wirings 21, 22, and 23 are arranged at positions avoiding the resistance element RU in a plan view, the parasitic capacitance between them and the resistance element RU can be suppressed to a small level. Therefore, the parasitic capacitance related to resistance element RU can be reduced.
  • FIG. 10 is an outline of an IO cell layout according to a modification of the second embodiment.
  • the arrangement position of the output transistor N1 has been moved to the upper side of the drawing.
  • the protection resistor Rs is arranged in a region between the output transistor N1 and the output transistor P1.
  • the structure of the M2 to M6 wiring layers in portion A4 of FIG. 10 is, for example, the same as that of FIG. 9, and is not shown here.
  • both the P-conductivity type transistor and the N-conductivity type output transistor are one-stage transistors, but the invention is not limited to this; for example, two-stage or three-stage transistors are used. A configuration in which multiple stages of transistors such as the following may be connected in series may also be used. Further, the output circuit in the above-described embodiments may be an input/output circuit including an input circuit.
  • the RMetal wiring layer is formed between the M4 wiring layer and the M3 wiring layer, but the present invention is not limited to this.
  • the RMetal wiring layer may be formed of BEOL.

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Abstract

ＩＯセル（１０ａ）は、保護抵抗（Ｒｓｐ）を備える出力回路（１１）を含む。保護抵抗（Ｒｓｐ）は、ＢＥＯＬ（Back End of Line）で形成される配線層（ＲＭｅｔａｌ）に形成された複数の抵抗素子（ＲＵ）によって構成される。その下の配線層（Ｍ２）において、電源配線または信号配線である配線（４１～４５）が、Ｘ方向に延び、Ｙ方向において隣接している。平面視で、配線（４１～４５）は、いずれの抵抗素子（ＲＵ）とも重畳せず、少なくとも１つの抵抗素子（ＲＵ）が配線同士の間に配置されている。

Description

半導体集積回路装置
　本開示は、チップ上にコア領域とＩＯ領域とが配置された半導体集積回路装置に関し、特に、ＩＯ領域に配置されたＩＯセルのレイアウト構造に関する。
　半導体集積回路では、コア領域の周囲に入出力セル（ＩＯセル）が配置され、ＩＯセルを介して、半導体集積回路装置外部との信号の入出力や、電源の供給が行われる。
　近年の微細化プロセスにおいては、Ｈｉｇｈ－ｋゲート絶縁膜とメタルゲートによってトランジスタのゲートを構成することが広く行われている。これにより、抵抗素子としてＦＥＯＬ（Front End of Line：基板工程）において形成される非シリサイド化ポリシリコン抵抗を用いることが困難となっている。現在では、抵抗素子として、ＢＥＯＬ（Back End of Line：配線工程）において金属配線層の間に形成された窒化チタンなどの金属化合物等によって形成された抵抗素子が用いられるようになっている。
　特許文献１では、ＢＥＯＬにおいて金属配線層間に形成された抵抗素子が、例えばＥＳＤ（Electro-Static Discharge）保護素子としてのダイオード素子の上部に配置された半導体集積回路装置が開示されている。
米国特許公開公報２０１９／０３０４９０５号
　ＢＥＯＬにおいて抵抗素子を形成した場合、配線層に抵抗素子が設けられるため、その上下の配線層における他の配線との間の寄生容量が大きくなる。微細化プロセスにおいては、半導体集積回路の高速化が進んでおり、この寄生容量によって信号の高速化が阻害されてしまう。したがって、配線層に設けられた抵抗素子に係る寄生容量を低減する必要がある。
　本開示は、ＢＥＯＬにおいて形成された抵抗素子を用いる半導体集積回路装置について、抵抗素子に係る寄生容量を低減することができる構成を提供する。
　本開示の第１態様では、第１方向に並ぶ複数のＩＯセルを備える半導体集積回路装置において、前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、前記出力回路は、外部出力端子と、配線工程（ＢＥＯＬ：Back End of Line）において形成される第１配線層に形成された複数の抵抗素子によって構成されており、一端が前記外部出力端子と接続された保護抵抗と、を備え、前記保護抵抗が備える前記複数の抵抗素子は、前記第１方向に延びており、かつ、ビアを介して、第２配線層に形成された配線に接続されており、前記第１配線層よりも下の配線層である第３配線層において、電源配線または信号配線である第１および第２配線が、前記第１方向に延びており、かつ、前記第１方向と垂直をなす方向である第２方向において、隣接して配置されており、平面視で、前記第１および第２配線は、前記複数の抵抗素子のいずれとも重畳しない位置に配置されており、かつ、前記複数の抵抗素子の少なくとも１つが前記第１配線と前記第２配線との間に配置されている。
　この態様によると、第１方向に並ぶ複数のＩＯセルのうち少なくとも１つは、出力回路を含む。この出力回路が備える保護抵抗は、ＢＥＯＬにおいて形成される第１配線層に形成された、第１方向に延びる複数の抵抗素子によって構成されている。第１配線層よりも下の配線層である第３配線層において、電源配線または信号配線である第１および第２配線が、第１方向に延びており、第２方向において隣接して配置されている。そして、平面視で、第１および第２配線は、複数の抵抗素子のいずれとも重畳しない位置に配置されており、かつ、抵抗素子が第１配線と第２配線との間に配置されている。これにより、抵抗素子の下の配線層における第１および第２配線は、平面視で、抵抗素子を避けた位置に配置されるため、抵抗素子との間の寄生容量が小さく抑えられる。したがって、抵抗素子に係る寄生容量を低減することができる。
　本開示によると、ＢＥＯＬにおいて形成された抵抗素子を用いる半導体集積回路装置について、抵抗素子に係る寄生容量を低減することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 第１実施形態に係る出力回路の回路構成図 第１実施形態におけるＩＯセルレイアウトの概要例 図３のＩＯセルレイアウトの詳細を示す平面図 図３のＩＯセルレイアウトの詳細を示す断面図 図３のＩＯセルレイアウトの詳細を示す平面図 第２実施形態に係る出力回路の回路構成図 第２実施形態におけるＩＯセルレイアウトの概要例 図８のＩＯセルレイアウトの詳細を示す平面図 第２実施形態の変形例におけるＩＯセルレイアウトの概要例
　以下、図面を参照して、実施形態について説明する。なお、以下の説明では、「ＶＤＤＩＯ」「ＶＳＳ」は、電源電圧または電源自体を指すものとする。また、トランジスタは、Ｐ型基板およびＮ型ウェル上に形成されるものとする。なお、トランジスタは、Ｐ型ウェル上に形成されてもよいし、Ｎ型基板上に形成されてもよい。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２とチップエッジとの間に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、ＩＯセル列１０Ａが設けられている。図１では図示を簡略化しているが、ＩＯセル列１０Ａには、インターフェイス回路を構成する複数のＩＯセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。なお、ＩＯセル列１０Ａは、半導体集積回路装置１の周辺部の一部に設けられていてもよい。
　ＩＯセル１０は、信号ＩＯセルおよび電源ＩＯセルを含む。信号ＩＯセルには、半導体集積回路装置１の外部との間、または、コア領域２との間で信号のやりとりを行うために必要な回路、例えば、レベルシフタ回路、出力バッファ回路、ＥＳＤ保護用回路等が含まれる。電源ＩＯセルは、外部接続パッドに供給される各電源を半導体集積回路装置１の内部に供給するものであり、ＥＳＤ保護用回路等を含む。
　図２はＩＯセル１０に含まれる出力回路１１の回路構成図である。なお、実際の出力回路には、図２に示す回路要素以外も含まれているが、図２では記載を省略している。
　図２に示す出力回路１１は、外部出力端子ＰＡＤと、出力トランジスタＰ１，Ｎ１と、ＥＳＤ（Electro Static Discharge）保護ダイオード１ａ，１ｂと、保護抵抗Ｒｓｎ，Ｒｓｐとを備えている。出力トランジスタＰ１はＰ導電型のトランジスタであり、出力トランジスタＮ１はＮ導電型のトランジスタである。
　出力トランジスタＰ１，Ｎ１は、ゲートに受ける信号に従って、出力信号を外部出力端子ＰＡＤに出力する。出力トランジスタＰ１は、ソースがＶＤＤＩＯに接続され、ドレインが保護抵抗Ｒｓｐを介して外部出力端子ＰＡＤに接続されている。出力トランジスタＮ１は、ソースがＶＳＳに接続され、ドレインが保護抵抗Ｒｓｎを介して外部出力端子ＰＡＤに接続されている。本実施形態では、保護抵抗Ｒｓｐ，Ｒｓｎは、ＢＥＯＬ（Back End of Line：配線工程）において形成される配線層に形成された複数の抵抗素子によって、構成される。なお、出力トランジスタＮ１と保護抵抗Ｒｓｎの間のノードをノードＡとし、出力トランジスタＰ１と保護抵抗Ｒｓｐの間のノードをノードＢとする。
　ＥＳＤ保護ダイオード１ａは、ＶＳＳと外部出力端子ＰＡＤとの間に設けられており、アノードがＶＳＳに接続され、カソードが外部出力端子ＰＡＤに接続されている。ＥＳＤ保護ダイオード１ｂは、ＶＤＤＩＯと外部出力端子ＰＡＤとの間に設けられており、アノードが外部出力端子ＰＡＤに接続され、カソードがＶＤＤＩＯに接続されている。外部出力端子ＰＡＤに高圧ノイズが入力されると、ＥＳＤ保護ダイオード１ａ，１ｂを介してＶＤＤＩＯ，ＶＳＳに電流が流れ、これにより、出力トランジスタＰ１，Ｎ１が保護される。
　図３はＩＯセルのレイアウトの概要の一例である。図３のレイアウトは、図１の半導体集積回路装置１における下辺に並ぶＩＯセル１０のうちの１つであるＩＯセル１０ａに相当する。ここで、Ｘ方向（第１方向に相当する）は半導体集積回路装置１の外辺に沿う方向であり、複数のＩＯセル１０が並ぶ方向である。Ｙ方向（第２方向に相当する）はＸ方向と垂直をなす方向である。
　ＩＯセルは一般に、ＥＳＤ保護用回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路等を含む低電源電圧領域とを有している。そして、図３のＩＯセル１０ａは、Ｙ方向において、２個の低電源電圧領域６ａ，６ｂと、高電源電圧領域７とに分かれている。低電源電圧領域６ａはコア領域２側にあり、低電源電圧領域６ｂはチップエッジ側にある。高電源電圧領域７は、低電源電圧領域６ａと低電源電圧領域６ｂとの間にある。
　低電源電圧領域６ａは、出力トランジスタＰ１に近い位置にあり、例えば、出力トランジスタＰ１のゲートに入力される信号を生成する回路を含む。低電源電圧領域６ｂは、出力トランジスタＮ１に近い位置にあり、例えば、出力トランジスタＮ１のゲートに入力される信号を生成する回路を含む。
　図３に示すＩＯセル１０ａは、図２の出力回路１１が構成されている。高電源電圧領域７には、出力トランジスタＮ１、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、および、出力トランジスタＰ１が、チップエッジから順に配置されている。高電源電圧領域７において、出力トランジスタＮ１、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、および、出力トランジスタＰ１が配置された領域以外の領域の上に、抵抗素子ＲＵがＸＹ方向にアレイ状に配置されている。出力トランジスタＰ１に近い領域の上部に配置された抵抗素子ＲＵが互いに接続されることによって、保護抵抗Ｒｓｐが構成される。出力トランジスタＮ１に近い領域の上部に配置された抵抗素子ＲＵが互いに接続されることによって、保護抵抗Ｒｓｎが構成される。
　なお、抵抗素子ＲＵの接続形態は、直列接続、並列接続、または、直列接続と並列接続の組み合わせのいずれであってもよい。また、保護抵抗Ｒｓｐを構成する抵抗素子ＲＵは、その一部が、低電源電圧領域６ａの上に配置されていてもよい。保護抵抗Ｒｓｎを構成する抵抗素子ＲＵは、その一部が、低電源電圧領域６ｂの上に配置されていてもよい。
　図４および図５はＩＯセルのレイアウトの詳細を示す図である。図４は図３の部分Ａ１におけるＭ２～Ｍ６配線層の構造を示す平面図、図５は図４の線Ｘ－Ｘ’における断面構造を示す断面図である。
　ＲＭｅｔａｌ配線層は、Ｍ４配線層とＭ３配線層との間に形成されており、抵抗素子ＲＵを形成するための配線層である。ＲＭｅｔａｌ配線層は、ＢＥＯＬ（Back End of Line：配線工程）において形成される。ＲＭｅｔａｌ配線層に形成された抵抗素子ＲＵは、Ｍ４配線層の配線とビアを介して接続される。
　Ｍ６配線層において、Ｘ方向およびＹ方向に延びるＭ６配線６１が形成されている。Ｍ６配線６１は外部出力端子ＰＡＤに相当し、図示しないＩＯパッドに接続される。Ｍ５配線層において、Ｙ方向に延びるＭ５配線２１，２２，２３が形成されている。Ｍ５配線２２は、ビアを介してＭ６配線６１と接続されており、外部出力端子ＰＡＤに相当する。Ｍ５配線２１，２３はノードＢに相当する。
　ＲＭｅｔａｌ配線層において、抵抗素子ＲＵが形成されている。抵抗素子ＲＵは、外部出力端子ＰＡＤとノードＢとの間に、２個ずつ、直列に接続されている。すなわち、図４および図５から分かるように、Ｍ６配線６１（ＰＡＤ）→ビア（Ｍ６－Ｍ５）→Ｍ５配線２２→ビア（Ｍ５－Ｍ４）→Ｍ４配線→ビア（Ｍ４－ＲＭｅｔａｌ）→抵抗素子ＲＵ→ビア（Ｍ４－ＲＭｅｔａｌ）→Ｍ４配線→ビア（Ｍ４－ＲＭｅｔａｌ）→抵抗素子ＲＵ→ビア（Ｍ４－ＲＭｅｔａｌ）→Ｍ４配線→ビア（Ｍ５－Ｍ４）→Ｍ５配線２３（ノードＢ）という経路で、外部出力端子ＰＡＤとノードＢとの間に、抵抗素子ＲＵが接続されている。同様に、Ｍ６配線６１（ＰＡＤ）とＭ５配線２１（ノードＢ）との間も、抵抗素子ＲＵが、２個ずつ、直列に接続されている。複数の抵抗素子ＲＵによって、保護抵抗Ｒｓｐが構成されている。
　ここで、外部出力端子ＰＡＤとノードＢとの間に、２個の抵抗素子ＲＵを直列に接続しているのは、効率的に放熱を行うためである。すなわち、図４および図５に示す構造によって、抵抗素子ＲＵで発生する熱を、当該抵抗素子ＲＵの両端に接続されたＭ４配線から、効率的に放熱を行うことができる。なお、外部出力端子ＰＡＤとノードＢとの間に、３個以上の抵抗素子ＲＵを直列に接続してもよい。あるいは、外部出力端子ＰＡＤとノードＢとの間に、１個の抵抗素子ＲＵを接続してもかまわない。
　Ｍ３配線層において、Ｍ５配線２１の図面左側に、Ｙ方向に延びるＭ３配線７１，７２が配置されており、Ｍ５配線２３の図面右側に、Ｙ方向に延びるＭ３配線７３，７４が配置されている。Ｍ３配線７１，７４はＶＤＤＩＯを供給する電源配線であり、Ｍ３配線７２，７３はＶＳＳを供給する電源配線である。
　電源供給を補強するために、Ｍ２配線層に、Ｘ方向に延びる電源配線であるＭ２配線４１，４２，４３，４４が配置されている。Ｍ２配線４１，４３は、Ｍ３配線７１，７４とビアを介して接続されている。Ｍ２配線４２，４４は、Ｍ３配線７２，７３とビアを介して接続されている。Ｍ２配線４１，４２，４３，４４は、電源供給を補強するための配線であるため、なくてもかまわない。また、Ｍ２配線層には、Ｘ方向に延びる信号配線であるＭ２配線４５が配置されている。信号配線４５は、図示しないトランジスタ等に接続される。なお、図４に示す、Ｍ２配線層における電源配線および信号配線の配置は、一例であって、これに限られるものではない。
　ここで、Ｍ２配線層における電源配線および信号配線であるＭ２配線４１，４２，４３，４４，４５は、いずれも、平面視で、抵抗素子ＲＵと重畳していない。例えば、電源配線であるＭ２配線４２，４３は、Ｙ方向において隣接して配置されている。そして、Ｍ２配線４２，４３は、平面視で、抵抗素子ＲＵと重畳しておらず、その間に、抵抗素子ＲＵが配置されている。すなわち、Ｍ２配線４２，４３は、平面視で、抵抗素子ＲＵを挟むように配置されている。また、電源配線であるＭ２配線４１と信号配線であるＭ２配線４５は、Ｙ方向において隣接して配置されている。そして、Ｍ２配線４１，４５は、平面視で、抵抗素子ＲＵと重畳しておらず、その間に、抵抗素子ＲＵが配置されている。言い換えると、Ｍ２配線層における電源配線および信号配線は、平面視で、抵抗素子ＲＵを避けた位置に配置されている。これにより、抵抗素子ＲＵとの間の寄生容量が低減されている。
　また、Ｍ５配線層におけるＭ５配線２１，２２，２３は、いずれも、平面視で、抵抗素子ＲＵと重畳していない。例えば、ノードＢに相当するＭ５配線２１と、外部出力端子ＰＡＤに相当するＭ５配線２２とは、Ｘ方向において隣接して配置されている。そして、Ｍ５配線２１，２２は、平面視で、抵抗素子ＲＵと重畳しておらず、その間に抵抗素子ＲＵが配置されている。すなわち、Ｍ５配線２１，２２は、平面視で、抵抗素子ＲＵを挟むように配置されている。これにより、抵抗素子ＲＵに係る寄生容量が低減されている。
　なお、外部出力端子ＰＡＤに相当するＭ５配線２２は、抵抗素子ＲＵと平面視で重畳していてもかまわない。
　図６は図３の部分Ａ２におけるＭ２～Ｍ６配線層の構造を示す平面図である。図６のレイアウトは、図４のレイアウトについて、上下（Ｙ方向に）反転して、ノードＢをノードＡとしたものに相当する。図６のレイアウトについては、図４のレイアウトに関する説明から容易に理解することができるので、ここでは詳細な説明を省略する。
　ＲＭｅｔａｌ配線層において、抵抗素子ＲＵが形成されている。抵抗素子ＲＵは、外部出力端子ＰＡＤとノードＡとの間に、２個ずつ、直列に接続されている。複数の抵抗素子ＲＵによって、保護抵抗Ｒｓｎが構成されている。
　以上のように、本実施形態によると、ＩＯセル１０ａは、出力回路１１を含む。出力回路１１が備える保護抵抗Ｒｓｐ，Ｒｓｎは、ＢＥＯＬにおいて形成されるＲＭｅｔａｌ配線層に形成された、Ｘ方向に延びる複数の抵抗素子ＲＵによって構成されている。ＲＭｅｔａｌ配線層よりも下のＭ２配線層において、電源配線または信号配線であるＭ２配線４１，４２，４３，４４，４５が、Ｘ方向に延びており、Ｙ方向において隣接して配置されている。そして、平面視で、Ｍ２配線４１，４２，４３，４４，４５は、抵抗素子ＲＵのいずれとも重畳しない位置に配置されており、かつ、抵抗素子ＲＵがＭ２配線４１，４２，４３，４４，４５のそれぞれの間に配置されている。これにより、Ｍ２配線４１，４２，４３，４４，４５は、平面視で、抵抗素子ＲＵを避けた位置に配置されるため、抵抗素子ＲＵとの間の寄生容量が小さく抑えられる。したがって、抵抗素子ＲＵに係る寄生容量を低減することができる。
　また、ＲＭｅｔａｌ配線層よりも上のＭ５配線層において、Ｍ５配線２１，２２，２３が、Ｙ方向に延びており、Ｘ方向において隣接して配置されている。そして、平面視で、Ｍ５配線２１，２２，２３は、抵抗素子ＲＵのいずれとも重畳しない位置に配置されており、かつ、抵抗素子ＲＵがＭ２配線２１，２２，２３のそれぞれの間に配置されている。これにより、Ｍ５配線２１，２２，２３は、平面視で、抵抗素子ＲＵを避けた位置に配置されるため、抵抗素子ＲＵとの間の寄生容量が小さく抑えられる。したがって、抵抗素子ＲＵに係る寄生容量を低減することができる。
　なお、本実施形態では、Ｍ３配線層において、Ｙ方向に延びる電源配線７１，７２，７３，７４が形成されているが、Ｍ３配線層以外の配線層、例えばＭ５配線層に、電源配線を形成してもよい。また、電源配線を、複数の配線層に積層させて形成してもよい。ただし、これらの場合でも、形成する電源配線は、平面視で、抵抗素子ＲＵと重畳しない位置に配置することが好ましい。
　また、Ｍ２配線層およびＭ５配線層において、ダミーメタル配線を、平面視で抵抗素子ＲＵと重畳する位置に配置してもよい。これにより、配線層の平坦化や、信頼性の向上、歩留まりの向上を実現することができる。すなわち、本開示では、Ｍ２配線層およびＭ５配線層において、隣接する電源配線および信号配線である２本の配線について、その間に、ダミーメタル配線が、抵抗素子ＲＵと重畳するように配置されていてもかまわない。
　（第２実施形態）
　図７は本実施形態に係る出力回路１２の回路構成図である。図７の回路構成は、第１実施形態における図２の回路構成とほぼ同様であるが、保護抵抗の挿入位置が異なっている。すなわち、図７の出力回路１２では、図２における保護抵抗Ｒｓｎ，Ｒｓｐに代えて、保護抵抗Ｒｓが設けられている。図７では、出力トランジスタＰ１，Ｎ１のドレイン同士が接続されており、保護抵抗Ｒｓは、外部出力端子ＰＡＤと出力トランジスタＰ１，Ｎ１のドレインとの間に設けられている。なお、出力トランジスタＰ１，Ｎ１のドレインと保護抵抗Ｒｓとの間のノードを、ノードＣとしている。
　図８はＩＯセルのレイアウトの概要の一例である。図８のレイアウトは、図１の半導体集積回路装置１における下辺に並ぶＩＯセル１０のうちの１つであるＩＯセル１０ａに相当する。図８のＩＯセルレイアウトは、図３のＩＯセルレイアウトと比べると、高電源電圧領域および低電源電圧領域の配置が異なっている。図８のＩＯセル１０ａは、Ｙ方向において、低電源電圧領域８と、高電源電圧領域９とに分かれている。低電源電圧領域８はコア領域２側にあり、高電源電圧領域９はチップエッジ側にある。
　図８に示すＩＯセル１０ａは、図７の出力回路１２が構成されている。高電源電圧領域９には、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、出力トランジスタＰ１、および、出力トランジスタＮ１が、チップエッジから順に配置されている。高電源電圧領域９において、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、出力トランジスタＰ１、および、出力トランジスタＮ１が配置された領域以外の領域の上に、抵抗素子ＲＵがＸＹ方向にアレイ状に配置されている。抵抗素子ＲＵが互いに接続されることによって、保護抵抗Ｒｓが構成される。保護抵抗Ｒｓを、他の回路を構成するトランジスタ等のデバイスが配置される領域上に配置することによって、ＩＯセル１０ａの小面積化が実現できる。
　なお、抵抗素子ＲＵの接続形態は、直列接続、並列接続、または、直列接続と並列接続の組み合わせのいずれであってもよい。また、保護抵抗Ｒｓを構成する抵抗素子ＲＵは、その一部が、低電源電圧領域８の上部に配置されていてもよい。
　また、ＥＳＤ保護ダイオード１ａ、ＥＳＤ保護ダイオード１ｂ、出力トランジスタＰ１、および、出力トランジスタＮ１の並びは、図８に示したものに限られない。例えば、出力トランジスタＰ１と出力トランジスタＮ１との配置位置が入れ替わってもよいし、ＥＳＤ保護ダイオード１ａとＥＳＤ保護ダイオード１ｂとの配置位置が入れ替わってもよい。
　図９はＩＯセルのレイアウトの詳細を示す平面図であり、図８の部分Ａ３におけるＭ２～Ｍ６配線層の構造を示す平面図である。なお、断面構造は第１実施形態と同様であり、ここでは図示を省略している。
　図９のレイアウトは、第１実施形態における図４のレイアウトと同様である。ただし、Ｍ５配線２１，２３が、ノードＢではなく、ノードＣに相当する点が異なる。
　ＲＭｅｔａｌ配線層において、抵抗素子ＲＵが形成されている。抵抗素子ＲＵは、外部出力端子ＰＡＤとノードＣとの間に、２個ずつ、直列に接続されている。すなわち、Ｍ６配線６１（ＰＡＤ）→ビア（Ｍ６－Ｍ５）→Ｍ５配線２２→ビア（Ｍ５－Ｍ４）→Ｍ４配線→ビア（Ｍ４－ＲＭｅｔａｌ）→抵抗素子ＲＵ→ビア（Ｍ４－ＲＭｅｔａｌ）→Ｍ４配線→ビア（Ｍ４－ＲＭｅｔａｌ）→抵抗素子ＲＵ→ビア（Ｍ４－ＲＭｅｔａｌ）→Ｍ４配線→ビア（Ｍ５－Ｍ４）→Ｍ５配線２１（ノードＣ）という経路で、外部出力端子ＰＡＤとノードＣとの間に、抵抗素子ＲＵが接続されている。Ｍ６配線６１（ＰＡＤ）とＭ５配線２３（ノードＣ）との間も、同様に、抵抗素子ＲＵが接続されている。複数の抵抗素子ＲＵによって、保護抵抗Ｒｓが構成されている。
　図９において、図４と同様に、Ｍ２配線層における電源配線および信号配線であるＭ２配線４１，４２，４３，４４，４５は、いずれも、平面視で、抵抗素子ＲＵと重畳していない。例えば、電源配線であるＭ２配線４２，４３は、Ｙ方向において隣接して配置されている。そして、Ｍ２配線４２，４３は、平面視で、抵抗素子ＲＵと重畳しておらず、その間に、抵抗素子ＲＵが配置されている。すなわち、Ｍ２配線４２，４３は、平面視で、抵抗素子ＲＵを挟むように配置されている。また、電源配線であるＭ２配線４１と信号配線であるＭ２配線４５は、Ｙ方向において隣接して配置されている。そして、Ｍ２配線４１，４５は、平面視で、抵抗素子ＲＵと重畳しておらず、その間に、抵抗素子ＲＵが配置されている。言い換えると、Ｍ２配線層における電源配線および信号配線は、平面視で、抵抗素子ＲＵを避けた位置に配置されている。これにより、抵抗素子ＲＵに係る寄生容量が低減されている。
　また、Ｍ５配線層におけるＭ５配線２１，２２，２３は、いずれも、平面視で、抵抗素子ＲＵと重畳していない。例えば、ノードＣに相当するＭ５配線２１と、外部出力端子ＰＡＤに相当するＭ５配線２２とは、Ｘ方向において隣接して配置されている。そして、Ｍ５配線２１，２２は、平面視で、抵抗素子ＲＵと重畳しておらず、その間に抵抗素子ＲＵが配置されている。すなわち、Ｍ５配線２１，２２は、平面視で、抵抗素子ＲＵを挟むように配置されている。これにより、抵抗素子ＲＵに係る寄生容量が低減されている。なお、外部出力端子ＰＡＤに相当するＭ５配線２２は、抵抗素子ＲＵと平面視で重畳していてもかまわない。
　以上のように本実施形態によると、第１実施形態と同様の作用効果が得られる。すなわち、Ｍ２配線４１，４２，４３，４４，４５は、平面視で、抵抗素子ＲＵを避けた位置に配置されるため、抵抗素子ＲＵとの間の寄生容量が小さく抑えられる。したがって、抵抗素子ＲＵに係る寄生容量を低減することができる。また、Ｍ５配線２１，２２，２３は、平面視で、抵抗素子ＲＵを避けた位置に配置されるため、抵抗素子ＲＵとの間の寄生容量が小さく抑えられる。したがって、抵抗素子ＲＵに係る寄生容量を低減することができる。
　（第２実施形態の変形例）
　図１０は第２実施形態の変形例に係るＩＯセルレイアウトの概要である。図１０のレイアウトでは、図８のレイアウトと比べて、出力トランジスタＮ１の配置位置が図面上側に移動している。保護抵抗Ｒｓは、出力トランジスタＮ１と出力トランジスタＰ１との間の領域に配置されている。
　図１０の部分Ａ４におけるＭ２～Ｍ６配線層の構造は、例えば、図９と同様であり、ここでは図示を省略する。
　本変形例によると、上述の実施形態と同様の効果が得られる。加えて、本変形例によると、第２実施形態による効果に加えて、次のような効果が得られる。保護抵抗Ｒｓの両側に出力トランジスタＮ１と出力トランジスタＰ１とがそれぞれ配置されているので、保護抵抗Ｒｓ－出力トランジスタＮ１間の配線と、保護抵抗Ｒｓ－出力トランジスタＰ１間の配線とにおいて、配線長をほぼ等しくすることができる。これにより、配線寄生成分のアンバランスを改善することができる。
　なお、上述の実施形態における出力回路は、Ｐ導電型トランジスタとＮ導電型出力トランジスタがいずれも、１段のトランジスタであるものとしたが、これに限られるものではなく、例えば２段、３段等の複数段のトランジスタが直列接続された構成であってもよい。また、上述の実施形態における出力回路は、入力回路を含む入出力回路であってもかまわない。
　また、上述の実施形態では、ＲＭｅｔａｌ配線層は、Ｍ４配線層とＭ３配線層との間に形成されるものとしたが、これに限られるものではない。ＲＭｅｔａｌ配線層は、ＢＥＯＬで形成されるものであればよい。
　本開示では、ＢＥＯＬにおいて形成された抵抗素子を用いる半導体集積回路装置について、抵抗素子に係る寄生容量を低減することができるので、例えばシステムＬＳＩの性能向上に有用である。
１　半導体集積回路装置
１０，１０ａ　ＩＯセル
１１，１２　出力回路
２１，２２，２３　Ｍ５配線
４１，４２，４３，４４　Ｍ２配線（電源配線）
４５　Ｍ２配線（信号配線）
ＰＡＤ　外部出力端子
Ｒｓｎ，Ｒｓｐ，Ｒｓ　保護抵抗
ＲＵ　抵抗素子

Claims (4)

  1. 　第１方向に並ぶ複数のＩＯセルを備える半導体集積回路装置であって、
    　前記複数のＩＯセルのうち少なくとも１つは、出力回路を含み、
    　前記出力回路は、
    　外部出力端子と、
    　配線工程（ＢＥＯＬ：Back End of Line）において形成される第１配線層に形成された複数の抵抗素子によって構成されており、一端が前記外部出力端子と接続された保護抵抗と、
    を備え、
    　前記保護抵抗が備える前記複数の抵抗素子は、前記第１方向に延びており、かつ、ビアを介して、第２配線層に形成された配線に接続されており、
    　前記第１配線層よりも下の配線層である第３配線層において、電源配線または信号配線である第１および第２配線が、前記第１方向に延びており、かつ、前記第１方向と垂直をなす方向である第２方向において、隣接して配置されており、
    　平面視で、前記第１および第２配線は、前記複数の抵抗素子のいずれとも重畳しない位置に配置されており、かつ、前記複数の抵抗素子の少なくとも１つが前記第１配線と前記第２配線との間に配置されている
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１配線層よりも上の配線層である第４配線層において、電源配線または信号配線である第３および第４配線が、前記第２方向に延びており、かつ、前記第１方向において、隣接して配置されており、
    　平面視で、前記第３および第４配線は、前記複数の抵抗素子のいずれとも重畳しない位置に配置されており、かつ、前記複数の抵抗素子の少なくとも１つが前記第３配線と前記第４配線との間に配置されている
    半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記保護抵抗が備える前記複数の抵抗素子は、前記外部出力端子に直列に接続された２個以上の抵抗素子を含む
    半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記保護抵抗が備える前記複数の抵抗素子は、前記第１配線層において、前記第１方向および前記第２方向に、アレイ状に配置されている
    半導体集積回路装置。
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