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WO2024069720A1 - ノードアッセンブリ、概念シーケンサ、ノードアッセンブリ生成プログラム、及びノードアッセンブリ生成方法 - Google Patents

ノードアッセンブリ、概念シーケンサ、ノードアッセンブリ生成プログラム、及びノードアッセンブリ生成方法 Download PDF

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Publication number
WO2024069720A1
WO2024069720A1 PCT/JP2022/035784 JP2022035784W WO2024069720A1 WO 2024069720 A1 WO2024069720 A1 WO 2024069720A1 JP 2022035784 W JP2022035784 W JP 2022035784W WO 2024069720 A1 WO2024069720 A1 WO 2024069720A1
Authority
WO
WIPO (PCT)
Prior art keywords
node
nodes
edge
network
node assembly
Prior art date
Application number
PCT/JP2022/035784
Other languages
English (en)
French (fr)
Inventor
淳 片山
大我 吉田
潤 島村
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
Priority to PCT/JP2022/035784 priority Critical patent/WO2024069720A1/ja
Priority to JP2024548846A priority patent/JPWO2024069720A1/ja
Publication of WO2024069720A1 publication Critical patent/WO2024069720A1/ja

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology

Definitions

  • the disclosed technology relates to a node assembly using an artificial neural network, a concept sequencer, a node assembly generation program, and a node assembly generation method.
  • Artificial neural networks can store numerical values in the parameters within the network (for example, see non-patent literature: Takayuki Okada, "Deep Learning,” Journal of the Institute of Image Information and Television Engineers, Vol. 68, No. 6, 2014, pp. 466-471). These parameters are parameters of a function that converts input to output, and do not refer to any concept. In other words, they are not memories of concepts.
  • memory elements used in computers can also store numerical values. Therefore, if a numerical value is associated with a concept, the concept can be stored in the memory element.
  • concepts stored in memory elements never change. Furthermore, concepts stored in memory elements do not interact with other concepts to create new concepts, as concepts stored by humans do.
  • Supervised learning in artificial neural networks can reproduce the input and output that it has been taught.
  • supervised learning in artificial neural networks can search for similar inputs that have already been taught and select the corresponding output.
  • supervised learning in artificial neural networks cannot select an output if the input is not similar to the input that has already been taught.
  • supervised learning in artificial neural networks cannot create a new output other than the output that was originally taught.
  • reinforcement learning of artificial neural networks when a reward is given, it is possible to search for unknown inputs that maximize the reward. However, because the reward is given, reinforcement learning of artificial neural networks cannot create rewards on its own. It is also not possible to search for true rewards when the reward is unknown.
  • the disclosed technology has been made in consideration of the above points, and aims to provide a node assembly, a concept sequencer, a node assembly generation program, and a node assembly generation method that can generate concepts by itself.
  • the first aspect of the present disclosure is a node assembly including all of the nodes that are connected to other nodes by one edge among the nodes that have fired within a predetermined threshold time from a specific time, in a network including at least one or more nodes connected by at least one edge that transmits bit information, the internal state of each of the nodes is expressed by the sum of a predetermined function that is expressed by a value that numerically represents the internal state of the node and is expressed by a potential that affects the firing state of the node and time, and the sum of the input values input to each of the nodes from all of the connected edges, the external state of each of the nodes is determined to be in an fired state or a non-fired state by comparing the potential with a predetermined firing threshold, and the information transmission efficiency that represents the transmission efficiency of the bit information on each of the edges changes according to the difference in firing time of each of the nodes connected to both ends of the edge, and the node assembly includes all of the nodes that have fired within a predetermined threshold time from
  • a second aspect of the present disclosure is a conceptual sequencer that includes a plurality of the node assemblies described in claim 1 and at least one or more of the edges that connect the node assemblies together by connecting any of the nodes included in each of the node assemblies, and that configures at least one recursive circuit in which the plurality of node assemblies are connected in a ring shape by the edges.
  • the third aspect of the present disclosure is a node assembly generation program that causes a computer to execute a process of generating a node assembly including all nodes connected to other nodes by one edge among the nodes that have fired within a predetermined threshold time from a specific time by expressing the internal state of each node as a sum of a predetermined function expressed by a potential and time that affects the firing state of the node and a sum of input values input to each node from all connected edges, determining the external state of each node as an fired state or a non-fired state by comparing the potential with a predetermined firing threshold, and changing the information transmission efficiency that represents the transmission efficiency of bit information on each edge according to the difference in firing time of each node connected to both ends of the edge.
  • the fourth aspect of the present disclosure is a node assembly generation method in which, in a network including at least one or more nodes connected by at least one or more edges that transmit bit information, the internal state of each of the nodes is expressed by the sum of a predetermined function represented by a value that numerically represents the internal state of the node and is represented by a potential that affects the firing state of the node and time, and the sum of input values input to each of the nodes from all of the connected edges, the external state that represents the transmission efficiency of the bit information in each of the nodes is determined to be in an fired state or a non-fired state by comparing the potential with a predetermined firing threshold, and the information transmission efficiency in each of the edges is changed according to the difference in the firing times of each of the nodes connected to both ends of the edge, thereby generating a node assembly including all of the nodes that are connected to other nodes other than themselves by one edge among the nodes that have fired within a predetermined threshold time from a specific time.
  • the node assembly, concept sequencer, node assembly generation program, and node assembly generation method disclosed herein have the effect of allowing users to generate concepts on their own.
  • FIG. 1 illustrates an example of an artificial neural network.
  • FIG. 2 illustrates an example of a node assembly.
  • FIG. 2 is a diagram illustrating an example of a functional configuration of an information processing device.
  • FIG. 2 is a block diagram illustrating an example of a hardware configuration of an information processing device.
  • 13 is a flowchart illustrating an example of the flow of a node assembly generation process.
  • FIG. 1 is a diagram showing an example of a node assembly that configures a recursive circuit.
  • FIG. 13 is a diagram showing an example of a conceptual sequencer including node assemblies that do not form a recursive circuit.
  • FIG. 1 illustrates an example of a conceptual sequencer with multiple recursive circuits.
  • FIG. 1 illustrates an example network including a concept sequencer and a node assembly that accepts input from outside the network.
  • FIG. 1 illustrates an example of a conceptual sequencer that recalls memories without external input.
  • 13 is a flowchart showing an example of the flow of a growth process.
  • FIG. 1 is a diagram showing an example of an artificial neural network 1 including nodes 2 and edges 3.
  • the artificial neural network 1 is referred to as "network 1."
  • edges 3 transmit input values (called “bit information") in one direction along the arrow.
  • Node 2 which is the source of the bit information flowing through edge 3, is defined as the “start node 2”
  • node 2 which receives the bit information from edge 3 is defined as the “end node 2.”
  • node 2 when there is no need to distinguish between the start node 2 and end node 2, they will be referred to as "node 2.”
  • Network 1 includes at least one or more nodes 2 connected by one or more edges 3.
  • Node 2 has an internal state with potential v, firing threshold ⁇ , reset value r, and refractory period rp, and an external state with a firing bit.
  • the firing bit can take the value "0" or "1.”
  • the firing bit is an output that represents the firing state at node 2.
  • Edge 3 has a delay d and information transmission efficiency w in its internal state. Also, for network 1, we define the time of the entire network 1, that is, network time t.
  • the potential v of node 2 is a value that numerically represents the internal state of node 2 and is a value that affects the firing state of node 2.
  • the potential v of node 2 is expressed as the sum of two terms. The first term is a predetermined function expressed by the potential v and the network time t. The second term is the sum of the bit information input to node 2 from all connected edges 3.
  • the internal state of node 2 is expressed, for example, by equation (1).
  • "v” is the internal state of node 2, i.e., the potential of node 2
  • "t" is network time
  • " ⁇ w” is the sum of the products of the bit information input to each edge 3 connected to node 2 and the information transmission efficiency w of edge 3 at network time t.
  • the internal state of node 2 can also be expressed by, for example, equations (2) and (3).
  • "u” is a variable used only in equations (2) and (3) and is a recovery variable that recovers the potential v of node 2 that has fired.
  • "a” is a time constant that controls how much the recovery variable u decays over time.
  • "b” is a constant that affects the sensitivity of the recovery variable u to the internal state of node 2.
  • the internal state of node 2 is also represented by a system of simultaneous differential equations called the Hodgkin-Huxley model (see, for example, ⁇ https://compneuro-julia.github.io/neuron-model/hodgkin-huxley.html>).
  • node 2 fires when the potential v of node 2 exceeds the firing threshold ⁇ .
  • the firing bit of node 2 becomes "1" only until a predetermined specified time has elapsed since node 2 fired.
  • the potential v of node 2 is set to a reset value r, and after the specified time has elapsed, the firing bit of node 2 becomes "0". Once node 2 fires, it will not fire even if the potential v of node 2 exceeds the firing threshold ⁇ until the refractory period rp has elapsed from the time node 2 fires.
  • the bit information that flows through edge 3 when node 2 fires is the fired bit of node 2.
  • the time represented by delay d has elapsed from the firing time when the starting node 2 of edge 3 fires, the fired bit arrives at the end node 2 of edge 3, and the real value of the fired bit x information transmission efficiency w is input to the end node 2.
  • the information transmission efficiency w represents the transmission efficiency of the bit information at each edge 3.
  • the information transmission efficiency w of edge 3 has the property of changing according to the firing timing, i.e., the difference in firing time, of both end nodes 2 of edge 3, i.e., the start node 2 and end node 2. Furthermore, the information transmission efficiency w of edge 3 may have the property of changing according to instructions from edge information transmission efficiency change unit 5A (see Figure 3), which will be described later.
  • the property in which the information transmission efficiency w changes according to the firing timing of both end nodes 2 is called the "plasticity of edge 3."
  • the change in information transmission efficiency w due to the firing timing of the two end nodes 2 is determined by which of the two end nodes 2 fired first, and the positive or negative sign indicating the increase or decrease in information transmission efficiency w is determined by the difference in the firing times of the two end nodes 2.
  • a group of nodes that are strongly connected due to changes in the information transmission efficiency w of edges 3 is defined as a "node assembly 4."
  • the measure for measuring the strength of the connections of a group of nodes is time.
  • a threshold time (e.g., 10 ms) is set as a measure for measuring the strength of the connections of a group of nodes, and among each node 2 that fires within the threshold time from a specific time, the set that includes all nodes 2 that are connected to other nodes 2 other than itself by a single edge 3 is the node assembly 4.
  • FIG. 2 is a diagram showing an example of a node assembly 4.
  • a node assembly 4 is a collection of nodes 2 connected by edges 3 that are thicker than the other edges 3.
  • a state in which one or more nodes 2 in the node assembly 4 are fired is expressed as "node assembly 4 is activated.”
  • node assemblies 4 that are likely to be activated in response to specific inputs are generated.
  • the node assemblies 4 generated in this way represent concepts related to inputs.
  • FIG. 3 shows an example of the functional configuration of an information processing device 5 that generates such a node assembly 4.
  • the information processing device 5 includes an edge information transmission efficiency change unit 5A, a reward evaluation unit 5B, an edge selection unit 5C, an external input unit 5D, and a memory unit 5E.
  • the network 1 is stored in the memory unit 5E, and the edge information transmission efficiency change unit 5A changes the information transmission efficiency w of the edge 3 selected by the edge selection unit 5C (described later) in accordance with the reward evaluation result evaluated by the reward evaluation unit 5B.
  • the reward evaluation unit 5B evaluates the degree of match between the contents of an output bit string generated by arranging firing bits that indicate the firing states of a predetermined number of nodes 2 included in the network 1 and the contents of an expected output bit string as a reward, and notifies the edge information transmission efficiency change unit 5A of the reward evaluation result.
  • the edge selection unit 5C selects from the network 1 an edge 3 whose information transmission efficiency w is to be changed by the edge information transmission efficiency change unit 5A.
  • the first is a selection method for selecting all edges 3 included in the network 1.
  • the second is a selection method for preferentially selecting edges 3 whose evaluation time at which the reward is evaluated by the reward evaluation unit 5B is closer to the firing time of the connected node 2. Specifically, from the nodes 2 that are in an firing state at a judgment time that is a predetermined time away from the evaluation time at which the reward is evaluated by the reward evaluation unit 5B, all edges 3 that input bit information to each node 2 selected according to a predetermined probability are selected.
  • the edge selection method in the edge selection unit 5C will be explained in detail later.
  • the external input unit 5D inputs bit information from outside the network 1 to at least one node 2 of the network 1.
  • the node assembly 4 illustrated in FIG. 2 not only receives input, but also outputs bit information to other nodes 2. Therefore, the information transmission efficiency w of the edge 3 may change depending on the input from outside the network 1 via the external input unit 5D and the input from the node assembly 4 within the network 1, and a new node assembly 4 may be generated.
  • the newly generated node assembly 4 represents a concept that is a fusion of the concept represented by the input from outside the network 1 and a concept related to the concept represented by the node assembly 4 within the network 1.
  • the concept represented by the newly generated node assembly 4 is a new concept that is different from the concept represented by the input from outside the network 1 and the concept represented by the node assembly 4 within the network 1. In this way, the node assembly 4 generates a concept by itself.
  • the information transmission efficiency w of the edge 3 may change due to input from outside the network 1 via the external input unit 5D and input from other node assemblies 4 in the network 1, i.e., existing node assemblies 4, and the number of nodes included in the existing node assembly 4 may also change.
  • Such events indicate that the concept of the existing node assembly 4 is expanded or contracted. The expansion or contraction of a concept helps to change concepts and generate new concepts.
  • the node 2 in the network 1 may continue to fire only with input from within the network 1, without any input from outside the network 1.
  • a "recursive circuit” refers to a closed circuit formed by nodes 2 connected in a ring by edges 3.
  • the state in which the node 2 continues to fire without any input from outside the network 1 is expressed as "the network 1 running on its own”. There may be multiple paths by which the node 2 continues to fire.
  • the information transmission efficiency w of the edge 3 changes due to the activity of multiple node assemblies 4 in the network 1, for example, the first node assembly 4 and the second node assembly 4, and as a result, a new node assembly 4 may be generated in the network 1.
  • the concept represented by the new node assembly 4 generated in this way is a new concept different from the concept represented by the first node assembly 4 and the concept represented by the second node assembly 4. In this way, the node assembly 4 generates a new concept without any input from outside the network 1. This mechanism mimics the way the human brain can make new discoveries and inventions while asleep.
  • the information transmission efficiency w of the edges 3 connecting the nodes 2 changes, and the boundaries of the existing node assemblies 4 may also change.
  • This situation represents the expansion or contraction of the concept represented by the existing node assemblies 4.
  • the expansion or contraction of a concept helps to change the concept and generate new concepts. Therefore, concepts are expanded or contracted without any input from outside the network 1, and new concepts are generated.
  • network 1 Furthermore, if input is continuously provided to network 1 and network 1 continues to run on its own during periods when there is no input, it is probabilistic that network 1 will begin to have the intelligence to acquire new concepts. This is because the history of the evolution of life has proven that if a large number of trials are performed on network 1, a network 1 that has acquired intelligence can be obtained in some of the trials.
  • the information transmission efficiency w of edge 3 can be changed by reward. For example, by increasing the information transmission efficiency w of edge 3 by reward, node assemblies 4 are more likely to be generated in the direction that increases the reward.
  • the probability of node assembly 4 generation increases, the probability of concepts occurring increases, and the probability of complex relationships between concepts occurring also increases. In other words, the probability that network 1 will have intelligence increases.
  • the reinforcement learning artificial neural network in a known reinforcement learning artificial neural network, after the reward and the input generation rules are taught to the reinforcement learning artificial neural network, it operates without any input from outside the network 1. Therefore, on the surface, it can be said that the reinforcement learning artificial neural network also operates without any input from outside the network 1, just like the node assembly 4 of the present disclosure, but the reinforcement learning artificial neural network can only perform operations that maximize the taught reward.
  • the reinforcement learning artificial neural network cannot create new inputs that deviate from the input generation rules. In other words, the reinforcement learning artificial neural network cannot generate rewards based on a different definition, and furthermore, it cannot come up with new ideas that go beyond the input generation rules, that is, discover solutions outside the assumed solution space. Therefore, the node assembly 4 of the present disclosure differs from known reinforcement learning artificial neural networks in that it can define new rewards and discover solutions that are not trapped in the existing solution space.
  • FIG. 4 is a block diagram showing an example of the hardware configuration of the information processing device 5.
  • the information processing device 5 is configured using a computer 10, and includes a CPU (Central Processing Unit) 11, which is an example of a processor, a ROM (Read Only Memory) 12, a RAM (Random Access Memory) 13, a non-volatile memory 14, and an input/output interface (I/O) 15.
  • the CPU 11, ROM 12, RAM 13, non-volatile memory 14, and I/O 15 are each connected via a bus 16.
  • Non-volatile memory 14 is an example of a storage device that maintains stored information even if the power supplied to non-volatile memory 14 is cut off, and is, for example, a semiconductor memory, but a hard disk may also be used.
  • Network 1, for example, is stored in non-volatile memory 14.
  • a communication unit 17, an input unit 18, and a display unit 19 are connected to the I/O 15.
  • the communication unit 17 is connected to a communication line and has a communication protocol for performing data communication with an external device (not shown).
  • a wired communication standard such as Ethernet (registered trademark) or FDDI, or a wireless communication standard such as 4G, 5G, or Wi-Fi (registered trademark) is used.
  • the input unit 18 is an example of a unit that accepts user operations and notifies the CPU 11, and includes, for example, a button, a touch panel, a keyboard, a mouse, and a pointing device.
  • the display unit 19 is an example of a unit that visually displays information processed by the CPU 11, and includes, for example, a liquid crystal display and an organic EL (Electro Luminescence) display.
  • communication unit 17, input unit 18, and display unit 19 do not necessarily need to be connected to the I/O 15, but are connected to the I/O 15 as necessary.
  • FIG. 5 is a flowchart showing an example of the process flow for generating a node assembly 4.
  • the node assembly generation program that defines the process of generating the node assembly 4 is stored in advance, for example, in the ROM 12 of the information processing device 5.
  • the CPU 11 of the information processing device 5 reads the node assembly generation program stored in the ROM 12 and executes the process of generating the node assembly 4.
  • the non-volatile memory 14 stores the network 1 before the node assembly 4 is generated as shown in FIG. 1. For ease of explanation, input from outside the network 1 is referred to as "external input.”
  • bit information When bit information is input from external input unit 5D to edge 3 of network 1, the bit information flows to edge 3, causing node 2 to fire.
  • step S10 the CPU 11 updates the information transmission efficiency w of each edge 3 according to the firing order of the two end nodes 2 and the magnitude of the difference between the firing times of the two end nodes 2.
  • nodes 2 firing in sync means that multiple nodes 2 fire within a threshold time from a specific time. As already explained, nodes 2 that fire in sync constitute a node assembly 4.
  • step S20 the CPU 11 determines whether or not a node assembly 4 has been generated in the network 1. If a node assembly 4 has not been generated, the CPU 11 repeatedly executes the determination process of step S20 while repeatedly inputting bit information from within and outside the network 1 to the network 1, thereby monitoring the generation status of the node assembly 4. On the other hand, if a node assembly 4 has been generated, the process proceeds to step S30.
  • step S30 the CPU 11 determines whether or not an end instruction has been received from the user, for example, via the input unit 18. If an end instruction has been received, the process of generating the node assembly 4 shown in FIG. 5 ends. In this case, a node assembly 4 that represents a concept related to input, such as that shown in FIG. 2, is obtained.
  • step S30 determines that an end instruction has not been received from the user, the process proceeds to step S40.
  • a node assembly 4 that constitutes a recursive circuit may be generated.
  • FIG. 6 is a diagram showing an example of a node assembly 4 that constitutes a recursive circuit.
  • Each node assembly 4 is connected by an edge 3.
  • the edge 3 connecting two node assemblies 4 does not necessarily have to be one, but may be multiple. There are no restrictions on the starting node 2 of one node assembly 4 and the ending node 2 of the other node assembly 4 connected by the edge 3, and any node 2 within each node assembly 4 may be connected.
  • the network 1 that includes a plurality of node assemblies 4 and at least one edge 3 that connects the node assemblies 4 together by connecting any of the nodes 2 included in the node assemblies 4, and that forms at least one recursive circuit in which the plurality of node assemblies 4 are connected in a ring shape by the edges 3, is called a "concept sequencer 6.”
  • concept sequencer 6 may include a node assembly 4 that does not form a recursive circuit.
  • FIG. 7 is a diagram showing an example of a conceptual sequencer 6 that includes a node assembly 4 that does not form a recursive circuit.
  • node assembly 4A is a node assembly 4 that does not form a recursive circuit.
  • step S40 of FIG. 5 the CPU 11 determines whether such a concept sequencer 6 has been generated. If a concept sequencer 6 has not been generated, the CPU 11 repeatedly executes the determination process of step S40 while repeatedly inputting bit information into the network 1 from within the network 1 and from outside the network 1, thereby monitoring the generation status of the concept sequencer 6. On the other hand, if a concept sequencer 6 has been generated, the process proceeds to step S50.
  • step S50 the CPU 11 determines whether or not an end instruction has been received from the user via, for example, the input unit 18. If an end instruction has been received, the process of generating the node assembly 4 shown in FIG. 5 ends. In this case, a concept sequencer 6 is obtained that changes the concept represented by the node assembly 4 and generates a new concept.
  • step S50 determines that an end instruction has not been received from the user, the process proceeds to step S60.
  • nodes 2 in network 1 are necessarily included in any node assembly 4, so there are nodes 2 around the concept sequencer 6 that are not part of a node assembly 4. Therefore, as bit information is repeatedly input to network 1 from within and outside network 1, and nodes 2 that were not previously included in a node assembly 4 begin to form a node assembly 4, a new recursive circuit may be generated.
  • FIG. 8 is a diagram showing an example of a conceptual sequencer 6 equipped with multiple recursive circuits.
  • the example conceptual sequencer 6 shown in FIG. 8 includes two recursive circuits, recursive circuit A and recursive circuit B.
  • step S60 in FIG. 5 the CPU 11 determines whether or not a concept sequencer 6 including multiple recursive circuits has been generated. If a concept sequencer 6 including multiple recursive circuits has not been generated, the determination process of step S60 is repeatedly executed while repeatedly inputting bit information into the network 1 from within and outside the network 1, to monitor the generation status of the concept sequencer 6 including multiple recursive circuits. On the other hand, if a concept sequencer 6 including multiple recursive circuits has been generated, the generation process of the node assembly 4 shown in FIG. 5 is terminated. In this case, a concept sequencer 6 is obtained that creates a new concept different from the concept sequencer 6 including one recursive circuit shown in FIGS. 6 and 7.
  • multiple concept sequencers 6 may be generated within the network 1.
  • the multiple generated concept sequencers 6 are connected to each other via edges 3, and input bit information to each other. External inputs are also input to the concept sequencer 6 on an irregular or regular basis. Therefore, these inputs cause the information transmission efficiency w of the edges 3 included in the concept sequencer 6 to change in a complex manner.
  • the node assembly 4 expands, contracts, or splits into multiple pieces, generating new paths for the concept sequencer 6.
  • the expansion and contraction of concepts in the concept sequencer 6 allows the concept sequencer 6 to grow autonomously, and new concepts are created. In other words, the concept sequencer 6 can be a source of advanced intelligence.
  • FIG. 9 shows an example of a network 1 including at least one conceptual sequencer 6, a node assembly 4C that receives input from one of the node assemblies 4 (referred to as "node assembly 4B") that constitute the conceptual sequencer 6, and an edge 3 that inputs an external input to the node assembly 4C.
  • node assembly 4C In network 1, assume that an external input and an input from node assembly 4B are input to node assembly 4C, activating node assembly 4C. In this case, node assembly 4C memorizes the memory of the external input. After this, network 1 operates and the information transmission efficiency w of edge 3 changes. Eventually, the information transmission efficiency w of edge 3 within node assembly 4C is strengthened, and node assembly 4C becomes activated by just the input from node assembly 4B without any external input. In this way, memory recall without external input is achieved in node assembly 4C.
  • FIG. 10 is a diagram showing an example of a conceptual sequencer 6 that recalls memories without external input for the network 1 shown in FIG. 9.
  • the conceptual sequencer 6 shown in FIG. 10 includes a node assembly 4C that recalls memories using only input from a node assembly 4B.
  • a node assembly 4 (referred to as the "former node assembly 4") generated when the threshold time is set to 10 ms will have a greater number of nodes constituting the node assembly 4 (referred to as the "latter node assembly 4") than a node assembly 4 (referred to as the "latter node assembly 4") generated when the threshold time is set to 15 ms.
  • the former node assembly 4 represents the concept of "sea fish”
  • the latter node assembly 4 represents the concept of "sea creatures", which is a broader concept than "sea fish”.
  • FIG. 11 is a flowchart showing an example of the growth process.
  • the node assembly generation program that specifies the growth process is stored in advance, for example, in the ROM 12 of the information processing device 5.
  • the CPU 11 of the information processing device 5 reads the node assembly generation program stored in the ROM 12 and executes the growth process.
  • the non-volatile memory 14 stores the network 1.
  • the network 1 may include at least one of a node assembly 4 and a concept sequencer 6.
  • An external input may be input to the network 1.
  • an external input may be input to an edge 3 connected to a node 2 included in the node assembly 4.
  • step S100 the CPU 11 generates an output bit string, which is a bit string consisting of firing bits representing the firing state of a predetermined number of nodes 2 (also called a "node group") included in the network 1.
  • step S110 the CPU 11 evaluates the degree of match between the contents of the preset expected output bit string and the contents of the output bit string generated in step S100 as a reward.
  • the CPU 11 increases the value of the reward, for example, the higher the degree of match between the contents of the output bit string and the expected output bit string.
  • the contents of the expected output bit string include maximizing and minimizing the physical quantity represented by the output bit string, and maximizing and minimizing the amount of information represented by the output bit string.
  • step S120 the CPU 11 selects an edge 3 that changes the information transmission efficiency w from within the network 1.
  • edge 3 that changes the information transmission efficiency w from within the network 1.
  • the first is a selection method for selecting all edges 3 included in the network 1.
  • the second is a selection method for selecting all edges 3 that input bit information to each node 2 selected according to a predetermined probability from the nodes 2 that are in an ignition state at a judgment time that is a predetermined time away from the evaluation time of the reward evaluated by the processing of step S110.
  • the CPU 11 selects edges 3 that change the information transmission efficiency w from the network 1 using the selection method selected by the user.
  • the second selection method will be described in detail. It is assumed that the CPU 11 evaluates the reward at network time t by the process of step S110. Note that the granularity ⁇ t, which represents the minimum time measurement ability of the CPU 11, is predefined. There are no restrictions on the time granularity ⁇ t, but it is assumed to be 1 ms, for example.
  • the variable n is a natural number
  • the function f(x) is an arbitrary monotonically decreasing real function that takes a value between 0 and 100, with the natural number x as an explanatory variable.
  • the CPU 11 randomly selects f(n) percent of the nodes 2 that fired at network time t-n ⁇ t.
  • the CPU 11 selects all edges 3 that input bit information to each of the selected nodes 2.
  • the network time t-n ⁇ t is an example of a judgment time, and for example, f(n) percent of the nodes 2 may be randomly selected from the nodes 2 that fired at network time t+n ⁇ t.
  • step S130 the CPU 11 updates the information transmission efficiency w of the edge 3 selected from the network 1 by the process of step S120, depending on the reward evaluation result evaluated by the process of step S110. Specifically, the CPU 11 increases the information transmission efficiency w of the selected edge 3 as the reward value increases, and decreases the information transmission efficiency w of the selected edge 3 as the reward value decreases.
  • the node assembly 4 and concept sequencer 6 disclosed herein store the concept in response to the input, and generate a new concept by changing the stored concept. Also, the node assembly 4 and concept sequencer 6 disclosed herein can generate a new concept by changing the stored concept even without external input.
  • each process shown in FIG. 5 and FIG. 11 is realized by software has been described.
  • processes equivalent to the flowcharts of each process shown in FIG. 5 and FIG. 11 may be implemented in, for example, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a PLD (Programmable Logic Device) and processed by hardware.
  • the processing speed can be increased compared to when each process is realized by software.
  • the CPU 11 of the information processing device 5 may be replaced with a dedicated processor specialized for specific processing, such as an ASIC, FPGA, PLD, GPU (Graphics Processing Unit), and FPU (Floating Point Unit).
  • a dedicated processor specialized for specific processing such as an ASIC, FPGA, PLD, GPU (Graphics Processing Unit), and FPU (Floating Point Unit).
  • the generation and growth processes of the node assembly 4 may be performed by a single CPU 11, or may be performed by a combination of two or more processors of the same or different types, such as multiple CPUs 11 or a combination of a CPU 11 and an FPGA.
  • the generation and growth processes of the node assembly 4 may be realized, for example, by the cooperation of processors located in physically separate locations connected via the Internet.
  • the storage destination of the node assembly generation program is not limited to the ROM 12.
  • the node assembly generation program of the present disclosure can also be provided in a form recorded on a storage medium readable by the computer 10.
  • the node assembly generation program may be provided in a form recorded on an optical disk such as a CD-ROM (Compact Disk Read Only Memory) or a DVD-ROM (Digital Versatile Disk Read Only Memory).
  • the node assembly generation program may also be provided in a form recorded on a portable semiconductor memory such as a USB (Universal Serial Bus) memory or a memory card.
  • ROM 12 non-volatile memory 14
  • CD-ROM compact disc-read only memory
  • DVD-ROM digital versatile disk-read only memory
  • USB universal serial Bus
  • memory cards are examples of non-transient storage media.
  • the information processing device 5 may download a node assembly generation program from an external device via the communication unit 17, and store the downloaded node assembly generation program, for example, in the non-volatile memory 14. In this case, the information processing device 5 reads the node assembly generation program downloaded from the external device, and executes the generation process and growth process of the node assembly 4.

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Abstract

ノードアッセンブリ４は、各々のエッジ３におけるビット情報の伝達効率を表す情報伝達効率ｗが、エッジ３の両端と接続する各々のノード２における発火時刻の差に応じて変化することで、特定の時刻から閾値時間以内に発火した各々のノード２のうち、自分以外の他のノード２と１本のエッジ３で接続されているすべてのノード２によって構成される。

Description

ノードアッセンブリ、概念シーケンサ、ノードアッセンブリ生成プログラム、及びノードアッセンブリ生成方法
　開示の技術は、人工ニューラルネットワークを用いたノードアッセンブリ、概念シーケンサ、ノードアッセンブリ生成プログラム、及びノードアッセンブリ生成方法に関する。
　人工ニューラルネットワークは、ネットワーク内のパラメータに数値を保持することができる（例えば非特許文献：岡谷貴之著、「ディープラーニング」、映像情報メディア学会誌、2014年68巻6号 p. 466-471参照）。このパラメータは入力を出力に変換する関数のパラメータであり、何らかの概念を指し示すものではない。すなわち、概念の記憶ではない。
　人工ニューラルネットワークとは無関係だが、コンピュータに用いられるメモリ素子も数値を保持することができる。したがって、数値と概念を対応付けておけば、メモリ素子に概念を記憶することができる。しかし、メモリ素子に記憶された概念は変化することがない。また、メモリ素子に記憶された概念は、人が記憶する概念のように他の概念と関わりあって新たな概念を生み出すことはない。
　人工ニューラルネットワークの教師あり学習は、教えられた入出力を再現することができる。また、人工ニューラルネットワークの教師あり学習は、教えられていない入力に対しては、既に教えられた類似する入力を探索して対応する出力を選ぶことができる。しかしながら、人工ニューラルネットワークの教師あり学習は、入力が既に教えられた入力と類似していない場合には出力を選ぶことはできない。また、人工ニューラルネットワークの教師あり学習は、最初に教えられた出力以外の出力を新たに創造することはできない。
　一方で、人工ニューラルネットワークの強化学習では、報酬を与えると報酬を最大にする未知の入力を探すことができる。しかしながら、報酬は与えられるものであるため、人工ニューラルネットワークの強化学習では報酬を自ら創造することはできない。また、報酬が未知の場合に真の報酬を探すこともできない。
　こうした事実は、既存の人工ニューラルネットワークが自ら概念を生み出すことができないことに起因している。自ら概念を生み出せないということは、既存の人工ニューラルネットワークでは知性を持つことができないとも言える。
　開示の技術は、上記の点に鑑みてなされたものであり、自らが概念を生み出すことができるノードアッセンブリ、概念シーケンサ、ノードアッセンブリ生成プログラム、及びノードアッセンブリ生成方法を提供することを目的とする。
　本開示の第１態様は、ビット情報を伝達する少なくとも１本以上のエッジによって接続された少なくとも１つ以上のノードを含むネットワークにおいて、各々の前記ノードにおける内部状態が、前記ノードの内部状態を数値として表す値であって前記ノードの発火状態に影響を与えるポテンシャル及び時刻によって表される予め定めた関数と、接続されたすべての前記エッジから各々の前記ノードに入力される入力値の総和との和によって表され、各々の前記ノードにおける外部状態が前記ポテンシャルと予め定めた発火閾値との比較によって発火状態又は非発火状態に決定され、各々の前記エッジにおけるビット情報の伝達効率を表す情報伝達効率が、前記エッジの両端と接続する各々の前記ノードにおける発火時刻の差に応じて変化することで、特定の時刻から予め定めた閾値時間以内に発火した各々の前記ノードのうち、自分以外の他の前記ノードと１本のエッジで接続されているすべてのノードを含むノードアッセンブリである。
　本開示の第２態様は、請求項１に記載の複数の前記ノードアッセンブリと、各々の前記ノードアッセンブリに含まれる何れかの前記ノードを接続することによって前記ノードアッセンブリ同士を接続する少なくとも１本以上の前記エッジとを含み、複数の前記ノードアッセンブリが前記エッジによって環状に接続された少なくとも１つの再帰回路を構成する概念シーケンサである。
　本開示の第３態様は、ビット情報を伝達する少なくとも１本以上のエッジによって接続された少なくとも１つ以上のノードを含むネットワークにおいて、各々の前記ノードにおける内部状態を、前記ノードの内部状態を数値として表す値であって前記ノードの発火状態に影響を与えるポテンシャル及び時刻によって表される予め定めた関数と、接続されたすべての前記エッジから各々の前記ノードに入力される入力値の総和との和によって表し、各々の前記ノードにおける外部状態を前記ポテンシャルと予め定めた発火閾値との比較によって発火状態又は非発火状態に決定し、各々の前記エッジにおけるビット情報の伝達効率を表す情報伝達効率を、前記エッジの両端と接続する各々の前記ノードにおける発火時刻の差に応じて変化させることで、特定の時刻から予め定めた閾値時間以内に発火した各々の前記ノードのうち、自分以外の他の前記ノードと１本のエッジで接続されているすべてのノードを含むノードアッセンブリを生成する処理をコンピュータに実行させるノードアッセンブリ生成プログラムである。
　本開示の第４態様は、ビット情報を伝達する少なくとも１本以上のエッジによって接続された少なくとも１つ以上のノードを含むネットワークにおいて、各々の前記ノードにおける内部状態を、前記ノードの内部状態を数値として表す値であって前記ノードの発火状態に影響を与えるポテンシャル及び時刻によって表される予め定めた関数と、接続されたすべての前記エッジから各々の前記ノードに入力される入力値の総和との和によって表し、各々の前記ノードにおけるビット情報の伝達効率を表す外部状態を前記ポテンシャルと予め定めた発火閾値との比較によって発火状態又は非発火状態に決定し、各々の前記エッジにおける情報伝達効率を、前記エッジの両端と接続する各々の前記ノードにおける発火時刻の差に応じて変化させることで、特定の時刻から予め定めた閾値時間以内に発火した各々の前記ノードのうち、自分以外の他の前記ノードと１本のエッジで接続されているすべてのノードを含むノードアッセンブリを生成する処理をコンピュータが実行するノードアッセンブリ生成方法である。
　本開示のノードアッセンブリ、概念シーケンサ、ノードアッセンブリ生成プログラム、及びノードアッセンブリ生成方法によれば、自らが概念を生み出すことができる、という効果を有する。
人工ニューラルネットワークの一例を示す図である。 ノードアッセンブリの一例を示す図である。 情報処理装置の機能構成例を示す図である。 情報処理装置のハードウェア構成例を示すブロック図である。 ノードアッセンブリの生成処理の流れの一例を示すフローチャートである。 再帰回路を構成するノードアッセンブリの一例を示す図である。 再帰回路を構成しないノードアッセンブリが含まれた概念シーケンサの一例を示す図である。 複数の再帰回路を備えた概念シーケンサの一例を示す図である。 概念シーケンサ及びネットワークの外部から入力を受け付けるノードアッセンブリを含んだネットワークの一例を示す図である。 外部入力なしに記憶を想起する概念シーケンサの一例を示す図である。 成長処理の流れの一例を示すフローチャートである。
　以下、開示の技術に係る実施形態の一例を、図面を参照しながら説明する。なお、同一又は等価な構成要素、部分、及び処理には全図面を通して同じ符号を付与し、重複する説明を省略する。
　図１は、ノード２とエッジ３を含む人工ニューラルネットワーク１の一例を示す図である。説明の便宜上、人工ニューラルネットワーク１を「ネットワーク１」と表す。
　ネットワーク１において、エッジ３は矢印方向に沿った単方向に入力値（「ビット情報」という）を伝達する。エッジ３を流れるビット情報の発生源であるノード２を「起点ノード２」、エッジ３からビット情報を受け取るノード２を「終点ノード２」と定義する。また、起点ノード２及び終点ノード２を区別して説明する必要がない場合には「ノード２」と表す。
　ネットワーク１は、１本以上のエッジ３によって接続された少なくとも１つ以上のノード２を含む。
　ノード２は内部状態にポテンシャルｖ、発火閾値θ、リセット値ｒ、及び不応期間ｒｐを有し、外部状態に発火ビットを持つ。発火ビットは“０”又は“１”の値を取る。発火ビットは、ノード２における発火状態を表す出力である。
　エッジ３は内部状態に遅れｄと情報伝達効率ｗを持つ。また、ネットワーク１に対して、ネットワーク１全体の時刻、すなわち、ネットワーク時刻ｔを定義する。
　ここで、ノード２のポテンシャルｖとは、ノード２の内部状態を数値として表す値であって、ノード２の発火状態に影響を与える値である。ノード２のポテンシャルｖは２項の和によって表される。１項目は、ポテンシャルｖ及びネットワーク時刻ｔによって表される予め定めた関数である。２項目は、接続されたすべてのエッジ３からノード２に入力されるビット情報の総和である。
　ノード２の内部状態は、例えば（１）式によって表される。（１）式において、“ｖ”はノード２の内部状態、すなわち、ノード２が有するポテンシャル、“ｔ”はネットワーク時刻、“Σｗ”はネットワーク時刻ｔにおいて、ノード２に接続される各々のエッジ３に入力されるビット情報とエッジ３の情報伝達効率ｗの積和である。
（数１）
　　ｄｖ／ｄｔ＝Σｗ　・・・　（１）
　また、ノード２の内部状態は、例えば（２）式及び（３）式によっても表される。“ｕ”は（２）式及び（３）式の中だけで使用される変数であって、発火したノード２のポテンシャルｖを回復させる回復変数であり、“ａ”は回復変数ｕを時間的にどれだけ減衰させるかを制御する時定数であり、“ｂ”はノード２の内部状態に対する回復変数ｕの感受性に影響を与える定数である。
（数２）
　ｄｖ／ｄｔ＝０．０４ｖ２＋５ｖ＋１４０－ｕ＋Σｗ　・・・　（２）
　ｄｕ／ｄｔ＝ａ（ｂｖ－ｕ）　・・・　（３）
　更に、ノード２の内部状態は、Ｈｏｄｇｋｉｎ－Ｈｕｘｌｅｙモデルと呼ばれる連立微分方程式によっても表される（例えば<https://compneuro-julia.github.io/neuron-model/hodgkin-huxley.html>参照）。
　ネットワーク１では、ノード２のポテンシャルｖが発火閾値θを超えたときにノード２が発火する。ノード２が発火すると、ノード２が発火してから予め定めた規定時間が経過するまでの間だけノード２の発火ビットが“１”となる。ノード２の発火に伴い、ノード２のポテンシャルｖはリセット値ｒに設定され、規定時間経過後にノード２の発火ビットが“０”になる。ノード２が一度発火すると、ノード２の発火時刻から不応期間ｒｐが経過するまでは、ノード２のポテンシャルｖが発火閾値θを超えても発火しないようになっている。
　ノード２の発火に伴ってエッジ３を流れるビット情報は、ノード２の発火ビットである。エッジ３の起点ノード２が発火した発火時刻から遅れｄによって表される時間が経過した場合に、エッジ３の終点ノード２に発火ビットが到着し、発火ビット×情報伝達効率ｗの実数値が終点ノード２へ入力される。すなわち、情報伝達効率ｗは、各々のエッジ３におけるビット情報の伝達効率を表す。起点ノード２が発火していない場合、起点ノード２の発火ビットは“０”であるから、終点ノード２に“０”が入力される。
　エッジ３の情報伝達効率ｗはエッジ３の両端ノード２、すなわち、起点ノード２と終点ノード２の発火タイミング、すなわち、発火時刻の差に応じて変化する性質を持つ。更に、エッジ３の情報伝達効率ｗは、後ほど説明するエッジ情報伝達効率変更部５Ａ（図３参照）の指示によって変化する性質を持ってもよい。両端ノード２の発火タイミングに応じて情報伝達効率ｗが変化する性質を「エッジ３の可塑性」と呼ぶ。
　両端ノード２の発火タイミングによる情報伝達効率ｗの変化は、両端ノード２のうち、どちらのノード２が先に発火したかによって情報伝達効率ｗの増減を表す正負の符号が決められ、両端ノード２の発火時刻の差の大きさによって情報伝達効率ｗの増減幅が決められる。
　ノード２が全結合、又はランダム結合した図１に示すようなネットワーク１に入力を与えることによって複数のノード２が発火すると、エッジ３の可塑性により、エッジ３の情報伝達効率ｗが自律的に強化若しくは弱化される。エッジ３の情報伝達効率ｗの変化により強固に結合したノード群を「ノードアッセンブリ４」と定義する。ノード群の結合の強固さを測る尺度は時間である。ノード群の結合の強固さを測る尺度として閾値時間（例えば１０ｍｓ）を定め、特定の時刻から閾値時間以内に発火した各々のノード２のうち、自分以外の他のノード２と１本のエッジ３で接続されているすべてのノード２を含んだ集合がノードアッセンブリ４である。
　図２は、ノードアッセンブリ４の一例を示す図である。図２のネットワーク１において、他のエッジ３よりも太いエッジ３で結合されたノード２の集合がノードアッセンブリ４である。ノードアッセンブリ４のうち、１つ以上のノード２が発火している状態を「ノードアッセンブリ４が活性化している」と表す。ネットワーク１に複数の入力を繰り返し入力すると、特定の入力に対して活性化しやすいノードアッセンブリ４が生成される。こうして生成されたノードアッセンブリ４は入力に関する概念を表していることになる。
　図３は、こうしたノードアッセンブリ４を生成する情報処理装置５の機能構成例を示す図である。
　情報処理装置５は、エッジ情報伝達効率変更部５Ａ、報酬評価部５Ｂ、エッジ選択部５Ｃ、外部入力部５Ｄ、及び記憶部５Ｅを含む。
　記憶部５Ｅにはネットワーク１が記憶されており、エッジ情報伝達効率変更部５Ａは、後述するエッジ選択部５Ｃによって選択されたエッジ３の情報伝達効率ｗを、報酬評価部５Ｂによって評価された報酬の評価結果に応じて変化させる。
　報酬評価部５Ｂは、ネットワーク１に含まれる予め定めた複数のノード２における発火状態を表す発火ビットを並べて生成した出力ビット列の内容と期待する出力ビット列の内容との合致度合いを報酬として評価し、報酬の評価結果をエッジ情報伝達効率変更部５Ａに通知する。
　エッジ選択部５Ｃは、ネットワーク１の中から、エッジ情報伝達効率変更部５Ａにより情報伝達効率ｗを変化させるエッジ３を選択する。エッジ選択部５Ｃにおけるエッジ３の選択方法には２通り存在する。１つ目は、ネットワーク１に含まれるすべてのエッジ３を選択する選択方法である。２つ目は、接続されたノード２の発火時刻と報酬評価部５Ｂによって報酬を評価した評価時刻がより近いエッジ３から優先的に選択する選択方法である。具体的には、報酬評価部５Ｂによって報酬を評価した評価時刻から予め定めた時刻だけ離れた判定時刻において発火状態にあるノード２から、予め定めた確率に従って選択された各々のノード２にビット情報を入力するすべてのエッジ３を選択する。なお、エッジ選択部５Ｃにおけるエッジ３の選択方法については、後ほど詳細に説明する。
　外部入力部５Ｄは、ネットワーク１の少なくとも１つのノード２に、ネットワーク１の外側からビット情報を入力する。
　一方、図２に例示したノードアッセンブリ４は入力を受けるだけでなく、他のノード２へビット情報の出力を行う。したがって、外部入力部５Ｄによるネットワーク１の外側からの入力と、ネットワーク１内のノードアッセンブリ４からの入力によってエッジ３の情報伝達効率ｗが変化し、新たなノードアッセンブリ４が生成されることがある。新たに生成されたノードアッセンブリ４は、ネットワーク１の外側からの入力が表す概念と、ネットワーク１内のノードアッセンブリ４が表す概念に関連する概念とが融合した概念を表す。すなわち、新たに生成されたノードアッセンブリ４が表す概念は、ネットワーク１の外側からの入力によって表される概念とも、ネットワーク１内のノードアッセンブリ４によって表される概念とも異なる新規概念である。このようにして、ノードアッセンブリ４が自ら概念を生み出す。
　また、ノードアッセンブリ４が生成された後に、外部入力部５Ｄによるネットワーク１の外側からの入力と、ネットワーク１内の他のノードアッセンブリ４、すなわち、既存のノードアッセンブリ４からの入力によってエッジ３の情報伝達効率ｗが変化し、既存のノードアッセンブリ４に含まれるノード数が変化することもある。こうした事象は、既存のノードアッセンブリ４の概念が拡張されたり、縮小されたりすることを表す。概念の拡張や縮小は、概念を変化させ新たな概念を生み出すことの助けとなる。
　なお、ネットワーク１が再帰回路を含む場合、ネットワーク１の外側からの入力なしに、ネットワーク１内からの入力のみでネットワーク１内のノード２が発火し続ける状態になる場合がある。ここで「再帰回路」とは、エッジ３によって環状に接続されたノード２によって構成される閉回路のことである。ネットワーク１の外側からの入力なしにノード２が発火し続ける状態を「ネットワーク１が自走する」と表す。ノード２が発火し続ける経路は複数通り存在し得る。ネットワーク１が自走を続けると、ネットワーク１内で複数個のノードアッセンブリ４、例えば第１のノードアッセンブリ４と第２のノードアッセンブリ４が活動することによってエッジ３の情報伝達効率ｗが変化し、その結果、ネットワーク１内に新たなノードアッセンブリ４が生成されることがある。こうして生成された新たなノードアッセンブリ４が表す概念は、第１のノードアッセンブリ４によって表される概念とも、第２のノードアッセンブリ４によって表される概念とも異なる新たな概念である。このようにして、ノードアッセンブリ４は、ネットワーク１の外側からの入力なしに新規概念を生み出す。この仕組みにより、人間の脳が眠っている間に新しい発見発明をなし得ることに類似した動作が行われる。
　ネットワーク１が自走を続けると、ノード２間を接続するエッジ３の情報伝達効率ｗが変化し、既存のノードアッセンブリ４の境界が変化することもある。この状況は、既存のノードアッセンブリ４によって表される概念が拡張したり、縮小したりすることを表す。概念の拡張や縮小は、概念を変化させ、新たな概念を生み出すことの助けとなる。したがって、ネットワーク１の外側からの入力なしに概念の拡張や縮小を行い、新たな概念が生み出される。
　なお、ネットワーク１に入力を与え続け、入力がない期間はネットワーク１を自走させ続ければ、ネットワーク１が新たな概念を獲得する知性を持ち始めることは確率的に起こり得る。なぜならば、ネットワーク１に対して多数の試行を行えば、いくつかの試行で知性を獲得したネットワーク１が得られることは生命の進化の歴史が証明している。ネットワーク１が知性を持つ確率を上げるためには、例えば報酬によりエッジ３の情報伝達効率ｗを変更すればよい。例えば報酬によりエッジ３の情報伝達効率ｗを増加させることで、報酬を増やす方向にノードアッセンブリ４が生成されやすくなる。ノードアッセンブリ４の生成確率が上がると、概念の発生確率が上がり、概念の複雑な関係性が発生する確率も上がる。すなわち、ネットワーク１が知性を持つ確率が上がる。
　なお、公知の強化学習型人工ニューラルネットワークでは、強化学習型人工ニューラルネットワークに報酬と入力生成ルールを教えた後は、ネットワーク１の外側からの入力なしに動作する。したがって、表面上は強化学習型人工ニューラルネットワークも本開示のノードアッセンブリ４と同じく、ネットワーク１の外側からの入力なしに動作していると言えるが、強化学習型人工ニューラルネットワークでは教えられた報酬を最大化する動作しか行うことができない。また、強化学習型人工ニューラルネットワークは、入力生成ルールを外れた入力を新たに作り出すこともできない。すなわち、強化学習型人工ニューラルネットワークは、別の定義に基づいた報酬を自ら生成することができず、しかも、入力生成ルールを超えた新しい発想、すなわち、想定された解空間以外での解の発見も行うことができない。したがって、本開示のノードアッセンブリ４は、新たな報酬の定義付け、及び既存の解空間に囚われない解の発見をなし得る点が公知の強化学習型人工ニューラルネットワークとは異なる。
　続いて、本開示の情報処理装置５におけるハードウェア構成例について説明する。図４は、情報処理装置５のハードウェア構成例を示すブロック図である。図４に示すように、情報処理装置５はコンピュータ１０を用いて構成され、プロセッサの一例であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、不揮発性メモリ１４、及び入出力インターフェース(Ｉ／Ｏ)１５を備える。ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、不揮発性メモリ１４、及びＩ／Ｏ１５はバス１６を介して各々接続されている。
　不揮発性メモリ１４は、不揮発性メモリ１４に供給される電力が遮断されても記憶した情報が維持される記憶装置の一例であり、例えば半導体メモリが用いられるがハードディスクを用いてもよい。不揮発性メモリ１４には、例えばネットワーク１が記憶される。
　Ｉ／Ｏ１５には、例えば通信ユニット１７、入力ユニット１８、及び表示ユニット１９が接続される。
　通信ユニット１７は通信回線に接続され、外部装置（図示省略）とデータ通信を行う通信プロトコルを備える。データ通信には、例えばイーサネット（登録商標）若しくはＦＤＤＩ等の有線通信の規格、又は、４Ｇ、５Ｇ、若しくはＷｉ－Ｆｉ（登録商標）等の無線通信の規格が用いられる。
　入力ユニット１８は、ユーザの操作を受け付けてＣＰＵ１１に通知するユニットの一例であり、例えばボタン、タッチパネル、キーボード、マウス、及びポインティングデバイス等が含まれる。
　表示ユニット１９は、ＣＰＵ１１によって処理された情報を視覚的に表示するユニットの一例であり、例えば液晶ディスプレイ及び有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等が含まれる。
　なお、通信ユニット１７、入力ユニット１８、及び表示ユニット１９は必ずしもＩ／Ｏ１５に接続される必要はなく、必要に応じてＩ／Ｏ１５に接続される。
　次に、情報処理装置５によって生成されるノードアッセンブリ４の作用について説明する。
　図５は、ノードアッセンブリ４の生成処理の流れの一例を示すフローチャートである。
　ノードアッセンブリ４の生成処理を規定するノードアッセンブリ生成プログラムは、例えば情報処理装置５のＲＯＭ１２に予め記憶されている。情報処理装置５のＣＰＵ１１は、ＲＯＭ１２に記憶されるノードアッセンブリ生成プログラムを読み込んで、ノードアッセンブリ４の生成処理を実行する。なお、不揮発性メモリ１４には、図１に示したようなノードアッセンブリ４が生成される前のネットワーク１が記憶されているものとする。また、説明の便宜上、ネットワーク１の外側からの入力を「外部入力」と表す。
　ネットワーク１のエッジ３に外部入力部５Ｄからビット情報が入力されると、エッジ３にビット情報が流れ、それに伴いノード２が発火する。
　したがって、ステップＳ１０において、ＣＰＵ１１は、両端ノード２の発火の順序及び両端ノード２の発火時刻の差の大きさに応じて、各々のエッジ３の情報伝達効率ｗを更新する。
　このように、エッジ３により接続された両端ノード２が発火すると、エッジ３の情報伝達効率ｗが変化する。情報伝達効率ｗの変化には、情報伝達効率ｗが増加する変化と情報伝達効率ｗが減少する変化がある。情報伝達効率ｗが増加したエッジ３の本数が増えると、同期して発火するノード２が生じやすくなる。ここで、「ノード２が同期して発火する」とは、特定の時刻から閾値時間以内に複数のノード２が発火することを意味する。既に説明したように、同期して発火するノード２がノードアッセンブリ４を構成する。
　したがって、ステップＳ２０において、ＣＰＵ１１は、ネットワーク１にノードアッセンブリ４が生成されたか否かを判定する。ノードアッセンブリ４が生成されていない場合には、ネットワーク１内及びネットワーク１の外側からネットワーク１にビット情報を繰り返し入力しながらステップＳ２０の判定処理を繰り返し実行して、ノードアッセンブリ４の生成状況を監視する。一方、ノードアッセンブリ４が生成された場合にはステップＳ３０に移行する。
　ステップＳ３０において、ＣＰＵ１１は、例えば入力ユニット１８経由でユーザから終了指示を受け付けたか否かを判定する。終了指示を受け付けた場合には図５に示すノードアッセンブリ４の生成処理を終了する。この場合、図２に示したような入力に関する概念を表すノードアッセンブリ４が得られる。
　一方、ステップＳ３０の判定処理によってユーザから終了指示を受け付けていないと判定された場合には、ステップＳ４０に移行する。
　ノードアッセンブリ４に含まれるノード２に接続されたエッジ３に、ネットワーク１内及びネットワーク１の外側からビット情報が更に入力され、ネットワーク１の学習が進むと、再帰回路を構成するノードアッセンブリ４が生成される場合がある。
　図６は、再帰回路を構成するノードアッセンブリ４の一例を示す図である。各々のノードアッセンブリ４の間はエッジ３により接続される。２つのノードアッセンブリ４を接続するエッジ３は必ずしも１本である必要はなく複数本であってもよい。エッジ３によって接続される一方のノードアッセンブリ４の起点ノード２と、他方のノードアッセンブリ４の終点ノード２に制約はなく、各々のノードアッセンブリ４内における任意のノード２が接続される。
　このように、複数のノードアッセンブリ４と、ノードアッセンブリ４に含まれる何れかのノード２を接続することによってノードアッセンブリ４同士を接続する少なくとも１本以上のエッジ３とを含み、複数のノードアッセンブリ４がエッジ３によって環状に接続された少なくとも１つの再帰回路を構成するネットワーク１を「概念シーケンサ６」という。
　なお、概念シーケンサ６には再帰回路を構成しないノードアッセンブリ４が含まれていてもよい。
　図７は、再帰回路を構成しないノードアッセンブリ４が含まれた概念シーケンサ６の一例を示す図である。図７において、ノードアッセンブリ４Ａが再帰回路を構成しないノードアッセンブリ４である。
　図５のステップＳ４０において、ＣＰＵ１１は、こうした概念シーケンサ６が生成されたか否かを判定する。概念シーケンサ６が生成されていない場合には、ネットワーク１内及びネットワーク１の外側からネットワーク１にビット情報を繰り返し入力しながらステップＳ４０の判定処理を繰り返し実行して、概念シーケンサ６の生成状況を監視する。一方、概念シーケンサ６が生成された場合にはステップＳ５０に移行する。
　ステップＳ５０において、ＣＰＵ１１は、例えば入力ユニット１８経由でユーザから終了指示を受け付けたか否かを判定する。終了指示を受け付けた場合には図５に示すノードアッセンブリ４の生成処理を終了する。この場合、ノードアッセンブリ４によって表される概念を変化させ新たな概念を生み出す概念シーケンサ６が得られる。
　一方、ステップＳ５０の判定処理によってユーザから終了指示を受け付けていないと判定された場合には、ステップＳ６０に移行する。
　当然のことながら、必ずしもネットワーク１内のすべてのノード２が何れかのノードアッセンブリ４に含まれるわけではないため、概念シーケンサ６の周辺にはノードアッセンブリ４を構成していないノード２が存在する。したがって、更にネットワーク１内及びネットワーク１の外側からネットワーク１にビット情報が繰り返し入力され、これまでノードアッセンブリ４に含まれていなかったノード２がノードアッセンブリ４を構成していくと、新たな再帰回路を生成する場合がある。
　図８は、複数の再帰回路を備えた概念シーケンサ６の一例を示す図である。図８に示す概念シーケンサ６の例では、再帰回路Ａと再帰回路Ｂの２つの再帰回路が含まれている。
　図５のステップＳ６０において、ＣＰＵ１１は、複数の再帰回路を含む概念シーケンサ６が生成されたか否かを判定する。複数の再帰回路を含む概念シーケンサ６が生成されていない場合には、ネットワーク１内及びネットワーク１の外側からネットワーク１にビット情報を繰り返し入力しながらステップＳ６０の判定処理を繰り返し実行して、複数の再帰回路を含む概念シーケンサ６の生成状況を監視する。一方、複数の再帰回路を含む概念シーケンサ６が生成された場合には、図５に示すノードアッセンブリ４の生成処理を終了する。この場合、図６及び図７に示した１つの再帰回路を含む概念シーケンサ６とは異なる概念を新たに生み出す概念シーケンサ６が得られる。
　こうしたノードアッセンブリ４の生成処理によれば、ネットワーク１内に複数の概念シーケンサ６が生成されることもある。生成された複数の概念シーケンサ６は、互いにエッジ３で接続されており、互いにビット情報を入力しあう。また、概念シーケンサ６には外部入力も不定期又は定期的に入力される。したがって、これらの入力により概念シーケンサ６に含まれるエッジ３の情報伝達効率ｗは複雑に変化する。その結果、ノードアッセンブリ４が拡張したり、縮小したり、複数個に分裂したりして、新たな概念シーケンサ６の経路が生成される。概念シーケンサ６では概念の拡張や縮小が行われることによって概念シーケンサ６が自律成長し、新たな概念が生み出される。すなわち、概念シーケンサ６は高度な知性の源泉となり得る。
　このようにして生成された概念シーケンサ６が、外部入力なしに記憶を想起できること、すなわち、記憶を思い出せることについて説明する。
　図９は、少なくとも１つの概念シーケンサ６と、当該概念シーケンサ６を構成する何れか１つのノードアッセンブリ４（「ノードアッセンブリ４Ｂ」と表す）から入力を受け付けるノードアッセンブリ４Ｃと、ノードアッセンブリ４Ｃに外部入力を入力するエッジ３とを含むネットワーク１の一例を示す図である。
　ネットワーク１において、外部入力とノードアッセンブリ４Ｂからの入力がノードアッセンブリ４Ｃに入力され、ノードアッセンブリ４Ｃが活性化したとする。この場合、ノードアッセンブリ４Ｃは、外部入力の記憶を記銘したことになる。この後、ネットワーク１が動作してエッジ３の情報伝達効率ｗが変化してゆく。やがてノードアッセンブリ４Ｃ内のエッジ３の情報伝達効率ｗが強化され、外部入力なしにノードアッセンブリ４Ｂからの入力だけでノードアッセンブリ４Ｃが活性化するようになる。このようにして、ノードアッセンブリ４Ｃにおいて外部入力なしの記憶の想起が実現する。
　図１０は、図９に示したネットワーク１に対して、外部入力なしに記憶を想起する概念シーケンサ６の一例を示す図である。図１０に示す概念シーケンサ６は、ノードアッセンブリ４Ｂからの入力だけで記憶を想起するノードアッセンブリ４Ｃを備える。
　次に、ノードアッセンブリ４の生成に影響を与える閾値時間の変化により、ノードアッセンブリ４が記憶する概念が変化することについて説明する。
　例えば閾値時間を１０ｍｓに設定した場合に生成されるノードアッセンブリ４（「前者のノードアッセンブリ４」という）と、閾値時間を１５ｍｓに設定した場合に生成されるノードアッセンブリ４（「後者のノードアッセンブリ４」という）とでは、ノードアッセンブリ４を構成するノード数は後者のノードアッセンブリ４の方が多くなる。前者のノードアッセンブリ４と後者のノードアッセンブリ４とで各々のノードアッセンブリ４を構成するノード数が確率的に同じになる可能性もあるが、ここでは後者のノードアッセンブリ４を構成するノード数の方が、前者のノードアッセンブリ４を構成するノード数よりも多いとする。したがって、例えば前者のノードアッセンブリ４は「海の魚」という概念を表し、後者のノードアッセンブリ４は「海の魚」よりも広い概念である「海の生き物」という概念を表すものとする。
　ネットワーク１が動作する場合、ノードアッセンブリ４の生成に影響を与える閾値時間を固定しておく必要はない。ある場面では「海の魚」という概念が有益な出力を生み出し、他の場面では「海の生き物」という概念が有益な出力を生み出すという状況が存在する。概念シーケンサ６において、片方の概念だけしか利用できないという制約はなく、両方の概念を利用することができる。この場合、ネットワーク１自体は閾値時間の切り替えを意識しておらず、ＣＰＵ１１は閾値時間を仮想的に複数用いることにより、概念シーケンサ６が同時に複数概念を想起している状態を作り出す。
　次に、ネットワーク１に報酬を与えることで、ノードアッセンブリ４及び概念シーケンサ６の成長を促す成長処理について説明する。
　図１１は、成長処理の流れの一例を示すフローチャートである。
　成長処理を規定するノードアッセンブリ生成プログラムは、例えば情報処理装置５のＲＯＭ１２に予め記憶されている。情報処理装置５のＣＰＵ１１は、ＲＯＭ１２に記憶されるノードアッセンブリ生成プログラムを読み込んで、成長処理を実行する。
　なお、不揮発性メモリ１４には、ネットワーク１が記憶されているものとする。ネットワーク１は、ノードアッセンブリ４及び概念シーケンサ６の少なくとも一方を含んでいてもよい。また、ネットワーク１に外部入力が入力されてもよい。具体的には、ネットワーク１にノードアッセンブリ４が含まれる場合、ノードアッセンブリ４に含まれるノード２に接続されたエッジ３に外部入力が入力されてもよい。
　まず、ステップＳ１００において、ＣＰＵ１１は、ネットワーク１に含まれる予め定めた複数のノード２（「ノード群」ともいう）における発火状態を表す発火ビットを並べたビット列である出力ビット列を生成する。
　ステップＳ１１０において、ＣＰＵ１１は、予め設定した期待する出力ビット列の内容と、ステップＳ１００で生成した出力ビット列の内容との合致度合いを報酬として評価する。この場合、ＣＰＵ１１は、例えば出力ビット列の内容と期待する出力ビット列の内容との合致度合いが高くなるほど報酬の値を大きくする。期待する出力ビット列の内容としては、例えば出力ビット列によって表される物理量の最大化及び最小化、並びに、出力ビット列によって表される情報量の最大化及び最小化等がある。
　ステップＳ１２０において、ＣＰＵ１１は、ネットワーク１の中から情報伝達効率ｗを変化させるエッジ３を選択する。既に説明したように、エッジ３の選択方法には２通り存在する。
　１つ目は、ネットワーク１に含まれるすべてのエッジ３を選択する選択方法である。２つ目は、ステップＳ１１０の処理によって評価した報酬の評価時刻から予め定めた時刻だけ離れた判定時刻において発火状態にあるノード２から、予め定めた確率に従って選択された各々のノード２にビット情報を入力するすべてのエッジ３を選択する選択方法である。ＣＰＵ１１は、ユーザによって選択された選択方法によって、ネットワーク１の中から情報伝達効率ｗを変化させるエッジ３を選択する。
　２つ目の選択方法について詳細に説明する。ステップＳ１１０の処理によって、ＣＰＵ１１がネットワーク時刻ｔに報酬を評価したとする。なお、ＣＰＵ１１における時間の最小計測能力を表す粒度Δｔは予め定められているものとする。時間の粒度Δｔに制約はないが、例えば１ｍｓとする。また、変数ｎを自然数とし、関数ｆ（ｘ）を、自然数ｘを説明変数として０以上１００以下の値をとる任意の単調減少実数関数とする。ＣＰＵ１１は、ネットワーク時刻ｔ－ｎΔｔに発火したノード２のうち、ｆ（ｎ）パーセントのノード２を無作為に選択する。そのうえで、ＣＰＵ１１は、選択した各々のノード２にビット情報を入力するすべてのエッジ３を選択する。ネットワーク時刻ｔ－ｎΔｔは判定時刻の一例であり、例えばネットワーク時刻ｔ＋ｎΔｔに発火したノード２からｆ（ｎ）パーセントのノード２を無作為に選択してもよい。
　ステップＳ１３０において、ＣＰＵ１１は、ステップＳ１１０の処理によって評価した報酬の評価結果に応じて、ステップＳ１２０の処理によってネットワーク１の中から選択したエッジ３の情報伝達効率ｗを更新する。具体的には、ＣＰＵ１１は、報酬の値が大きいほど、選択したエッジ３の情報伝達効率ｗを増加させ、報酬の値が小さいほど、選択したエッジ３の情報伝達効率ｗを減少させる。
　以上により、図１１に示す成長処理を終了する。成長処理により、報酬を大きくするようにノードアッセンブリ４及び概念シーケンサ６が成長することになる。
　このように、本開示のノードアッセンブリ４及び概念シーケンサ６によれば、入力に対する概念を記憶し、記憶する概念を変化させて新たな概念を生み出す。また、本開示のノードアッセンブリ４及び概念シーケンサ６によれば、外部入力がなくても記憶する概念を変化させて新たな概念を生み出す。
　以上、ノードアッセンブリ４及び概念シーケンサ６の一形態について説明したが、開示したノードアッセンブリ４及び概念シーケンサ６の生成方法は一例であり、実施形態に記載の範囲に限定されない。本開示の要旨を逸脱しない範囲で実施形態に多様な変更又は改良を加えることができ、当該変更又は改良を加えた形態も開示の技術的範囲に含まれる。例えば、本開示の要旨を逸脱しない範囲で、図５及び図１１に示した各処理における内部の処理順序を変更してもよい。
　また、本開示では、一例として図５及び図１１に示した各処理をソフトウェアで実現する形態について説明した。しかしながら、図５及び図１１に示した各処理のフローチャートと同等の処理を、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）に実装し、ハードウェアで処理させるようにしてもよい。この場合、各処理をソフトウェアで実現する場合と比較して処理の高速化が図られる。
　このように、情報処理装置５のＣＰＵ１１を例えばＡＳＩＣ、ＦＰＧＡ、ＰＬＤ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、及びＦＰＵ（Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　Ｕｎｉｔ）といった特定の処理に特化した専用のプロセッサに置き換えてもよい。
　ノードアッセンブリ４の生成処理、及び成長処理は１つのＣＰＵ１１によって実現される形態の他、複数のＣＰＵ１１、又はＣＰＵ１１とＦＰＧＡとの組み合わせというように、同種又は異種の２つ以上のプロセッサの組み合わせで実行してもよい。
　更に、ノードアッセンブリ４の生成処理、及び成長処理は、例えばインターネットで接続された物理的に離れた場所に存在するプロセッサの協働によって実現されるものであってもよい。
　また、実施形態では、情報処理装置５のＲＯＭ１２にノードアッセンブリ生成プログラムが記憶されている例について説明したが、ノードアッセンブリ生成プログラムの記憶先はＲＯＭ１２に限定されない。本開示のノードアッセンブリ生成プログラムは、コンピュータ１０で読み取り可能な記憶媒体に記録された形態で提供することも可能である。例えばノードアッセンブリ生成プログラムをＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｋ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）及びＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）のような光ディスクに記録した形態で提供してもよい。また、ノードアッセンブリ生成プログラムを、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）メモリ及びメモリカードのような可搬型の半導体メモリに記録した形態で提供してもよい。
　ＲＯＭ１２、不揮発性メモリ１４、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＵＳＢ、及びメモリカードは非一時的（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ）記憶媒体の一例である。
　更に、情報処理装置５は、通信ユニット１７を通じて外部装置からノードアッセンブリ生成プログラムをダウンロードし、ダウンロードしたノードアッセンブリ生成プログラムを、例えば不揮発性メモリ１４に記憶してもよい。この場合、情報処理装置５は、外部装置からダウンロードしたノードアッセンブリ生成プログラムを読み込んで、ノードアッセンブリ４の生成処理、及び成長処理を実行する。

Claims (8)

  1. 　ビット情報を伝達する少なくとも１本以上のエッジによって接続された少なくとも１つ以上のノードを含むネットワークにおいて、
    　各々の前記ノードにおける内部状態が、前記ノードの内部状態を数値として表す値であって前記ノードの発火状態に影響を与えるポテンシャル及び時刻によって表される予め定めた関数と、接続されたすべての前記エッジから各々の前記ノードに入力される入力値の総和との和によって表され、
    　各々の前記ノードにおける外部状態が前記ポテンシャルと予め定めた発火閾値との比較によって発火状態又は非発火状態に決定され、
    　各々の前記エッジにおけるビット情報の伝達効率を表す情報伝達効率が、前記エッジの両端と接続する各々の前記ノードにおける発火時刻の差に応じて変化することで、特定の時刻から予め定めた閾値時間以内に発火した各々の前記ノードのうち、自分以外の他の前記ノードと１本のエッジで接続されているすべてのノードを含む
    　ノードアッセンブリ。
  2. 　請求項１に記載の複数の前記ノードアッセンブリと、各々の前記ノードアッセンブリに含まれる何れかの前記ノードを接続することによって前記ノードアッセンブリ同士を接続する少なくとも１本以上の前記エッジとを含み、
    　複数の前記ノードアッセンブリが前記エッジによって環状に接続された少なくとも１つの再帰回路を構成する
    　概念シーケンサ。
  3. 　前記ノードアッセンブリに含まれる前記ノードに接続された前記エッジに、前記ネットワークの外側からビット情報が入力される
    　請求項２に記載の概念シーケンサ。
  4. 　前記ネットワークに含まれる予め定めた複数の前記ノードにおける発火状態を表す出力を並べて生成したビット列の内容と期待する内容との合致度合いを報酬として評価し、
    　前記報酬の評価結果に応じて、前記ネットワークの中から予め選択した前記エッジの情報伝達効率を更新する
    　請求項２に記載の概念シーケンサ。
  5. 　前記ノードアッセンブリに含まれる前記ノードに接続された前記エッジに、前記ネットワークの外側からビット情報が入力される
    　請求項４に記載の概念シーケンサ。
  6. 　情報伝達効率の変化対象となる前記エッジが、前記ネットワークに含まれるすべての前記エッジ、又は前記報酬を評価した評価時刻から予め定めた時刻だけ離れた判定時刻において発火状態にある前記ノードから、予め定めた確率に従って選択された各々の前記ノードにビット情報を入力するすべての前記エッジの何れかである
    　請求項４又は請求項５に記載の概念シーケンサ。
  7. 　ビット情報を伝達する少なくとも１本以上のエッジによって接続された少なくとも１つ以上のノードを含むネットワークにおいて、
    　各々の前記ノードにおける内部状態を、前記ノードの内部状態を数値として表す値であって前記ノードの発火状態に影響を与えるポテンシャル及び時刻によって表される予め定めた関数と、接続されたすべての前記エッジから各々の前記ノードに入力される入力値の総和との和によって表し、
    　各々の前記ノードにおける外部状態を前記ポテンシャルと予め定めた発火閾値との比較によって発火状態又は非発火状態に決定し、
    　各々の前記エッジにおけるビット情報の伝達効率を表す情報伝達効率を、前記エッジの両端と接続する各々の前記ノードにおける発火時刻の差に応じて変化させることで、特定の時刻から予め定めた閾値時間以内に発火した各々の前記ノードのうち、自分以外の他の前記ノードと１本のエッジで接続されているすべてのノードを含むノードアッセンブリを生成する処理をコンピュータに実行させる
    　ノードアッセンブリ生成プログラム。
  8. 　ビット情報を伝達する少なくとも１本以上のエッジによって接続された少なくとも１つ以上のノードを含むネットワークにおいて、
    　各々の前記ノードにおける内部状態を、前記ノードの内部状態を数値として表す値であって前記ノードの発火状態に影響を与えるポテンシャル及び時刻によって表される予め定めた関数と、接続されたすべての前記エッジから各々の前記ノードに入力される入力値の総和との和によって表し、
    　各々の前記ノードにおけるビット情報の伝達効率を表す外部状態を前記ポテンシャルと予め定めた発火閾値との比較によって発火状態又は非発火状態に決定し、
    　各々の前記エッジにおける情報伝達効率を、前記エッジの両端と接続する各々の前記ノードにおける発火時刻の差に応じて変化させることで、特定の時刻から予め定めた閾値時間以内に発火した各々の前記ノードのうち、自分以外の他の前記ノードと１本のエッジで接続されているすべてのノードを含むノードアッセンブリを生成する処理をコンピュータが実行する
    　ノードアッセンブリ生成方法。
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