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WO2023112374A1 - 窒化物半導体デバイス - Google Patents

窒化物半導体デバイス Download PDF

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Publication number
WO2023112374A1
WO2023112374A1 PCT/JP2022/029063 JP2022029063W WO2023112374A1 WO 2023112374 A1 WO2023112374 A1 WO 2023112374A1 JP 2022029063 W JP2022029063 W JP 2022029063W WO 2023112374 A1 WO2023112374 A1 WO 2023112374A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor layer
semiconductor device
nitride semiconductor
opening
Prior art date
Application number
PCT/JP2022/029063
Other languages
English (en)
French (fr)
Inventor
大輔 柴田
聡之 田村
直生 鳥居
Original Assignee
パナソニックホールディングス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックホールディングス株式会社 filed Critical パナソニックホールディングス株式会社
Priority to JP2023567528A priority Critical patent/JPWO2023112374A1/ja
Publication of WO2023112374A1 publication Critical patent/WO2023112374A1/ja
Priority to US18/671,465 priority patent/US20240313061A1/en

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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to nitride semiconductor devices.
  • Nitride semiconductors such as GaN (gallium nitride) are wide-gap semiconductors with a large bandgap, have a large dielectric breakdown field strength, and have a saturation drift velocity of electrons comparable to GaAs (gallium arsenide) semiconductors or Si (silicon) semiconductors. It has the advantage of being relatively large. For this reason, research and development of power transistors using nitride semiconductors, which are advantageous for increasing output power and increasing withstand voltage, are being conducted.
  • GaN gallium nitride
  • Patent Literatures 1 and 2 disclose vertical electrodes having a regrowth layer positioned to cover an opening provided in a GaN-based laminate and a gate electrode positioned on the regrowth layer along the regrowth layer.
  • type field effect transistor FET
  • a channel is formed by a two-dimensional electron gas (2DEG: 2-Dimensional Electron Gas) generated in the regrown layer.
  • the present disclosure provides a nitride semiconductor device with improved electrical properties.
  • a nitride semiconductor device includes a substrate, a first semiconductor layer of a first conductivity type disposed above the substrate, and a first semiconductor layer disposed above the first semiconductor layer. a second semiconductor layer having a conductivity type of 2; a third semiconductor layer disposed above the second semiconductor layer and having higher resistance than the second semiconductor layer; and the third semiconductor layer. through the fourth semiconductor layer of the second conductivity type disposed above the fourth semiconductor layer, the third semiconductor layer and the second semiconductor layer to the first semiconductor layer and a fifth semiconductor layer having a first opening and a channel region of the first conductivity type, wherein a portion of the fifth semiconductor layer is arranged along an inner surface of the first opening.
  • a sixth semiconductor layer of conductivity type 2 a gate electrode arranged above the sixth semiconductor layer, a source electrode arranged apart from the gate electrode, and arranged on the lower surface side of the substrate; and a drain electrode.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a plan view of the nitride semiconductor device according to Embodiment 1.
  • FIG. 3 is a cross-sectional view of a nitride semiconductor device according to a modification of Embodiment 1.
  • FIG. 4 is a cross-sectional view of a nitride semiconductor device according to Embodiment 2.
  • FIG. 5 is a cross-sectional view of a nitride semiconductor device according to Modification 1 of Embodiment 2.
  • FIG. 6 is a cross-sectional view of a nitride semiconductor device according to Modification 2 of Embodiment 2.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device according to Embodiment 1.
  • FIG. 2 is a plan view of the nitride semiconductor device according to Embodiment 1.
  • FIG. 3 is a cross-
  • a parasitic npn bipolar structure is not formed by an n-type drift layer, a p-type underlayer, and an n-type channel (two-dimensional electron gas).
  • a high resistance GaN layer is disposed between the p-type underlayer and the channel. This improves the off characteristics of the transistor.
  • channel electrons may be trapped in this high-resistance GaN layer. This is because carbon (C) or iron (Fe) doped in the high-resistance GaN layer generates a trap level. Trapped electrons may degrade the dynamic characteristics of the transistor.
  • the present disclosure provides a nitride semiconductor device including a transistor with improved off characteristics while suppressing degradation of dynamic characteristics.
  • a nitride semiconductor device includes a substrate, a first semiconductor layer of a first conductivity type disposed above the substrate, and a first semiconductor layer disposed above the first semiconductor layer. a second semiconductor layer having a conductivity type of 2; a third semiconductor layer disposed above the second semiconductor layer and having higher resistance than the second semiconductor layer; and the third semiconductor layer.
  • a gate electrode, a source electrode spaced apart from the gate electrode, and a drain electrode located on the lower surface side of the substrate are provided.
  • the fourth semiconductor layer is arranged above the high-resistance third semiconductor layer, electrons are less likely to be trapped in the trap level generated in the third semiconductor layer. Therefore, deterioration of the dynamic characteristics of the transistor can be suppressed.
  • a high-resistance third semiconductor layer may be arranged at the lowest pn junction (specifically, in contact with the upper surface of the first semiconductor layer).
  • the high-resistance third semiconductor layer tends to deteriorate in crystal quality due to doping with carbon or the like. Therefore, if a high-resistance third semiconductor layer is provided in the pn junction portion to which a high electric field is applied when the device is turned off, the off characteristics may deteriorate.
  • the second semiconductor layer is arranged below the third semiconductor layer, and the second semiconductor layer and the first semiconductor layer Since a pn junction is formed, off characteristics can be improved.
  • the fifth semiconductor layer includes an electron transit layer and an electron supply layer disposed above the electron transit layer, and the distance between the bottom of the electron supply layer and the drain electrode is the It may be shorter than the distance between the bottom of the third semiconductor layer and the drain electrode.
  • the electron transit layer and the electron supply layer can be formed continuously by crystal growth. Therefore, the pn junction portion of the interface between the electron transport layer and the electron supply layer (that is, the pn junction portion of the gate portion) has few levels caused by impurities or damage, and has the highest electric field in the nitride semiconductor device. It becomes a part that can withstand strength.
  • the pn junction portion of the gate portion close to the drain electrode, the electric field generated between the gate electrode or the source electrode and the drain electrode when turned off can be concentrated to the pn junction portion of the gate portion. This makes it possible to suppress concentration of the electric field on weak portions, thereby improving the OFF characteristics.
  • a second opening provided apart from the gate electrode and penetrating the fifth semiconductor layer to reach the fourth semiconductor layer may be provided.
  • the source electrode may be provided along the inner surface of the second opening.
  • the channel is exposed on the inner surface of the second opening, so that the source electrode can contact the channel at this exposed portion. Therefore, the ohmic contact resistance between the source electrode and the channel can be reduced. Further, since the third semiconductor layer with high resistance is arranged below the fourth semiconductor layer with which the source electrode is in contact at the bottom of the second opening, a parasitic pn diode formed between the source and the drain It is possible to suppress the current from flowing to Thereby, the reliability of the nitride semiconductor device can be improved.
  • the nitride semiconductor device is provided apart from the gate electrode, and penetrates through the fifth semiconductor layer, the fourth semiconductor layer, and the third semiconductor layer. and a third opening reaching the second semiconductor layer.
  • the source electrode may be provided along the inner surface of the third opening.
  • the channel is exposed on the inner surface of the third opening, so that the source electrode can come into contact with the channel at this exposed portion. Therefore, the ohmic contact resistance between the source electrode and the channel can be reduced. Moreover, since the source electrode is in contact with both the fourth semiconductor layer and the second semiconductor layer, the potential of each semiconductor layer can be firmly fixed. This can further improve the off characteristics of the nitride semiconductor device.
  • the third semiconductor layer may contain C, Fe, B or Mg.
  • the first semiconductor layer may be composed of a plurality of layers having different impurity concentrations, and the impurity concentration of the uppermost layer among the plurality of layers may be the lowest among the plurality of layers.
  • the impurity concentration is low in the vicinity of the pn junction portion between the first semiconductor layer and the second semiconductor layer, so that electric field concentration can be alleviated when the semiconductor layer is turned off. Therefore, the off characteristics of the nitride semiconductor device can be improved.
  • the bottom of the first opening may be located in the n-th layer from the top (n is a natural number equal to or greater than 2) among the plurality of layers.
  • the layer with a low impurity concentration located at the uppermost layer of the first semiconductor layer contributes to the improvement of off characteristics.
  • the on-resistance increases.
  • the bottom of the first opening penetrates the layer with the low impurity concentration located at the uppermost layer of the first semiconductor layer, thereby removing the layer with the low impurity concentration from the current path during the ON state. can be done. Therefore, on-resistance can be reduced.
  • a layer with a low impurity concentration does not contribute to the improvement of off characteristics.
  • the pn junction portion of the interface between the electron transit layer and the electron supply layer can receive an electric field, it is possible to suppress the deterioration of the off-characteristics. This is because the pn junction portion of the gate portion is the portion that can withstand the highest electric field strength in the nitride semiconductor device.
  • a groove portion reaching the first semiconductor layer may be provided at the end portion of the nitride semiconductor device. Further, for example, the distance between the bottom of the first opening and the drain electrode may be shorter than the distance between the bottom of the trench and the drain electrode.
  • the trench at the end of the device is likely to be damaged by etching during formation, and the electric field strength that it can endure may not be sufficient.
  • the pn junction portion of the gate portion can receive the electric field at the time of OFF, so that the deterioration of the OFF characteristics can be suppressed.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, substantially the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted or simplified.
  • the x-axis, y-axis and z-axis indicate the three axes of a three-dimensional orthogonal coordinate system.
  • the x-axis and the y-axis are directions parallel to the first side of the rectangle and the second side orthogonal to the first side, respectively, when the substrate has a rectangular shape in plan view.
  • the z-axis is the thickness direction of the substrate.
  • the "thickness direction" of the substrate refers to the direction perpendicular to the main surface of the substrate.
  • the thickness direction is the same as the stacking direction of the semiconductor layers, and is also referred to as the “longitudinal direction”.
  • a direction parallel to the main surface of the substrate may be referred to as a "lateral direction”.
  • the side of the substrate on which the gate electrode and the source electrode are provided (the positive side of the z-axis) is regarded as the “upper side” or the “upper side”
  • the side of the substrate on which the drain electrode is provided (the negative side of the z-axis) is regarded as the “upper side”. side) as "lower” or "lower”.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. Also, the terms “above” and “below” are used not only when two components are spaced apart from each other and there is another component between the two components, but also when two components are spaced apart from each other. It also applies when two components are in contact with each other and are placed in close contact with each other.
  • planar view means when viewed from a direction perpendicular to the main surface of the substrate of the nitride semiconductor device, that is, when the main surface of the substrate is viewed from the front. .
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified, so as to avoid confusion between constituent elements of the same kind and to distinguish them from each other. It is used for the purpose of
  • AlGaN represents a ternary mixed crystal Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • multi-element mixed crystals are abbreviated by the arrangement of their constituent element symbols, eg, AlInN, GaInN, and the like.
  • AlxGa1 -xyInyN ( 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ x+y ⁇ 1), which is an example of a nitride semiconductor, is abbreviated as AlGaInN.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device 1 according to this embodiment.
  • FIG. 2 is a plan view of nitride semiconductor device 1 according to the present embodiment.
  • FIG. 1 shows a cross section taken along line II of FIG.
  • the transistor portion 2 and the terminal portion 3 are schematically shown separately.
  • the nitride semiconductor device 1 includes a transistor portion 2 and a termination portion 3.
  • the nitride semiconductor device 1 includes a substrate 10, a drift layer 12, a first underlayer 14, an intermediate high resistance layer 16, a second underlayer 18, and a third underlayer 20. , a gate opening 22 , a semiconductor laminated film 24 , a threshold adjustment layer 32 , a source opening 34 , a source electrode 36 , a gate electrode 38 and a drain electrode 40 .
  • the semiconductor laminate film 24 is a laminate of an electron transit layer 26 and an electron supply layer 28, and includes a two-dimensional electron gas (2DEG) 30 as a channel region.
  • Nitride semiconductor device 1 also includes groove portion 42 provided in terminal portion 3 .
  • the transistor section 2 is a region containing FETs, and is a region containing the center of the nitride semiconductor device 1 as shown in FIG. Specifically, the transistor portion 2 is a region in which the third underlying layer 20, the gate opening portion 22, the semiconductor laminated film 24, the threshold adjustment layer 32, the source electrode 36 or the gate electrode 38 are arranged in plan view. .
  • each component arranged in the transistor section 2 is omitted.
  • a plurality of source electrodes 36 elongated in one direction in plan view are arranged in stripes, and gate electrodes 38, threshold adjustment layers 32, and gate openings 22 are arranged between adjacent source electrodes 36.
  • a plurality of source electrodes 36 having a hexagonal planar shape may be arranged so as to be planarly filled with a gap between them.
  • the terminal portion 3 is a region other than the transistor portion 2 and is provided in a ring shape surrounding the transistor portion 2 .
  • the third underlying layer 20 , the gate opening 22 , the semiconductor laminated film 24 , the threshold adjustment layer 32 , the source electrode 36 and the gate electrode 38 are not arranged in the terminal portion 3 .
  • the nitride semiconductor device 1 is a device having a laminated structure of semiconductor layers mainly composed of nitride semiconductors such as GaN and AlGaN. Specifically, nitride semiconductor device 1 has a heterostructure of an AlGaN film and a GaN film.
  • a high-concentration two-dimensional electron gas 30 is generated at the heterointerface by spontaneous polarization or piezoelectric polarization on the (0001) plane. Therefore, even in an undoped state, a sheet carrier concentration of 1 ⁇ 10 13 cm ⁇ 2 or more can be obtained at the interface.
  • the nitride semiconductor device 1 is a field effect transistor (FET) that uses a two-dimensional electron gas 30 generated at the AlGaN/GaN heterointerface as a channel.
  • FET field effect transistor
  • the nitride semiconductor device 1 is a so-called vertical FET.
  • the nitride semiconductor device 1 is a normally-off FET.
  • the source electrode 36 is grounded (that is, the potential is 0 V), and the drain electrode 40 is given a positive potential.
  • the potential applied to the drain electrode 40 is, for example, 100 V or more and 1200 V or less, but is not limited to this.
  • gate electrode 38 is applied with 0 V or a negative potential (eg, -5 V).
  • gate electrode 38 is applied with a positive potential (for example, +5 V).
  • Nitride semiconductor device 1 may be a normally-on FET.
  • the substrate 10 is a substrate made of a nitride semiconductor, and has a first principal surface 10a and a second principal surface 10b facing each other, as shown in FIG.
  • the first main surface 10a is the main surface (upper surface) on which the drift layer 12 is formed.
  • the first main surface 10a substantially coincides with the c-plane.
  • the second main surface 10b is the main surface (lower surface) on which the drain electrode 40 is formed.
  • the planar view shape of the substrate 10 is, for example, a rectangle, but is not limited to this.
  • the substrate 10 is, for example, a substrate made of n + -type GaN having a thickness of 300 ⁇ m and a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 .
  • n-type and p-type indicate conductivity types of semiconductors.
  • the n + type represents a state in which an n-type dopant is added to a semiconductor at a high concentration, that is, so-called heavy doping.
  • n ⁇ type represents a state in which an n-type dopant is added to a semiconductor at a low concentration, ie, so-called light doping. The same is true for p + -type and p - -type.
  • N-type, n + -type and n - -type are examples of the first conductivity type.
  • P-type, p + -type and p - -type are examples of the second conductivity type.
  • the second conductivity type is a conductivity type opposite in polarity to the first conductivity type.
  • the substrate 10 does not have to be a nitride semiconductor substrate.
  • the substrate 10 may be a silicon (Si) substrate, a silicon carbide (SiC) substrate, a zinc oxide (ZnO) substrate, or the like.
  • the drift layer 12 is an example of a first conductivity type first semiconductor layer disposed above the substrate 10 .
  • the drift layer 12 is, for example, a film made of n ⁇ -type GaN with a thickness of 8 ⁇ m.
  • the donor concentration of the drift layer 12 is, for example, in the range of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less, and is 1 ⁇ 10 16 cm ⁇ 3 as an example.
  • the carbon concentration (C concentration) of the drift layer 12 is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 2 ⁇ 10 17 cm ⁇ 3 .
  • the drift layer 12 is provided in contact with the first main surface 10a of the substrate 10, for example.
  • the drift layer 12 is formed on the first main surface 10a of the substrate 10 by, for example, crystal growth such as metal-organic vapor phase epitaxy (MOVPE).
  • MOVPE metal-organic vapor phase epitaxy
  • the first underlayer 14 is an example of a second conductivity type second semiconductor layer disposed above the drift layer 12 .
  • the first underlayer 14 is, for example, a film made of p-type GaN having a thickness of 400 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the first underlayer 14 is provided in contact with the upper surface of the drift layer 12 .
  • the first underlayer 14 is formed on the drift layer 12 by, for example, crystal growth such as the MOVPE method.
  • the first underlayer 14 may be formed by ion-implanting magnesium (Mg) into a deposited undoped GaN film.
  • Mg ion-implanting magnesium
  • undoped means that the GaN is not doped with a dopant such as Si or Mg that changes the polarity of GaN to n-type or p-type.
  • the intermediate high-resistance layer 16 is an example of a third semiconductor layer arranged above the first underlying layer 14 .
  • the intermediate high-resistance layer 16 is a high-resistance layer having a resistance higher than that of the first underlying layer 14 .
  • the intermediate high resistance layer 16 is made of an insulating or semi-insulating nitride semiconductor.
  • the intermediate high resistance layer 16 is, for example, a GaN film with a thickness of 200 nm.
  • the intermediate high resistance layer 16 is provided in contact with the first underlying layer 14 .
  • the intermediate high resistance layer 16 contains carbon (C).
  • the carbon concentration of the intermediate high resistance layer 16 is higher than the carbon concentration of each of the first underlayer 14 and the second underlayer 18 .
  • the carbon concentration of the intermediate high resistance layer 16 is, for example, 3 ⁇ 10 17 cm ⁇ 3 or more, but may be 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the intermediate high-resistance layer 16 may contain silicon (Si) or oxygen (O) mixed during film formation.
  • the carbon concentration of the intermediate high resistance layer 16 is higher than the silicon concentration (Si concentration) or the oxygen concentration (O concentration).
  • the silicon concentration or oxygen concentration of the intermediate high resistance layer 16 is, for example, 5 ⁇ 10 16 cm ⁇ 3 or less, but may be 2 ⁇ 10 16 cm ⁇ 3 or less.
  • the intermediate high-resistance layer 16 may contain magnesium (Mg), iron (Fe), boron (B), or the like instead of or in addition to carbon.
  • the intermediate high resistance layer 16 may contain other impurities as long as they are impurities capable of increasing the resistance of GaN.
  • the intermediate high-resistance layer 16 is formed on the first underlayer 14 by, for example, crystal growth such as the MOVPE method.
  • the intermediate high-resistance layer 16 may be formed by ion-implanting an impurity into a deposited undoped GaN film.
  • the second underlying layer 18 is an example of a fourth semiconductor layer of the second conductivity type arranged above the intermediate high-resistance layer 16 .
  • the second underlayer 18 is, for example, a film made of p-type GaN having a thickness of 200 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the second underlayer 18 is provided in contact with the upper surface of the intermediate high-resistance layer 16 .
  • the second underlayer 18 is formed on the intermediate high-resistance layer 16 by, for example, crystal growth such as the MOVPE method.
  • the second underlayer 18 may be formed by ion-implanting magnesium (Mg) into the deposited undoped GaN film.
  • the third underlayer 20 is an undoped semiconductor layer arranged above the second underlayer 18 .
  • the third underlayer 20 is, for example, a film made of undoped AlGaN with a thickness of 150 nm.
  • the third underlayer 20 may be a film made of GaN, InAlN or InAlGaN.
  • the third underlayer 20 is provided in contact with the upper surface of the second underlayer 18 .
  • the third underlayer 20 is formed on the second underlayer 18 by, for example, crystal growth such as the MOVPE method.
  • the drift layer 12, the first underlayer 14, the intermediate high-resistance layer 16, the second underlayer 18, and the third underlayer 20 can be continuously formed in the same chamber.
  • the gate opening 22 is an example of a first opening penetrating the third underlying layer 20, the second underlying layer 18, the intermediate high resistance layer 16 and the first underlying layer 14 and reaching the drift layer 12. .
  • Bottom 22 a of gate opening 22 is part of the upper surface of drift layer 12 .
  • the bottom portion 22a is located below the lower surface of the first underlayer 14.
  • the lower surface of the first underlayer 14 corresponds to the interface between the first underlayer 14 and the drift layer 12 .
  • the bottom portion 22a is parallel to the first major surface 10a of the substrate 10, for example.
  • the gate opening 22 is formed such that the opening area increases as the distance from the substrate 10 increases. Specifically, the sidewall 22b of the gate opening 22 is obliquely inclined. As shown in FIG. 1, the cross-sectional shape of the gate opening 22 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the inclination angle of the side wall 22b with respect to the bottom portion 22a is, for example, in the range of 30° or more and 45° or less.
  • the smaller the tilt angle the closer the side wall 22b is to the c-plane, so the film quality of the electron transit layer 26 formed along the side wall 22b by crystal regrowth can be improved.
  • the larger the tilt angle the more the gate opening 22 is prevented from becoming too large, and the size reduction of the nitride semiconductor device 1 is realized.
  • the gate opening 22 forms the drift layer 12 , the first underlayer 14 , the intermediate high resistance layer 16 , the second underlayer 18 and the third underlayer 20 on the first main surface 10 a of the substrate 10 .
  • a third underlayer 20, a second underlayer 18, an intermediate high resistance layer 16 and a first underlayer 14 are formed so as to partially expose the drift layer 12. is formed by removing a portion of each of At this time, by removing the surface layer portion of the drift layer 12 by a predetermined thickness, the bottom portion 22 a of the gate opening portion 22 is formed below the lower surface of the first underlying layer 14 .
  • the removal of the third underlayer 20, the second underlayer 18, the intermediate high-resistance layer 16, and the first underlayer 14 is performed by resist coating and patterning, and dry etching. Specifically, after patterning the resist, baking is performed so that the edges of the resist are slanted. By performing dry etching after that, the gate opening 22 is formed so that the side wall 22b is slanted so that the shape of the resist is transferred.
  • the semiconductor laminated film 24 is an example of a fifth semiconductor layer partly arranged along the inner surface of the gate opening 22 and partly arranged above the second underlying layer 18 . That is, a part of the semiconductor laminated film 24 is arranged along the inner surface of the gate opening 22 and another part of the semiconductor laminated film 24 is arranged above the second underlying layer 18 .
  • the semiconductor laminated film 24 is a laminated film of an electron transit layer 26 and an electron supply layer 28 .
  • the electron transit layer 26 is an example of a first regrowth layer provided along the inner surface of the gate opening 22 . Specifically, part of the electron transit layer 26 is provided along the bottom 22 a and sidewalls 22 b of the gate opening 22 , and the other part of the electron transit layer 26 is provided on the upper surface of the third underlying layer 20 . is provided.
  • the electron transit layer 26 is, for example, a film made of undoped GaN with a thickness of 150 nm.
  • the electron transit layer 26 may be made n-type by Si doping instead of undoping.
  • the electron transit layer 26 is in contact with the drift layer 12 at the bottom 22a and sidewalls 22b of the gate opening 22.
  • the electron transit layer 26 is in contact with the end face of each of the first underlying layer 14, the intermediate high-resistance layer 16, the second underlying layer 18 and the third underlying layer 20 at the sidewall 22b of the gate opening 22. .
  • the electron transit layer 26 is in contact with the upper surface of the third underlying layer 20 .
  • the electron transit layer 26 is formed by crystal regrowth after the gate opening 22 is formed.
  • the electron transit layer 26 has a first conductivity type channel region. Specifically, a two-dimensional electron gas 30 is generated near the interface between the electron transit layer 26 and the electron supply layer 28 . A two-dimensional electron gas 30 functions as a channel of the electron transit layer 26 . In FIG. 1, the two-dimensional electron gas 30 is schematically illustrated by broken lines. The two-dimensional electron gas 30 bends along the interface between the electron transit layer 26 and the electron supply layer 28 , that is, along the inner surface of the gate opening 22 .
  • an AlN film having a thickness of about 1 nm may be provided as a second regrowth layer between the electron transit layer 26 and the electron supply layer 28 .
  • the AlN film can suppress alloy scattering and improve channel mobility.
  • the electron supply layer 28 is an example of a third regrowth layer provided along the inner surface of the gate opening 22 .
  • the electron supply layer 28 is arranged above the electron transit layer 26 .
  • the electron supply layer 28 is formed in a shape along the upper surface of the electron transit layer 26 with a substantially uniform thickness.
  • the electron supply layer 28 is, for example, a film made of undoped AlGaN with a thickness of 50 nm.
  • the electron supply layer 28 is formed by crystal regrowth following the step of forming the electron transit layer 26 .
  • the electron supply layer 28 forms an AlGaN/GaN heterointerface with the electron transit layer 26 . As a result, a two-dimensional electron gas 30 is generated within the electron transit layer 26 .
  • the electron supply layer 28 supplies electrons to the channel region (that is, the two-dimensional electron gas 30) formed in the electron transit layer 26.
  • the threshold adjustment layer 32 is an example of a second conductivity type sixth semiconductor layer disposed above the semiconductor laminated film 24 . Specifically, the threshold adjustment layer 32 is provided between the gate electrode 38 and the electron supply layer 28 . The threshold adjustment layer 32 is formed in a shape along the upper surface of the electron supply layer 28 with a substantially uniform thickness.
  • the threshold adjustment layer 32 is, for example, a nitride semiconductor layer made of p-type GaN or AlGaN having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the threshold adjustment layer 32 is formed by regrowth by the MOVPE method subsequent to the step of forming the electron supply layer 28 and patterning. Note that the electron transit layer 26, the electron supply layer 28, and the threshold adjustment layer 32 can be continuously formed in this order within the same chamber.
  • the threshold adjustment layer 32 raises the potential of the conduction band edge of the channel portion. Therefore, the threshold voltage of nitride semiconductor device 1 can be increased. Therefore, the nitride semiconductor device 1 can be realized as a normally-off FET. That is, when a potential of 0 V is applied to the gate electrode 38, the nitride semiconductor device 1 can be turned off.
  • the source opening 34 is an example of a second opening that penetrates the semiconductor laminated film 24 and the third underlying layer 20 and reaches the second underlying layer 18 at a position away from the gate opening 22 .
  • the source opening 34 is arranged at a position distant from the gate electrode 38 in plan view.
  • a bottom portion 34 a of the source opening 34 is part of the upper surface of the second underlying layer 18 . As shown in FIG. 1, the bottom portion 34a is located below the lower surface of the third underlayer 20. As shown in FIG. The bottom surface of the third underlayer 20 corresponds to the interface between the third underlayer 20 and the second underlayer 18 . The bottom portion 34a is parallel to the first major surface 10a of the substrate 10, for example.
  • the source opening 34 is formed so that the opening area is constant regardless of the distance from the substrate 10 .
  • sidewalls 34b of source opening 34 are perpendicular to bottom 34a. That is, the cross-sectional shape of the source opening 34 is rectangular.
  • the source opening 34 may be formed such that the opening area increases as the distance from the substrate 10 increases, similarly to the gate opening 22 .
  • the sidewall 34b of the source opening 34 may be obliquely slanted.
  • the cross-sectional shape of the source opening 34 may be an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the inclination angle of the side wall 34b with respect to the bottom portion 34a may be, for example, in the range of 30° or more and 60° or less.
  • the slope angle of sidewalls 34b of source opening 34 may be greater than the slope angle of sidewalls 22b of gate opening 22 .
  • the contact area between the source electrode 36 and the electron transit layer 26 (two-dimensional electron gas 30) is increased, thereby facilitating ohmic connection.
  • the two-dimensional electron gas 30 is exposed on the sidewall 34b of the source opening 34 and connected to the source electrode 36 at the exposed portion.
  • the source openings 34 are, for example, threshold-adjustable so as to expose the second underlying layer 18 in regions different from the gate openings 22 following the step of forming the threshold-adjusting layer 32 (i.e., the crystal regrowth step). It is formed by etching the adjustment layer 32 , the electron supply layer 28 , the electron transit layer 26 and the third underlying layer 20 . At this time, the surface layer portion of the second underlying layer 18 is also removed, so that the bottom portion 34 a of the source opening 34 is formed below the lower surface of the third underlying layer 20 .
  • the source opening 34 is formed into a predetermined shape by, for example, photolithographic patterning and dry etching.
  • the source electrode 36 is arranged apart from the gate electrode 38 .
  • the source electrode 36 is provided along the inner surface of the source opening 34 .
  • the source electrode 36 is connected to each of the electron supply layer 28 , the electron transit layer 26 and the second underlying layer 18 .
  • the source electrode 36 is ohmic-connected to each of the electron transit layer 26 and the electron supply layer 28 .
  • Source electrode 36 is in direct contact with two-dimensional electron gas 30 at sidewall 34b. Thereby, the contact resistance between the source electrode 36 and the two-dimensional electron gas 30 (channel) can be reduced.
  • the source electrode 36 is formed using a conductive material such as metal.
  • a material such as Ti/Al that can be ohmic-connected to the n-type GaN layer by heat treatment can be used.
  • the source electrode 36 is formed, for example, by patterning a conductive film formed by sputtering or vapor deposition.
  • the gate electrode 38 is arranged above the threshold adjustment layer 32 . Specifically, the gate electrode 38 is provided in contact with the upper surface of the threshold adjustment layer 32 so as to cover the gate opening 22 .
  • the gate electrode 38 is formed, for example, in a shape along the upper surface of the threshold value adjusting layer 32 with a substantially uniform film thickness. Alternatively, the gate electrode 38 may be formed so as to fill the concave portion of the upper surface of the threshold adjustment layer 32 .
  • the gate electrode 38 is formed using a conductive material such as metal.
  • the gate electrode 38 is formed using palladium (Pd).
  • a material that is Schottky-connected to the p-type GaN layer can be used, such as a nickel (Ni)-based material, tungsten silicide (WSi), gold (Au), or the like.
  • the gate electrode 38 is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition after the threshold adjustment layer 32 is formed, the source opening 34 is formed, or the source electrode 36 is formed. be.
  • the drain electrode 40 is provided on the lower surface side of the substrate 10 , that is, on the side opposite to the drift layer 12 . Specifically, the drain electrode 40 is provided in contact with the second main surface 10b of the substrate 10 .
  • the drain electrode 40 is formed using a conductive material such as metal.
  • a material such as Ti/Al that is ohmic-connected to the n-type GaN layer can be used.
  • the drain electrode 40 is formed, for example, by patterning a conductive film deposited by sputtering or vapor deposition.
  • the third underlying layer 20, the semiconductor laminated film 24 and the threshold adjustment layer 32 are not provided.
  • the third underlying layer 20, the semiconductor laminated film 24, and the threshold adjustment layer 32 are removed at the termination portion 3 at the same time as the source opening portion 34 is formed.
  • the top surface of the second underlying layer 18 is positioned at the same height as the bottom portion 34 a of the source opening 34 .
  • “same height” means that the distances from the first major surface 10a of the substrate 10 are the same.
  • a groove portion 42 is provided in the terminal end portion 3 .
  • the groove portion 42 is an isolation trench for partitioning and isolating the transistor portion 2 .
  • the groove portion 42 penetrates the second underlayer 18 , the intermediate high-resistance layer 16 and the first underlayer 14 and reaches the drift layer 12 .
  • the groove portion 42 has a bottom portion 42a and side walls 42b.
  • the groove portion 42 is a stepped portion having sidewalls 42b only on the transistor portion 2 side. That is, the bottom portion 42a of the groove portion 42 is connected to the end face of the nitride semiconductor device 1. As shown in FIG.
  • the groove portion 42 is provided in a ring shape surrounding the transistor portion 2, as shown in FIG.
  • a bottom portion 42 a of the groove portion 42 is part of the upper surface of the drift layer 12 . As shown in FIG. 1, the bottom portion 42a is located below the lower surface of the first underlayer 14. As shown in FIG. The bottom portion 42a is parallel to the first major surface 10a of the substrate 10, for example.
  • the groove part 42 is formed so that the opening area is constant regardless of the distance from the substrate 10 .
  • sidewalls 42b of groove 42 are perpendicular to bottom 42a. That is, the cross-sectional shape of the groove portion 42 is rectangular.
  • the trench 42 is formed, for example, by performing dry etching using a different etching mask following the dry etching process for forming the source opening 34 .
  • the trench 42 may be formed by dry etching.
  • a p-type first underlayer 14 between the source electrode 36 and the drain electrode 40 , a p-type first underlayer 14 , an intermediate high-resistance layer 16 , and a p-type second and a lamination structure of the underlayer 18 are provided. That is, the intermediate high-resistance layer 16 with high resistance is sandwiched between two p-type semiconductor layers.
  • the intermediate high-resistance layer 16 is, as described above, a nitride semiconductor layer such as GaN that is doped with an impurity such as carbon to have a high resistance.
  • the doped impurities can generate trap levels in the intermediate high resistance layer 16 .
  • the second underlayer 18 is arranged above the intermediate high-resistance layer 16 , electrons in the channel are less likely to be trapped in the trap level of the intermediate high-resistance layer 16 . As a result, deterioration of the dynamic characteristics of the transistor section 2 can be suppressed.
  • a first underlayer 14 is arranged below the intermediate high-resistance layer 16 . Leakage current between the source electrode 36 and the drain electrode 40 can be suppressed by providing the first underlying layer 14 .
  • the potential of the drain electrode 40 becomes higher than that of the source electrode 36.
  • a depletion layer extends in the drift layer 12 . This makes it possible to increase the breakdown voltage of the nitride semiconductor device 1 .
  • the potential of the drain electrode 40 is higher than that of the source electrode 36 both in the OFF state and the ON state. Therefore, the nitride semiconductor device 1 can have a high breakdown voltage.
  • the intermediate high-resistance layer 16 may be arranged between the first underlayer 14 and the drift layer 12 .
  • the intermediate high-resistance layer 16 tends to deteriorate in crystal quality due to being doped with carbon or the like. Therefore, if it is provided at a pn junction where a high electric field is applied during OFF, the OFF characteristics may deteriorate.
  • the electron transit layer 26, the p-type first underlayer 14 and the second underlayer 14 would be interposed between the source electrode 36 and the drain electrode 40.
  • a parasitic npn structure consisting of the underlying layer 18 and the n-type drift layer 12, that is, a parasitic bipolar transistor exists. Therefore, when the nitride semiconductor device 1 is in the off state, if a current flows through the p-type first base layer 14 or the second base layer 18, the parasitic bipolar transistor is turned on, and the nitride semiconductor device 1 is turned on. There is a possibility that the breakdown voltage of the physical semiconductor device 1 is lowered.
  • intermediate high-resistance layer 16 suppresses the formation of a parasitic npn structure, thereby suppressing malfunction of nitride semiconductor device 1 .
  • a source opening 34 reaching the second underlying layer 18 is provided. Since the channel (two-dimensional electron gas 30) is exposed on the sidewall 34b of the source opening 34, the source electrode 36 can contact the channel at this exposed portion. Therefore, the ohmic contact resistance between the source electrode 36 and the channel can be reduced.
  • the intermediate high-resistance layer 16 is arranged below the second underlying layer 18 with which the source electrode 36 is in contact at the bottom 34a of the source opening 34, a parasitic pn diode formed between the source and the drain is prevented. It is possible to suppress the flow of current. Thereby, the reliability of the nitride semiconductor device 1 can be improved.
  • a distance D1 is the distance between the bottom portion 28a of the electron supply layer 28 and the drain electrode 40 .
  • a distance D2 is the distance between the bottom portion 16a of the intermediate high-resistance layer 16 and the drain electrode 40.
  • the bottom portion 28 a of the electron supply layer 28 is the portion of the lower surface of the electron supply layer 28 closest to the drain electrode 40 . Specifically, it is a portion of the lower surface of the electron supply layer 28 that is positioned within the gate opening 22 and parallel to the bottom 22 a of the gate opening 22 .
  • the bottom portion 16 a of the intermediate high-resistance layer 16 is the portion of the lower surface of the intermediate high-resistance layer 16 closest to the drain electrode 40 .
  • the lower surface of the intermediate high-resistance layer 16 is parallel to the upper surface of the drain electrode 40 (the second main surface 10b of the substrate 10), so the bottom portion 16a is an arbitrary portion of the lower surface of the intermediate high-resistance layer 16. becomes part of
  • the electron transit layer 26 and the electron supply layer 28 can be continuously formed by crystal growth. Therefore, the pn junction portion of the interface between the electron transit layer 26 and the electron supply layer 28, that is, the bottom portion 28a of the electron supply layer 28, has few levels caused by impurities or damage, and the nitride semiconductor device 1 has a It becomes the part that can withstand the highest electric field intensity.
  • the electric field generated between the gate electrode 38 or the source electrode 36 and the drain electrode 40 when turned off can be concentrated to the bottom portion 28a of the electron supply layer 28. . This makes it possible to suppress concentration of the electric field on weak portions, thereby improving the OFF characteristics.
  • FIG. 3 is a cross-sectional view of nitride semiconductor device 101 according to a modification of the present embodiment.
  • nitride semiconductor device 101 has source opening 134 and source electrode 136 instead of source opening 34 and source electrode 36, compared to nitride semiconductor device 1 shown in FIG.
  • the difference is that the In the following, the description will focus on the points of difference from the embodiment, and the description of the common points may be omitted or simplified.
  • the source opening 134 penetrates the semiconductor laminated film 24 , the third underlying layer 20 , the second underlying layer 18 , and the intermediate high-resistance layer 16 at a position away from the gate opening 22 to form the first underlying layer 14 . It is an example of a third opening reaching to.
  • the source opening 134 is arranged at a position distant from the gate electrode 38 in plan view.
  • a bottom 134 a of the source opening 134 is part of the upper surface of the first underlying layer 14 . As shown in FIG. 3, the bottom portion 134a is located below the lower surface (bottom portion 16a) of the intermediate high resistance layer 16. As shown in FIG. Note that the lower surface of the intermediate high-resistance layer 16 corresponds to the interface between the intermediate high-resistance layer 16 and the first underlayer 14 .
  • the source opening 134 reaches the first underlying layer 14 . Since the source electrode 136 is provided along the inner surface of the source opening 134 , it is in contact with the first underlying layer 14 . Specifically, the source electrode 136 is connected to each of the electron supply layer 28 , the electron transit layer 26 , the second underlying layer 18 and the first underlying layer 14 .
  • the channel (two-dimensional electron gas 30) is exposed on the side wall 34b of the source opening 134, so that the source electrode 136 can contact the channel at this exposed portion. Therefore, the ohmic contact resistance between the source electrode 136 and the channel can be reduced.
  • the source electrode 136 is in contact with both the second underlying layer 18 and the first underlying layer 14, the potential of each layer can be firmly fixed. Thereby, the off characteristics of the nitride semiconductor device 1 can be further improved.
  • the second base layer 18 and the intermediate high-resistance layer 16 may be provided in the terminal portion 3 . That is, in the terminal portion 3 , the second underlying layer 18 and the intermediate high-resistance layer 16 may be removed simultaneously with the formation of the source opening 134 to expose the upper surface of the first underlying layer 14 .
  • the nitride semiconductor device according to Embodiment 2 differs from Embodiment 1 in that the drift layer includes a plurality of layers with different impurity concentrations.
  • the description will focus on the differences from the first embodiment and its modification, and the description of the common points may be omitted or simplified.
  • FIG. 4 is a cross-sectional view of nitride semiconductor device 201 according to the present embodiment.
  • nitride semiconductor device 201 differs from nitride semiconductor device 1 according to Embodiment 1 in that drift layer 212 is provided instead of drift layer 12 .
  • the drift layer 212 is composed of a plurality of layers with different impurity concentrations.
  • the plurality of layers is composed of two layers.
  • the drift layer 212 has a high concentration layer 212a and a low concentration layer 212b.
  • the high-concentration layer 212a and the low-concentration layer 212b are formed continuously on the substrate 10 by, for example, crystal growth such as the MOVPE method.
  • the high-concentration layer 212a is an example of the n-th layer from the top among the plurality of layers. n is a natural number of 2 or more. In this embodiment, n is two. The high-concentration layer 212a is provided in contact with the first major surface 10a of the substrate 10 .
  • the high-concentration layer 212a is, for example, a film made of n + -type GaN with a thickness of 7 ⁇ m.
  • the impurity concentration (donor concentration) of the high-concentration layer 212a is, for example, in the range of 3 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, and is 1.5 ⁇ 10 16 cm ⁇ 3 as an example. .
  • the low-concentration layer 212b is an example of a layer located above the n-th layer.
  • the low-concentration layer 212b is the uppermost layer in the drift layer 212, and is provided between the high-concentration layer 212a and the first underlayer 14 in contact with each other.
  • the impurity concentration of the low-concentration layer 212 b is the lowest among the plurality of layers forming the drift layer 212 . That is, the impurity concentration of the low concentration layer 212b is lower than the impurity concentration of the high concentration layer 212a.
  • the low-concentration layer 212b is, for example, a film made of n ⁇ -type GaN with a thickness of 1 ⁇ m.
  • the impurity concentration (donor concentration) of the low-concentration layer 212b is, for example, in the range of 1 ⁇ 10 15 cm ⁇ 3 or more and 3 ⁇ 10 16 cm ⁇ 3 or less, and is 9 ⁇ 10 15 cm ⁇ 3 as an example.
  • the OFF state is achieved.
  • a high voltage is applied to the drain electrode 40 in , extension of the depletion layer into the drift layer 212 is promoted. Thereby, the withstand voltage of the nitride semiconductor device 201 can be increased.
  • FIG. 5 is a cross-sectional view of a nitride semiconductor device 202 according to this modification.
  • nitride semiconductor device 202 has source opening 134 and source electrode 136 instead of source opening 34 and source electrode 36, compared to nitride semiconductor device 201 shown in FIG. The difference is that the Source opening 134 and source electrode 136 are the same as source opening 134 and source electrode 136 according to the modification of the first embodiment.
  • the effects of both the nitride semiconductor devices 101 and 201 can be obtained. Specifically, according to the nitride semiconductor device 202, the OFF characteristics can be further improved, and the breakdown voltage can be increased.
  • FIG. 6 is a cross-sectional view of a nitride semiconductor device 203 according to this modification.
  • the nitride semiconductor device 203 differs from the nitride semiconductor device 202 shown in FIG. 5 in that it has a gate opening 222 instead of the gate opening 22.
  • the gate opening 222 penetrates the third underlying layer 20, the second underlying layer 18, the intermediate high resistance layer 16, the first underlying layer 14, and the low concentration layer 212b to reach the high concentration layer 212a.
  • the bottom 222a of the gate opening 222 is part of the upper surface of the high concentration layer 212a. As shown in FIG. 1, the bottom portion 222a is located below the lower surface of the low concentration layer 212b.
  • the lower surface of the low-concentration layer 212b corresponds to the interface between the low-concentration layer 212b and the high-concentration layer 212a.
  • the drain current in the ON state flows from the drain electrode 40 through the substrate 10, the high-concentration layer 212a and the two-dimensional electron gas 30 to the source electrode 36. Since the low-concentration layer 212b with high resistance does not exist on the path of the drain current, the on-resistance can be reduced.
  • the distance D3 shown in FIG. 6 is shorter than the distance D4.
  • a distance D3 is the distance between the bottom portion 222a of the gate opening 222 and the drain electrode 40 .
  • a distance D4 is the distance between the bottom portion 42a of the groove portion 42 and the drain electrode 40 .
  • the transistor section 2 When the transistor section 2 is in the off state, a high voltage is applied between the drain electrode 40 and the source electrode 136 such that the potential on the drain electrode 40 side is higher than that on the source electrode 136 side. Therefore, in the off state, a high electric field is generated in the vertical direction of the nitride semiconductor device 203 .
  • the electric field is more likely to concentrate on the gate opening 222 of the transistor section 2 than on the terminal section 3.
  • a concentrated electric field can be received by the pn junction between the electron supply layer 28 and the electron transit layer 26 .
  • This pn junction has higher quality and higher electric field strength than the pn junction between the first underlying layer 14 and the drift layer 212 in the vicinity of the groove 42 where etching damage occurs. Since the pn junction having a high electric field intensity can receive the electric field concentration, the electric field concentration on the pn junction near the groove 42 can be alleviated.
  • the off characteristics of the nitride semiconductor device 203 can be improved. Specifically, the leak current in the vicinity of the groove portion 42 can be reduced, and the decrease in breakdown voltage can be suppressed. As the difference between the distance D3 and the distance D4 increases, the electric field concentration in the vicinity of the groove 42 can be alleviated.
  • the distance D1 may be shorter than the distance D4. As a result, electric field concentration in the vicinity of the groove portion 42 can be alleviated.
  • the number of layers may be three or more.
  • the bottom portion 222a of the gate opening 222 is located in a layer other than the top layer having the lowest impurity concentration. That is, the bottom portion 222a is located in the n-th layer from the top (n is a natural number equal to or greater than 2) among the plurality of layers forming the drift layer 212 .
  • source opening 34 or 134 may not be provided.
  • the source electrode 36 or 136 is provided on the upper surface of the semiconductor laminated film 24 at a position away from the threshold adjustment layer 32 .
  • the drift layer 12 may have a graded structure in which the impurity concentration (donor concentration) is gradually reduced from the substrate 10 side to the first underlayer 14 side.
  • the donor concentration may be controlled by Si as a donor, or by carbon as an acceptor that compensates for Si.
  • the termination portion 3 may not include the end surface of the nitride semiconductor device.
  • the termination portion 3 is a portion for separating the transistor portion 2 from other devices.
  • Another element may be arranged in a region adjacent to the terminal portion 3 of the transistor portion 2 .
  • another element is a pn diode utilizing a pn junction between the drift layer 12 and the first underlying layer 14 .
  • the nitride semiconductor device comprises a transistor portion 2, a termination portion 3 and a pn diode.
  • the first conductivity type may be p-type, p+ type, or p ⁇ type
  • the second conductivity type may be n type, n+ type, or n ⁇ type.
  • the present disclosure can be used as a nitride semiconductor device with improved electrical characteristics, and can be used, for example, in power devices such as power transistors used in power circuits of consumer equipment such as televisions.

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Abstract

窒化物半導体デバイスは、基板と、第１の導電型のドリフト層と、第２の導電型の第１の下地層と、第１の下地層よりも高抵抗である中間高抵抗層と、第２導電型の第２の下地層と、第２の下地層、中間高抵抗層および第１の下地層を貫通してドリフト層に達するゲート開口部と、第１の導電型のチャネル領域を有する半導体積層膜であって、ゲート開口部の内面に沿って半導体積層膜の一部が配置され、かつ、第２の下地層の上方に半導体積層膜の他の一部が配置された、半導体積層膜と、第２の導電型の閾値調整層と、ゲート電極と、ゲート電極と離間して配置されたソース電極と、基板の下面側に配置されたドレイン電極と、を備える。

Description

窒化物半導体デバイス
　本開示は、窒化物半導体デバイスに関する。
　ＧａＮ（窒化ガリウム）などの窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界強度が大きく、電子の飽和ドリフト速度がＧａＡｓ（ヒ化ガリウム）半導体またはＳｉ（シリコン）半導体などに比べて大きいという特長を有している。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
　例えば、特許文献１および２には、ＧａＮ系積層体に設けられた開口部を覆うように位置する再成長層と、再成長層に沿って再成長層上に位置するゲート電極とを備える縦型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が開示されている。再成長層に発生する二次元電子ガス（２ＤＥＧ：２－Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）によってチャネルが形成されている。
国際公開第２０２０／１３７３０３号 特許第６５１１６４５号公報
　上記従来の半導体装置に対して、電気的な特性の改善の余地がある。
　本開示は、電気的な特性が改善された窒化物半導体デバイスを提供する。
　本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、前記第２の半導体層の上方に配置された、前記第２の半導体層よりも高抵抗である第３の半導体層と、前記第３の半導体層の上方に配置された前記第２導電型の第４の半導体層と、前記第４の半導体層、前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、前記第１の導電型のチャネル領域を有する第５の半導体層であって、前記第１の開口部の内面に沿って前記第５の半導体層の一部が配置され、かつ、前記第４の半導体層の上方に前記第５の半導体層の他の一部が配置された、第５の半導体層と、前記第５の半導体層の上方に配置された前記第２の導電型の第６の半導体層と、前記第６の半導体層の上方に配置されたゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下面側に配置されたドレイン電極と、を備える。
　本開示によれば、電気的な特性が改善された窒化物半導体デバイスを提供することができる。
図１は、実施の形態１に係る窒化物半導体デバイスの断面図である。 図２は、実施の形態１に係る窒化物半導体デバイスの平面図である。 図３は、実施の形態１の変形例に係る窒化物半導体デバイスの断面図である。 図４は、実施の形態２に係る窒化物半導体デバイスの断面図である。 図５は、実施の形態２の変形例１に係る窒化物半導体デバイスの断面図である。 図６は、実施の形態２の変形例２に係る窒化物半導体デバイスの断面図である。
　（本開示の基礎となった知見）
　本発明者らは、「背景技術」の欄において記載した従来の窒化物半導体装置に関し、以下の問題が生じることを見出した。
　特許文献１および２に開示された窒化物半導体装置では、ｎ型のドリフト層とｐ型の下地層とｎ型のチャネル（二次元電子ガス）とで寄生のｎｐｎバイポーラ構造が形成されないように、ｐ型の下地層とチャネルとの間で高抵抗のＧａＮ層が配置されている。これにより、トランジスタのオフ特性を改善している。
　しかしながら、スイッチング動作時には、この高抵抗のＧａＮ層にチャネルの電子がトラップされるおそれがある。これは、高抵抗のＧａＮ層にドープされている炭素（Ｃ）または鉄（Ｆｅ）などがトラップ準位を発生させるためである。電子がトラップされることにより、トランジスタの動特性が劣化するおそれがある。
　そこで、本開示は、動特性の劣化を抑制しながら、オフ特性が改善されたトランジスタを含む窒化物半導体デバイスを提供する。
　本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に配置された第１の導電型の第１の半導体層と、前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、前記第２の半導体層の上方に配置された、前記第２の半導体層よりも高抵抗である第３の半導体層と、前記第３の半導体層の上方に配置された前記第２導電型の第４の半導体層と、前記第４の半導体層、前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、前記第１の開口部の内面に沿って一部が配置され、かつ、前記第４の半導体層の上方に他の一部が配置され、前記第１の導電型のチャネル領域を有する第５の半導体層と、前記第５の半導体層の上方に配置された前記第２の導電型の第６の半導体層と、前記第６の半導体層の上方に配置されたゲート電極と、前記ゲート電極と離間して配置されたソース電極と、前記基板の下面側に配置されたドレイン電極と、を備える。
　これにより、高抵抗の第３の半導体層の上方に第４の半導体層が配置されているので、第３の半導体層に発生するトラップ準位に電子がトラップされにくくなる。よって、トランジスタの動特性の劣化を抑制することができる。
　なお、電子のトラップを抑制する目的だけであれば、高抵抗の第３の半導体層を最下層のｐｎ接合部分に（具体的には、第１の半導体層の上面に接して）配置することも想定できる。しかしながら、高抵抗の第３の半導体層は、炭素などがドープされることで、結晶品質が低下する傾向にある。このため、オフ時に高い電界がかかるｐｎ接合部分に高抵抗の第３の半導体層を設けた場合、オフ特性が悪化するおそれがある。これに対して、本態様に係る窒化物半導体デバイスによれば、第３の半導体層の下方には第２の半導体層が配置されており、第２の半導体層と第１の半導体層とでｐｎ接合を形成しているので、オフ特性を改善することができる。
　また、例えば、前記第５の半導体層は、電子走行層と、前記電子走行層の上方に配置された電子供給層とを含み、前記電子供給層の底部と前記ドレイン電極との距離は、前記第３の半導体層の底部と前記ドレイン電極との距離より短くてもよい。
　電子走行層と電子供給層とは、結晶成長により連続的に形成することができる。このため、電子走行層と電子供給層との界面のｐｎ接合部分（すなわち、ゲート部のｐｎ接合部分）は、不純物またはダメージなどに起因する準位が少なく、窒化物半導体デバイス内で最も高い電界強度に耐えうる部分になる。ゲート部のｐｎ接合部分をドレイン電極に近づけることにより、オフ時にゲート電極またはソース電極とドレイン電極との間に発生する電界をゲート部のｐｎ接合部分へ集中させることができる。これにより、弱い部分に電界が集中するのを抑制することができ、オフ特性を改善することができる。
　また、例えば、本開示の一態様に係る窒化物半導体デバイスは、前記ゲート電極と離間して設けられ、前記第５の半導体層を貫通して前記第４の半導体層に達する第２の開口部を備えてもよい。前記ソース電極は、前記第２の開口部の内面に沿って設けられていてもよい。
　これにより、チャネルが第２の開口部の内面に露出するので、この露出した部分でソース電極がチャネルに接触することができる。このため、ソース電極とチャネルとのオーミックコンタクト抵抗を低減させることができる。また、第２の開口部の底部でソース電極が接触する第４の半導体層の下方に高抵抗の第３の半導体層が配置されているので、ソース－ドレイン間に形成される寄生のｐｎダイオードに電流が流れるのを抑制することができる。これにより、窒化物半導体デバイスの信頼性を向上させることができる。
　また、例えば、本開示の一態様に係る窒化物半導体デバイスは、前記ゲート電極と離間して設けられ、前記第５の半導体層、前記第４の半導体層および前記第３の半導体層を貫通して前記第２の半導体層に達する第３の開口部を備えてもよい。前記ソース電極は、前記第３の開口部の内面に沿って設けられていてもよい。
　これにより、チャネルが第３の開口部の内面に露出するので、この露出した部分でソース電極がチャネルに接触することができる。このため、ソース電極とチャネルとのオーミックコンタクト抵抗を低減させることができる。また、第４の半導体層と第２の半導体層との両方にソース電極が接触するので、各半導体層の電位を強固に固定することができる。これにより、窒化物半導体デバイスのオフ特性をさらに向上させることができる。
　また、例えば、前記第３の半導体層は、Ｃ、Ｆｅ、ＢまたはＭｇを含んでもよい。
　これにより、結晶成長中のドーピングまたは成長後のイオン注入などによって、高抵抗の第３の半導体層を簡単に形成することができる。
　また、例えば、前記第１の半導体層は、不純物濃度の異なる複数の層から構成され、前記複数の層のうちの最上層の不純物濃度は、前記複数の層のなかで最も低くてもよい。
　これにより、第１の半導体層と第２の半導体層とのｐｎ接合部分の近傍で、不純物濃度が低くなるので、オフ時の電界集中を緩和することができる。よって、窒化物半導体デバイスのオフ特性を高めることができる。
　また、例えば、前記第１の開口部の底部は、前記複数の層のうち、上からｎ番目（ｎは２以上の自然数）の層に位置してもよい。
　これにより、オン抵抗の増加を抑制しながら、オフ特性を改善することができる。具体的には、第１の半導体層の最上層に位置する不純物濃度が低い層は、オフ特性の向上に寄与する。その一方で、不純物濃度が低い層は、抵抗が高いので、オン時の電流経路に含まれた場合に、オン抵抗が高くなる。これに対して、第１の開口部の底部が、第１の半導体層の最上層に位置する不純物濃度が低い層を貫通することにより、オン時の電流経路から不純物濃度が低い層を除くことができる。よって、オン抵抗を低減することができる。
　なお、ゲート部においては、不純物濃度が低い層がオフ特性の向上に寄与しないことになる。しかしながら、ゲート部では、電子走行層と電子供給層との界面のｐｎ接合部分で電界を受けることができるので、オフ特性の劣化を抑制することができる。これは、ゲート部のｐｎ接合部分は、窒化物半導体デバイス内で最も高い電界強度に耐えうる部分であるためである。
　また、例えば、前記窒化物半導体デバイスの終端部に設けられた、前記第１の半導体層に達する溝部を備えてもよい。また、例えば、前記第１の開口部の底部と前記ドレイン電極との距離は、前記溝部の底部と前記ドレイン電極との距離より短くてもよい。
　これにより、オフ特性の劣化を抑制することができる。デバイス終端部の溝部は、形成時のエッチングダメージが入りやすく、耐えられる電界強度が十分ではない場合がある。ゲート部のｐｎ接合部分をドレイン電極に近づけることで、オフ時の電界をゲート部のｐｎ接合部分で受けることができるので、オフ特性の劣化を抑制することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、矩形または台形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、基板の平面視形状が矩形である場合に、当該矩形の第１の辺、および、当該第１の辺に直交する第２の辺に平行な方向である。ｚ軸は、基板の厚み方向である。なお、本明細書において、基板の「厚み方向」とは、基板の主面に垂直な方向のことをいう。厚み方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。
　また、基板に対してゲート電極およびソース電極が設けられた側（ｚ軸の正側）を「上方」または「上側」とみなし、基板に対してドレイン電極が設けられた側（ｚ軸の負側）を「下方」または「下側」とみなす。
　なお、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。
　（実施の形態１）
　［概要］
　まず、実施の形態１に係る窒化物半導体デバイスの概要について、図１および図２を用いて説明する。
　図１は、本実施の形態に係る窒化物半導体デバイス１の断面図である。図２は、本実施の形態に係る窒化物半導体デバイス１の平面図である。図１は、図２のＩ－Ｉ線における断面を表している。なお、図１では、トランジスタ部２と終端部３との間を模式的に分離して図示している。
　図１に示されるように、窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、を備える。具体的には、窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、第１の下地層１４と、中間高抵抗層１６と、第２の下地層１８と、第３の下地層２０と、ゲート開口部２２と、半導体積層膜２４と、閾値調整層３２と、ソース開口部３４と、ソース電極３６と、ゲート電極３８と、ドレイン電極４０とを備える。半導体積層膜２４は、電子走行層２６と、電子供給層２８との積層体であり、チャネル領域としての二次元電子ガス（２ＤＥＧ）３０を含む。また、窒化物半導体デバイス１は、終端部３に設けられた溝部４２を備える。
　トランジスタ部２は、ＦＥＴを含む領域であり、図２に示されるように、窒化物半導体デバイス１の中央を含む領域である。具体的には、トランジスタ部２は、平面視において、第３の下地層２０、ゲート開口部２２、半導体積層膜２４、閾値調整層３２、ソース電極３６またはゲート電極３８が配置された領域である。
　なお、図２では、トランジスタ部２に配置された各構成要素の図示が省略されている。一例として、平面視形状が一方向に長尺の複数のソース電極３６がストライプ状に配置されており、ゲート電極３８、閾値調整層３２およびゲート開口部２２が隣り合うソース電極３６間に配置されている。あるいは、平面視形状が六角形の複数のソース電極３６が互いに隙間を空けながら平面充填されるように配置されていてもよい。
　終端部３は、トランジスタ部２以外の領域であり、トランジスタ部２を囲むリング状に設けられている。終端部３には、第３の下地層２０、ゲート開口部２２、半導体積層膜２４、閾値調整層３２、ソース電極３６およびゲート電極３８が配置されていない。
　本実施の形態では、窒化物半導体デバイス１は、ＧａＮおよびＡｌＧａＮなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体デバイス１は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。
　ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極またはピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス３０が発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
　本実施の形態に係る窒化物半導体デバイス１は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガス３０をチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体デバイス１は、いわゆる縦型ＦＥＴである。
　本実施の形態に係る窒化物半導体デバイス１は、ノーマリオフ型のＦＥＴである。窒化物半導体デバイス１では、例えば、ソース電極３６が接地され（すなわち、電位が０Ｖ）、ドレイン電極４０に正の電位が与えられている。ドレイン電極４０に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。窒化物半導体デバイス１がオフ状態である場合には、ゲート電極３８には０Ｖまたは負の電位（例えば－５Ｖ）が印加されている。窒化物半導体デバイス１がオン状態である場合には、ゲート電極３８には正の電位（例えば＋５Ｖ）が印加されている。なお、窒化物半導体デバイス１は、ノーマリオン型のＦＥＴであってもよい。
　［トランジスタ部の構成］
　以下では、窒化物半導体デバイス１のトランジスタ部２の構成について説明する。
　基板１０は、窒化物半導体からなる基板であり、図１に示されるように、互いに背向する第１の主面１０ａおよび第２の主面１０ｂを有する。第１の主面１０ａは、ドリフト層１２が形成される側の主面（上面）である。具体的には、第１の主面１０ａは、ｃ面に略一致する。第２の主面１０ｂは、ドレイン電極４０が形成される側の主面（下面）である。基板１０の平面視形状は、例えば矩形であるが、これに限らない。
　基板１０は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型およびｐ型は、半導体の導電型を示している。ｎ＋型は、半導体にｎ型のドーパントが高濃度に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが低濃度に添加された状態、いわゆるライトドープを表している。ｐ＋型およびｐ－型についても同様である。ｎ型、ｎ＋型およびｎ－型は、第１の導電型の一例である。ｐ型、ｐ＋型およびｐ－型は、第２の導電型の一例である。第２の導電型は、第１の導電型の逆極性の導電型である。
　なお、基板１０は、窒化物半導体基板でなくてもよい。例えば、基板１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、または、酸化亜鉛（ＺｎＯ）基板などであってもよい。
　ドリフト層１２は、基板１０の上方に配置された第１の導電型の第１の半導体層の一例である。ドリフト層１２は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１２のドナー濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲であり、一例として１×１０１６ｃｍ－３である。また、ドリフト層１２の炭素濃度（Ｃ濃度）は、１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下の範囲である。
　ドリフト層１２は、例えば、基板１０の第１の主面１０ａに接触して設けられている。ドリフト層１２は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ）法などの結晶成長により、基板１０の第１の主面１０ａ上に形成される。
　第１の下地層１４は、ドリフト層１２の上方に配置された第２の導電型の第２の半導体層の一例である。第１の下地層１４は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。第１の下地層１４は、ドリフト層１２の上面に接触して設けられている。第１の下地層１４は、例えば、ＭＯＶＰＥ法などの結晶成長により、ドリフト層１２上に形成される。なお、第１の下地層１４は、成膜したアンドープのＧａＮ膜にマグネシウム（Ｍｇ）をイオン注入することで形成されてもよい。なお、ここで“アンドープ”とは、ＧａＮの極性をｎ型またはｐ型に変化させるＳｉまたはＭｇなどのドーパントがドープされていないことを意味する。
　中間高抵抗層１６は、第１の下地層１４の上方に配置された第３の半導体層の一例である。中間高抵抗層１６は、第１の下地層１４より抵抗が高い高抵抗層である。中間高抵抗層１６は、絶縁性または半絶縁性の窒化物半導体から形成されている。中間高抵抗層１６は、例えば、厚さが２００ｎｍのＧａＮからなる膜である。中間高抵抗層１６は、第１の下地層１４に接触して設けられている。
　中間高抵抗層１６は、炭素（Ｃ）を含んでいる。中間高抵抗層１６の炭素濃度は、第１の下地層１４および第２の下地層１８の各々の炭素濃度より高い。例えば、中間高抵抗層１６の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。
　なお、中間高抵抗層１６には、成膜時に混入する珪素（Ｓｉ）または酸素（Ｏ）が含まれる場合がある。この場合に、中間高抵抗層１６の炭素濃度は、珪素濃度（Ｓｉ濃度）または酸素濃度（Ｏ濃度）より高い。中間高抵抗層１６の珪素濃度または酸素濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
　なお、中間高抵抗層１６は、炭素の代わりに、または、炭素に加えて、マグネシウム（Ｍｇ）、鉄（Ｆｅ）またはホウ素（Ｂ）などを含んでもよい。中間高抵抗層１６は、ＧａＮの高抵抗化を実現できる不純物であれば、他の不純物を含んでもよい。
　中間高抵抗層１６は、例えば、ＭＯＶＰＥ法などの結晶成長により、第１の下地層１４上に形成される。あるいは、中間高抵抗層１６は、成膜したアンドープのＧａＮ膜に不純物をイオン注入することで形成されてもよい。
　第２の下地層１８は、中間高抵抗層１６の上方に配置された第２導電型の第４の半導体層の一例である。第２の下地層１８は、例えば、厚さが２００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。第２の下地層１８は、中間高抵抗層１６の上面に接触して設けられている。第２の下地層１８は、例えば、ＭＯＶＰＥ法などの結晶成長により、中間高抵抗層１６上に形成される。なお、第２の下地層１８は、成膜したアンドープのＧａＮ膜にマグネシウム（Ｍｇ）をイオン注入することで形成されてもよい。
　第３の下地層２０は、第２の下地層１８の上方に配置されたアンドープの半導体層である。第３の下地層２０は、例えば、厚さが１５０ｎｍのアンドープＡｌＧａＮからなる膜である。第３の下地層２０は、ＧａＮ、ＩｎＡｌＮまたはＩｎＡｌＧａＮからなる膜であってもよい。第３の下地層２０は、第２の下地層１８の上面に接触して設けられている。第３の下地層２０は、例えば、ＭＯＶＰＥ法などの結晶成長により、第２の下地層１８上に形成される。第３の下地層２０が設けられていることにより、第２の下地層１８からＭｇなどのｐ型不純物が電子走行層２６へ拡散するのを抑制することができる。
　なお、ドリフト層１２、第１の下地層１４、中間高抵抗層１６、第２の下地層１８および第３の下地層２０は、同一チャンバー内で連続的に形成することができる。
　ゲート開口部２２は、第３の下地層２０、第２の下地層１８、中間高抵抗層１６および第１の下地層１４を貫通してドリフト層１２に達する第１の開口部の一例である。ゲート開口部２２の底部２２ａは、ドリフト層１２の上面の一部である。図１に示されるように、底部２２ａは、第１の下地層１４の下面より下側に位置している。なお、第１の下地層１４の下面は、第１の下地層１４とドリフト層１２との界面に相当する。底部２２ａは、例えば、基板１０の第１の主面１０ａに平行である。
　本実施の形態では、ゲート開口部２２は、基板１０から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２２の側壁２２ｂは、斜めに傾斜している。図１に示されるように、ゲート開口部２２の断面視形状は、逆台形、より具体的には、逆等脚台形である。
　底部２２ａに対する側壁２２ｂの傾斜角は、例えば３０°以上４５°以下の範囲である。傾斜角が小さい程、側壁２２ｂがｃ面に近づくので、結晶再成長により側壁２２ｂに沿って形成される電子走行層２６などの膜質を高めることができる。一方で、傾斜角が大きい程、ゲート開口部２２が大きくなりすぎることが抑制され、窒化物半導体デバイス１の小型化が実現される。
　ゲート開口部２２は、基板１０の第１の主面１０ａ上に、ドリフト層１２、第１の下地層１４、中間高抵抗層１６、第２の下地層１８および第３の下地層２０をこの順で連続的な成膜により形成した後、部分的にドリフト層１２を露出させるように、第３の下地層２０、第２の下地層１８、中間高抵抗層１６および第１の下地層１４の各々の一部を除去することで形成される。このとき、ドリフト層１２の表層部分を所定の厚さ分、除去することで、ゲート開口部２２の底部２２ａは、第１の下地層１４の下面よりも下方に形成される。
　第３の下地層２０、第２の下地層１８、中間高抵抗層１６および第１の下地層１４の除去は、レジストの塗布およびパターニング、ならびに、ドライエッチングによって行われる。具体的には、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後にドライエッチングを行うことで、レジストの形状が転写されるようにして側壁２２ｂが斜めになったゲート開口部２２が形成される。
　半導体積層膜２４は、ゲート開口部２２の内面に沿って一部が配置され、かつ、第２の下地層１８の上方に他の一部が配置された第５の半導体層の一例である。すなわち、ゲート開口部２２の内面に沿って半導体積層膜２４の一部が配置され、かつ、第２の下地層１８の上方に半導体積層膜２４の他の一部が配置されている。半導体積層膜２４は、電子走行層２６と、電子供給層２８との積層膜である。
　電子走行層２６は、ゲート開口部２２の内面に沿って設けられた第１の再成長層の一例である。具体的には、電子走行層２６の一部は、ゲート開口部２２の底部２２ａおよび側壁２２ｂに沿って設けられ、電子走行層２６の他の部分は、第３の下地層２０の上面上に設けられている。電子走行層２６は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２６は、アンドープではなく、Ｓｉドープなどにより、ｎ型化されてもよい。
　電子走行層２６は、ゲート開口部２２の底部２２ａおよび側壁２２ｂにおいてドリフト層１２に接触している。電子走行層２６は、ゲート開口部２２の側壁２２ｂにおいて、第１の下地層１４、中間高抵抗層１６、第２の下地層１８および第３の下地層２０の各々の端面に接触している。さらに、電子走行層２６は、第３の下地層２０の上面に接触している。電子走行層２６は、ゲート開口部２２を形成した後に、結晶の再成長により形成される。
　電子走行層２６は、第１の導電型のチャネル領域を有する。具体的には、電子走行層２６と電子供給層２８との界面の近傍には、二次元電子ガス３０が発生する。二次元電子ガス３０が電子走行層２６のチャネルとして機能する。図１では、二次元電子ガス３０が模式的に破線で図示されている。二次元電子ガス３０は、電子走行層２６と電子供給層２８との界面に沿って、すなわち、ゲート開口部２２の内面に沿って屈曲している。
　また、図１には示されていないが、電子走行層２６と電子供給層２８との間に、厚さが１ｎｍ程度のＡｌＮ膜が第２の再成長層として設けられていてもよい。ＡｌＮ膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
　電子供給層２８は、ゲート開口部２２の内面に沿って設けられた第３の再成長層の一例である。電子供給層２８は、電子走行層２６の上方に配置されている。電子供給層２８は、電子走行層２６の上面に沿った形状で略均一な厚さで形成されている。電子供給層２８は、例えば、厚さが５０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層２８は、電子走行層２６の形成工程に続いて、結晶の再成長により形成される。
　電子供給層２８は、電子走行層２６との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、電子走行層２６内に二次元電子ガス３０が発生する。電子供給層２８は、電子走行層２６に形成されるチャネル領域（すなわち、二次元電子ガス３０）への電子の供給を行う。
　閾値調整層３２は、半導体積層膜２４の上方に配置された第２の導電型の第６の半導体層の一例である。具体的には、閾値調整層３２は、ゲート電極３８と電子供給層２８との間に設けられている。閾値調整層３２は、電子供給層２８の上面に沿った形状で略均一な厚さで形成されている。
　閾値調整層３２は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮまたはＡｌＧａＮからなる窒化物半導体層である。閾値調整層３２は、電子供給層２８の形成工程から引き続いてＭＯＶＰＥ法による再成長で成膜され、パターニングされることで形成される。なお、電子走行層２６、電子供給層２８および閾値調整層３２は、この順で同一チャンバー内で連続的に形成することができる。
　閾値調整層３２が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体デバイス１の閾値電圧を高くすることができる。したがって、窒化物半導体デバイス１をノーマリオフ型のＦＥＴとして実現することができる。つまり、ゲート電極３８に対して０Ｖの電位を印加した場合に、窒化物半導体デバイス１をオフ状態にすることができる。
　ソース開口部３４は、ゲート開口部２２から離れた位置において、半導体積層膜２４および第３の下地層２０を貫通して第２の下地層１８に達する第２の開口部の一例である。ソース開口部３４は、平面視において、ゲート電極３８から離れた位置に配置されている。
　ソース開口部３４の底部３４ａは、第２の下地層１８の上面の一部である。図１に示されるように、底部３４ａは、第３の下地層２０の下面よりも下側に位置している。なお、第３の下地層２０の下面は、第３の下地層２０と第２の下地層１８との界面に相当する。底部３４ａは、例えば基板１０の第１の主面１０ａに平行である。
　図１に示されるように、ソース開口部３４は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部３４の側壁３４ｂは、底部３４ａに対して垂直である。つまり、ソース開口部３４の断面視形状は、矩形である。
　なお、ソース開口部３４は、ゲート開口部２２と同様に、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部３４の側壁３４ｂは、斜めに傾斜していてもよい。例えば、ソース開口部３４の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底部３４ａに対する側壁３４ｂの傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。例えば、ソース開口部３４の側壁３４ｂの傾斜角は、ゲート開口部２２の側壁２２ｂの傾斜角よりも大きくてもよい。側壁３４ｂが斜めに傾斜していることで、ソース電極３６と電子走行層２６（二次元電子ガス３０）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、二次元電子ガス３０は、ソース開口部３４の側壁３４ｂに露出し、露出部分でソース電極３６に接続されている。
　ソース開口部３４は、例えば、閾値調整層３２の形成工程（すなわち、結晶の再成長工程）に続いて、ゲート開口部２２とは異なる領域において第２の下地層１８を露出させるように、閾値調整層３２、電子供給層２８、電子走行層２６および第３の下地層２０をエッチングすることにより形成される。このとき、第２の下地層１８の表層部分も除去することにより、ソース開口部３４の底部３４ａが第３の下地層２０の下面よりも下方に形成される。ソース開口部３４は、例えば、フォトリソグラフィによるパターニング、および、ドライエッチングなどによって所定形状に形成される。
　ソース電極３６は、ゲート電極３８と離間して配置されている。本実施の形態では、ソース電極３６は、ソース開口部３４の内面に沿って設けられている。具体的には、ソース電極３６は、電子供給層２８、電子走行層２６および第２の下地層１８の各々に接続されている。ソース電極３６は、電子走行層２６および電子供給層２８の各々に対してオーミック接続されている。ソース電極３６は、側壁３４ｂにおいて二次元電子ガス３０と直接接触している。これにより、ソース電極３６と二次元電子ガス３０（チャネル）とのコンタクト抵抗を低減することができる。
　ソース電極３６は、金属などの導電性の材料を用いて形成されている。ソース電極３６の材料としては、例えば、Ｔｉ／Ａｌなど、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ソース電極３６は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　ゲート電極３８は、閾値調整層３２の上方に配置されている。具体的には、ゲート電極３８は、ゲート開口部２２を覆うように閾値調整層３２の上面に接して設けられている。ゲート電極３８は、例えば、閾値調整層３２の上面に沿った形状で略均一な膜厚で形成されている。あるいは、ゲート電極３８は、閾値調整層３２の上面の凹部を埋めるように形成されていてもよい。
　ゲート電極３８は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３８は、パラジウム（Ｐｄ）を用いて形成されている。なお、ゲート電極３８の材料としては、ｐ型のＧａＮ層に対してショットキー接続される材料を用いることができ、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極３８は、閾値調整層３２の成膜後、ソース開口部３４の形成後、または、ソース電極３６の形成後、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　ドレイン電極４０は、基板１０の下面側、すなわち、ドリフト層１２とは反対側に設けられている。具体的には、ドレイン電極４０は、基板１０の第２の主面１０ｂに接触して設けられている。ドレイン電極４０は、金属などの導電性の材料を用いて形成されている。ドレイン電極４０の材料としては、ソース電極３６の材料と同様に、例えばＴｉ／Ａｌなど、ｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ドレイン電極４０は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　［終端部の構成］
　続いて、本実施の形態に係る窒化物半導体デバイス１の終端部３の構成を説明する。
　図１に示されるように、終端部３では、第３の下地層２０、半導体積層膜２４および閾値調整層３２は設けられていない。例えば、ソース開口部３４の形成と同時に、終端部３における第３の下地層２０、半導体積層膜２４および閾値調整層３２が除去される。終端部３において、第２の下地層１８の上面は、ソース開口部３４の底部３４ａと同じ高さに位置している。なお、「同じ高さ」とは、基板１０の第１の主面１０ａからの距離が同じであることを意味する。
　終端部３には、溝部４２が設けられている。溝部４２は、トランジスタ部２を区画し分離するためのアイソレーション用のトレンチである。溝部４２は、第２の下地層１８、中間高抵抗層１６および第１の下地層１４を貫通してドリフト層１２に達している。
　溝部４２は、底部４２ａと、側壁４２ｂと、を有する。本実施の形態では、溝部４２は、トランジスタ部２側にのみ側壁４２ｂを有する段差部である。つまり、溝部４２の底部４２ａは、窒化物半導体デバイス１の端面に繋がっている。溝部４２は、図２に示されるように、トランジスタ部２を囲むリング状に設けられている。
　溝部４２の底部４２ａは、ドリフト層１２の上面の一部である。図１に示されるように、底部４２ａは、第１の下地層１４の下面よりも下側に位置している。底部４２ａは、例えば基板１０の第１の主面１０ａに平行である。
　図１に示されるように、溝部４２は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、溝部４２の側壁４２ｂは、底部４２ａに対して垂直である。つまり、溝部４２の断面視形状は、矩形である。
　溝部４２は、例えば、ソース開口部３４を形成するドライエッチング工程に続いて、エッチングマスクを変更してドライエッチングを行うことにより形成される。あるいは、ソース電極３６を形成した後、または、ゲート電極３８を形成した後に、ドライエッチングによって溝部４２を形成してもよい。
　［主な特徴的な構成］
　続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成を説明する。
　図１に示されるように、窒化物半導体デバイス１では、ソース電極３６とドレイン電極４０との間において、ｐ型の第１の下地層１４と、中間高抵抗層１６と、ｐ型の第２の下地層１８と、の積層構造が設けられている。つまり、抵抗が高い中間高抵抗層１６を、２つのｐ型半導体層によって挟んでいる。
　中間高抵抗層１６は、上述したように、炭素などの不純物がドープされることで高抵抗化したＧａＮなどの窒化物半導体層である。ドープされた不純物は、中間高抵抗層１６内にトラップ準位を発生させうる。
　本実施の形態では、中間高抵抗層１６の上方に第２の下地層１８が配置されているので、チャネルの電子が中間高抵抗層１６のトラップ準位にトラップされにくくなる。これにより、トランジスタ部２の動特性の劣化を抑制することができる。
　また、中間高抵抗層１６の下方には第１の下地層１４が配置されている。第１の下地層１４が設けられていることで、ソース電極３６とドレイン電極４０との間のリーク電流を抑制することができる。例えば、第１の下地層１４とドリフト層１２とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極３６よりもドレイン電極４０が高電位となった場合に、ドリフト層１２に空乏層が延びる。これにより、窒化物半導体デバイス１の高耐圧化が可能である。上述したように本実施の形態では、オフ状態およびオン状態のいずれにおいても、ソース電極３６よりドレイン電極４０が高電位となっている。このため、窒化物半導体デバイス１の高耐圧化が実現される。
　なお、上述した中間高抵抗層１６による電子のトラップを抑制する目的だけであれば、中間高抵抗層１６を第１の下地層１４とドリフト層１２との間に配置することも想定できる。しかしながら、中間高抵抗層１６は、炭素などがドープされることで、結晶品質が低下する傾向にある。このため、オフ時に高い電界がかかるｐｎ接合部分に設けた場合、オフ特性が悪化するおそれがある。本実施の形態では、中間高抵抗層１６を第１の下地層１４の上方に配置することで、オフ特性の悪化を抑制することができる。
　また、仮に、窒化物半導体デバイス１が中間高抵抗層１６を備えない場合、ソース電極３６とドレイン電極４０との間には、電子走行層２６とｐ型の第１の下地層１４および第２の下地層１８とｎ型のドリフト層１２という寄生ｎｐｎ構造、すなわち、寄生バイポーラトランジスタが存在することになる。このため、窒化物半導体デバイス１がオフ状態である場合において、ｐ型の第１の下地層１４または第２の下地層１８に電流が流れた場合に、寄生バイポーラトランジスタがオン状態になり、窒化物半導体デバイス１の耐圧を低下させる恐れがある。この場合、窒化物半導体デバイス１の誤動作が発生しやすい。本実施の形態では、中間高抵抗層１６が設けられていることで、寄生ｎｐｎ構造が形成されることを抑制し、窒化物半導体デバイス１の誤動作を抑制することができる。
　また、本実施の形態では、第２の下地層１８に達するソース開口部３４が設けられている。チャネル（二次元電子ガス３０）がソース開口部３４の側壁３４ｂに露出するので、この露出した部分でソース電極３６がチャネルに接触することができる。このため、ソース電極３６とチャネルとのオーミックコンタクト抵抗を低減させることができる。
　また、ソース開口部３４の底部３４ａでソース電極３６が接触する第２の下地層１８の下方に中間高抵抗層１６が配置されているので、ソース－ドレイン間に形成される寄生のｐｎダイオードに電流が流れるのを抑制することができる。これにより、窒化物半導体デバイス１の信頼性を向上させることができる。
　また、図１に示される距離Ｄ１は、距離Ｄ２より短い。距離Ｄ１は、電子供給層２８の底部２８ａとドレイン電極４０との距離である。距離Ｄ２は、中間高抵抗層１６の底部１６ａとドレイン電極４０との距離である。
　なお、電子供給層２８の底部２８ａは、電子供給層２８の下面のうち、最もドレイン電極４０に近い部分である。具体的には、電子供給層２８の下面のうち、ゲート開口部２２内に位置し、かつ、ゲート開口部２２の底部２２ａに平行な部分である。また、中間高抵抗層１６の底部１６ａは、中間高抵抗層１６の下面のうち、最もドレイン電極４０に近い部分である。本実施の形態では、中間高抵抗層１６の下面は、ドレイン電極４０の上面（基板１０の第２の主面１０ｂ）に平行であるので、底部１６ａは、中間高抵抗層１６の下面の任意の部分となる。
　電子走行層２６と電子供給層２８とは、結晶成長により連続的に形成することができる。このため、電子走行層２６と電子供給層２８との界面のｐｎ接合部分、すなわち、電子供給層２８の底部２８ａは、不純物またはダメージなどに起因する準位が少なく、窒化物半導体デバイス１内で最も高い電界強度に耐えうる部分になる。電子供給層２８の底部２８ａをドレイン電極４０に近づけることにより、オフ時にゲート電極３８またはソース電極３６とドレイン電極４０との間に発生する電界を電子供給層２８の底部２８ａへ集中させることができる。これにより、弱い部分に電界が集中するのを抑制することができ、オフ特性を改善することができる。
　［変形例］
　続いて、実施の形態１の変形例について、図３を用いて説明する。図３は、本実施の形態の変形例に係る窒化物半導体デバイス１０１の断面図である。
　図３に示されるように、窒化物半導体デバイス１０１は、図１に示される窒化物半導体デバイス１と比較して、ソース開口部３４およびソース電極３６の代わりに、ソース開口部１３４およびソース電極１３６を備える点が相違する。以下では、実施の形態との相違点を中心に説明を行い、共通点の説明を省略または簡略化する場合がある。
　ソース開口部１３４は、ゲート開口部２２から離れた位置において、半導体積層膜２４、第３の下地層２０、第２の下地層１８および中間高抵抗層１６を貫通して第１の下地層１４に達する第３の開口部の一例である。ソース開口部１３４は、平面視において、ゲート電極３８から離れた位置に配置されている。
　ソース開口部１３４の底部１３４ａは、第１の下地層１４の上面の一部である。図３に示されるように、底部１３４ａは、中間高抵抗層１６の下面（底部１６ａ）よりも下側に位置している。なお、中間高抵抗層１６の下面は、中間高抵抗層１６と第１の下地層１４との界面に相当する。
　このように、本変形例では、ソース開口部１３４が第１の下地層１４に達している。ソース電極１３６は、ソース開口部１３４の内面に沿って設けられているので、第１の下地層１４に接触している。具体的には、ソース電極１３６は、電子供給層２８、電子走行層２６、第２の下地層１８および第１の下地層１４の各々に接続されている。
　このため、実施の形態と同様に、チャネル（二次元電子ガス３０）がソース開口部１３４の側壁３４ｂに露出するので、この露出した部分でソース電極１３６がチャネルに接触することができる。このため、ソース電極１３６とチャネルとのオーミックコンタクト抵抗を低減させることができる。
　また、第２の下地層１８と第１の下地層１４との両方にソース電極１３６が接触するので、各々の層の電位を強固に固定することができる。これにより、窒化物半導体デバイス１のオフ特性をさらに向上させることができる。
　なお、終端部３において、第２の下地層１８および中間高抵抗層１６が設けられていてもよい。すなわち、終端部３では、ソース開口部１３４の形成と同時に、第２の下地層１８および中間高抵抗層１６が除去され、第１の下地層１４の上面が露出していてもよい。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２に係る窒化物半導体デバイスは、実施の形態１と比較して、ドリフト層が、不純物濃度が異なる複数の層を含む点で相違する。以下では、実施の形態１およびその変形例との相違点を中心に説明を行い、共通点の説明を省略または簡略化する場合がある。
　［構成］
　まず、本実施の形態に係る窒化物半導体デバイスの構成について、図４を用いて説明する。図４は、本実施の形態に係る窒化物半導体デバイス２０１の断面図である。
　図４に示されるように、窒化物半導体デバイス２０１は、実施の形態１に係る窒化物半導体デバイス１と比較して、ドリフト層１２の代わりに、ドリフト層２１２を備える点が相違する。
　ドリフト層２１２は、不純物濃度が互いに異なる複数の層から構成されている。本実施の形態では、複数の層は、２層から構成されている。具体的には、図３に示されるように、ドリフト層２１２は、高濃度層２１２ａと、低濃度層２１２ｂとを有する。高濃度層２１２ａおよび低濃度層２１２ｂは、例えば、ＭＯＶＰＥ法などの結晶成長により、基板１０上に連続して形成される。
　高濃度層２１２ａは、複数の層のうち、上からｎ番目の層の一例である。ｎは、２以上の自然数である。本実施の形態では、ｎは２である。高濃度層２１２ａは、基板１０の第１の主面１０ａに接触して設けられている。
　高濃度層２１２ａは、例えば、厚さが７μｍのｎ＋型のＧａＮからなる膜である。高濃度層２１２ａの不純物濃度（ドナー濃度）は、例えば、３×１０１５ｃｍ－３以上、５×１０１６ｃｍ－３以下の範囲であり、一例として１．５×１０１６ｃｍ－３である。
　低濃度層２１２ｂは、ｎ番目の層より上方に位置する層の一例である。本実施の形態では、低濃度層２１２ｂは、ドリフト層２１２内の最上層であり、高濃度層２１２ａと第１の下地層１４との間に各々に接触して設けられている。低濃度層２１２ｂの不純物濃度は、ドリフト層２１２を構成する複数の層のなかで最も低い。つまり、低濃度層２１２ｂの不純物濃度は、高濃度層２１２ａの不純物濃度よりも低い。
　低濃度層２１２ｂは、例えば、厚さが１μｍのｎ－型のＧａＮからなる膜である。低濃度層２１２ｂの不純物濃度（ドナー濃度）は、例えば、１×１０１５ｃｍ－３以上、３×１０１６ｃｍ－３以下の範囲であり、一例として９×１０１５ｃｍ－３である。
　このように、第１の下地層１４側（上側）の低濃度層２１２ｂの不純物濃度を、基板１０に近い側（下側）の高濃度層２１２ａのドナー濃度よりも低くすることで、オフ状態においてドレイン電極４０に高電圧が印加された場合に、ドリフト層２１２内への空乏層の延びが促進される。これにより、窒化物半導体デバイス２０１の耐圧を高めることができる。
　［変形例１］
　続いて、実施の形態２の変形例１について、図５を用いて説明する。図５は、本変形例に係る窒化物半導体デバイス２０２の断面図である。
　図５に示されるように、窒化物半導体デバイス２０２は、図４に示される窒化物半導体デバイス２０１と比較して、ソース開口部３４およびソース電極３６の代わりに、ソース開口部１３４およびソース電極１３６を備える点が相違する。ソース開口部１３４およびソース電極１３６は、実施の形態１の変形例に係るソース開口部１３４およびソース電極１３６と同じである。
　したがって、本変形例に係る窒化物半導体デバイス２０２によれば、窒化物半導体デバイス１０１および２０１の両方の効果を得ることができる。具体的には、窒化物半導体デバイス２０２によれば、オフ特性をさらに向上させることができ、かつ、耐圧を高めることができる。
　［変形例２］
　続いて、実施の形態２の変形例２について、図６を用いて説明する。図６は、本変形例に係る窒化物半導体デバイス２０３の断面図である。
　図６に示されるように、窒化物半導体デバイス２０３は、図５に示される窒化物半導体デバイス２０２と比較して、ゲート開口部２２の代わりに、ゲート開口部２２２を備える点が相違する。
　ゲート開口部２２２は、第３の下地層２０、第２の下地層１８、中間高抵抗層１６、第１の下地層１４および低濃度層２１２ｂを貫通して高濃度層２１２ａに達している。ゲート開口部２２２の底部２２２ａは、高濃度層２１２ａの上面の一部である。図１に示されるように、底部２２２ａは、低濃度層２１２ｂの下面より下側に位置している。なお、低濃度層２１２ｂの下面は、低濃度層２１２ｂと高濃度層２１２ａとの界面に相当する。
　これにより、オン状態におけるドレイン電流は、ドレイン電極４０から基板１０、高濃度層２１２ａおよび二次元電子ガス３０を通ってソース電極３６に流れる。ドレイン電流の経路上には、抵抗が高い低濃度層２１２ｂが存在しないので、オン抵抗を低減することができる。
　また、本変形例では、図６に示される距離Ｄ３は、距離Ｄ４より短い。距離Ｄ３は、ゲート開口部２２２の底部２２２ａとドレイン電極４０との距離である。距離Ｄ４は、溝部４２の底部４２ａとドレイン電極４０との距離である。これにより、窒化物半導体デバイス２０３のオフ特性を改善することができる。具体的には、以下の通りである。
　トランジスタ部２がオフ状態である場合、ドレイン電極４０とソース電極１３６との間には、ドレイン電極４０側がソース電極１３６側より高電位になる高電圧が印加されている。このため、オフ状態では、窒化物半導体デバイス２０３の縦方向に対して、高い電界が発生する。
　距離Ｄ３が距離Ｄ４より短いので、電界は、終端部３よりもトランジスタ部２のゲート開口部２２２に集中しやすい。集中する電界は、電子供給層２８と電子走行層２６とのｐｎ接合によって受けることができる。このｐｎ接合は、エッチングダメージが入る溝部４２の近傍における第１の下地層１４とドリフト層２１２とのｐｎ接合に比べて、高品質で電界強度が高いｐｎ接合である。電界強度が高いｐｎ接合で電界集中を受けることができるので、溝部４２の近傍のｐｎ接合に対する電界集中を緩和することができる。
　このように、窒化物半導体デバイス２０３のオフ特性を改善することができる。具体的には、溝部４２の近傍でのリーク電流を低減することができ、かつ、耐圧の低下を抑制することができる。距離Ｄ３と距離Ｄ４との差が大きい程、溝部４２近傍に対する電界集中を緩和することができる。
　本実施の形態では、距離Ｄ１が距離Ｄ４より短くてもよい。これにより、溝部４２近傍への電界集中を緩和することができる。
　なお、ドリフト層２１２の積層数として、２層を例に説明したが、積層数は、３層以上であってもよい。ドリフト層２１２が３層以上の半導体層を含む場合、ゲート開口部２２２の底部２２２ａは、最も不純物濃度が低い最上層以外の層に位置している。つまり、底部２２２ａは、ドリフト層２１２を構成する複数の層のうち、上からｎ番目（ｎは２以上の自然数）の層に位置している。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、ソース開口部３４または１３４は、設けられていなくてもよい。この場合、ソース電極３６または１３６は、半導体積層膜２４の上面において、閾値調整層３２から離れた位置に設けられている。
　また、例えば、ドリフト層１２は、基板１０側から第１の下地層１４側にかけて徐々に不純物濃度（ドナー濃度）を低減させていくグレーデッド構造にしてもよい。なお、ドナー濃度の制御は、ドナーとなるＳｉで制御してもよいし、Ｓｉを補償するようなアクセプターとなる炭素で制御してもよい。
　また、例えば、終端部３は、窒化物半導体デバイスの端面を含んでいなくてもよい。終端部３は、トランジスタ部２を他の装置から分離するための部分である。トランジスタ部２の終端部３を挟んだ隣の領域に他の素子が配置されていてもよい。例えば、他の素子は、ドリフト層１２と第１の下地層１４とのｐｎ接合を利用したｐｎダイオードである。この場合、窒化物半導体デバイスは、トランジスタ部２と、終端部３と、ｐｎダイオードと、を備える。
　また、第１の導電型がｐ型、ｐ＋型、ｐ－型であり、第２の導電型がｎ型、ｎ＋型、ｎ－型であってもよい。
　また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、電気的な特性が改善された窒化物半導体デバイスとして利用でき、例えばテレビなどの民生機器の電源回路などで用いられるパワートランジスタなどのパワーデバイスなどに利用することができる。
１、１０１、２０１、２０２、２０３　窒化物半導体デバイス
２　トランジスタ部
３　終端部
１０　基板
１０ａ　第１の主面
１０ｂ　第２の主面
１２、２１２　ドリフト層
１４　第１の下地層
１６　中間高抵抗層
１６ａ、２２ａ、２８ａ、３４ａ、４２ａ、１３４ａ、２２２ａ　底部
１８　第２の下地層
２０　第３の下地層
２２、２２２　ゲート開口部
２２ｂ、３４ｂ、４２ｂ　側壁
２４　半導体積層膜
２６　電子走行層
２８　電子供給層
３０　二次元電子ガス
３２　閾値調整層
３４、１３４　ソース開口部
３６、１３６　ソース電極
３８　ゲート電極
４０　ドレイン電極
４２　溝部
２１２ａ　高濃度層
２１２ｂ　低濃度層

Claims (9)

  1. 　基板と、
    　前記基板の上方に配置された第１の導電型の第１の半導体層と、
    　前記第１の半導体層の上方に配置された第２の導電型の第２の半導体層と、
    　前記第２の半導体層の上方に配置された、前記第２の半導体層よりも高抵抗である第３の半導体層と、
    　前記第３の半導体層の上方に配置された前記第２の導電型の第４の半導体層と、
    　前記第４の半導体層、前記第３の半導体層および前記第２の半導体層を貫通して前記第１の半導体層に達する第１の開口部と、
    　前記第１の導電型のチャネル領域を有する第５の半導体層であって、前記第１の開口部の内面に沿って前記第５の半導体層の一部が配置され、かつ、前記第４の半導体層の上方に前記第５の半導体層の他の一部が配置された、第５の半導体層と、
    　前記第５の半導体層の上方に配置された前記第２の導電型の第６の半導体層と、
    　前記第６の半導体層の上方に配置されたゲート電極と、
    　前記ゲート電極と離間して配置されたソース電極と、
    　前記基板の下面側に配置されたドレイン電極と、を備える、
    　窒化物半導体デバイス。
  2. 　前記第５の半導体層は、電子走行層と、前記電子走行層の上方に配置された電子供給層とを含み、
    　前記電子供給層の底部と前記ドレイン電極との距離は、前記第３の半導体層の底部と前記ドレイン電極との距離より短い、
    　請求項１に記載の窒化物半導体デバイス。
  3. 　前記ゲート電極と離間して設けられ、前記第５の半導体層を貫通して前記第４の半導体層に達する第２の開口部を備え、
    　前記ソース電極は、前記第２の開口部の内面に沿って設けられている、
    　請求項１または２に記載の窒化物半導体デバイス。
  4. 　前記ゲート電極と離間して設けられ、前記第５の半導体層、前記第４の半導体層および前記第３の半導体層を貫通して前記第２の半導体層に達する第３の開口部を備え、
    　前記ソース電極は、前記第３の開口部の内面に沿って設けられている、
    　請求項１または２に記載の窒化物半導体デバイス。
  5. 　前記第３の半導体層は、Ｃ、Ｆｅ、ＢまたはＭｇを含む、
    　請求項１～４のいずれか１項に記載の窒化物半導体デバイス。
  6. 　前記第１の半導体層は、不純物濃度の異なる複数の層から構成され、
    　前記複数の層のうちの最上層の不純物濃度は、前記複数の層のなかで最も低い、
    　請求項１～５のいずれか１項に記載の窒化物半導体デバイス。
  7. 　前記第１の開口部の底部は、前記複数の層のうち、上からｎ番目（ｎは２以上の自然数）の層に位置する、
    　請求項６に記載の窒化物半導体デバイス。
  8. 　前記窒化物半導体デバイスの終端部に設けられた、前記第１の半導体層に達する溝部を備える、
    　請求項１～７のいずれか１項に記載の窒化物半導体デバイス。
  9. 　前記第１の開口部の底部と前記ドレイン電極との距離は、前記溝部の底部と前記ドレイン電極との距離より短い、
    　請求項８に記載の窒化物半導体デバイス。
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