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WO2023062951A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

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Publication number
WO2023062951A1
WO2023062951A1 PCT/JP2022/032127 JP2022032127W WO2023062951A1 WO 2023062951 A1 WO2023062951 A1 WO 2023062951A1 JP 2022032127 W JP2022032127 W JP 2022032127W WO 2023062951 A1 WO2023062951 A1 WO 2023062951A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
gate
type
semiconductor substrate
semiconductor
Prior art date
Application number
PCT/JP2022/032127
Other languages
English (en)
French (fr)
Inventor
友博 森谷
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN202280024353.8A priority Critical patent/CN117063294A/zh
Priority to DE112022000969.1T priority patent/DE112022000969T5/de
Priority to JP2023554964A priority patent/JPWO2023062951A1/ja
Publication of WO2023062951A1 publication Critical patent/WO2023062951A1/ja
Priority to US18/475,675 priority patent/US20240021723A1/en

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    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • SiC-MOSFET Metal Oxide Semiconductor Field Effect Transistor: MOS type field effect transistor equipped with an insulated gate consisting of a three-layer structure of metal-oxide film-semiconductor transistors
  • SiC-MOSFET Metal Oxide Semiconductor Field Effect Transistor: MOS type field effect transistor equipped with an insulated gate consisting of a three-layer structure of metal-oxide film-semiconductor
  • FIG. 13 is a plan view showing part of the layout of a conventional silicon carbide semiconductor device viewed from the front surface side of the semiconductor substrate.
  • FIG. 13 shows the vicinity of a corner portion (apex) 201a of the active region 201.
  • FIG. 14 and 15 are cross-sectional views showing cross-sectional structures taken along line AA-AA' and line BB-BB' of FIG. 13, respectively.
  • Semiconductor substrate 210 is formed by epitaxially growing epitaxial layers 212 and 213 that will become n ⁇ -type drift region 232 and p-type base region 234 in this order on n + -type starting substrate 211 made of silicon carbide.
  • the semiconductor substrate 210 has a main surface on the p-type epitaxial layer 213 side as a front surface and a main surface on the n + -type starting substrate 211 side as a back surface.
  • a plurality of unit cells (components of elements) having the same structure of MOSFETs are arranged adjacent to each other.
  • the active region 201 has a substantially rectangular planar shape and is provided substantially in the center (chip center) of the semiconductor substrate 210 .
  • the active region 201 is a region inside (chip center side) the longitudinal ends of the contact holes 240a and 240b described later in the longitudinal direction (first direction X described later) of the gate trench 237 described later.
  • the active region 201 is a region inside the side wall of the outermost contact hole 240b (on the edge (chip edge) side of the semiconductor substrate 210) in the lateral direction (second direction Y described later) of the gate trench 237. is.
  • the longitudinal ends of contact holes 240a and 240b are the side surfaces of the insulating layers (interlayer insulating film 240 and gate insulating film 238) forming sidewalls of contact holes 240a and 240b.
  • a typical trench gate structure is provided on the front side of the semiconductor substrate 210 in the active region 201 .
  • the trench gate structure is composed of a p-type base region 234 , an n + -type source region 235 , a p ++ -type contact region 236 , a gate trench 237 , a gate insulating film 238 and a gate electrode 239 .
  • the gate trench 237 extends linearly in a first direction X (longitudinal direction) parallel to the front surface of the semiconductor substrate 210 and terminates within the active region 201 .
  • a plurality of gate trenches 237 are arranged in stripes adjacent to each other in a second direction Y (transverse direction) parallel to the front surface of the semiconductor substrate 210 and orthogonal to the first direction X. As shown in FIG.
  • Gate insulating film 238 is provided along the inner wall of gate trench 237 and extends from the inner wall of gate trench 237 onto the front surface of semiconductor substrate 210 .
  • the gate insulating film 238 extends from the active region 201 to the chip edge on the front surface of the semiconductor substrate 210 .
  • the gate electrode 239 is provided on the gate insulating film 238 inside the gate trench 237 so as to fill the inside of the gate trench 237 .
  • the gate electrode 239 is connected to a later-described gate polysilicon (poly-Si) wiring layer 262 at the longitudinal end of the gate trench 237 .
  • Interlayer insulating film 240 extends over the entire front surface of semiconductor substrate 210 so as to cover gate electrode 239 , gate polysilicon wiring layer 262 and field oxide film 261 . 238.
  • contact holes 240a and 240b are provided which penetrate the interlayer insulating film 240 and the gate insulating film 238 in the depth direction Z to reach the front surface of the semiconductor substrate 210. As shown in FIG.
  • the contact holes 240a and 240b of the active region 201 extend in the first direction X in stripes.
  • the outermost contact hole 240 b of the active region 201 is provided outside in the second direction Y from the outermost gate trench 237 .
  • a p ++ -type contact extension 236a which will be described later, is exposed over the entire outermost contact hole 240b of the active region 201 .
  • Another contact hole 240a in the active region 201 is provided between adjacent gate trenches 237, exposes the n + -type source region 235 and the p ++ -type contact region 236, and extends in the longitudinal direction (first direction X). The end exposes the p ++ type contact extension 236a.
  • An intermediate region 203 between the active region 201 and the edge termination region 202 is adjacent to the active region 201 and surrounds the active region 201 in a substantially rectangular shape.
  • a p ++ -type contact extension 236a is provided in the surface region of the front surface of the semiconductor substrate 210 so as to face the entire surface of the gate polysilicon wiring layer 262, which will be described later, in the depth direction Z. ing.
  • the p ++ -type contact extension portion 236 a is a portion of the p ++ -type contact region 236 extending to the intermediate region 203 .
  • the p ++- type contact extension 236a is provided over the entire area between the front surface of the semiconductor substrate 210 and the p-type base extension 234a.
  • P-type base extension portion 234 a is a portion of p-type base region 234 extending to intermediate region 203 .
  • P-type base extension 234 a and p ++ -type contact extension 236 a surround active region 201 and extend inwardly to gate trench 237 .
  • the p ++ -type contact extension 236 a is exposed over the entire outermost contact hole 240 b of the active region 201 .
  • a p + -type extension 252a is provided between the p-type base extension 234a and the n ⁇ -type drift region 232 .
  • P + -type extension 252 a is spaced from gate trench 237 and surrounds active region 201 .
  • a gate polysilicon wiring layer 262 and a gate metal wiring layer 263 are laminated in this order on the gate insulating film 238 on the front surface of the semiconductor substrate 210 with a field oxide film 261 interposed therebetween.
  • Field oxide film 261 and gate polysilicon interconnection layer 262 are provided between gate insulating film 238 and interlayer insulating film 240 on the front surface of semiconductor substrate 210 .
  • An inner end portion 261a of the field oxide film 261 extends along the entire outer circumference of the active region 201 and extends along the boundary between the active region 201 and the intermediate region 203 (the longitudinal ends of the contact holes 240a and 240b and the outer side of the contact hole 240b). side wall) of the substrate) at a distance w201 of about 32 ⁇ m to 54 ⁇ m.
  • a step 264 formed on the surface of the insulating layer 260, which will be described later, at the inner edge 261a of the field oxide film 261 is active in the first direction X and the directions oblique to the first and second directions X, Y.
  • the contact holes 240a and 240b of the region 201 are outwardly separated from the longitudinal ends of the contact holes 240a and 240b by the distance w201, and the outermost side walls of the outermost contact holes 240b of the active region 201 are separated outwardly in the second direction Y by the distance w201.
  • the distance w201 from the step 264 on the surface of the insulating layer 260 to the boundary between the active region 201 and the intermediate region 203 is maximum in the direction oblique to the first and second directions X and Y at the corner portion 201a of the active region 201.
  • a relatively thick portion formed by stacking a gate insulating film 238 and a field oxide film 261 in this order, and a relatively thick portion formed by laminating a gate insulating film 238 and a field oxide film 261 in this order, and An insulating layer 260 having a relatively thin portion consisting only of the gate insulating film 238 is disposed. Due to this thickness difference in the insulating layer 260 , a step 264 is formed on the surface of the insulating layer 260 so as to be recessed toward the drain electrode 243 inside the inner edge 261 a of the field oxide film 261 .
  • a gate polysilicon interconnection layer 262 is provided on field oxide film 261 and surrounds active region 201 .
  • the gate polysilicon wiring layer 262 extends inward from above the field oxide film 261 through the step 264 at the inner end portion 261a of the field oxide film 261, and extends inward from the front surface of the semiconductor substrate 210 in the intermediate region 203. It terminates on the gate insulating film 238 of the surface. Therefore, a portion of insulating layer 260 between the front surface of semiconductor substrate 210 and gate polysilicon wiring layer 262 is relatively thin in the inner portion.
  • a gate metal wiring layer 263 surrounds the active area 201 . Gate metal interconnection layer 263 is in contact with gate polysilicon interconnection layer 262 through contact hole 240 c in interlayer insulating film 240 .
  • Reference numerals 231, 241, 242, 223 and 224 denote n + -type drain regions, source electrodes, passivation films, n + -type channel stopper regions and p + -type regions, respectively.
  • Reference numeral 233 is an n-type current spreading region.
  • Reference numeral 233a denotes a portion extending to the intermediate region 203 of the n-type current diffusion region.
  • Reference numerals 251 and 252 denote p + -type regions for electric field relaxation of the gate insulating film 238 on the bottom of the gate trench 237 .
  • the p + -type extension portion 252a is a portion extending to the intermediate region 203 of the p + -type region.
  • Reference numerals 221 and 222 denote ap ⁇ -type region and ap ⁇ -type region, respectively, which form the breakdown voltage structure 220 of the edge termination region 202 .
  • the low lifetime region suppresses the displacement current from flowing from the main invalid region to the sense valid region when the parasitic diode of the MOSFET is turned off.
  • the above-described conventional silicon carbide semiconductor device 230 (SiC-MOSFET: see FIGS. 13 to 15) has the following problems.
  • the steep dV/dt (drain - source voltage change per unit time) that occurs during the MOSFET on-to-off switching transition causes a displacement current (hole current ) is generated and flows toward the active region 201 .
  • This displacement current flows from the n ⁇ -type drift region 232 of the edge termination region 202 through the p + -type extension 252a and the p-type base extension 234a of the intermediate region 203 to the p ++ -type contact extension 236a, It is pulled out to the source electrode 241 from the longitudinal end of the contact hole 240 a in the active region 201 and the outermost contact hole 240 b in the active region 201 .
  • the lower the temperature of the semiconductor substrate 210 the more the carriers in the semiconductor substrate 210 decrease. is pulled out to the source electrode 241, and the potential on the front surface side of the semiconductor substrate 210 in the intermediate region 203 increases.
  • the larger the dV/dt the larger the displacement current, and the higher the potential of the p ++ -type contact extension 236a, which accounts for a large proportion of the path length of the displacement current. Due to these potential increases, a high electric field is applied to the insulating layer 260 on the p ++ -type contact extension 236a, and the displacement current is reduced in the thin portion of the insulating layer 260 (the portion consisting only of the gate insulating film 238).
  • a gate leakage current is generated from the semiconductor substrate 210 to the gate polysilicon wiring layer 262 through the gate insulating film 238 at the location of the step 264 which is the starting point of the gate insulating film 238, and the dielectric breakdown of the gate insulating film 238 occurs.
  • the resistance of the p - type region is higher than when silicon (Si) is used as the semiconductor material.
  • the voltage drop at the extension portion 234a and the p ++- type contact extension portion 236a) is increased.
  • the electric field applied to the insulating layer 260 on the p-type region of the intermediate region 203 increases, and the thin portion of the insulating layer 260, which is composed only of the gate insulating film 238, breaks down during the switching transition period.
  • MOSFETs are unipolar elements, their cut-off speed (switching speed) is faster than that of IGBTs (Insulated Gate Bipolar Transistors), and the dV/dt generated during switching transitions becomes steep.
  • a light emission image obtained by EMS shows that a step 264 on the surface of the insulating layer 260 at the corner portion 201a of the active region 201 and a gate polysilicon wiring layer 262 that constitutes a gate runner form a gate pad (not shown). ) and an electrode pad for gate resistance measurement (not shown) that curves inward at a substantially right angle are places where displacement current concentrates (light emitting places).
  • Deterioration of the gate insulating film 238 occurs at the location where the displacement current concentrates (in FIG. 13, the location 200 where the displacement current concentrates at the step 264 on the surface of the insulating layer 260 at the corner portion 201a of the active region 201 is indicated by black dots). confirmed to occur.
  • the present inventor has confirmed that dielectric breakdown of the gate insulating film 238 occurs due to the displacement current in a low temperature environment of about ⁇ 55° C. in a product equipped with the conventional silicon carbide semiconductor device 230 (FIG. 11). reference).
  • An object of the present invention is to provide a highly reliable silicon carbide semiconductor device with a wide operating environment temperature range, in order to solve the above-described problems of the prior art.
  • a silicon carbide semiconductor device includes a semiconductor substrate made of silicon carbide, an active region through which a main current flows, and a termination surrounding the active region. and a silicon carbide semiconductor device having the following features.
  • a first semiconductor region of a first conductivity type is provided inside the semiconductor substrate.
  • a second semiconductor region of a second conductivity type is provided between the first main surface of the semiconductor substrate and the first semiconductor region, extending from the active region to an intermediate region between the active region and the termination region.
  • a third semiconductor region of a first conductivity type is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region in the active region.
  • a gate insulating film is provided in contact with a region of the second semiconductor region between the first semiconductor region and the third semiconductor region and covers the first main surface of the semiconductor substrate.
  • a gate electrode is provided on a region of the second semiconductor region between the first semiconductor region and the third semiconductor region with the gate insulating film interposed therebetween.
  • a fourth semiconductor region of a second conductivity type is provided between the first main surface of the semiconductor substrate and the second semiconductor region in the intermediate region. The fourth semiconductor region has a higher impurity concentration than the second semiconductor region.
  • a field oxide film is provided on the gate insulating film on the first main surface of the semiconductor substrate in the intermediate region.
  • a gate polysilicon wiring layer is provided on the field oxide film.
  • the gate polysilicon wiring layer surrounds the active region, is connected to the gate electrode at an inner edge, and extends in the depth direction through the field oxide film and the gate insulating film to form the fourth semiconductor region.
  • An interlayer insulating film covers the gate electrode and the gate polysilicon wiring layer.
  • a first contact hole penetrates the interlayer insulating film in a depth direction to expose the first main surface of the semiconductor substrate.
  • a first electrode is electrically connected to the second semiconductor region, the third semiconductor region, and the fourth semiconductor region through the first contact hole.
  • a second electrode is provided on the second main surface of the semiconductor substrate.
  • the gate polysilicon wiring layer extends inward from the inner end of the field oxide film and faces the fourth semiconductor region in the depth direction at the inner portion only through the gate insulating film. there is The inner edge of the field oxide film is located outside the first contact hole within a distance of 21 ⁇ m or less.
  • the inner edge of the field oxide film is located outside the first contact hole within a distance of 5 ⁇ m or more and 10 ⁇ m or less. It is characterized by
  • the device further includes a third electrode provided on the first main surface of the semiconductor substrate and fixed to the same potential as the first electrode, The electrode is electrically connected to a predetermined region inside the semiconductor substrate through a second contact hole penetrating the interlayer insulating film in the depth direction.
  • the edge of the field oxide film is located within a distance of 21 ⁇ m or less from the second contact hole.
  • the gate electrode extends linearly in a direction parallel to the first main surface of the semiconductor substrate from the active region to the intermediate region. and is connected to the gate polysilicon wiring layer at the end in the longitudinal direction.
  • the first semiconductor region extends from the first main surface of the semiconductor substrate in the depth direction through the third semiconductor region and the second semiconductor region. and linearly extending in a direction parallel to the first main surface of the semiconductor substrate to reach the intermediate region from the active region.
  • the gate electrode is provided inside the trench via the gate insulating film, and is connected to the gate polysilicon wiring layer at a longitudinal end of the trench.
  • the voltage drop in the second semiconductor region of the intermediate region is reduced, and under a temperature environment where the temperature of the semiconductor substrate becomes negative, the carriers in the semiconductor substrate are reduced and the intermediate region is Even if the second semiconductor region has a high resistance, the potential rise on the front surface side of the semiconductor substrate in the intermediate region is suppressed.
  • the electric field intensity applied to the insulating layer between the second semiconductor region in the intermediate region and the gate polysilicon wiring layer can be reduced, so that dielectric breakdown of the insulating layer can be suppressed.
  • the silicon carbide semiconductor device of the present invention it is possible to provide a highly reliable semiconductor device with a wide operating environment temperature range.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to an embodiment, viewed from the front surface side of a semiconductor substrate.
  • 2A is an enlarged plan view showing the vicinity of a corner portion of the active region in FIG. 1.
  • FIG. 2B is an enlarged plan view showing the vicinity of the gate pad of the active region in FIG. 1.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along line A-A' in FIG. 2A.
  • FIG. 4 is a cross-sectional view showing a cross-sectional structure taken along line B-B' in FIG. 2A.
  • FIG. 5 is a cross-sectional view showing a cross-sectional structure taken along line C-C' in FIG. 2A.
  • FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 8 is a cross-sectional view showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9 is a cross-sectional view showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10 is a plan view of part of the silicon carbide semiconductor device in the middle of manufacturing according to the embodiment, viewed from the front surface side of the semiconductor substrate.
  • FIG. 11 is a characteristic diagram showing the operating environment temperature dependency of the distance from the step on the surface of the insulating layer to the contact in Experimental Example 1.
  • FIG. 12 is a characteristic diagram showing the temperature dependence of the resistance value of the p-type region of Example 2.
  • FIG. 13 is a plan view showing part of the layout of a conventional silicon carbide semiconductor device viewed from the front surface side of the semiconductor substrate.
  • FIG. 14 is a cross-sectional view showing a cross-sectional structure taken along line AA-AA' of FIG.
  • FIG. 15 is a cross-sectional view showing the cross-sectional structure taken along line BB-BB' of FIG.
  • n or p layers and regions prefixed with n or p mean that electrons or holes are majority carriers, respectively. Also, + and - attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached, respectively.
  • the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to an embodiment, viewed from the front surface side of a semiconductor substrate.
  • the coarse broken lines are the boundary between the active region 1 and the intermediate region 3 and the boundary between the intermediate region 3 and the edge termination region 2.
  • the fine broken line is the inner circumference of the n + -type channel stopper region 23.
  • the gate runners 67 and the gate pads 65 are illustrated with dimensions different from those in FIG. 2B in order to clarify the arrangement of the gate runners 67, but these dimensions and planar shapes are appropriately set.
  • FIG. 2A is an enlarged plan view showing the vicinity of a corner portion (apex) 1a of the active region 1 in FIG. 2B is an enlarged plan view showing the vicinity of the gate pad of the active region in FIG. 1.
  • FIG. 2A is an enlarged plan view showing the vicinity of a corner portion (apex) 1a of the active region 1 in FIG. 2B is an enlarged plan view showing the vicinity of the gate pad of the active region in FIG. 1.
  • the gate trench 37, the gate insulating film 38 and the gate electrode 39 are collectively indicated by one thick line, and the contact holes (first contact holes) 40a, 40b and 40c of the active region 1 are indicated by hatching.
  • the inner circumference (inner end portion 61a) of field oxide film 61 is indicated by a rough broken line, and the inner and outer circumferences of gate polysilicon wiring layer 62 are indicated by fine broken lines.
  • the outer periphery of the field oxide film 61 is the outer periphery of the semiconductor substrate 10 .
  • Reference numeral 41a denotes the outer periphery of the source electrode 41
  • reference numerals 63a and 63b denote the inner and outer peripheries of the gate metal wiring layer 63, respectively.
  • 3 to 5 are cross-sectional views showing cross-sectional structures taken along section lines A-A', B-B' and C-C' in FIG. 2A, respectively.
  • a silicon carbide semiconductor device 30 includes an active region 1 and an edge termination region 2 on a semiconductor substrate (semiconductor chip) 10 made of silicon carbide (SiC).
  • This is a vertical SiC-MOSFET with a trench gate structure.
  • the active region 1 is a region through which a main current (drift current) flows when the MOSFET is turned on, and a plurality of unit cells (components of elements) having the same structure of the MOSFET are arranged adjacent to each other.
  • the active region 1 has a substantially rectangular planar shape and is arranged substantially in the center (chip center) of the semiconductor substrate 10 .
  • source electrode 41, gate polysilicon wiring layer 62 and gate metal wiring layer 63 which will be described later, may be chamfered into a substantially arcuate shape.
  • the active region 1 is a region inside (on the chip center side) the longitudinal ends of the contact holes 40a and 40b, which will be described later, in the first direction X (the longitudinal direction of the gate trenches 37, which will be described later).
  • the active region 1 is a region inside the side wall of the outermost contact hole 40b (on the edge (chip edge) side of the semiconductor substrate 10) in a second direction Y (the lateral direction of the gate trench 37), which will be described later. is.
  • the longitudinal ends of the contact holes 40a and 40b in the active region 1 are the side surfaces of the insulating layers (the interlayer insulating film 40 and the gate insulating film 38) forming the sidewalls of the contact holes 40a and 40b.
  • a source electrode (first electrode) 41 is provided on the front surface of the semiconductor substrate 10 in the active region 1 .
  • the source electrode 41 covers substantially the entire active region 1 .
  • the source electrode 41 may extend in the intermediate region 3, which will be described later, and face the gate polysilicon wiring layer 62, which will be described later, in the depth direction Z with the interlayer insulating film 40 interposed therebetween.
  • a portion of the source electrode 41 exposed through an opening of a passivation film 42 functions as a source pad (electrode pad).
  • FIG. 1 shows an active region 1, a source electrode 41 and a source pad in a substantially rectangular planar shape having recesses recessed inward so as to surround three sides of a substantially rectangular planar gate pad 65, which will be described later. However, the planar shapes of these parts are appropriately set.
  • An intermediate region 3 between the active region 1 and the edge termination region 2 adjoins and surrounds the active region 1 .
  • the boundary between the intermediate region 3 and the edge termination region 2 is the inner edge of the breakdown voltage structure (in FIGS. 3 to 5, the inner edge of the innermost p ⁇ -type region 21 constituting the FLR structure 20 described later).
  • a gate pad (electrode pad) 65 , a gate resistor 66 and a gate runner 67 are arranged in the intermediate region 3 .
  • Gate pad 65 is formed of a gate polysilicon interconnection layer 68 a and a gate metal interconnection layer 69 .
  • the gate pad 65 may have, for example, a substantially rectangular planar shape with chamfered corners.
  • the gate pad 65 is separated from the gate runner 67 and arranged outside the gate runner 67 .
  • the gate resistor 66 is composed of, for example, a gate polysilicon wiring layer 68b.
  • Gate resistor 66 is arranged between gate pad 65 and gate runner 67 and electrically connects gate pad 65 and gate runner 67 .
  • the gate polysilicon wiring layer 68b forming the gate resistor 66 includes a gate polysilicon wiring layer 68a forming the gate pad 65 and a gate polysilicon wiring layer 62 forming the gate runner 67, which will be described later. Link.
  • the gate runner 67 is composed of the gate polysilicon wiring layer 62 and the gate metal wiring layer 63 .
  • Gate polysilicon interconnection layer 62 is arranged apart from contact holes 40 a and 40 b in active region 1 and surrounds active region 1 .
  • Gate metal wiring layer 63 is arranged apart from source electrode 41 and surrounds source electrode 41 .
  • the gate runner 67 curves inward along the gate pad 65 between the active region 1 and the gate pad 65 and extends to surround three sides of the gate pad 65 . That is, the gate runner 67 has a planar shape that is recessed inward at the portion facing the gate pad 65 .
  • Electrode pad may be arranged in the intermediate region 3 .
  • the electrode pad for gate resistance measurement is arranged outside the gate runner 67 and electrically connected to the gate runner 67 via a gate resistance (not shown).
  • the gate runner 67 also extends along the gate resistance measurement electrode pad between the active region 1 and the gate resistance measurement electrode pad, similarly to the portion between the active region 1 and the gate pad 65 . , and extends in a planar shape recessed inward so as to surround three sides of the electrode pad for gate resistance measurement.
  • FIG. 1b As described above, in the vicinity of the gate pad 65 and the electrode pad for gate resistance measurement, there is a portion 1b where the inner angle of the gate polysilicon wiring layer 62 is substantially right, like the corner portion 1a of the active region 1.
  • FIG. The edge termination region 2 is a region between the active region 1 and the chip edge, surrounds the active region 1 via the intermediate region 3, and relaxes the electric field on the front surface side of the semiconductor substrate 10. Hold pressure resistance.
  • the breakdown voltage is the limit voltage at which an avalanche breakdown occurs in the pn junction and the voltage between the source and the drain does not increase even if the current between the source and the drain is increased.
  • a breakdown voltage structure such as a Junction Termination Extension (JTE) structure or a Field Limiting Ring (FLR) structure is arranged in the edge termination region 2 .
  • This breakdown voltage structure relaxes or dissipates the electric field in the edge termination region 2 .
  • a field plate (FP) which is a metal electrode with a floating potential, is arranged in the edge termination region 2 to release charges accumulated over time in an insulating layer 60 and an interlayer insulating film 40, which will be described later. It may be a structure.
  • the semiconductor substrate 10 has respective epitaxial regions to be an n - -type drift region (first semiconductor region) 32 and a p-type base region (second semiconductor region) 34 on the front surface of an n + -type starting substrate 11 made of silicon carbide. Layers 12 and 13 are epitaxially grown in this order.
  • the semiconductor substrate 10 has a main surface on the p-type epitaxial layer 13 side as a front surface (first main surface) and a main surface on the n + -type starting substrate 11 side as a rear surface (second main surface).
  • the n + -type starting substrate 11 is the n + -type drain region 31 .
  • a portion of edge termination region 2 of p-type epitaxial layer 13 is removed to form a step 14 on the front surface of semiconductor substrate 10 .
  • the front surface of the semiconductor substrate 10, with the step 14 as a boundary, has a portion of the edge termination region 2 (hereinafter referred to as a second surface) rather than a portion 10a of the active region 1 and the intermediate region 3 (hereinafter referred to as a first surface). ) 10b is recessed toward the n + -type drain region 31 side.
  • a second surface 10 b of the front surface of semiconductor substrate 10 is an exposed surface of n ⁇ -type epitaxial layer 12 exposed by removing p-type epitaxial layer 13 .
  • a portion (third surface: mesa edge of step 14) 10c connecting first surface 10a and second surface 10b of the front surface of semiconductor substrate 10 has a p-type epitaxial layer exposed by removing p-type epitaxial layer 13. This is the side of layer 13 .
  • a p-type base region 34, an n + -type source region (third semiconductor region) 35, a p ++ -type contact region 36, and a gate trench 37 are provided on the first surface 10a side of the front surface of the semiconductor substrate 10.
  • a gate insulating film 38 and a gate electrode 39 are provided.
  • the gate trench 37 linearly extends to the intermediate region 3 in the first direction X (longitudinal direction) parallel to the front surface of the semiconductor substrate 10 .
  • a plurality of gate trenches 37 are arranged in stripes adjacent to each other in a second direction Y (transverse direction) that is parallel to the front surface of the semiconductor substrate 10 and orthogonal to the first direction X. As shown in FIG.
  • Gate trench 37 extends from first surface 10 a of the front surface of semiconductor substrate 10 through p-type epitaxial layer 13 to reach n ⁇ -type epitaxial layer 12 .
  • the gate insulating film 38 is provided along the inner wall of the gate trench 37 .
  • the gate insulating film 38 extends from the inner wall of the gate trench 37 onto the front surface of the semiconductor substrate 10 and reaches from the active region 1 to the chip edge on the front surface of the semiconductor substrate 10 .
  • the gate electrode 39 is provided on the gate insulating film 38 inside the gate trench 37 so as to fill the inside of the gate trench 37 .
  • the gate electrode 39 is connected to a gate polysilicon wiring layer 62 to be described later at the longitudinal end of the gate trench 37 .
  • the p-type base region 34, the n + -type source region 35 and the p ++ -type contact region 36 are selectively provided between the gate trenches 37 adjacent to each other.
  • the p-type base region 34 is a portion of the p-type epitaxial layer 13 excluding the n + -type source region 35, the p ++- type contact region 36, and the p ++- type contact extension portion 36a described later.
  • the side walls are in contact with the gate insulating film 38 .
  • the p-type base region 34 extends outward (chip edge side) from the active region 1 to reach the third surface 10 c of the front surface of the semiconductor substrate 10 .
  • P-type base region 34 is provided throughout active region 1 and intermediate region 3 .
  • a portion of the p-type base region 34 extending to the intermediate region 3 (hereinafter referred to as a p-type base extension portion (second semiconductor region)) 34a surrounds the active region 1 in a substantially rectangular shape.
  • the n + -type source region 35 and the p ++ -type contact region 36 are each selected between the first surface 10 a of the front surface of the semiconductor substrate 10 and the p-type base region 34 and in contact with the p-type base region 34 . , and is exposed on the first surface 10 a of the front surface of the semiconductor substrate 10 . To be exposed on the first surface 10 a of the front surface of the semiconductor substrate 10 is to be in contact with the source electrode 41 on the first surface 10 a of the front surface of the semiconductor substrate 10 .
  • the n + -type source region 35 is in contact with the gate insulating film 38 on the side walls of the gate trench 37 .
  • the p ++ -type contact region 36 is arranged farther from the gate trench 37 than the n + -type source region 35 .
  • the n + -type source region 35 (not shown in FIG. 4) and the p ++ -type contact region 36 linearly extend in the first direction X with substantially the same length as the longitudinal length of the contact hole 40a described later. do. Approximately the same length means that the lengths are the same within a range including tolerance due to process variations.
  • the p ++ -type contact region 36 is connected to a p ++ -type contact extension (fourth semiconductor region) 36a at an end in the longitudinal direction (first direction X).
  • the impurity concentration of the p ++ -type contact region 36 is, for example, about 1 ⁇ 10 19 /cm 3 or more and 1 ⁇ 10 21 /cm 3 or less. good.
  • the p ++ type contact region 36 may not be provided. In this case, instead of the p ++ type contact region 36, the p type base region 34 reaches the first surface 10a of the front surface of the semiconductor substrate 10 and is exposed.
  • the patterns of the n + -type source region 35 and the p ++ -type contact region 36 are not limited to this and can be changed in various ways.
  • the n + -type source regions 35 may be arranged in a ladder shape surrounding the p ++ -type contact regions 36 interspersed in the longitudinal direction of the trench, or the n + -type source regions 35 and the p ++ -type contacts may be arranged in a ladder shape.
  • the regions 36 may be arranged in stripes extending in the lateral direction perpendicular to the longitudinal direction of the trench.
  • An n ⁇ -type drift region 32 is provided between the p-type base region 34 and the n + -type drain region 31 in contact with the n + -type drain region 31 .
  • the n ⁇ -type drift region 32 extends from the active region 1 to the chip edge.
  • an n - type current diffusion region 33 and first and second p + -type regions are formed at a position deeper than the bottom surface of the gate trench 37 toward the n + -type drain region 31 side. 51 and 52 may be selectively provided.
  • the n-type current diffusion region 33 and the first and second p + -type regions 51 and 52 linearly extend in the first direction X with substantially the same length as the length of the gate trench 37 in the longitudinal direction.
  • the n-type current spreading region 33 is a so-called current spreading layer (CSL) that reduces spreading resistance of carriers.
  • the n-type current diffusion region 33 is in contact with the first and second p + -type regions 51 and 52 and the gate insulating film 38 in the second Y direction.
  • the n-type current diffusion region 33 is in contact with the p-type base region 34 on its upper surface (the end on the n + -type source region 35 side).
  • the n-type current diffusion region 33 is connected to an n-type current diffusion extension 33a, which will be described later. If the n-type current diffusion region 33 is not provided, the n ⁇ -type drift region 32 extends to the front surface side of the semiconductor substrate 10 and contacts the p-type base region 34 .
  • the first and second p + -type regions 51 and 52 have the function of relaxing the electric field applied to the gate insulating film 38 on the bottom surface of the gate trench 37 .
  • the depth positions of the first and second p + -type regions 51 and 52 can be set appropriately.
  • the first and second p + -type regions 51 and 52 terminate at a depth position shallower than the n-type current diffusion region 33 toward the n + -type drain region 31 side, and are substantially entirely surrounded by the n-type current diffusion region 33 .
  • the first and second p + -type regions 51 and 52 are located at substantially the same depth as the n-type current diffusion region 33 in the depth direction Z, or at the n + -type drain region 31 side of the n-type current diffusion region 33 . It may reach a deep position and be in contact with the n ⁇ -type drift region 32 .
  • the first and second p + -type regions 51 and 52 are connected to p + -type extensions 52a (not shown) at ends in the longitudinal direction (first direction X).
  • the first p + -type region 51 is provided apart from the p-type base region 34 and faces the bottom surface of the gate trench 37 in the depth direction Z. As shown in FIG. The first p + -type region 51 may reach the bottom surface of the gate trench 37 .
  • the first p + -type region 51 is formed by arranging another p + -type region (not shown) at a predetermined location between the first and second p + -type regions 51 and 52, or by using part of the first p + -type region 51 as the first It may be electrically connected to the second p + -type region 52 at a predetermined location by extending to the 2p + -type region 52 side.
  • the second p + -type region 52 is provided between the gate trenches 37 adjacent to each other and separated from the first p + -type region 51 and the gate trench 37 .
  • the upper surface of the second p + -type region 52 contacts the p-type base region 34 .
  • the portion other than the n + -type channel stopper region 23 to be described later is the n ⁇ -type drift region 32 .
  • the n ⁇ -type drift region 32 is provided between these regions and the n + -type drain region 31 in contact with these regions.
  • the interlayer insulating film 40 covers the entire front surface of the semiconductor substrate 10 so as to cover the gate electrode 39, a field oxide film 61 described later, and a gate polysilicon (poly-Si) wiring layer 62 described later. is provided on the gate insulating film 38 on the front surface of the .
  • contact holes 40a and 40b are provided which penetrate the interlayer insulating film 40 and the gate insulating film 38 in the depth direction Z and reach the front surface of the semiconductor substrate 10. As shown in FIG.
  • the contact holes 40a and 40b of the active region 1 extend in a stripe shape in the first direction X so that the distance w1 to a step 64 on the surface of the insulating layer 60 described later is within a predetermined range described later.
  • the outermost contact hole 40 b of the active region 1 is provided outside in the second direction Y from the outermost gate trench 37 .
  • a p ++ -type contact extending portion 36a which will be described later, is exposed over the entire outermost contact hole 40b of the active region 1.
  • n + -type source region 35 is provided outside in the second direction Y from the outermost gate trench 37 .
  • Contact holes 40a other than the outermost contact hole 40b of the active region 1 are provided between adjacent gate trenches 37 to expose the n + -type source region 35 and the p ++ -type contact region 36, and extend the longitudinal direction of the contact hole 40a.
  • the p ++ -type contact extension 36a is exposed at the end in the direction (first direction X).
  • a p ++ -type contact extending portion is formed in the depth direction Z at a position facing a gate polysilicon wiring layer 62 to be described later.
  • 36a is provided.
  • the p ++ -type contact extension portion 36 a is a portion of the p ++ -type contact region 36 extending to the intermediate region 3 .
  • the p ++ -type contact extension portion 36a is provided over the entire area between the first surface 10a of the front surface of the semiconductor substrate 10 and the p-type base extension portion 34a. It is exposed on the first and third surfaces 10a and 10c of the front surface.
  • the p-type base extension portion 34 a is exposed on the third surface 10 c of the front surface of the semiconductor substrate 10 .
  • Exposing the first to third surfaces 10a to 10c of the front surface of the semiconductor substrate 10 in the intermediate region 3 and the edge termination region 2 means contacting the gate insulating film 38 on the first to third surfaces 10a to 10c.
  • P-type base extension 34 a and p ++ -type contact extension 36 a surround active region 1 and extend inwardly from intermediate region 3 to gate trench 37 .
  • the p-type base extension portion 34a and the p ++- type contact extension portion 36a may extend in the first direction X between the gate trenches 37 adjacent to each other.
  • the p ++ -type contact extension 36 a is exposed over the entire outermost contact hole 40 b of the active region 1 .
  • the p ++ -type contact extension 36a may be exposed at the longitudinal end of the contact hole 40a in the active region 1.
  • FIG. The p ++ -type contact extension 36 a displaces the displacement current (hole current) generated in the n - -type drift region 32 of the edge termination region 2 during the switching transition period from on to off of the MOSFET to the outermost part of the active region 1 . It has a function of drawing out to the source electrode 41 through the contact hole 40b. If the p ++ -type contact region 36 is not provided, the p ++ -type contact extension 36 a contacts the p-type base region 34 .
  • the impurity concentration of the p ++ -type contact extension portion 36a is, for example, about 1 ⁇ 10 19 /cm 3 or more and 1 ⁇ 10 21 /cm 3 or less, specifically about 1 ⁇ 10 20 /cm 3 . .
  • a p + -type extension 52a and an n-type current diffusion extension 33a may be selectively provided between the p-type base extension 34a and the n - -type drift region 32, respectively.
  • P + -type extension 52a and n-type current diffusion extension 33a are portions extending to middle region 3 of second p + -type region 52 and n-type current diffusion region 33, respectively.
  • P + -type extension 52 a is arranged apart from gate trench 37 and surrounds active region 1 .
  • P + -type extending portion 52 a extends outward from step 14 to a position exposed on second surface 10 b of the front surface of semiconductor substrate 10 .
  • the p + -type extension 52 a may be exposed on the third surface 10 c of the front surface of the semiconductor substrate 10 .
  • N-type current diffusion extension 33 a is arranged between p + -type extension 52 a and gate trench 37 , surrounds active region 1 , and extends inward from intermediate region 3 to gate trench 37 .
  • the n-type current diffusion extension portion 33a may extend in the first direction X to between the gate trenches 37 adjacent to each other. These regions are connected between the third surface 10c of the front surface of the semiconductor substrate 10 and the p ++ -type contact extension 36a, the p-type base extension 34a and the p + -type extension 52a.
  • a p + type region 24 may be provided so as to.
  • the p + -type region 24 may extend outward from the step 14 to a position exposed on the second surface 10 b of the front surface of the semiconductor substrate 10 .
  • the entire front surface of the semiconductor substrate 10 in the intermediate region 3 and the edge termination region 2 is covered with an insulating layer in which a gate insulating film 38, a field oxide film 61 and an interlayer insulating film 40 are laminated in this order.
  • the entire front surface of semiconductor substrate 10 in intermediate region 3 and edge termination region 2 is in contact with gate insulating film 38 .
  • a gate polysilicon wiring layer 62 and a gate metal wiring layer 63 are laminated in this order on the gate insulating film 38 on the front surface of the semiconductor substrate 10 with a field oxide film 61 interposed therebetween. It is Gate polysilicon interconnection layer 62 and gate metal interconnection layer 63 surround active region 1 .
  • a field oxide film 61 and a gate polysilicon wiring layer 62 are provided between the gate insulating film 38 and the interlayer insulating film 40 .
  • Inner end portion 61a of field oxide film 61 is located outside from sidewalls of contact holes 40a and 40b of active region 1 (that is, the boundary between active region 1 and intermediate region 3).
  • An inner end portion 61a of field oxide film 61 is located outside a connecting portion 62a between gate polysilicon interconnection layer 62 and gate electrode 39.
  • a gate polysilicon interconnection layer 62 is arranged on the front surface of the semiconductor substrate 10 at the longitudinal end of the gate trench 37 with only the gate insulating film 38 interposed therebetween.
  • the inner edge 61a of the field oxide film 61 is positioned immediately below the gate polysilicon wiring layer 62 at any point on the outer periphery of the active region 1, and the contact holes 40a and 40b of the active region 1 are formed. is separated from the side wall by a distance w1 of about 21 ⁇ m or less.
  • a distance w1 from a step 64 (to be described later) formed on the surface of the insulating layer 60 (to be described later) at an inner end portion 61a of the field oxide film 61 to the contact holes 40a and 40b of the active region 1 is the active region where the distance w1 is the maximum. Even at the corner portion 1a of the region 1, the maximum distance is about 21 ⁇ m, which is about half the same distance w201 (FIGS. 13 to 15) of the conventional structure.
  • the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b in the active region 1 is preferably as short as possible.
  • the normal direction (from the center of the chip to the edge of the chip) of the relatively thin portion of the insulating layer 60 (the inner portion of the insulating layer 60 where only the gate insulating film 38 is formed) ) can be shortened, and the strength of the electric field across insulating layer 60 can be reduced by the displacement currents generated during the on-to-off switching transition of the MOSFET.
  • the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b in the active region 1 is defined as the contact holes 40a and 40b in the active region 1 in the first direction X from the inner edge 61a of the field oxide film 61.
  • the longitudinal end portion of the outermost contact hole 40b of the active region 1 extends obliquely from the inner end portion 61a of the field oxide film 61 with respect to the first and second directions X and Y. is the shortest distance w13 to
  • an insulating layer 60 formed by stacking a gate insulating film 38 and a field oxide film 61 in this order.
  • the insulating layer 60 extends from the intermediate region 3 to the chip edge.
  • the insulating layer 60 consists of a relatively thick portion formed by laminating a gate insulating film 38 and a field oxide film 61 in this order, and a relatively thick portion consisting of only the gate insulating film 38 inside this portion. a thin portion; Due to this thickness difference in the insulating layer 60 , a step 64 is formed on the surface of the insulating layer 60 so as to be recessed toward the drain electrode 43 inside the inner edge 61 a of the field oxide film 61 . Step 64 is formed all around intermediate region 3 and surrounds active region 1 .
  • the gate polysilicon wiring layer 62 is provided on the field oxide film 61 and extends inward from the field oxide film 61 through the step 64 at the inner end portion 61 a of the field oxide film 61 to form the intermediate region 3 . terminates on the gate insulating film 38 on the front surface of the semiconductor substrate 10 at . Therefore, over the entire circumference of the intermediate region 3, the portion of the insulating layer 60 between the front surface of the semiconductor substrate 10 and the gate polysilicon wiring layer 62 is relatively thin in the inner portion. ing.
  • the gate polysilicon wiring layer 62 faces the longitudinal end of the gate trench 37 in the depth direction Z and is connected to the gate electrode 39 at the longitudinal end of the gate trench 37 .
  • the gate metal wiring layer 63 is in contact with the gate polysilicon wiring layer 62 through the contact hole 40c of the interlayer insulating film 40.
  • Gate electrode 39 and gate pad 65 are electrically connected through gate runner 67 formed of gate polysilicon wiring layer 62 and gate metal wiring layer 63 and gate resistor 66 .
  • the gate pad 65 has, for example, a laminated structure similar to that of the gate runner 67, and is formed by laminating a gate polysilicon wiring layer 68a and a gate metal wiring layer 69 on the insulating layer 60 in this order.
  • the gate pad 65 is arranged outside the gate runner 67 (see FIG. 2B).
  • the gate pad 65 is arranged inside the step 14 on the front surface of the semiconductor substrate 10 .
  • 2B is the same as the cross-sectional structure from the active region 1 to the gate metal wiring layer 63 in FIG. 3 (the cross-sectional structure along the cutting line AA' in FIG. 2A). is.
  • the cross-sectional structure taken along line EE' in FIG. 2B is the same as the cross-sectional structure from active region 1 to gate metal wiring layer 63 in FIG. 4 (cross-sectional structure taken along line BB' in FIG. 2A).
  • the cross-sectional structure along the cutting line FF' in FIG. 2B is the same as the cross-sectional structure from the active region 1 to the gate metal wiring layer 63 in FIG. 5 (the cross-sectional structure along the cutting line CC' in FIG. 2A). .
  • the gate polysilicon wiring layer 62 has the same corner portions 1a of the active region 1 as the corner portions 1a of the active region 1 at the portions facing the gate pad 65 and the electrode pad for gate resistance measurement in the direction parallel to the semiconductor substrate 10, respectively. , there is a portion 1b (see FIG. 2B) where the interior angle is substantially right, and the displacement current tends to concentrate on this portion as well. Therefore, the distance w1 from the stepped portion 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b in the active region 1 is set within a range of 21 .mu.m or less at the portion 1b where the inner angle of the gate polysilicon wiring layer 62 is substantially right angle. By doing so, it is preferable to suppress the concentration of the displacement current.
  • the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b of the active region 1 is equal to the field.
  • Distances w21 to w23 (see FIG. 2B) from the inner end portion 61a of the portion of the oxide film 61 directly below the gate pad 65 to the contact holes 40a and 40b of the active region 1.
  • FIG. 2B These distances w21 to w23 are set substantially equal to the distances w11 to w13 from the inner edge 61a of the other portion of the field oxide film 61 to the contact holes 40a and 40b of the active region 1, respectively. be.
  • Approximately the same distance means that the lengths are the same within a range including tolerance due to process variations.
  • the distance w21 is the distance from the inner edge 61a of the portion of the field oxide film 61 directly below the gate pad 65 to the shortest longitudinal edge of the contact holes 40a and 40b in the active region 1 in the first direction X.
  • a distance w22 is the shortest distance from the inner end portion 61a of the portion of the field oxide film 61 directly below the gate pad 65 to the outer side wall of the contact hole 40b adjacent inwardly in the second direction Y.
  • the distance w23 is the first, second distance from the inner end 61a of the field oxide film 61 at the portion 1b where the gate polysilicon wiring layer 62 curves inward along the gate pad 65 so that the angle becomes substantially right on the inside. It is the shortest distance to the longitudinal end of the outermost contact hole 40b in the active region 1 in a direction oblique to the two directions X and Y.
  • the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b of the active region 1 in the portion of the gate polysilicon wiring layer 62 facing the electrode pad for measuring the gate resistance in the direction parallel to the semiconductor substrate 10; is the distance (not shown) from the inner end portion 61a of the portion of the field oxide film 61 immediately below the electrode pad for gate resistance measurement to the contact holes 40a and 40b of the active region 1;
  • the distance from the inner end portion 61a of the portion of the field oxide film 61 immediately below the electrode pad for gate resistance measurement to the contact holes 40a and 40b of the active region 1 means that the gate pad 65 in the description of the distances w21 to w23 is gated. This is the distance read as the electrode pad for resistance measurement.
  • a plurality of p ⁇ -type regions 21 forming a spatially modulated FLR structure 20 and A plurality of p ⁇ -type regions 22 are selectively provided, and an n + -type channel stopper region 23 is selectively provided outside the FLR structure 20 apart from the FLR structure 20 .
  • a field plate (FP) is not provided, and the entire second surface 10 b of the front surface of the semiconductor substrate 10 is covered with an insulating layer 60 .
  • the spatial modulation type FLR structure 20 is a breakdown voltage structure in which the p-type impurity concentration per unit volume is gradually lowered toward the outside.
  • the plurality of p ⁇ -type regions 21 are arranged apart from each other and concentrically surround the active region 1 .
  • the p - -type regions 21 located further outward have a narrower width (width in the normal direction) and a wider distance between the p - -type regions 21 adjacent to the inner side.
  • the innermost p ⁇ -type region 22 surrounds all p ⁇ -type regions 21 and is located between all p ⁇ -type regions 21 adjacent to each other.
  • Innermost p ⁇ -type region 21 and innermost p ⁇ -type region 22 are normally adjacent to p + -type extension 52a, forming p + -type region 24 and p + -type extension 52a. It is electrically connected to the p-type base extension portion 34a via or is in direct contact with the p-type base extension portion 34a.
  • a plurality of p ⁇ -type regions 22 are spaced apart from each other and concentrically surround the active region 1 .
  • the p ⁇ -type regions 22 arranged on the outer side have narrower widths (widths in the normal direction) and are spaced from the p ⁇ -type regions 22 adjacent to each other on the inner side.
  • a plurality of p ⁇ -type regions 22 are arranged outside the p ⁇ -type regions 21 except for the innermost p ⁇ -type region 22 .
  • An n ⁇ -type drift region 32 surrounds all p ⁇ -type regions 22 and is disposed between all adjacent p ⁇ -type regions 22 .
  • the outermost p ⁇ -type region 22 faces the n + -type channel stopper region 23 via the n ⁇ -type drift region 32 in the normal direction.
  • the n + -type channel stopper region 23 is provided outside the FLR structure 20 and separated from the FLR structure 20 .
  • the n + -type channel stopper region 23 is exposed at the edge of the semiconductor substrate 10 .
  • the n + -type channel stopper region 23 has a function of suppressing a depletion layer extending outward from the active region 1 in the n - -type drift region 32 when the MOSFET is turned off.
  • a channel stopper electrode (not shown) is not provided.
  • the conductivity type of the channel stopper region 23 may be p + type.
  • the source electrode 41 is in ohmic contact with the front surface of the semiconductor substrate 10 inside the contact holes 40a and 40b, and has a p-type base region 34, an n + -type source region 35, a p ++ -type contact region 36, and a p-type base region. It is electrically connected to extension 34a and p ++ type contact extension 36a.
  • the source electrode 41 may extend outward on the interlayer insulating film 40 and terminate at a position facing the gate polysilicon wiring layer 62 in the depth direction Z. As shown in FIG.
  • a barrier metal (not shown) may be provided between source electrode 41 and interlayer insulating film 40 in active region 1 to prevent mutual reaction between source electrode 41 and interlayer insulating film 40 and its underlying layer.
  • the passivation film 42 covers the entire front surface of the semiconductor substrate 10 .
  • the source electrode 41 and the gate pad 65 are exposed through different openings in the passivation film 42, respectively.
  • the passivation film 42 is, for example, a polyimide film. It suffices that the n ⁇ -type epitaxial layer is exposed on the front surface of the semiconductor substrate 10 in the edge termination region 2 , and the front surface of the semiconductor substrate 10 extends from the active region 1 to the chip edge without providing a step 14 . It may be a continuous flat surface.
  • the drain electrode (second electrode) 43 is in ohmic contact with the entire back surface of the semiconductor substrate 10 (the back surface of the n + -type starting substrate 11).
  • silicon carbide semiconductor device 30 SiC-MOSFET
  • a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 39 while a positive voltage (forward voltage) is applied to the drain electrode 43 with respect to the source electrode 41
  • the gate trench 37 of the p-type base region 34 A channel (n-type inversion layer) is formed along the .
  • a current drift current flows from the n + -type drain region 31 through the channel toward the n + -type source region 35, turning on the MOSFET.
  • the first and second p + -type regions 51, 52 and A pn junction (main junction) between the p-type base region 34, the n-type current diffusion region 33 and the n ⁇ -type drift region 32 is reverse-biased, and no current flows, so the MOSFET maintains its off state.
  • the pn junction is reverse-biased, so that a depletion layer spreads from the pn junction, and the predetermined withstand voltage of the active region 1 is ensured.
  • the depletion layer spreading from the pn junction of the active region 1 spreads over the edge termination region 2 by the pn junction between the p ⁇ -type region 22 of the edge termination region 2 and the n ⁇ -type drift region 32. It extends in the normal direction outward (toward the chip edge).
  • a predetermined breakdown voltage based on the dielectric breakdown field strength and the depletion layer width of silicon carbide can be ensured by the extension of the depletion layer outward from edge termination region 2 .
  • the electric field of the edge termination region 2 is dispersed by the FLR structure 20, so that the breakdown voltage of the edge termination region 2 can be improved.
  • a steep dV/dt (voltage change between drain and source per unit time) that occurs during the switching transition from on to off of the MOSFET causes a displacement current (positive A hole current) is generated and flows toward the active region 1 .
  • This displacement current flows from the n ⁇ -type drift region 32 of the edge termination region 2 to the p ++ -type contact extension 36a through the p + -type extension 52a and the p - type base extension 34a. It is pulled out to the source electrode 41 through the contact holes 40a and 40b.
  • the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b in the active region 1 is set within a range of about 21 .mu.m or less over the entire circumference of the active region 1.
  • the voltage drop across the p-type regions (p ++ -type contact extension 36a, p-type base extension 34a, and p + -type extension 52a) is reduced, and the intensity of the electric field applied to the insulating layer 60 is reduced. It is from.
  • generation of a gate leak current is suppressed at the corner portion 1a (see FIG. 1) of the active region 1 where the displacement current is particularly likely to concentrate, and the insulating layer 60 (gate insulating film 38) is suppressed. dielectric breakdown can be prevented.
  • FIGS. 6 to 9 are cross-sectional views showing states in the process of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • 6-9 show active region 1 in (a) and intermediate region 3 and edge termination region 2 in (b).
  • FIG. 10 is a plan view of part of the silicon carbide semiconductor device in the middle of manufacturing according to the embodiment, viewed from the front surface side of the semiconductor substrate.
  • FIG. 10 shows an enlarged view of the vicinity of the boundary between the active region 1 and the intermediate region 3.
  • the position of the contact hole 40a in the active region 1 is indicated by a dashed line, and the gate insulating film 38 inside the gate trench 37 is omitted.
  • an n + -type starting substrate (starting wafer) 11 made of silicon carbide is prepared.
  • the n ⁇ -type epitaxial layer 12 to be the n ⁇ -type drift region 32 is epitaxially grown.
  • a first p + -type region 51 and a second p + -type region 52 are formed in the surface region of the n - -type epitaxial layer 12 in the active region 1. and a lower portion (portion on the n + -type drain region 31 side) are selectively formed.
  • the lower portion of the p + -type extension portion 52a is formed in the intermediate region 3 at the same time as the lower portion of the second p + -type region 52 is formed.
  • the lower part of the n-type current diffusion region 33 is formed in the surface region of the n ⁇ -type epitaxial layer 12 in the active region 1 by photolithography and ion implantation of n-type impurities.
  • the lower portion of the n-type current diffusion extension portion 33a is formed in the intermediate region 3 at the same time as the lower portion of the n-type current diffusion region 33 is formed.
  • epitaxial growth is further performed to increase the thickness of the n ⁇ -type epitaxial layer 12 to a predetermined thickness.
  • photolithography and ion implantation of a p-type impurity such as aluminum are applied to the thickened portion of the n ⁇ -type epitaxial layer 12 so as to be adjacent to the lower portion of the second p + -type region 52 in the depth direction Z. , selectively form the upper portion of the second p + -type region 52 (the portion on the n + -type source region 35 side).
  • an n-type current diffusion region 33 is formed in the portion where the thickness of the n ⁇ -type epitaxial layer 12 is increased so as to be adjacent to the bottom of the n-type current diffusion region 33 in the depth direction Z.
  • An upper portion of diffusion region 33 is formed.
  • the upper portion of the p + -type extending portion 52 a is formed so as to be adjacent to the lower portion of the p + -type extending portion 52 a in the depth direction Z at the same time as the upper portion of the second p + -type region 52 .
  • the upper portion of the n-type current diffusion extension portion 33a is formed so as to be adjacent to the lower portion of the n-type current diffusion extension portion 33a in the depth direction Z.
  • An upper portion and a lower portion formed so as to be adjacent to each other in the depth direction Z of the initially epitaxially grown portion and the thickened portion of the n ⁇ -type epitaxial layer 12 are connected to form a second p + Type region 52, n-type current diffusion region 33, p + -type extension 52a and n-type current diffusion extension 33a are formed, respectively.
  • a p-type epitaxial layer 13 is epitaxially grown on the n ⁇ -type epitaxial layer 12 .
  • a semiconductor substrate (semiconductor wafer) 10 in which epitaxial layers 12 and 13 are laminated in this order on an n + -type starting substrate 11 is completed.
  • the portion of the p-type epitaxial layer 13 on the side of the edge termination region 2 is removed by etching, and the front surface of the semiconductor substrate 10 is exposed to the active region 1 and the intermediate region 3 (first surface 10a).
  • a step 14 is formed by lowering the portion of the edge termination region 2 (second surface 10b).
  • the n ⁇ -type epitaxial layer 12 is exposed on the second surface 10 b which has newly become the front surface of the semiconductor substrate 10 .
  • a third surface 10c connecting the first surface 10a and the second surface 10b of the front surface of the semiconductor substrate 10 may form an obtuse angle (inclined surface) with respect to the first and second surfaces 10a and 10b, for example. and may form a substantially right angle (vertical plane).
  • a side surface of the p-type epitaxial layer 13 is exposed on the third surface 10 c of the front surface of the semiconductor substrate 10 .
  • Photolithography and ion implantation under predetermined conditions are then repeated to selectively form an n + -type source region 35 and a p ++ -type contact region 36 in the surface region of the p-type epitaxial layer 13 .
  • the p - type impurity ion-implanted to form the p++-type contact region 36 is, for example, aluminum (Al).
  • the p ++ -type contact extension 36a is formed simultaneously with the p ++ -type contact region 36 .
  • the impurity concentration of the p-type epitaxial layer 13 on the side of the n + -type starting substrate 11 from the n + -type source region 35, the p ++ -type contact region 36 and the p ++ -type contact extension portion 36a remains unchanged without ion implantation.
  • the remaining portion becomes the p-type base region 34 and the p-type base extension portion 34a.
  • photolithography and ion implantation under predetermined conditions are repeatedly performed to form a spatial modulation type in the surface region of the n ⁇ -type epitaxial layer 12 exposed on the second surface 10 b of the front surface of the semiconductor substrate 10 in the edge termination region 2 .
  • p ⁇ -type region 21 and p ⁇ -type region 22, and n + -type channel stopper region 23, which constitute the FLR structure 20, are selectively formed.
  • a p + -type region 24 may be formed in the surface region of the third surface 10 c of the front surface of the semiconductor substrate 10 in the intermediate region 3 .
  • the n + type starting substrate 11 side of the p ⁇ type region 21, the p ⁇ type region 22 and the n + type channel stopper region 23 is left as it is without ion implantation.
  • the portion remaining with the impurity concentration becomes the n ⁇ -type drift region 32 .
  • a heat treatment (activation annealing) is performed to activate the impurities ion-implanted into the epitaxial layers 12 and 13 .
  • This activation annealing is performed by ion implantation in all diffusion regions (n-type current diffusion region 33, n-type current diffusion extension 33a, first and second p + -type regions 51 and 52, p + -type extension 52a, n).
  • a gate trench 37 facing the first p + -type region 51 in the depth direction Z is formed.
  • a plurality of gate trenches 37 are formed in stripes extending in the first direction X. As shown in FIG. The longitudinal ends of the gate trench 37 terminate inside the intermediate region 3 (see FIG. 10).
  • a gate insulating film 38 is formed along the entire front surface of semiconductor substrate 10 and the inner walls (side walls and bottom surface) of gate trench 37 .
  • a field oxide film 61 is deposited on the gate insulating film 38 on the front surface of the semiconductor substrate 10, and the gate insulating film 38 and the field oxide film 61 are laminated in this order.
  • An insulating layer 60 is formed.
  • the active region 1 portion of the field oxide 61 is removed, leaving only the intermediate region 3 and the edge termination region 2 .
  • the gate insulating film 38 and the field oxide film 61 are stacked on the surface of the insulating layer 60 to form a relatively thick portion, and a relatively thin portion consisting only of the gate insulating film 38, A step 64 (see FIGS. 3 to 5) is generated due to the thickness difference between the two.
  • the field oxide film 61 is arranged so as not to cover at least part of the end of the gate trench 37 .
  • the entire ends of the gate trenches 37 may not be covered with the field oxide film 61 (see FIG. 10), or the ends of the gate trenches 37 adjacent to each other among the ends of the gate trenches 37 may be connected to each other. Only the connecting portion 37a may be covered with the field oxide film 61.
  • the distance w1 from the inner end portion 61a of the field oxide film 61 to the contact holes 40a and 40b formed in a later step is set to be about 21 .mu.m or less.
  • a polysilicon layer 70 is deposited all over the front surface of the semiconductor substrate 10 so as to fill the gate trenches 37 .
  • the polysilicon layer 70 is selectively removed by photolithography and etching to leave a portion of the polysilicon layer 70 that will become the gate electrode 39 inside the gate trench 37.
  • a portion of the gate runner 67 that will become the gate polysilicon wiring layer 62, a portion that will become the gate polysilicon wiring layer 68a that constitutes the gate pad 65, and a portion that will become the gate polysilicon wiring layer 68b that constitutes the gate resistance 66 will be separated. It is left on the outermost surface of the front surface of the semiconductor substrate 10 .
  • the gate polysilicon wiring layer 62 is left so as to cover the longitudinal ends of the gate trenches 37 .
  • each gate trench 37 is not covered with the field oxide film 61 when the polysilicon layer 70 is deposited.
  • the entire end of the gate trench 37 (length d1 in FIG. 10) may not be covered with the field oxide film 61 .
  • the inner end portion 61a of the field oxide film 61 is extended inwardly by the length d2, and the approximately arc-shaped planar connecting portion 37a connecting the end portions of the gate trenches 37 adjacent to each other is field-oxidized. It is also possible to cover with the film 61 and not cover with the field oxide film 61 only the portion inside the connecting portion 37a at the end of the gate trench 37 (the portion of length d3 in FIG. 10).
  • each gate trench 37 By leaving at least a part of the longitudinal end of each gate trench 37 not covered with the field oxide film 61 , the front surface of the semiconductor substrate 10 is embedded in the gate trench 37 .
  • the gate polysilicon wiring layer 62 forming the gate runner 67 and the gate electrode 39 are connected to each other at the longitudinal ends of the gate trenches 37 only by selectively removing the polysilicon layer 70 deposited on the entire surface of the gate trenches 37. can be left in
  • the gate polysilicon wiring layer 62 forming the gate runner 67 and the gate polysilicon wiring layer 68a forming the gate pad 65 are connected by the gate polysilicon wiring layer 68b forming the gate resistor 66. state (see FIG. 2B).
  • the inner end portion 61a of the field oxide film 61 is positioned outside the connecting portion 62a between the gate polysilicon interconnection layer 62 and the gate electrode 39.
  • FIG. The gate polysilicon wiring layer 62 faces the p ++ -type contact extending portion 36a in the depth direction Z at the connecting portion 62a with the gate electrode 39 with only the gate insulating film 38 interposed therebetween.
  • the field oxide film 61 exists entirely between the connecting portion 62a between the gate polysilicon wiring layer 62 and the gate electrode 39 and the gate polysilicon wiring layer 62 (field oxidation in FIG. 10).
  • a contact hole penetrating the field oxide film 61 in the depth direction Z is formed to connect the gate polysilicon wiring layer 62 and the gate electrode 39 .
  • the width of the field oxide film 61 is increased by wet etching simultaneously with the removal of the active region 1 portion of the field oxide film 61. Forming a narrow contact hole is difficult in terms of process. Another problem arises when a contact hole is formed in the field oxide film 61 by dry etching.
  • the gate polysilicon wiring layer 62 extends inwardly from above the field oxide film 61 of the insulating layer 60 via a step 64 (see FIGS. 3 to 5) on the surface of the insulating layer 60 to form the gate insulating film 38 of the insulating layer 60. It is arranged so as to face at least a part of the longitudinal end of the gate trench 37 via a chisel.
  • an interlayer insulating film 40 is formed all over the front surface of semiconductor substrate 10 to cover gate electrode 39 and gate polysilicon interconnection layers 62, 68a and 68b.
  • contact holes 40a and 40b are formed in the active region 1 in the depth direction Z through the interlayer insulating film 40 and the gate insulating film 38 to reach the front surface of the semiconductor substrate 10. .
  • the n + -type source region 35 and the p ++ -type contact region 36 are exposed in the contact holes 40a other than the outermost contact hole 40b of the active region 1 .
  • the p ++ type contact extension 36a is exposed.
  • a contact hole 40c that penetrates the interlayer insulating film 40 in the depth direction Z and reaches the gate polysilicon wiring layer 62 and a contact hole that reaches the polysilicon wiring layer 68a are formed in the intermediate region 3 by photolithography and etching.
  • the interlayer insulating film 40 is flattened (reflowed) by heat treatment.
  • a metal layer is formed all over the front surface of the semiconductor substrate 10 so as to fill the contact holes.
  • the metal layer is patterned to leave portions to become the source electrode 41, the gate metal wiring layer 63 forming the gate runner 67, and the gate metal wiring layer 69 forming the gate pad 65, respectively.
  • the source electrode 41 is in ohmic contact with the front surface of the semiconductor substrate 10 inside the contact holes 40a and 40b.
  • the source electrode 41 is arranged apart from the gate metal interconnection layer 63 and the gate metal interconnection layer forming the gate pad 65 .
  • Gate metal interconnection layer 63 forming gate runner 67 is in contact with gate polysilicon interconnection layer 62 at contact hole 40c.
  • Gate metal interconnection layer 69 forming gate pad 65 is in contact with gate polysilicon interconnection layer 68a through a contact hole (not shown).
  • Gate metal interconnection layers 63 and 69 may be connected to each other on polysilicon interconnection layer 68 b forming gate resistor 66 .
  • a drain electrode 43 is formed on the back surface of the semiconductor substrate 10 .
  • a passivation film 42 is formed on the entire front surface of the semiconductor substrate 10 to cover the source electrode 41 , the gate metal wiring layer 63 and the gate metal wiring layer forming the gate pad 65 .
  • the source electrode 41 (source pad) and the gate pad 65 are exposed in different openings formed by selectively removing the passivation film 42 .
  • the semiconductor substrate 10 semiconductor wafer
  • MOSFETs silicon carbide semiconductor devices 30
  • a gate poly forming a gate runner is formed on the front surface of a semiconductor substrate in an intermediate region between an active region and an edge termination region with an insulating layer interposed therebetween.
  • a silicon wiring layer is arranged.
  • the insulating layer is formed by laminating a gate insulating film and a field oxide film in this order.
  • a p ++ -type contact extension is arranged adjacent to the insulating layer in the depth direction in the surface region of the front surface of the semiconductor substrate immediately below the gate polysilicon wiring layer.
  • the insulating layer has a relatively thick portion formed by laminating the gate insulating film and the field oxide film, and a relatively thick portion. and a relatively thin portion consisting only of the inner gate insulating film, and have a step on the surface due to the thickness difference between them.
  • the distance from the step on the surface of the insulating layer to the contact hole in the active region is set within a range of about 21 ⁇ m or less. This allows displacement currents induced in the edge termination region during the MOSFET on-to-off switching transition to pass through the intermediate p-type regions (p + -type extension, p-type base extension and p ++ -type contact extension). ) to the source electrode from the contact hole in the active region, the voltage drop in the p-type region in the intermediate region can be reduced.
  • the electric field strength applied to the insulating layer between the p-type region of the intermediate region and the gate polysilicon wiring layer can be reduced, so that the insulating layer is formed of only the gate insulating film and has a relatively small thickness. Even if there is a thin portion, it is possible to suppress deterioration of the gate insulating film due to a displacement current at the thin portion, and it is possible to suppress dielectric breakdown of the insulating layer.
  • the lower the temperature of the semiconductor substrate the lower the number of carriers in the semiconductor substrate.
  • the potential on the surface side becomes higher.
  • the conventional structure see FIGS. 13 to 15
  • the dielectric breakdown occurs in the insulating layer due to the potential rise on the front surface side of the semiconductor substrate in the intermediate region.
  • the front surface side of the semiconductor substrate in the intermediate region can be suppressed, and dielectric breakdown of the insulating layer does not occur. Therefore, compared with the conventional structure, the operating environment of the MOSFET has a wider range of operating temperature, and a highly reliable semiconductor device can be provided.
  • FIG. 11 is a characteristic diagram showing the operating environment temperature dependency of the distance from the step on the surface of the insulating layer to the contact in Experimental Example 1.
  • the horizontal axis of FIG. 11 is the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b in the active region 1 (the distance from the step on the surface of the insulating layer to the contacts is shown in FIG. 11).
  • the vertical axis of FIG. 11 represents the temperature of the semiconductor substrate 10 during the operation of Experimental Example 1.
  • FIG. The temperature of the semiconductor substrate 10 at the initial stage of operation of Experimental Example 1 is in thermal equilibrium with the temperature of the experimental environment of Experimental Example 1.
  • the distance from the step on the surface of the insulating layer between the front surface of the semiconductor substrate in the intermediate region and the gate polysilicon wiring layer to the contact hole in the active region is different (specifically, 21 ⁇ m, 27 ⁇ m, 27 ⁇ m). .5 ⁇ m, 33 ⁇ m, 35 ⁇ m and 54 ⁇ m) samples were prepared.
  • the sample in which the distance w1 from the step 64 on the surface of the insulating layer 60 to the contact holes 40a and 40b of the active region 1 is 21 ⁇ m is the silicon carbide semiconductor device 30 according to the embodiment ( 1, 2A, 2B, and 3 to 5), and the other samples correspond to the silicon carbide semiconductor device 230 of the comparative example (see FIGS. 13 to 15).
  • Each sample of Experimental Example 1 was subjected to dV/dt (unit FIG. 11 shows the result of confirming whether or not dielectric breakdown occurred by generating a voltage change between the drain and the source per time.
  • a sample that had a dielectric breakdown at one dV/dt was defined as "dielectric breakdown occurred (x mark)"
  • a sample that did not have a dielectric breakdown at one dV/dt was defined as "no dielectric breakdown (marked with x)”. ⁇ mark)”.
  • the reason for this is that as the evaluation temperature becomes lower, the number of carriers in the semiconductor substrates 10 and 210 decreases, and the resistance of the p ++ -type contact extensions 36a and 236a increases by the decrease in carriers.
  • the distance w1 from the step 64 to the contact holes 40a and 40b of the active region 1 to 21 ⁇ m or less the edge termination region is reduced by dV/dt during the switching transition from on to off of the MOSFET compared to other samples. This is because the time for extracting the displacement current generated in the active region 1 from the contact holes 40a and 40b of the active region 1 to the source electrode 41 becomes shorter, and the strength of the electric field applied to the insulating layer 60 becomes lower.
  • FIG. 12 is a characteristic diagram showing the temperature dependence of the resistance value of the p-type region of Example 2.
  • Two samples of Experimental Example 2 were prepared with different doses of aluminum (Al) ion-implanted into the p-type epitaxial layer 13 to form the p ++ -type contact extension 36a.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.
  • the gate finger is configured similarly to the gate runner. Since there is a portion where the gate polysilicon wiring layer is arranged on the front surface of the semiconductor substrate only through the gate insulating film, contact holes between the gate fingers and the active region (ohmic contact portion between the source electrode and the semiconductor substrate) are formed.
  • the present invention can be applied between contact holes that become (contacts).
  • the gate electrode of the current sense is formed in the gate polysilicon wiring layer forming the gate runner with the same structure as the gate electrode of the main semiconductor element. concatenated.
  • a gate polysilicon wiring layer forming a gate runner is provided on the front surface of the semiconductor substrate at a portion facing the current sense with only the gate insulating film of the current sense interposed therebetween. Therefore, between the gate polysilicon wiring layer forming the gate runner and the contact hole (second contact hole) in which the source contact of the current sense (the electrical contact portion between the source electrode and the semiconductor substrate) is formed.
  • the present invention is applicable.
  • the current sense is a MOSFET having the same structure as the main semiconductor element, and is connected in parallel to the main semiconductor element and has a function of detecting overcurrent (OC: Over Current) flowing through the main semiconductor element.
  • the current sense may be placed either inside or outside the gate runner.
  • the present invention can be applied to a planar gate structure instead of the trench gate structure.
  • the present invention is similarly established even if the conductivity type (n-type, p-type) is reversed.
  • the silicon carbide semiconductor device according to the present invention is useful for power semiconductor devices that control high voltage and high current.

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Abstract

活性領域（１）とエッジ終端領域（２）との間の中間領域（３）において半導体基板（１０）のおもて面上に、ゲート絶縁膜（３８）およびフィールド酸化膜（６１）をこの順に積層してなる絶縁層を介してゲートポリシリコン配線層（６２）が設けられている。フィールド酸化膜（６１）の内側の端部（６１ａ）はゲートポリシリコン配線層（６２）の直下に位置し、ゲートポリシリコン配線層（６２）はフィールド酸化膜（６１）上から内側へ延在してゲート絶縁膜（３８）上で終端する。ゲートポリシリコン配線層（６２）の直下の絶縁層の表面には、フィールド酸化膜（６１）の内側の端部（６１ａ）上に、フィールド酸化膜（６１）の有無による厚さ差により段差が形成される。この絶縁層の表面の段差から活性領域（１）のコンタクトホール（４０ａ，４０ｂ）までの距離（ｗ１）は２１μｍ以下である。これにより、動作環境の温度適用範囲が広くなり、信頼性が向上する。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関する。
　従来、炭化珪素（ＳｉＣ）を半導体材料とする炭化珪素半導体装置として、ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）が公知である。ＳｉＣ－ＭＯＳＦＥＴでは、活性領域とエッジ終端領域との間の中間領域において半導体基板のおもて面上に活性領域からゲート絶縁膜が延在し、このゲート絶縁膜上にフィールド酸化膜を介してゲートランナーが設けられている。
　従来の炭化珪素半導体装置の構造について説明する。図１３は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一部を示す平面図である。図１３には、活性領域２０１のコーナー部（頂点）２０１ａ付近を示す。図１４，１５は、それぞれ図１３の切断線ＡＡ－ＡＡ’および切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。図１３～１５に示す従来の炭化珪素半導体装置２３０は、炭化珪素からなる半導体基板（半導体チップ）２１０に、活性領域２０１と、活性領域２０１の周囲を囲むエッジ終端領域２０２と、を備えたトレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴである。
　半導体基板２１０は、炭化珪素からなるｎ+型出発基板２１１上にｎ-型ドリフト領域２３２およびｐ型ベース領域２３４となる各エピタキシャル層２１２，２１３をこの順にエピタキシャル成長させてなる。半導体基板２１０は、ｐ型エピタキシャル層２１３側の主面をおもて面とし、ｎ+型出発基板２１１側の主面を裏面とする。活性領域２０１には、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の構成単位）が互いに隣接して配置される。活性領域２０１は、略矩形状の平面形状を有し、半導体基板２１０の略中央（チップ中央）に設けられている。
　活性領域２０１は、後述するゲートトレンチ２３７の長手方向（後述する第１方向Ｘ）において後述するコンタクトホール２４０ａ，２４０ｂの長手方向の端部よりも内側（チップ中央側）の領域である。活性領域２０１は、ゲートトレンチ２３７の短手方向（後述する第２方向Ｙ）において最も外側のコンタクトホール２４０ｂの外側（半導体基板２１０の端部（チップ端部）側）の側壁よりも内側の領域である。コンタクトホール２４０ａ，２４０ｂの長手方向の端部とは、コンタクトホール２４０ａ，２４０ｂの側壁を形成する絶縁層（層間絶縁膜２４０およびゲート絶縁膜２３８）の側面である。
　活性領域２０１において半導体基板２１０のおもて面側に、一般的なトレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域２３４、ｎ+型ソース領域２３５、ｐ++型コンタクト領域２３６、ゲートトレンチ２３７、ゲート絶縁膜２３８およびゲート電極２３９で構成される。ゲートトレンチ２３７は、半導体基板２１０のおもて面に平行な第１方向Ｘ（長手方向）に直線状に延在して活性領域２０１内で終端する。ゲートトレンチ２３７は、半導体基板２１０のおもて面に平行な方向でかつ第１方向Ｘと直交する第２方向Ｙ（短手方向）に互いに隣り合うストライプ状に複数配置される。
　ゲートトレンチ２３７が第２方向Ｙに互いに隣り合うように配置されることで、同一構造の複数の単位セルが第２方向Ｙに隣接して配置される。ゲート絶縁膜２３８は、ゲートトレンチ２３７の内壁に沿って設けられるとともに、ゲートトレンチ２３７の内壁から半導体基板２１０のおもて面上に延在している。ゲート絶縁膜２３８は、半導体基板２１０のおもて面上を活性領域２０１からチップ端部まで達する。ゲート電極２３９は、ゲートトレンチ２３７の内部においてゲート絶縁膜２３８上に、ゲートトレンチ２３７の内部を埋め込むように設けられている。
　ゲート電極２３９は、ゲートトレンチ２３７の長手方向の端部において後述するゲートポリシリコン（ｐｏｌｙ－Ｓｉ）配線層２６２に連結されている。層間絶縁膜２４０は、ゲート電極２３９、ゲートポリシリコン配線層２６２およびフィールド酸化膜２６１を覆うように、半導体基板２１０のおもて面の全域にわたって、半導体基板２１０のおもて面のゲート絶縁膜２３８上に設けられている。活性領域２０１には、深さ方向Ｚに層間絶縁膜２４０およびゲート絶縁膜２３８を貫通して半導体基板２１０のおもて面に達するコンタクトホール２４０ａ，２４０ｂが設けられている。
　活性領域２０１のコンタクトホール２４０ａ，２４０ｂは、第１方向Ｘにストライプ状に延在する。活性領域２０１の最も外側のコンタクトホール２４０ｂは、最も外側のゲートトレンチ２３７よりも第２方向Ｙに外側に設けられている。活性領域２０１の最も外側のコンタクトホール２４０ｂの全域に、後述するｐ++型コンタクト延在部２３６ａが露出される。活性領域２０１の他のコンタクトホール２４０ａは、互いに隣り合うゲートトレンチ２３７間に設けられ、ｎ+型ソース領域２３５およびｐ++型コンタクト領域２３６を露出し、かつ長手方向（第１方向Ｘ）の端部でｐ++型コンタクト延在部２３６ａを露出する。
　活性領域２０１とエッジ終端領域２０２との間の中間領域２０３は、活性領域２０１に隣接して、活性領域２０１の周囲を略矩形状に囲む。中間領域２０３において半導体基板２１０のおもて面の表面領域に、深さ方向Ｚに後述するゲートポリシリコン配線層２６２の全面に対向するように、ｐ++型コンタクト延在部２３６ａが設けられている。ｐ++型コンタクト延在部２３６ａは、ｐ++型コンタクト領域２３６の中間領域２０３に延在する部分である。ｐ++型コンタクト延在部２３６ａは、半導体基板２１０のおもて面とｐ型ベース延在部２３４ａとの間の全域に設けられている。
　ｐ型ベース延在部２３４ａは、ｐ型ベース領域２３４の中間領域２０３に延在する部分である。ｐ型ベース延在部２３４ａおよびｐ++型コンタクト延在部２３６ａは、活性領域２０１の周囲を囲み、内側にゲートトレンチ２３７まで延在する。ｐ++型コンタクト延在部２３６ａは、活性領域２０１の最も外側のコンタクトホール２４０ｂの全域に露出される。ｐ型ベース延在部２３４ａとｎ-型ドリフト領域２３２との間に、ｐ+型延在部２５２ａが設けられている。ｐ+型延在部２５２ａは、ゲートトレンチ２３７と離れて配置されて、活性領域２０１の周囲を囲む。
　中間領域２０３において半導体基板２１０のおもて面のゲート絶縁膜２３８上には、フィールド酸化膜２６１を介して、ゲートランナーとなるゲートポリシリコン配線層２６２およびゲート金属配線層２６３がこの順に積層されている。フィールド酸化膜２６１およびゲートポリシリコン配線層２６２は、半導体基板２１０のおもて面上のゲート絶縁膜２３８と層間絶縁膜２４０との間に設けられている。フィールド酸化膜２６１の内側の端部２６１ａは、活性領域２０１の外周の全周にわたって、活性領域２０１と中間領域２０３との境界（コンタクトホール２４０ａ，２４０ｂの長手方向の端部およびコンタクトホール２４０ｂの外側の側壁）から外側に３２μｍ～５４μｍ程度の距離ｗ２０１で離れて位置する。
　これによって、フィールド酸化膜２６１の内側の端部２６１ａで後述する絶縁層２６０の表面に形成される段差２６４は、第１方向Ｘおよび第１，２方向Ｘ，Ｙに対して斜めの方向に活性領域２０１のコンタクトホール２４０ａ，２４０ｂの長手方向の端部から外側に上記距離ｗ２０１だけ離れ、第２方向Ｙに活性領域２０１の最も外側のコンタクトホール２４０ｂの外側の側壁から外側に上記距離ｗ２０１だけ離れる。絶縁層２６０の表面の段差２６４から活性領域２０１と中間領域２０３との境界までの距離ｗ２０１は、活性領域２０１のコーナー部２０１ａで第１，２方向Ｘ，Ｙに対して斜めの方向に最大となる。
　活性領域２０１よりも外側において半導体基板２１０のおもて面上には、ゲート絶縁膜２３８およびフィールド酸化膜２６１をこの順に積層してなる相対的に厚さの厚い部分と、この部分よりも内側のゲート絶縁膜２３８のみからなる相対的に厚さの薄い部分と、を有する絶縁層２６０が配置される。この絶縁層２６０内での厚さ差により、絶縁層２６０の表面には、フィールド酸化膜２６１の内側の端部２６１ａよりも内側でドレイン電極２４３側に凹んだ段差２６４が形成されている。ゲートポリシリコン配線層２６２は、フィールド酸化膜２６１上に設けられ、活性領域２０１の周囲を囲む。
　また、ゲートポリシリコン配線層２６２は、フィールド酸化膜２６１上から当該フィールド酸化膜２６１の内側の端部２６１ａの上記段差２６４を経て内側へ延在し、中間領域２０３における半導体基板２１０のおもて面のゲート絶縁膜２３８上で終端している。このため、絶縁層２６０の、半導体基板２１０のおもて面とゲートポリシリコン配線層２６２との間の部分は、内側の部分で相対的に厚さが薄くなっている。ゲート金属配線層２６３は、活性領域２０１の周囲を囲む。ゲート金属配線層２６３は、層間絶縁膜２４０のコンタクトホール２４０ｃを介してゲートポリシリコン配線層２６２に接する。
　符号２３１，２４１，２４２，２２３，２２４は、それぞれｎ+型ドレイン領域、ソース電極、パッシベーション膜、ｎ+型チャネルストッパ領域およびｐ+型領域である。符号２３３は、ｎ型電流拡散領域である。符号２３３ａは、ｎ型電流拡散領域の中間領域２０３に延在する部分である。符号２５１，２５２は、ゲートトレンチ２３７の底面のゲート絶縁膜２３８の電界緩和のためのｐ+型領域である。ｐ+型延在部２５２ａは、ｐ+型領域の中間領域２０３に延在する部分である。符号２２１，２２２は、それぞれエッジ終端領域２０２の耐圧構造２２０を構成するｐ-型領域およびｐ--型領域である。
　従来の縦型ＳｉＣ－ＭＯＳＦＥＴとして、活性領域のコーナー部に、ｐ型ベース領域よりも不純物濃度の高いｐ+型領域を設けて、オンからオフへのスイッチング過渡期にエッジ終端領域で発生する変位電流を当該ｐ+型領域からソース電極に引き抜く構造とした装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１，２では、オンからオフへのスイッチング過渡期にエッジ終端領域で発生する変位電流を活性領域のコーナー部のｐ+型領域からソース電極へ引き抜く構造とすることで、活性領域のコーナー部付近でゲート絶縁膜およびフィールド酸化膜に高電界がかかることを抑制している。
　また、従来の別の縦型ＳｉＣ－ＭＯＳＦＥＴとして、メインＭＯＳＦＥＴの主電流が流れないメイン無効領域の、電流センスとなるセンスＭＯＳＦＥＴを配置したセンス有効領域を除く領域に低ライフタイム領域を設けた装置が提案されている（例えば、下記特許文献３参照。）下記特許文献３では、ＭＯＳＦＥＴの寄生ダイオードのターンオフ時にメイン無効領域からセンス有効領域に変位電流が流れ込むことを低ライフタイム領域によって抑制して、メイン無効領域の、センス有効領域を除く領域の全域にメインＭＯＳＦＥＴのｐ型ベース領域を配置した構造とすることで、半導体基板のおもて面内で電界を均一にして、フィールド酸化膜に局所的に電界が集中することを抑制している。
特開２０１８－２０６８７３号公報 特開２０１７－００５２７８号公報 特開２０２０－１９１４２０号公報
　しかしながら、上述した従来の炭化珪素半導体装置２３０（ＳｉＣ－ＭＯＳＦＥＴ：図１３～１５参照）では、次の問題が生じる。ＭＯＳＦＥＴのオンからオフへのスイッチング過渡期に生じる急峻なｄＶ／ｄｔ（単位時間あたりのドレイン・ソース間の電圧変化）により、エッジ終端領域２０２のｎ-型ドリフト領域２３２で変位電流（正孔電流）が発生し活性領域２０１へ向かって流れる。この変位電流は、エッジ終端領域２０２のｎ-型ドリフト領域２３２から中間領域２０３のｐ+型延在部２５２ａおよびｐ型ベース延在部２３４ａを経てｐ++型コンタクト延在部２３６ａへ流れ込み、活性領域２０１のコンタクトホール２４０ａの長手方向の端部および活性領域２０１の最も外側のコンタクトホール２４０ｂ全域からソース電極２４１へ引き抜かれる。
　このとき、半導体基板２１０の温度が低いほど半導体基板２１０内のキャリアが減少し、キャリアの減少分だけ、ｐ++型コンタクト延在部２３６ａが高抵抗となって（図１２参照）、変位電流をソース電極２４１に引き抜く時間が長くなり、中間領域２０３における半導体基板２１０のおもて面側の電位が高くなる。また、ｄＶ／ｄｔが大きくなるほど、変位電流が大きくなり、変位電流の経路長に占める比率の大きいｐ++型コンタクト延在部２３６ａの電位が高くなる。これらの電位上昇により、ｐ++型コンタクト延在部２３６ａ上の絶縁層２６０に高電界がかかり、絶縁層２６０の厚さの薄い部分（ゲート絶縁膜２３８のみからなる部分）のうち、変位電流の始点側となる段差２６４の箇所で、ゲート絶縁膜２３８を通過して半導体基板２１０からゲートポリシリコン配線層２６２へ向かうゲートリーク電流が発生し、ゲート絶縁膜２３８が絶縁破壊する。
　炭化珪素を半導体材料とした場合、シリコン（Ｓｉ）を半導体材料とした場合と比べてｐ型領域の抵抗が高く、中間領域２０３のｐ型領域（ｐ+型延在部２５２ａ、ｐ型ベース延在部２３４ａおよびｐ++型コンタクト延在部２３６ａ）での電圧降下が大きくなる。このため、中間領域２０３のｐ型領域上の絶縁層２６０にかかる電界が高くなり、スイッチング過渡期に、絶縁層２６０のうちゲート絶縁膜２３８のみで構成された厚さの薄い部分が絶縁破壊しやすい。また、ＭＯＳＦＥＴはユニポーラ素子であるため、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と比べて遮断速度（スイッチング速度）が速いことで、スイッチング過渡期に発生するｄＶ／ｄｔが急峻になりやすく、絶縁層２６０のうちゲート絶縁膜２３８のみで構成された厚さの薄い部分が劣化しやすい。
　ＥＭＳ（Ｅｍｉｓｓｉｏｎ　Ｍｉｃｒｏ　Ｓｃｏｐｅ：エミッション顕微鏡）による発光像から、活性領域２０１のコーナー部２０１ａにおける絶縁層２６０の表面の段差２６４、および、ゲートランナーを構成するゲートポリシリコン配線層２６２がゲートパッド（不図示）やゲート抵抗測定用電極パッド（不図示）に沿って内側に略直角に湾曲する箇所が変位電流の集中箇所（発光箇所）であることが本発明者により確認された。そして、この変位電流の集中箇所（図１３には活性領域２０１のコーナー部２０１ａにおける絶縁層２６０の表面の段差２６４での変位電流の集中箇所２００を黒点で示す）でゲート絶縁膜２３８の劣化が生じることが確認された。また、従来の炭化珪素半導体装置２３０を搭載した製品では、－５５℃程度の低い温度環境下で変位電流によるゲート絶縁膜２３８の絶縁破壊が生じることが本発明者により確認されている（図１１参照）。
　この発明は、上述した従来技術による課題を解消するため、動作環境の温度適用範囲が広く、信頼性の高い炭化珪素半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基板に、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する炭化珪素半導体装置であって、次の特徴を有する。前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域から前記活性領域と前記終端領域との間の中間領域にわたって、前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。ゲート絶縁膜は、前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域との間の領域に接して設けられ、かつ前記半導体基板の第１主面を覆う。ゲート電極は、前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域との間の領域の上に前記ゲート絶縁膜を介して設けられている。前記中間領域において前記半導体基板の第１主面と前記第２半導体領域との間に、第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。
　前記中間領域において前記半導体基板の第１主面の前記ゲート絶縁膜の上に、フィールド酸化膜が設けられている。前記フィールド酸化膜の上に、ゲートポリシリコン配線層が設けられている。前記ゲートポリシリコン配線層は、前記活性領域の周囲を囲み、内側の端部で前記ゲート電極に連結され、かつ深さ方向に前記フィールド酸化膜および前記ゲート絶縁膜を介して前記第４半導体領域に対向する。層間絶縁膜は、前記ゲート電極および前記ゲートポリシリコン配線層を覆う。第１コンタクトホールは、深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面を露出する。第１電極は、前記第１コンタクトホールを介して前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記ゲートポリシリコン配線層は、前記フィールド酸化膜の内側の端部よりも内側へ延在し、内側の部分で深さ方向に前記ゲート絶縁膜のみを介して前記第４半導体領域に対向している。前記フィールド酸化膜の内側の端部は、前記第１コンタクトホールから外側に２１μｍ以下の距離の範囲内に離れて位置する。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記フィールド酸化膜の内側の端部は、前記第１コンタクトホールから外側に５μｍ以上１０μｍ以下の距離の範囲内に離れて位置することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板の第１主面に設けられ、前記第１電極と同じ電位に固定される第３電極をさらに備え、前記第３電極は、深さ方向に前記層間絶縁膜を貫通する第２コンタクトホールを介して前記半導体基板の内部の所定領域と電気的に接続されている。前記フィールド酸化膜の端部は、前記第２コンタクトホールから２１μｍ以下の距離の範囲内に離れて位置することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極は、前記半導体基板の第１主面に平行な方向に直線状に延在して前記活性領域から前記中間領域に達し、長手方向の端部で前記ゲートポリシリコン配線層に連結されていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、深さ方向に前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達し、かつ前記半導体基板の第１主面に平行な方向に直線状に延在して前記活性領域から前記中間領域に達するトレンチを備える。前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に設けられ、前記トレンチの長手方向の端部で前記ゲートポリシリコン配線層に連結されていることを特徴とする。
　上述した発明によれば、オンからオフへのスイッチング過渡期に終端領域に生じる変位電流が中間領域の第２半導体領域を通って活性領域の第１コンタクトホールから第１電極へ引き抜かれるときに、中間領域の第２半導体領域での電圧降下を小さくすることができる。これにより、中間領域の第２半導体領域とゲートポリシリコン配線層との間の絶縁層にかかる電界強度を低くすることができるため、当該絶縁層にゲート絶縁膜のみからなる厚さの薄い部分が存在しても、当該厚さの薄い部分でのゲート絶縁膜の劣化が抑制される。
　また、上述した発明によれば、中間領域の第２半導体領域での電圧降下が小さくなることで、半導体基板の温度がマイナスになる温度環境下で、半導体基板内のキャリアが減少して中間領域の第２半導体領域が高抵抗となったとしても、中間領域における半導体基板のおもて面側での電位上昇が抑制される。これによって、中間領域の第２半導体領域とゲートポリシリコン配線層との間の絶縁層にかかる電界強度を低くすることができるため、当該絶縁層の絶縁破壊を抑制することができる。
　本発明にかかる炭化珪素半導体装置によれば、動作環境の温度適用範囲が広く、信頼性の高い半導体装置を提供することができるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２Ａは、図１の活性領域のコーナー部付近を拡大して示す平面図である。 図２Ｂは、図１の活性領域のゲートパッド付近を拡大して示す平面図である。 図３は、図２Ａの切断線Ａ－Ａ’における断面構造を示す断面図である。 図４は、図２Ａの切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図５は、図２Ａの切断線Ｃ－Ｃ’における断面構造を示す断面図である。 図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態の一部を半導体基板のおもて面側から見た平面図である。 図１１は、実験例１の絶縁層の表面の段差からコンタクトまでの距離の動作環境温度依存性を示す特性図である。 図１２は、実施例２のｐ型領域の抵抗値の温度依存性を示す特性図である。 図１３は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトの一部を示す平面図である。 図１４は、図１３の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。 図１５は、図１３の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
　実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１において、粗い破線は、活性領域１と中間領域３との境界と、中間領域３とエッジ終端領域２の境界と、である、細かい破線はｎ+型チャネルストッパ領域２３の内周である。図１では、ゲートランナー６７の配置を明確にするために、図２Ｂと異なる寸法でゲートランナー６７およびゲートパッド６５を図示するが、これらの寸法や平面形状は適宜設定される。ｎ+型チャネルストッパ領域２３の外周は、略矩形状の平面形状の半導体基板１０の外周である。図２Ａは、図１の活性領域１のコーナー部（頂点）１ａ付近を拡大して示す平面図である。図２Ｂは、図１の活性領域のゲートパッド付近を拡大して示す平面図である。
　図２Ａ，２Ｂには、ゲートトレンチ３７，ゲート絶縁膜３８およびゲート電極３９をまとめて１本の太線で示し、活性領域１のコンタクトホール（第１コンタクトホール）４０ａ，４０ｂ，４０ｃをハッチングで示す。フィールド酸化膜６１の内周（内側の端部６１ａ）を粗い破線で示し、ゲートポリシリコン配線層６２の内周および外周を細かい破線で示す。フィールド酸化膜６１の外周は半導体基板１０の外周である。符号４１ａはソース電極４１の外周であり、符号６３ａ，６３ｂはそれぞれゲート金属配線層６３の内周および外周である。図３～５は、それぞれ図２Ａの切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造を示す断面図である。
　図１，２Ａ，２Ｂ，３～５に示す実施の形態にかかる炭化珪素半導体装置３０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０に活性領域１およびエッジ終端領域２を備えたトレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴである。活性領域１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域であり、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の構成単位）が互いに隣接して配置される。活性領域１は、略矩形状の平面形状を有し、半導体基板１０の略中央（チップ中央）に配置されている。活性領域１のコーナー部（頂点）１ａにおいて、後述するソース電極４１、ゲートポリシリコン配線層６２およびゲート金属配線層６３は、面取りされて略円弧状となっていてもよい。
　活性領域１は、後述する第１方向Ｘ（後述するゲートトレンチ３７の長手方向）において後述するコンタクトホール４０ａ，４０ｂの長手方向の端部よりも内側（チップ中央側）の領域である。活性領域１は、後述する第２方向Ｙ（ゲートトレンチ３７の短手方向）において最も外側のコンタクトホール４０ｂの外側（半導体基板１０の端部（チップ端部）側）の側壁よりも内側の領域である。活性領域１のコンタクトホール４０ａ，４０ｂの長手方向の端部とは、当該コンタクトホール４０ａ，４０ｂの側壁を形成する絶縁層（層間絶縁膜４０およびゲート絶縁膜３８）の側面である。
　活性領域１において半導体基板１０のおもて面上に、ソース電極（第１電極）４１が設けられている。ソース電極４１は、活性領域１の略全域を覆う。ソース電極４１は、後述する中間領域３に延在して、深さ方向Ｚに層間絶縁膜４０を介して後述するゲートポリシリコン配線層６２と対向してもよい。ソース電極４１の、後述するパッシベーション膜４２（図３～５参照）の開口部に露出する部分がソースパッド（電極パッド）として機能する。図１には、後述する略矩形状の平面形状のゲートパッド６５の３辺を囲むように内側に凹んだ凹部を有する略矩形状の平面形状で活性領域１、ソース電極４１およびソースパッドを示すが、これら各部の平面形状は適宜設定される。
　活性領域１とエッジ終端領域２との間の中間領域３は、活性領域１に隣接し、活性領域１の周囲を囲む。中間領域３とエッジ終端領域２との境界は、耐圧構造の内側の端部（図３～５では後述するＦＬＲ構造２０を構成する最も内側のｐ-型領域２１の内側の端部）である。中間領域３には、ゲートパッド（電極パッド）６５、ゲート抵抗６６およびゲートランナー６７が配置されている。ゲートパッド６５は、ゲートポリシリコン配線層６８ａおよびゲート金属配線層６９で構成されている。ゲートパッド６５は、例えば、コーナー部が面取りされた略矩形状の平面形状であってもよい。
　ゲートパッド６５は、ゲートランナー６７と離れて、ゲートランナー６７よりも外側に配置されている。ゲート抵抗６６は、例えば、ゲートポリシリコン配線層６８ｂで構成されている。ゲート抵抗６６は、ゲートパッド６５とゲートランナー６７との間に配置され、ゲートパッド６５とゲートランナー６７とを電気的に接続する。具体的には、ゲート抵抗６６を構成するゲートポリシリコン配線層６８ｂは、ゲートパッド６５を構成するゲートポリシリコン配線層６８ａと、ゲートランナー６７を構成する後述するゲートポリシリコン配線層６２と、を連結する。
　ゲートランナー６７は、ゲートポリシリコン配線層６２およびゲート金属配線層６３で構成されている。ゲートポリシリコン配線層６２は、活性領域１のコンタクトホール４０ａ，４０ｂを離れて配置され、活性領域１の周囲を囲む。ゲート金属配線層６３は、ソース電極４１と離れて配置され、ソース電極４１の周囲を囲む。ゲートランナー６７は、活性領域１とゲートパッド６５との間をゲートパッド６５に沿って内側に略直角に湾曲し、ゲートパッド６５の３辺を囲むように延在している。すなわち、ゲートランナー６７は、ゲートパッド６５に対向する部分で内側に凹んだ平面形状となっている。
　中間領域３に、ゲート抵抗測定用電極パッド（電極パッド：不図示）が配置されてもよい。ゲート抵抗測定用電極パッドは、ゲートパッド６５と同様に、ゲートランナー６７よりも外側に配置され、ゲート抵抗（不図示）を介してゲートランナー６７に電気的に接続される。このため、ゲートランナー６７は、活性領域１とゲート抵抗測定用電極パッドとの間においても、活性領域１とゲートパッド６５との間の部分と同様に、ゲート抵抗測定用電極パッドに沿って内側に略直角に湾曲し、ゲート抵抗測定用電極パッドの３辺を囲むように内側に凹んだ平面形状で延在している。
　このようにゲートパッド６５付近およびゲート抵抗測定用電極パッド付近においても、活性領域１のコーナー部１ａと同様に、ゲートポリシリコン配線層６２の内角が略直角になる箇所１ｂが存在する。エッジ終端領域２は、活性領域１とチップ端部との間の領域であり、中間領域３を介して活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。耐圧とは、ｐｎ接合でアバランシェ降伏を起こし、ソース－ドレイン間の電流を増加してもそれ以上ソース－ドレイン間の電圧が増加しない限界の電圧である。
　エッジ終端領域２には、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）構造などの耐圧構造が配置される。この耐圧構造により、エッジ終端領域２の電界が緩和または分散される。エッジ終端領域２に、フローティング（浮遊）電位の金属電極であるフィールドプレート（ＦＰ：Ｆｉｅｌｄ　Ｐｌａｔｅ）を配置して、後述する絶縁層６０および層間絶縁膜４０に経時的に蓄積される電荷を放出させる構造としてもよい。
　半導体基板１０は、炭化珪素からなるｎ+型出発基板１１のおもて面上にｎ-型ドリフト領域（第１半導体領域）３２およびｐ型ベース領域（第２半導体領域）３４となる各エピタキシャル層１２，１３をこの順にエピタキシャル成長させてなる。半導体基板１０は、ｐ型エピタキシャル層１３側の主面をおもて面（第１主面）とし、ｎ+型出発基板１１側の主面を裏面（第２主面）とする。ｎ+型出発基板１１は、ｎ+型ドレイン領域３１である。ｐ型エピタキシャル層１３の、エッジ終端領域２の部分は除去され、半導体基板１０のおもて面に段差１４が形成されている。
　半導体基板１０のおもて面は、段差１４を境にして、活性領域１および中間領域３の部分（以下、第１面とする）１０ａよりもエッジ終端領域２の部分（以下、第２面とする）１０ｂでｎ+型ドレイン領域３１側に凹んでいる。半導体基板１０のおもて面の第２面１０ｂは、ｐ型エピタキシャル層１３の除去により露出されたｎ-型エピタキシャル層１２の露出面である。半導体基板１０のおもて面の第１面１０ａと第２面１０ｂとをつなぐ部分（第３面：段差１４のメサエッジ）１０ｃには、ｐ型エピタキシャル層１３の除去により露出されたｐ型エピタキシャル層１３の側面である。
　活性領域１において半導体基板１０のおもて面の第１面１０ａ側に、ｐ型ベース領域３４、ｎ+型ソース領域（第３半導体領域）３５、ｐ++型コンタクト領域３６、ゲートトレンチ３７、ゲート絶縁膜３８およびゲート電極３９からなるトレンチゲート構造が設けられている。ゲートトレンチ３７は、半導体基板１０のおもて面に平行な第１方向Ｘ（長手方向）に直線状に中間領域３まで延在している。ゲートトレンチ３７は、半導体基板１０のおもて面に平行な方向でかつ第１方向Ｘと直交する第２方向Ｙ（短手方向）に互いに隣り合うストライプ状に複数配置される。
　ゲートトレンチ３７が第２方向Ｙに互いに隣り合うように配置されることで、同一構造の複数の単位セルが第２方向Ｙに隣接して配置される。互いに隣り合うゲートトレンチ３７の端部同士を例えば円弧状の平面形状に連結して、当該互いに隣り合うゲートトレンチ３７間の部分を囲む環状の平面形状となるようにゲートトレンチ３７を配置してもよい（図２Ａ，２Ｂ参照）。ゲートトレンチ３７は、半導体基板１０のおもて面の第１面１０ａからｐ型エピタキシャル層１３を貫通してｎ-型エピタキシャル層１２内に達する。ゲート絶縁膜３８は、ゲートトレンチ３７の内壁に沿って設けられている。
　また、ゲート絶縁膜３８は、ゲートトレンチ３７の内壁から半導体基板１０のおもて面上に延在し、半導体基板１０のおもて面上を活性領域１からチップ端部まで達する。ゲート電極３９は、ゲートトレンチ３７の内部においてゲート絶縁膜３８上に、ゲートトレンチ３７の内部を埋め込むように設けられている。ゲート電極３９は、ゲートトレンチ３７の長手方向の端部において後述するゲートポリシリコン配線層６２に連結されている。ｐ型ベース領域３４、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６は、互いに隣り合うゲートトレンチ３７間にそれぞれ選択的に設けられている。
　ｐ型ベース領域３４は、ｐ型エピタキシャル層１３の、ｎ+型ソース領域３５、ｐ++型コンタクト領域３６および後述するｐ++型コンタクト延在部３６ａを除く部分であり、ゲートトレンチ３７の側壁でゲート絶縁膜３８に接する。ｐ型ベース領域３４は、活性領域１から外側（チップ端部側）へ延在して、半導体基板１０のおもて面の第３面１０ｃに達する。ｐ型ベース領域３４は、活性領域１および中間領域３の全域に設けられている。ｐ型ベース領域３４の中間領域３に延在する部分（以下、ｐ型ベース延在部（第２半導体領域）とする）３４ａは、活性領域１の周囲を略矩形状に囲む。
　ｎ+型ソース領域３５およびｐ++型コンタクト領域３６は、半導体基板１０のおもて面の第１面１０ａとｐ型ベース領域３４との間に、ｐ型ベース領域３４に接してそれぞれ選択的に設けられ、かつ半導体基板１０のおもて面の第１面１０ａに露出されている。半導体基板１０のおもて面の第１面１０ａに露出とは、半導体基板１０のおもて面の第１面１０ａにおいてソース電極４１に接することである。ｎ+型ソース領域３５は、ゲートトレンチ３７の側壁でゲート絶縁膜３８に接する。ｐ++型コンタクト領域３６は、ｎ+型ソース領域３５よりもゲートトレンチ３７から離れて配置されている。
　ｎ+型ソース領域３５（図４には不図示）およびｐ++型コンタクト領域３６は、後述するコンタクトホール４０ａの長手方向の長さと略同じ長さで第１方向Ｘに直線状に延在する。略同じ長さとは、プロセスばらつきによる許容誤差を含む範囲で同じ長さであることを意味する。ｐ++型コンタクト領域３６は、長手方向（第１方向Ｘ）の端部でｐ++型コンタクト延在部（第４半導体領域）３６ａに連結される。ｐ++型コンタクト領域３６の不純物濃度は、例えば、１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下程度であり、具体的には１×１０20／ｃｍ3程度であってもよい。
　ｐ++型コンタクト領域３６は設けなくてもよい。この場合、ｐ++型コンタクト領域３６に代えて、ｐ型ベース領域３４が半導体基板１０のおもて面の第１面１０ａに達して露出される。なお、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６のパターンは、これに限らず様々に変更可能である。例えば、ｎ+型ソース領域３５をトレンチの長手方向に点在するｐ++型コンタクト領域３６の周囲を囲むはしご状に配置してもよいし、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６をトレンチの長手方向に対して垂直な短手方向に延在するストライプ状に配置してもよい。
　ｐ型ベース領域３４とｎ+型ドレイン領域３１との間に、ｎ+型ドレイン領域３１に接して、ｎ-型ドリフト領域３２が設けられている。ｎ-型ドリフト領域３２は、活性領域１からチップ端部まで延在する。ｐ型ベース領域３４とｎ-型ドリフト領域３２との間において、ゲートトレンチ３７の底面よりもｎ+型ドレイン領域３１側に深い位置に、ｎ型電流拡散領域３３および第１，２ｐ+型領域５１，５２がそれぞれ選択的に設けられていてもよい。ｎ型電流拡散領域３３および第１，２ｐ+型領域５１，５２は、ゲートトレンチ３７の長手方向の長さと略同じ長さで第１方向Ｘに直線状に延在している。
　ｎ型電流拡散領域３３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ　Ｓｐｒｅａｄｉｎｇ　Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３は、第２方向Ｙに第１，２ｐ+型領域５１，５２およびゲート絶縁膜３８に接する。ｎ型電流拡散領域３３は、上面（ｎ+型ソース領域３５側の端部）でｐ型ベース領域３４に接する。ｎ型電流拡散領域３３は、後述するｎ型電流拡散延在部３３ａに連結される。ｎ型電流拡散領域３３を設けない場合、ｎ-型ドリフト領域３２が半導体基板１０のおもて面側に延在してｐ型ベース領域３４に接する。
　第１，２ｐ+型領域５１，５２は、ゲートトレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。第１，２ｐ+型領域５１，５２の深さ位置は適宜設定可能である。例えば、第１，２ｐ+型領域５１，５２は、ｎ型電流拡散領域３３よりもｎ+型ドレイン領域３１側に浅い深さ位置で終端して、略全体をｎ型電流拡散領域３３に囲まれてもよい。または、第１，２ｐ+型領域５１，５２は、深さ方向Ｚにｎ型電流拡散領域３３と略同じ深さ位置か、もしくはｎ型電流拡散領域３３よりもｎ+型ドレイン領域３１側に深い位置に達して、ｎ-型ドリフト領域３２に接していてもよい。
　第１，２ｐ+型領域５１，５２は、長手方向（第１方向Ｘ）の端部で後述するｐ+型延在部５２ａに連結されている（不図示）。第１ｐ+型領域５１は、ｐ型ベース領域３４と離れて設けられ、深さ方向Ｚにゲートトレンチ３７の底面に対向する。第１ｐ+型領域５１は、ゲートトレンチ３７の底面に達してもよい。第１ｐ+型領域５１は、第１，２ｐ+型領域５１，５２間の所定箇所に他のｐ+型領域（不図示）を配置するか、または第１ｐ+型領域５１の一部を第２ｐ+型領域５２側へ延在させるか、によって第２ｐ+型領域５２に所定箇所で電気的に接続されていてもよい。
　第２ｐ+型領域５２は、互いに隣り合うゲートトレンチ３７間に、第１ｐ+型領域５１およびゲートトレンチ３７と離れて設けられている。第２ｐ+型領域５２の上面は、ｐ型ベース領域３４に接する。ｎ-型エピタキシャル層１２の、ｎ型電流拡散領域３３、第１，２ｐ+型領域５１，５２、ｐ+型延在部５２ａ、後述するｐ-型領域２１、後述するｐ--型領域２２および後述するｎ+型チャネルストッパ領域２３を除く部分がｎ-型ドリフト領域３２である。ｎ-型ドリフト領域３２は、これらの領域とｎ+型ドレイン領域３１との間に、これらの領域に接して設けられている。
　層間絶縁膜４０は、ゲート電極３９、後述するフィールド酸化膜６１および後述するゲートポリシリコン（ｐｏｌｙ－Ｓｉ）配線層６２を覆うように、半導体基板１０のおもて面の全域にわたって、半導体基板１０のおもて面のゲート絶縁膜３８上に設けられている。活性領域１には、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８を貫通して半導体基板１０のおもて面に達するコンタクトホール４０ａ，４０ｂが設けられている。活性領域１のコンタクトホール４０ａ，４０ｂは、後述する絶縁層６０の表面の段差６４までの距離ｗ１が後述する所定範囲内になるように第１方向Ｘにストライプ状に延在する。
　活性領域１の最も外側のコンタクトホール４０ｂは、最も外側のゲートトレンチ３７よりも第２方向Ｙに外側に設けられている。活性領域１の最も外側のコンタクトホール４０ｂの全域に後述するｐ++型コンタクト延在部３６ａが露出される。最も外側のゲートトレンチ３７よりも第２方向Ｙに外側にはｎ+型ソース領域３５は設けられていない。活性領域１の最も外側のコンタクトホール４０ｂを除く他のコンタクトホール４０ａは、互いに隣り合うゲートトレンチ３７間に設けられ、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６を露出し、かつ長手方向（第１方向Ｘ）の端部でｐ++型コンタクト延在部３６ａを露出する。
　中間領域３において半導体基板１０のおもて面の第１面１０ａの表面領域には、深さ方向Ｚに後述するゲートポリシリコン配線層６２に対向する位置に、ｐ++型コンタクト延在部３６ａが設けられている。ｐ++型コンタクト延在部３６ａは、ｐ++型コンタクト領域３６の中間領域３に延在する部分である。ｐ++型コンタクト延在部３６ａは、半導体基板１０のおもて面の第１面１０ａとｐ型ベース延在部３４ａとの間の全域に設けられ、中間領域３における半導体基板１０のおもて面の第１，３面１０ａ，１０ｃに露出される。ｐ型ベース延在部３４ａは、半導体基板１０のおもて面の第３面１０ｃに露出される。
　中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の第１～３面１０ａ～１０ｃに露出とは、当該第１～３面１０ａ～１０ｃ上のゲート絶縁膜３８に接することである。ｐ型ベース延在部３４ａおよびｐ++型コンタクト延在部３６ａは、活性領域１の周囲を囲み、中間領域３から内側にゲートトレンチ３７まで延在する。ｐ型ベース延在部３４ａおよびｐ++型コンタクト延在部３６ａは、第１方向Ｘに、互いに隣り合うゲートトレンチ３７間まで延在してもよい。ｐ++型コンタクト延在部３６ａは、活性領域１の最も外側のコンタクトホール４０ｂの全域に露出される。
　ｐ++型コンタクト延在部３６ａは、活性領域１のコンタクトホール４０ａの長手方向の端部に露出されてもよい。ｐ++型コンタクト延在部３６ａは、ＭＯＳＦＥＴのオンからオフへのスイッチング過渡期にエッジ終端領域２のｎ-型ドリフト領域３２に発生した変位電流（正孔電流）を活性領域１の最も外側のコンタクトホール４０ｂを介してソース電極４１へ引き抜く機能を有する。ｐ++型コンタクト領域３６を設けない場合、ｐ++型コンタクト延在部３６ａはｐ型ベース領域３４に接する。ｐ++型コンタクト延在部３６ａの不純物濃度は、例えば、１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下程度であり、具体的には１×１０20／ｃｍ3程度である。
　ｐ型ベース延在部３４ａとｎ-型ドリフト領域３２との間に、ｐ+型延在部５２ａおよびｎ型電流拡散延在部３３ａがそれぞれ選択的に設けられていてもよい。ｐ+型延在部５２ａおよびｎ型電流拡散延在部３３ａは、それぞれ第２ｐ+型領域５２およびｎ型電流拡散領域３３の中間領域３に延在する部分である。ｐ+型延在部５２ａは、ゲートトレンチ３７と離れて配置され、活性領域１の周囲を囲む。ｐ+型延在部５２ａは、段差１４から外側へ半導体基板１０のおもて面の第２面１０ｂに露出する位置まで延在される。ｐ+型延在部５２ａは、半導体基板１０のおもて面の第３面１０ｃに露出されてもよい。
　ｎ型電流拡散延在部３３ａは、ｐ+型延在部５２ａとゲートトレンチ３７との間に配置され、活性領域１の周囲を囲み、中間領域３から内側にゲートトレンチ３７まで延在する。ｎ型電流拡散延在部３３ａは、第１方向Ｘに、互いに隣り合うゲートトレンチ３７間まで延在してもよい。半導体基板１０のおもて面の第３面１０ｃと、ｐ++型コンタクト延在部３６ａ、ｐ型ベース延在部３４ａおよびｐ+型延在部５２ａとの間に、これらの領域を連結するようにｐ+型領域２４が設けられてもよい。ｐ+型領域２４は、段差１４から外側へ半導体基板１０のおもて面の第２面１０ｂに露出する位置まで延在されてもよい。
　中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の全面が、ゲート絶縁膜３８、フィールド酸化膜６１および層間絶縁膜４０をこの順に積層した絶縁層で覆われている。中間領域３およびエッジ終端領域２における半導体基板１０のおもて面の全面がゲート絶縁膜３８に接する。中間領域３において半導体基板１０のおもて面のゲート絶縁膜３８上には、フィールド酸化膜６１を介して、ゲートランナー６７となるゲートポリシリコン配線層６２およびゲート金属配線層６３がこの順に積層されている。ゲートポリシリコン配線層６２およびゲート金属配線層６３は、活性領域１の周囲を囲む。
　フィールド酸化膜６１およびゲートポリシリコン配線層６２は、ゲート絶縁膜３８と層間絶縁膜４０との間に設けられている。フィールド酸化膜６１の内側の端部６１ａは、活性領域１のコンタクトホール４０ａ，４０ｂの側壁（すなわち活性領域１と中間領域３との境界）から外側に離れて位置する。また、フィールド酸化膜６１の内側の端部６１ａは、ゲートポリシリコン配線層６２とゲート電極３９との連結箇所６２ａよりも外側に位置する。ゲートトレンチ３７の長手方向の端部において半導体基板１０のおもて面上には、ゲート絶縁膜３８のみを介してゲートポリシリコン配線層６２が配置される。
　具体的には、フィールド酸化膜６１の内側の端部６１ａは、活性領域１の外周のいずれの箇所においても、ゲートポリシリコン配線層６２の直下に位置し、活性領域１のコンタクトホール４０ａ，４０ｂの側壁から外側に２１μｍ以下程度の距離ｗ１の範囲内で離れている。フィールド酸化膜６１の内側の端部６１ａにおいて後述する絶縁層６０の表面に形成される後述する段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１は、当該距離ｗ１が最大となる活性領域１のコーナー部１ａにおいても、最大で従来構造の同距離ｗ２０１（図１３～１５）の半分程度の２１μｍ程度である。
　絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１は、短いほど好ましく、例えば、プロセス限界である５μｍ以上程度で、かつ１０μｍ以下程度であることがよい。当該距離ｗ１を短くするほど、絶縁層６０のうち相対的に厚さが薄い部分（絶縁層６０のうちゲート絶縁膜３８のみとなっている内側部分）の法線方向（チップ中央からチップ端部へ向かう方向）の長さを短くすることができ、ＭＯＳＦＥＴのオンからオフへのスイッチング過渡期に発生する変位電流によって絶縁層６０にかかる電界の強度を低くすることができる。
　絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１とは、フィールド酸化膜６１の内側の端部６１ａから第１方向Ｘに活性領域１のコンタクトホール４０ａ，４０ｂの長手方向の端部までの最短距離ｗ１１、フィールド酸化膜６１の内側の端部６１ａから第２方向Ｙに活性領域１の最も外側のコンタクトホール４０ｂの外側の側壁までの最短距離ｗ１２、および、活性領域１のコーナー部１ａにおいてフィールド酸化膜６１の内側の端部６１ａから第１，２方向Ｘ，Ｙに対して斜めの方向に活性領域１の最も外側のコンタクトホール４０ｂの長手方向の端部までの最短距離ｗ１３である。
　半導体基板１０のおもて面とゲートポリシリコン配線層６２との間は、ゲート絶縁膜３８およびフィールド酸化膜６１をこの順に積層してなる絶縁層６０である。絶縁層６０は、中間領域３からチップ端部まで延在する。絶縁層６０は、ゲート絶縁膜３８およびフィールド酸化膜６１をこの順に積層してなる相対的に厚さの厚い部分と、この部分よりも内側のゲート絶縁膜３８のみからなる相対的に厚さの薄い部分と、を有する。この絶縁層６０内での厚さ差により、絶縁層６０の表面には、フィールド酸化膜６１の内側の端部６１ａよりも内側でドレイン電極４３側に凹んだ段差６４が形成されている。段差６４は、中間領域３の全周にわたって形成され、活性領域１の周囲を囲む。
　ゲートポリシリコン配線層６２は、フィールド酸化膜６１上に設けられ、かつフィールド酸化膜６１上から当該フィールド酸化膜６１の内側の端部６１ａの上記段差６４を経て内側へ延在し、中間領域３における半導体基板１０のおもて面のゲート絶縁膜３８上で終端している。このため、中間領域３の全周にわたって、絶縁層６０の、半導体基板１０のおもて面とゲートポリシリコン配線層６２との間の部分は、内側の部分で相対的に厚さが薄くなっている。ゲートポリシリコン配線層６２は、深さ方向Ｚにゲートトレンチ３７の長手方向の端部に対向し、ゲートトレンチ３７の長手方向の端部においてゲート電極３９に連結されている。
　ゲート金属配線層６３は、層間絶縁膜４０のコンタクトホール４０ｃを介してゲートポリシリコン配線層６２に接する。ゲートポリシリコン配線層６２およびゲート金属配線層６３で構成されるゲートランナー６７とゲート抵抗６６とを介して、ゲート電極３９とゲートパッド６５とが電気的に接続されている。ゲートパッド６５は、例えば、ゲートランナー６７と同様の積層構造を有し、絶縁層６０上にゲートポリシリコン配線層６８ａおよびゲート金属配線層６９をこの順に積層してなる。ゲートパッド６５は、ゲートランナー６７よりも外側に配置される（図２Ｂ参照）。
　ゲートパッド６５は、半導体基板１０のおもて面の段差１４よりも内側に配置される。すなわち、図２Ｂの切断線Ｄ－Ｄ’における断面構造は、図３（図２Ａの切断線Ａ－Ａ’における断面構造）のうちの活性領域１からゲート金属配線層６３までの断面構造と同じである。図２Ｂの切断線Ｅ－Ｅ’における断面構造は、図４（図２Ａの切断線Ｂ－Ｂ’における断面構造）のうちの活性領域１からゲート金属配線層６３までの断面構造と同じである。図２Ｂの切断線Ｆ－Ｆ’における断面構造は、図５（図２Ａの切断線Ｃ－Ｃ’における断面構造）のうちの活性領域１からゲート金属配線層６３までの断面構造と同じである。
　また、上述したようにゲートポリシリコン配線層６２には、半導体基板１０に平行な方向にゲートパッド６５およびゲート抵抗測定用電極パッドにそれぞれ対向する部分には、活性領域１のコーナー部１ａと同様に、内角が略直角になる箇所１ｂ（図２Ｂ参照）が存在し、この箇所にも変位電流が集中しやすい。このため、このゲートポリシリコン配線層６２の内角が略直角になる箇所１ｂにおいて絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１を２１μｍ以下の範囲内に設定することで、変位電流の集中を抑制することがよい。
　ゲートポリシリコン配線層６２が半導体基板１０に平行な方向にゲートパッド６５に対向する部分において、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１とは、フィールド酸化膜６１のゲートパッド６５直下の部分の内側の端部６１ａから活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ２１～ｗ２３（図２Ｂ参照）である。これらの距離ｗ２１～ｗ２３は、例えば、それぞれ上述したフィールド酸化膜６１の他の部分の内側の端部６１ａから活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１１～ｗ１３と略同じ距離に設定される。略同じ距離とは、プロセスばらつきによる許容誤差を含む範囲で同じ長さであることを意味する。
　距離ｗ２１は、フィールド酸化膜６１のゲートパッド６５直下の部分の内側の端部６１ａから第１方向Ｘに活性領域１のコンタクトホール４０ａ，４０ｂの長手方向の最短端部までの距離である。距離ｗ２２は、フィールド酸化膜６１のゲートパッド６５直下の部分の内側の端部６１ａから第２方向Ｙに内側に隣り合うコンタクトホール４０ｂの外側の側壁までの最短距離である。距離ｗ２３は、ゲートポリシリコン配線層６２がゲートパッド６５に沿って内側に湾曲することでその角度が内側で略直角になる箇所１ｂにおいて、フィールド酸化膜６１の内側の端部６１ａから第１，２方向Ｘ，Ｙに対して斜めの方向に活性領域１の最も外側のコンタクトホール４０ｂの長手方向の端部までの最短距離である。
　ゲートポリシリコン配線層６２が半導体基板１０に平行な方向にゲート抵抗測定用電極パッドに対向する部分において、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１とは、フィールド酸化膜６１のゲート抵抗測定用電極パッド直下の部分の内側の端部６１ａから活性領域１のコンタクトホール４０ａ，４０ｂまでの距離（不図示）である。フィールド酸化膜６１のゲート抵抗測定用電極パッド直下の部分の内側の端部６１ａから活性領域１のコンタクトホール４０ａ，４０ｂまでの距離とは、上記距離ｗ２１～ｗ２３の説明中のゲートパッド６５をゲート抵抗測定用電極パッドと読み替えた距離である。
　エッジ終端領域２において半導体基板１０のおもて面の第２面１０ｂを形成するｎ-型エピタキシャル層１２の表面領域に、空間変調型のＦＬＲ構造２０を構成する複数のｐ-型領域２１および複数のｐ--型領域２２がそれぞれ選択的に設けられ、その外側にＦＬＲ構造２０と離れてｎ+型チャネルストッパ領域２３が選択的に設けられている。フィールドプレート（ＦＰ）は設けられておらず、半導体基板１０のおもて面の第２面１０ｂの全面が絶縁層６０で覆われている。空間変調型のＦＬＲ構造２０とは、外側へ向かうほど単位体積当たりのｐ型不純物濃度を段階的に低くした耐圧構造である。
　具体的には、複数のｐ-型領域２１は、互いに離れて配置され、活性領域１の周囲を同心状に囲む。外側に配置されたｐ-型領域２１ほど、幅（法線方向の幅）が狭く、かつ内側に隣り合うｐ-型領域２１との間隔が広い。最も内側のｐ--型領域２２はすべてのｐ-型領域２１の周囲を囲み、互いに隣り合うすべてのｐ-型領域２１間に配置される。最も内側のｐ-型領域２１および最も内側のｐ--型領域２２は、法線方向にｐ+型延在部５２ａに隣接して、ｐ+型領域２４およびｐ+型延在部５２ａを介してｐ型ベース延在部３４ａに電気的に接続されるか、またはｐ型ベース延在部３４ａに直接接する。
　複数のｐ--型領域２２は、互いに離れて配置され、活性領域１の周囲を同心状に囲む。外側に配置されたｐ--型領域２２ほど、幅（法線方向の幅）が狭く、かつ内側に互いに隣り合うｐ--型領域２２との間隔が広い。複数のｐ--型領域２２は、最も内側のｐ--型領域２２を除いて、ｐ-型領域２１よりも外側に配置される。ｎ-型ドリフト領域３２はすべてのｐ--型領域２２の周囲を囲み、互いに隣り合うすべてのｐ--型領域２２間に配置される。最も外側のｐ--型領域２２は、法線方向にｎ-型ドリフト領域３２を介してｎ+型チャネルストッパ領域２３に対向する。
　複数のｐ-型領域２１および複数のｐ--型領域２２により電界集中点が複数個所に分散されることで、ＭＯＳＦＥＴのオフ時にエッジ終端領域２にかかる高電圧が負担され、エッジ終端領域２の所定耐圧が確保される。ｎ+型チャネルストッパ領域２３は、ＦＬＲ構造２０の外側に、ＦＬＲ構造２０と離れて設けられている。ｎ+型チャネルストッパ領域２３は、半導体基板１０の端部に露出されている。ｎ+型チャネルストッパ領域２３は、ＭＯＳＦＥＴのオフ時にｎ-型ドリフト領域３２内を活性領域１から外側へ広がる空乏層を抑制する機能を有する。チャネルストッパ電極（不図示）が設けられていない。チャネルストッパ領域２３の導電型はｐ+型としてもよい。
　ソース電極４１は、コンタクトホール４０ａ，４０ｂの内部において半導体基板１０のおもて面にオーミック接触し、ｐ型ベース領域３４、ｎ+型ソース領域３５、ｐ++型コンタクト領域３６、ｐ型ベース延在部３４ａおよびｐ++型コンタクト延在部３６ａに電気的に接続される。ソース電極４１は、層間絶縁膜４０上を外側へ延在して、深さ方向Ｚにゲートポリシリコン配線層６２に対向する位置で終端してもよい。活性領域１においてソース電極４１と層間絶縁膜４０との間に、ソース電極４１と層間絶縁膜４０およびその下層との間の相互反応を防止するバリアメタル（不図示）を設けてもよい。
　パッシベーション膜４２は、半導体基板１０のおもて面の全面を覆う。パッシベーション膜４２の異なる開口部に、それぞれソース電極４１およびゲートパッド６５が露出される。パッシベーション膜４２は、例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）膜である。エッジ終端領域２において半導体基板１０のおもて面にｎ-型エピタキシャル層が露出していればよく、半導体基板１０のおもて面は段差１４を設けずに活性領域１からチップ端部まで連続する平坦面としてもよい。ドレイン電極（第２電極）４３は、半導体基板１０の裏面（ｎ+型出発基板１１の裏面）全面にオーミック接触している。
　実施の形態にかかる炭化珪素半導体装置３０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。ソース電極４１に対して正の電圧（順方向電圧）がドレイン電極４３に印加された状態で、ゲート電極３９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３４のゲートトレンチ３７に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域３１からチャネルを通ってｎ+型ソース領域３５へ向かって電流（ドリフト電流）が流れ、ＭＯＳＦＥＴがオンする。
　一方、ソース－ドレイン間に順方向電圧が印加された状態で、ゲート電極３９にゲート閾値電圧未満の電圧が印加されたときに、活性領域１において、第１，２ｐ+型領域５１，５２およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ-型ドリフト領域３２と、のｐｎ接合（主接合）が逆バイアスされることで、電流が流れなくなるため、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合が逆バイアスされることで、当該ｐｎ接合から空乏層が広がり、活性領域１の所定耐圧が確保される。
　さらに、ＭＯＳＦＥＴのオフ時、活性領域１の上記ｐｎ接合から広がった空乏層は、エッジ終端領域２のｐ--型領域２２とｎ-型ドリフト領域３２とのｐｎ接合によって、エッジ終端領域２を法線方向に外側（チップ端部側）へ向かって延びる。エッジ終端領域２を外側へ向かって空乏層が延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅に基づく所定耐圧を確保することができる。また、ＦＬＲ構造２０によってエッジ終端領域２の電界が分散されることで、エッジ終端領域２の耐圧を向上させることができる。
　また、ＭＯＳＦＥＴのオンからオフへのスイッチング過渡期に生じる急峻なｄＶ／ｄｔ（単位時間あたりのドレイン・ソース間の電圧変化）により、エッジ終端領域２のｎ-型ドリフト領域３２で変位電流（正孔電流）が発生し活性領域１へ向かって流れる。この変位電流は、エッジ終端領域２のｎ-型ドリフト領域３２からｐ+型延在部５２ａおよびｐ型ベース延在部３４ａを経てｐ++型コンタクト延在部３６ａへ流れ込み、活性領域１のコンタクトホール４０ａ，４０ｂからソース電極４１へ引き抜かれる。
　このとき、半導体基板１０の温度が低いほど半導体基板１０内のキャリアが減少し、キャリアの減少分だけ、ｐ++型コンタクト延在部３６ａが高抵抗となって（図１２参照）、変位電流をソース電極４１に引き抜く時間が長くなり、中間領域３における半導体基板１０のおもて面側の電位が高くなる。また、ｄＶ／ｄｔが大きくなるほど、変位電流が大きくなるため、変位電流の経路長に占める比率の大きいｐ++型コンタクト延在部３６ａの電位が高くなる。本実施の形態においては、これらの電位上昇による絶縁層６０の絶縁破壊を抑制することができる。
　その理由は、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１を活性領域１の外周の全周にわたって２１μｍ以下程度の範囲内にすることで、中間領域３のｐ型領域（ｐ++型コンタクト延在部３６ａ、ｐ型ベース延在部３４ａおよびｐ+型延在部５２ａ）での電圧降下が小さくなり、絶縁層６０にかかる電界の強度が低くなるからである。これによって、活性領域１の外周のうち特に変位電流が集中しやすい活性領域１のコーナー部１ａ（図１参照）でのゲートリーク電流の発生を抑制して、絶縁層６０（ゲート絶縁膜３８）の絶縁破壊を防止することができる。
　次に、実施の形態にかかる炭化珪素半導体装置３０の製造方法について、図１，２Ａ，２Ｂ，３～９を参照して説明する。図６～９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図６～９には、（ａ）に活性領域１を示し、（ｂ）に中間領域３およびエッジ終端領域２を示す。図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態の一部を半導体基板のおもて面側から見た平面図である。図１０には、活性領域１と中間領域３との境界付近を拡大して示す。図１０には、活性領域１のコンタクトホール４０ａの位置を破線で示し、ゲートトレンチ３７の内部のゲート絶縁膜３８を図示省略する。
　まず、炭化珪素からなるｎ+型出発基板（出発ウエハ）１１を用意する。次に、ｎ+型出発基板１１のおもて面に、ｎ-型ドリフト領域３２となるｎ-型エピタキシャル層１２をエピタキシャル成長させる。次に、フォトリソグラフィおよびアルミニウム（Ａｌ）等のｐ型不純物のイオン注入により、活性領域１においてｎ-型エピタキシャル層１２の表面領域に、第１ｐ+型領域５１と、第２ｐ+型領域５２の下部（ｎ+型ドレイン領域３１側の部分）と、をそれぞれ選択的に形成する。このとき、第２ｐ+型領域５２の下部と同時に、中間領域３にｐ+型延在部５２ａの下部を形成する。
　また、フォトリソグラフィおよびｎ型不純物のイオン注入により、活性領域１においてｎ-型エピタキシャル層１２の表面領域に、ｎ型電流拡散領域３３の下部を形成する。このとき、ｎ型電流拡散領域３３の下部と同時に、中間領域３にｎ型電流拡散延在部３３ａの下部を形成する。活性領域１および中間領域３におけるｎ-型エピタキシャル層１２の、第１，２ｐ+型領域５１，５２、ｐ+型延在部５２ａ、ｎ型電流拡散領域３３およびｎ型電流拡散延在部３３ａよりもｎ+型出発基板１１側のイオン注入されずにそのままの不純物濃度で残る部分がｎ-型ドリフト領域３２となる。
　次に、さらにエピタキシャル成長させてｎ-型エピタキシャル層１２を所定厚さまで厚くする。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型エピタキシャル層１２の厚さを増した部分に、深さ方向Ｚに第２ｐ+型領域５２の下部に隣接するように、第２ｐ+型領域５２の上部（ｎ+型ソース領域３５側の部分）を選択的に形成する。また、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層１２の厚さを増した部分に、深さ方向Ｚにｎ型電流拡散領域３３の下部に隣接するように、ｎ型電流拡散領域３３の上部を形成する。
　このとき、第２ｐ+型領域５２の上部と同時に、深さ方向Ｚにｐ+型延在部５２ａの下部に隣接するように、ｐ+型延在部５２ａの上部を形成する。ｎ型電流拡散領域３３の上部と同時に、深さ方向Ｚにｎ型電流拡散延在部３３ａの下部に隣接するように、ｎ型電流拡散延在部３３ａの上部を形成する。ｎ-型エピタキシャル層１２の、最初にエピタキシャル成長させた部分と、厚さを増した部分と、にそれぞれ深さ方向Ｚに隣接するように形成された上部と下部とが連結されて、第２ｐ+型領域５２、ｎ型電流拡散領域３３、ｐ+型延在部５２ａおよびｎ型電流拡散延在部３３ａがそれぞれ形成される。
　次に、ｎ-型エピタキシャル層１２上に、ｐ型エピタキシャル層１３をエピタキシャル成長させる。ここまでの工程で、ｎ+型出発基板１１上にエピタキシャル層１２，１３をこの順に積層した半導体基板（半導体ウエハ）１０が完成する。次に、ｐ型エピタキシャル層１３のエッジ終端領域２側の部分をエッチングにより除去して、半導体基板１０のおもて面に、活性領域１および中間領域３の部分（第１面１０ａ）よりもエッジ終端領域２の部分（第２面１０ｂ）を低くした段差１４を形成する。新たに半導体基板１０のおもて面となった第２面１０ｂに、ｎ-型エピタキシャル層１２が露出される。
　半導体基板１０のおもて面の第１面１０ａと第２面１０ｂとをつなぐ第３面１０ｃは、例えば第１，２面１０ａ，１０ｂに対して鈍角（傾斜面）をなしていてもよいし、略直角（垂直面）をなしていてもよい。半導体基板１０のおもて面の第３面１０ｃには、ｐ型エピタキシャル層１３の側面が露出される。このｐ型エピタキシャル層１３のエッジ終端領域２側の部分を除去して、新たに半導体基板１０のおもて面となった第２面１０ｂにｎ-型エピタキシャル層１２を露出させるエッチングにより、ｐ型エピタキシャル層１３とともにｎ-型エピタキシャル層１２の表面領域が若干除去されてもよい。
　次に、フォトリソグラフィおよび所定条件のイオン注入を繰り返し行って、ｐ型エピタキシャル層１３の表面領域に、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６をそれぞれ選択的に形成する。ｐ++型コンタクト領域３６を形成するためにイオン注入するｐ型不純物は例えばアルミニウム（Ａｌ）である。このとき、ｐ++型コンタクト領域３６と同時にｐ++型コンタクト延在部３６ａを形成する。ｐ型エピタキシャル層１３の、ｎ+型ソース領域３５、ｐ++型コンタクト領域３６およびｐ++型コンタクト延在部３６ａよりもｎ+型出発基板１１側のイオン注入されずにそのままの不純物濃度で残る部分がｐ型ベース領域３４およびｐ型ベース延在部３４ａとなる。
　また、フォトリソグラフィおよび所定条件のイオン注入を繰り返し行って、エッジ終端領域２において半導体基板１０のおもて面の第２面１０ｂに露出するｎ-型エピタキシャル層１２の表面領域に、空間変調型のＦＬＲ構造２０を構成するｐ-型領域２１およびｐ--型領域２２と、ｎ+型チャネルストッパ領域２３と、をそれぞれ選択的に形成する。中間領域３において半導体基板１０のおもて面の第３面１０ｃの表面領域にｐ+型領域２４を形成してもよい。エッジ終端領域２におけるｎ-型エピタキシャル層１２の、ｐ-型領域２１、ｐ--型領域２２およびｎ+型チャネルストッパ領域２３よりもｎ+型出発基板１１側のイオン注入されずにそのままの不純物濃度で残る部分がｎ-型ドリフト領域３２となる。
　次に、エピタキシャル層１２，１３にイオン注入した不純物を活性化させるための熱処理（活性化アニール）を行う。この活性化アニールは、イオン注入によりすべての拡散領域（ｎ型電流拡散領域３３、ｎ型電流拡散延在部３３ａ、第１，２ｐ+型領域５１，５２、ｐ+型延在部５２ａ、ｎ+型ソース領域３５、ｐ++型コンタクト領域３６、ｐ++型コンタクト延在部３６ａ、ｐ-型領域２１、ｐ--型領域２２、ｎ+型チャネルストッパ領域２３およびｐ+型領域２４）を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
　次に、図６に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ+型ソース領域３５およびｐ型ベース領域３４を貫通して、ｎ型電流拡散領域３３の内部で終端し、深さ方向Ｚに第１ｐ+型領域５１に対向するゲートトレンチ３７を形成する。ゲートトレンチ３７は、第１方向Ｘに延在するストライプ状に複数形成する。ゲートトレンチ３７の長手方向の端部は、中間領域３の内部で終端させる（図１０参照）。次に、半導体基板１０のおもて面の全面およびゲートトレンチ３７の内壁（側壁および底面）に沿ってゲート絶縁膜３８を形成する。
　次に、図７に示すように、半導体基板１０のおもて面のゲート絶縁膜３８上にフィールド酸化膜６１を堆積して、ゲート絶縁膜３８およびフィールド酸化膜６１をこの順に積層してなる絶縁層６０を形成する。次に、フォトリソグラフィおよび例えばウェットエッチングによりフィールド酸化膜６１の活性領域１の部分を除去して、中間領域３およびエッジ終端領域２にのみ残す。これにより、絶縁層６０の表面に、ゲート絶縁膜３８およびフィールド酸化膜６１が積層されて相対的に厚さの厚い部分と、ゲート絶縁膜３８のみからなる相対的に厚さの薄い部分と、の厚さ差による段差６４（図３～５参照）が生じる。
　また、フィールド酸化膜６１は、ゲートトレンチ３７の端部の少なくとも一部を覆わないように配置する。例えば、ゲートトレンチ３７の端部全体をフィールド酸化膜６１で覆わない状態としてもよいし（図１０参照）、ゲートトレンチ３７の端部のうち、互いに隣り合うゲートトレンチ３７の端部同士を連結する連結部３７ａだけフィールド酸化膜６１で覆ってもよい。また、上述したように、フィールド酸化膜６１の内側の端部６１ａから後の工程で形成されるコンタクトホール４０ａ，４０ｂまでの距離ｗ１は、２１μｍ以下程度の範囲内にする。
　次に、図８に示すように、ゲートトレンチ３７を埋め込むように、半導体基板１０のおもて面の全面にポリシリコン層７０を堆積する。次に、図９に示すように、フォトリソグラフィおよびエッチングによりポリシリコン層７０を選択的に除去して、ポリシリコン層７０のうち、ゲート電極３９となる部分をゲートトレンチ３７の内部に残すとともに、ゲートランナー６７のゲートポリシリコン配線層６２となる部分と、ゲートパッド６５を構成するゲートポリシリコン配線層６８ａとなる部分と、ゲート抵抗６６を構成するゲートポリシリコン配線層６８ｂとなる部分と、を半導体基板１０のおもて面の最表面に残す。このとき、ゲートポリシリコン配線層６２は、ゲートトレンチ３７の長手方向の端部を覆うように残す。
　ポリシリコン層７０を堆積時、各ゲートトレンチ３７の長手方向の端部の少なくとも一部がフィールド酸化膜６１に覆われていない。例えば、ゲートトレンチ３７の端部全体（図１０の長さｄ１の部分）をフィールド酸化膜６１で覆わない状態としてもよい。また、フィールド酸化膜６１の内側の端部６１ａを長さｄ２だけ内側に延在させて、互いに隣り合うゲートトレンチ３７の端部同士を連結する略円弧状の平面形状の連結部３７ａをフィールド酸化膜６１で覆い、ゲートトレンチ３７の端部の連結部３７ａよりも内側の部分（図１０の長さｄ３の部分）だけフィールド酸化膜６１で覆わない状態としてもよい。
　このように各ゲートトレンチ３７の長手方向の端部の少なくとも一部をフィールド酸化膜６１に覆われていない状態とすることで、ゲートトレンチ３７の内部に埋め込むように半導体基板１０のおもて面の全面に堆積したポリシリコン層７０を選択的に除去するだけで、ゲートランナー６７を構成するゲートポリシリコン配線層６２と、ゲート電極３９と、をゲートトレンチ３７の長手方向の端部で互いに連結された状態にすることができる。これに加えて、ゲートランナー６７を構成するゲートポリシリコン配線層６２と、ゲートパッド６５を構成するゲートポリシリコン配線層６８ａと、をゲート抵抗６６を構成するゲートポリシリコン配線層６８ｂで連結された状態にすることができる（図２Ｂ参照）。
　すなわち、フィールド酸化膜６１の内側の端部６１ａは、ゲートポリシリコン配線層６２とゲート電極３９との連結箇所６２ａよりも外側に位置する。ゲートポリシリコン配線層６２は、ゲート電極３９との連結箇所６２ａにおいて、深さ方向Ｚにゲート絶縁膜３８のみを介してｐ++型コンタクト延在部３６ａに対向する。例えば、仮に、ゲートポリシリコン配線層６２とゲート電極３９との連結箇所６２ａと、ゲートポリシリコン配線層６２と、の間の全体にフィールド酸化膜６１が存在している場合（図１０においてフィールド酸化膜６１が内側の端部６１ａを長さｄ１だけ内側に延在させた状態）を考える。
　この場合、ゲートポリシリコン配線層６２とゲート電極３９とを連結させるために、フィールド酸化膜６１を深さ方向Ｚに貫通するコンタクトホールを形成することとなる。しかしながら、上述したようにフィールド酸化膜６１の活性領域１の部分はウェットエッチングにより除去されるため、フィールド酸化膜６１の活性領域１の部分の除去と同時に、ウェットエッチングによりフィールド酸化膜６１に幅の狭いコンタクトホールを形成することはプロセス的に困難である。また、ドライエッチングによりフィールド酸化膜６１にコンタクトホールを形成する場合にも別の問題が生じる。
　したがって、フィールド酸化膜６１にコンタクトホールを形成する必要がないように、上述したようにフィールド酸化膜６１の内側の端部６１ａの位置を調整し、各ゲートトレンチ３７の長手方向の端部の少なくとも一部をフィールド酸化膜６１に覆われていない状態とすることがよい。ゲートポリシリコン配線層６２は、絶縁層６０のフィールド酸化膜６１上から、絶縁層６０の表面の段差６４（図３～５参照）を経て内側へ延在し、絶縁層６０のゲート絶縁膜３８のみを介してゲートトレンチ３７の長手方向の端部の少なくとも一部に対向するように配置される。
　次に、半導体基板１０のおもて面の全面に、ゲート電極３９およびゲートポリシリコン配線層６２，６８ａ，６８ｂを覆う層間絶縁膜４０を形成する。次に、フォトリソグラフィおよびエッチングにより、活性領域１に、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８を貫通して半導体基板１０のおもて面に達するコンタクトホール４０ａ，４０ｂを形成する。活性領域１の最も外側のコンタクトホール４０ｂを除く他のコンタクトホール４０ａには、ｎ+型ソース領域３５およびｐ++型コンタクト領域３６が露出される。活性領域１の最も外側のコンタクトホール４０ｂには、ｐ++型コンタクト延在部３６ａが露出される。
　また、フォトリソグラフィおよびエッチングにより、中間領域３に、深さ方向Ｚに層間絶縁膜４０を貫通して、ゲートポリシリコン配線層６２に達するコンタクトホール４０ｃと、ポリシリコン配線層６８ａに達するコンタクトホールと、を形成する。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。次に、コンタクトホールを埋め込むように半導体基板１０のおもて面の全面に金属層を形成する。次に、当該金属層をパターニングして、ソース電極４１、ゲートランナー６７を構成するゲート金属配線層６３、およびゲートパッド６５を構成するゲート金属配線層６９となる部分をそれぞれ残す。
　ソース電極４１は、コンタクトホール４０ａ，４０ｂの内部において半導体基板１０のおもて面にオーミック接触する。ソース電極４１は、ゲート金属配線層６３およびゲートパッド６５を構成するゲート金属配線層と離して配置される。ゲートランナー６７を構成するゲート金属配線層６３は、コンタクトホール４０ｃにおいてゲートポリシリコン配線層６２に接する。ゲートパッド６５を構成するゲート金属配線層６９は、図示省略するコンタクトホールにおいてゲートポリシリコン配線層６８ａに接する。ゲート金属配線層６３，６９同士がゲート抵抗６６を構成するポリシリコン配線層６８ｂ上で互いに連結されてもよい。
　また、半導体基板１０の裏面にドレイン電極４３を形成する。次に、半導体基板１０のおもて面の全面にパッシベーション膜４２を形成し、パッシベーション膜４２によってソース電極４１、ゲート金属配線層６３およびゲートパッド６５を構成するゲート金属配線層を覆う。次に、パッシベーション膜４２を選択的に除去して形成した異なる開口部にそれぞれソース電極４１（ソースパッド）およびゲートパッド６５を露出させる。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１，２Ａ，２Ｂ，３～５に示すＭＯＳＦＥＴ（炭化珪素半導体装置３０）が完成する。
　以上、説明したように、実施の形態によれば、活性領域とエッジ終端領域との間の中間領域において半導体基板のおもて面上に、絶縁層を介して、ゲートランナーを構成するゲートポリシリコン配線層が配置される。当該絶縁層は、ゲート絶縁膜およびフィールド酸化膜をこの順に積層してなる。ゲートポリシリコン配線層の直下において半導体基板のおもて面の表面領域に、深さ方向に当該絶縁層に隣接してｐ++型コンタクト延在部が配置される。この絶縁層は、ゲートポリシリコン配線層とｐ++型コンタクト延在部との間において、ゲート絶縁膜およびフィールド酸化膜を積層してなる相対的に厚さの厚い部分と、この部分よりも内側のゲート絶縁膜のみからなる相対的に厚さの薄い部分と、を有し、これらの厚さ差による段差を表面に有する。
　この絶縁層の表面の段差から活性領域のコンタクトホールまでの距離は２１μｍ以下程度の範囲内に設定される。これによって、ＭＯＳＦＥＴのオンからオフへのスイッチング過渡期にエッジ終端領域に生じる変位電流が中間領域のｐ型領域（ｐ+型延在部、ｐ型ベース延在部およびｐ++型コンタクト延在部）を通って活性領域のコンタクトホールからソース電極へ引き抜かれるときに、中間領域の当該ｐ型領域での電圧降下を小さくすることができる。これにより、中間領域の当該ｐ型領域とゲートポリシリコン配線層との間の絶縁層にかかる電界強度を低くすることができるため、当該絶縁層にゲート絶縁膜のみからなる相対的に厚さの薄い部分が存在しても、当該厚さの薄い部分での変位電流によるゲート絶縁膜の劣化を抑制することができ、絶縁層の絶縁破壊を抑制することができる。
　また、半導体基板の温度が低いほど半導体基板内のキャリアが減少し、キャリアの減少分だけｐ++型コンタクト延在部が高抵抗となって、変位電流による中間領域における半導体基板のおもて面側の電位が高くなる。従来構造（図１３～１５参照）では、マイナスの温度環境下でＭＯＳＦＥＴを動作させると、中間領域における半導体基板のおもて面側での電位上昇により絶縁層が絶縁破壊してしまうが、実施の形態によれば、上述したように中間領域のｐ型領域での電圧降下が小さくなるため、マイナスの温度環境下でＭＯＳＦＥＴを動作させても、中間領域における半導体基板のおもて面側での電位上昇を抑制することができ、絶縁層の絶縁破壊が生じない。このため、従来構造と比べて、ＭＯＳＦＥＴの動作環境の温度適用範囲が広く、信頼性の高い半導体装置を提供することができる。
（実験例１）
　絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１について検証した。図１１は、実験例１の絶縁層の表面の段差からコンタクトまでの距離の動作環境温度依存性を示す特性図である。図１１の横軸は、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１である（図１１には絶縁層の表面の段差からコンタクトまでの距離と記載）。図１１の縦軸は、実験例１の動作時の半導体基板１０の温度である。実験例１の動作初期の半導体基板１０の温度は、実験例１の実験環境の温度と熱平衡状態にある。
　実験例１として、中間領域の半導体基板のおもて面とゲートポリシリコン配線層との間の絶縁層の表面の段差から活性領域のコンタクトホールまでの距離の異なる（具体的には２１μｍ、２７．５μｍ、３３μｍ、３５μｍおよび５４μｍ）複数の試料を用意した。これら実験例１の複数の試料のうち、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１を２１μｍとした試料が実施の形態にかかる炭化珪素半導体装置３０（図１，２Ａ，２Ｂ，３～５参照）に相当し、それ以外の試料が比較例の炭化珪素半導体装置２３０（図１３～１５参照）に相当する。
　これら実験例１の各試料に、複数の温度環境（評価温度）で、オンからオフへのスイッチング過渡期に、ＭＯＳＦＥＴの通常動作で想定される最大負荷となる２０ｋＶ／μｓでｄＶ／ｄｔ（単位時間あたりのドレイン・ソース間の電圧変化）を生じさせて絶縁破壊が起きたか否かを確認した結果を図１１に示す。実験例１の評価温度（＝半導体基板１０，２１０の温度）を－５５℃、－４０℃、－２５℃、０℃および２５℃（室温）とした。図１１では、１回のｄＶ／ｄｔで絶縁破壊した試料を「絶縁破壊が起きた（×印）」とし、１回のｄＶ／ｄｔで絶縁破壊しなかった試料を「絶縁破壊が起きない（○印）」とした。
　図１１に示す結果から、実験例１において、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１を２１μｍとした試料は、いずれの評価温度（半導体基板１０の初期の温度）においても絶縁層６０の絶縁破壊が起きないことが確認された。一方、絶縁層２６０の表面の段差２６４から活性領域２０１のコンタクトホール２４０ａ，２４０ｂまでの距離ｗ２０１を２１μｍよりも長くした他のすべての試料で、評価温度（半導体基板２１０の初期の温度）が低くなると、デバイス動作による半導体基板２１０の温度上昇前に、絶縁層２６０が絶縁破壊することが確認された。
　その理由は、評価温度が低くなるほど半導体基板１０，２１０内のキャリアが減少して、キャリアの減少分だけｐ++型コンタクト延在部３６ａ，２３６ａが高抵抗となるが、絶縁層６０の表面の段差６４から活性領域１のコンタクトホール４０ａ，４０ｂまでの距離ｗ１を２１μｍ以下とすることで、他の試料と比べて、ＭＯＳＦＥＴのオンからオフへのスイッチング過渡期にｄＶ／ｄｔによりエッジ終端領域２に発生する変位電流を活性領域１のコンタクトホール４０ａ，４０ｂからソース電極４１に引き抜く時間が短くなり、絶縁層６０にかかる電界の強度が低くなるからである。
（実験例２）
　ｐ++型コンタクト延在部３６ａの抵抗値の温度依存性について検証した。図１２は、実施例２のｐ型領域の抵抗値の温度依存性を示す特性図である。上述した実施の形態にかかる炭化珪素半導体装置３０（図１，２Ａ，２Ｂ，３～５参照）（以下、実験例２とする）について、－５０℃以下の温度環境（＝半導体基板１０の初期の温度）でデバイス動作を開始し、デバイス動作により半導体基板１０の温度が上昇して所定温度となるごとに、ｐ++型コンタクト延在部３６ａの抵抗値Ｒｃｎｔを測定した結果を図１２に示す。実験例２の試料は、ｐ++型コンタクト延在部３６ａを形成するためにｐ型エピタキシャル層１３にイオン注入するアルミニウム（Ａｌ）のドーズ量の異なる２つを用意した。
　図１２に示す結果から、アルミニウムのドーズ量に依らず、半導体基板１０の温度が低くなるほど、ｐ++型コンタクト延在部３６ａの抵抗値が高くなることが確認された。
　以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ゲートランナーと同じ構造を有するゲートフィンガーを活性領域に配置して、ゲートフィンガーを介してゲートパッドとゲート電極とを電気的に接続する場合においても、ゲートランナーと同様に、ゲートフィンガーを構成するゲートポリシリコン配線層がゲート絶縁膜のみを介して半導体基板のおもて面上に配置される部分が生じるため、ゲートフィンガーと活性領域のコンタクトホール（ソース電極と半導体基板とのオーミック接触部（コンタクト）となるコンタクトホール）との間に本発明を適用可能である。
　また、メイン半導体素子となるＭＯＳＦＥＴと同一の半導体基板に電流センスを配置する場合、メイン半導体素子のゲート電極と同様の構造で、ゲートランナーを構成するゲートポリシリコン配線層に電流センスのゲート電極が連結される。ゲートランナーを構成するゲートポリシリコン配線層は、電流センスと対向する部分で、電流センスのゲート絶縁膜のみを介して半導体基板のおもて面上に設けられる。このため、ゲートランナーを構成するゲートポリシリコン配線層と、電流センスのソースコンタクト（ソース電極と半導体基板との電気的接触部）が形成されるコンタクトホール（第２コンタクトホール）と、の間に本発明を適用可能である。
　ゲートランナーを構成するゲートポリシリコン配線層と、電流センスのソースコンタクトと、の間に本発明を適用することで、ゲートランナーと電流センスとの間での絶縁層の絶縁破壊を抑制することができる。電流センスは、メイン半導体素子と同一構造のＭＯＳＦＥＴであり、メイン半導体素子に並列接続されてメイン半導体素子に流れる過電流（ＯＣ：Ｏｖｅｒ　Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センスは、ゲートランナーの内側または外側のいずれに配置されてもよい。また、トレンチゲート構造に代えて、プレーナゲート構造とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる炭化珪素半導体装置は、高電圧や大電流を制御するパワー半導体装置に有用である。
　１　活性領域
　２　エッジ終端領域
　３　中間領域
　１０　半導体基板
　１０ａ～１０ｃ　半導体基板のおもて面の第１～３面
　１１　ｎ+型出発基板
　１２　ｎ-型エピタキシャル層
　１３　ｐ型エピタキシャル層
　１４　半導体基板のおもて面の段差
　２０　空間変調型のＦＬＲ構造
　２１　空間変調型のＦＬＲ構造を構成するｐ-型領域
　２２　空間変調型のＦＬＲ構造を構成するｐ--型領域
　２３　ｎ+型チャネルストッパ領域
　２４　半導体基板のおもて面の第３面のｐ+型領域
　３０　炭化珪素半導体装置
　３１　ｎ+型ドレイン領域
　３２　ｎ-型ドリフト領域
　３３　ｎ型電流拡散領域
　３４　ｐ型ベース領域
　３４ａ　ｐ型ベース延在部
　３５　ｎ+型ソース領域
　３６　ｐ++型コンタクト領域
　３６ａ　ｐ++型コンタクト延在部
　３７　ゲートトレンチ
　３７ａ　互いに隣り合うゲートトレンチの端部同士の連結部
　３８　ゲート絶縁膜
　３９　ゲート電極
　４０　層間絶縁膜
　４０ａ，４０ｂ，４０ｃ　層間絶縁膜のコンタクトホール
　４１　ソース電極
　４２　パッシベーション膜
　４３　ドレイン電極
　５１，５２　ゲートトレンチ底面のゲート絶縁膜の電界緩和のためのｐ+型領域
　５２ａ　ｐ+型延在部
　６０　絶縁層
　６１　フィールド酸化膜
　６２，６８ａ，６８ｂ　ゲートポリシリコン配線層
　６３，６９　ゲート金属配線層
　６４　中間領域のゲートポリシリコン配線層の下層の絶縁層の表面の段差
　６５　ゲートパッド
　６６　ゲート抵抗
　６７　ゲートランナー
　ｗ１　中間領域のゲートポリシリコン配線層の下層の絶縁層の表面の段差から活性領域のコンタクトホールまでの距離
　Ｘ　半導体基板のおもて面に平行な第１方向
　Ｙ　半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
　Ｚ　深さ方向

Claims (5)

  1. 　炭化珪素からなる半導体基板に、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、前記活性領域と前記終端領域との間に設けられた中間領域と、を有する炭化珪素半導体装置であって、
    　前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    　前記活性領域から前記中間領域にわたって、前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    　前記活性領域において前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
    　前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域との間の領域に接して設けられ、かつ前記半導体基板の第１主面を覆うゲート絶縁膜と、
    　前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域との間の領域の上に前記ゲート絶縁膜を介して設けられたゲート電極と、
    　前記中間領域において前記半導体基板の第１主面と前記第２半導体領域との間に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
    　前記中間領域において前記半導体基板の第１主面の前記ゲート絶縁膜の上に設けられたフィールド酸化膜と、
    　前記フィールド酸化膜の上に設けられ、前記活性領域の周囲を囲み、内側の端部で前記ゲート電極に連結され、かつ深さ方向に前記フィールド酸化膜および前記ゲート絶縁膜を介して前記第４半導体領域に対向するゲートポリシリコン配線層と、
    　前記ゲート電極および前記ゲートポリシリコン配線層を覆う層間絶縁膜と、
    　深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面を露出する第１コンタクトホールと、
    　前記第１コンタクトホールを介して前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に電気的に接続された第１電極と、
    　前記半導体基板の第２主面に設けられた第２電極と、
    　を備え、
    　前記ゲートポリシリコン配線層は、前記フィールド酸化膜の内側の端部よりも内側へ延在し、内側の部分で深さ方向に前記ゲート絶縁膜のみを介して前記第４半導体領域に対向し、
    　前記フィールド酸化膜の内側の端部は、前記第１コンタクトホールから外側に２１μｍ以下の距離の範囲内に離れて位置することを特徴とする炭化珪素半導体装置。
  2. 　前記フィールド酸化膜の内側の端部は、前記第１コンタクトホールから外側に５μｍ以上１０μｍ以下の距離の範囲内に離れて位置することを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記半導体基板の第１主面に設けられ、前記第１電極と同じ電位に固定される第３電極をさらに備え、
    　前記第３電極は、深さ方向に前記層間絶縁膜を貫通する第２コンタクトホールを介して前記半導体基板の内部の所定領域と電気的に接続され、
    　前記フィールド酸化膜の端部は、前記第２コンタクトホールから２１μｍ以下の距離の範囲内に離れて位置することを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 　前記ゲート電極は、前記半導体基板の第１主面に平行な方向に直線状に延在して前記活性領域から前記中間領域に達し、長手方向の端部で前記ゲートポリシリコン配線層に連結されていることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 　深さ方向に前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達し、かつ前記半導体基板の第１主面に平行な方向に直線状に延在して前記活性領域から前記中間領域に達するトレンチを備え、
    　前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に設けられ、前記トレンチの長手方向の端部で前記ゲートポリシリコン配線層に連結されていることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
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