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WO2022217797A1 - 数据传输电路、方法及存储装置 - Google Patents

数据传输电路、方法及存储装置 Download PDF

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WO2022217797A1
WO2022217797A1 PCT/CN2021/113243 CN2021113243W WO2022217797A1 WO 2022217797 A1 WO2022217797 A1 WO 2022217797A1 CN 2021113243 W CN2021113243 W CN 2021113243W WO 2022217797 A1 WO2022217797 A1 WO 2022217797A1
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WO
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data
bus
global
data line
module
Prior art date
Application number
PCT/CN2021/113243
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English (en)
French (fr)
Inventor
张良
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/626,794 priority Critical patent/US11790960B2/en
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present application relates to, but is not limited to, a data transmission circuit, method and storage device.
  • the power consumption in the process of writing data into the memory cell array via the data bus can be reduced without reducing the density and number of memory cells in the memory cell array, it will further improve the storage capacity and reduce the power consumption of the semiconductor memory device. Potential for increased energy consumption.
  • An embodiment of the present application provides a data transmission circuit, including a comparison module, a first data conversion module, a data bus buffer module and a write circuit module, and the comparison module is used to receive bus data on the data bus and global data on the global data line. data, and compare the bus data with the global data to output a comparison result of whether the number of bits that are different between the bus data and the global data exceeds a preset threshold, wherein the bus data and the global data
  • the global data has the same preset bit width;
  • the first data conversion module is electrically connected to the data bus, the comparison module, and the global data line, and is used for, when the comparison result exceeds a preset threshold, Invert the bus data and output it, and output the bus data when the comparison result does not exceed the preset threshold;
  • the data bus buffer module and the first data conversion module, the comparison The module and the global data line are all electrically connected, for generating a data polarity identification signal according to the comparison result, and also for transmitting the bus data or the inverted data
  • Embodiments of the present application also provide a storage device, including the data transmission circuit described above, for storing and transmitting data of a read operation or a write operation.
  • An embodiment of the present application also provides a data transmission method, comprising: comparing bus data on a data bus with global data on a global data line, and outputting the number of bits that are different between the bus data and the global data The comparison result of whether it exceeds a preset threshold, wherein the bus data and the global data have the same preset bit width; if the comparison result exceeds the preset threshold, the bus data is inverted and provided to the data bus buffer module; otherwise, the bus data is provided to the data bus buffer module, wherein the data bus buffer module is used to generate a data polarity identification signal according to the comparison result, and is used to convert the bus data Or the inverted data of the bus data is transmitted to the global data line; the global data on the global data line is or inverted and transmitted to the local data line according to the data polarity identification signal.
  • FIG. 1 is a schematic diagram of a circuit principle of a data transmission circuit provided in the first embodiment of the application;
  • FIG. 2 is a schematic diagram of a circuit principle of a data transmission circuit provided in a second embodiment of the present application.
  • FIG. 3 is a schematic diagram of a circuit principle of a data transmission circuit provided in a third embodiment of the present application.
  • 4a is a schematic diagram of a circuit principle of a data transmission circuit provided in the fourth embodiment of the application.
  • Fig. 4b is a schematic diagram of an embodiment of Fig. 4a;
  • FIG. 5 is a schematic diagram of a circuit principle of a data transmission circuit provided in a fifth embodiment of the application.
  • FIG. 6 is a schematic circuit diagram of a write enable module in a data transmission circuit provided in an embodiment of the present application.
  • FIG. 7 is a schematic circuit diagram of a write driving circuit in a data transmission circuit provided in an embodiment of the present application.
  • FIG. 8 is a schematic diagram of a circuit principle of a data transmission circuit provided in an eighth embodiment of the application.
  • FIG. 9 is a schematic diagram of a circuit principle of a data transmission circuit provided in the ninth embodiment of the application.
  • FIG. 10 is a schematic diagram of a circuit principle of a data transmission circuit provided in the tenth embodiment of the application.
  • FIG. 11 is a schematic diagram of a circuit principle of a data transmission circuit provided in the eleventh embodiment of the application.
  • FIG. 13 is a schematic flowchart of a data transmission method provided in another embodiment of the present application.
  • connection can be made through a direct electrical connection, or through an indirect electrical connection between the other device and the connector.
  • a data transmission circuit 100 including a comparison module 10 , a first data conversion module 20 , a data bus buffer module 30 and a write circuit module 40 .
  • the comparison module 10 uses to receive the bus data on the data bus Data bus and the global data on the global data line YIO, and compare the bus data with the global data to output the number of bits that are different from the bus data and the global data The comparison result of whether it exceeds a preset threshold, wherein the bus data and the global data have the same preset bit width; the first data conversion module 20 and the data bus Data bus, the comparison module 10, the The global data lines YIO are all electrically connected, and are used to invert the bus data and output when the comparison result exceeds the preset threshold, and when the comparison result does not exceed the preset threshold, The bus data is output; the data bus buffer module 30 is electrically connected to the first data conversion module 20, the comparison module 10 and the global data line YIO, for generating a data polarity
  • the comparison module 10 by setting the comparison module 10 to receive the bus data on the data bus Data bus and the global data on the global data line YIO, and compare the bus data and the global data to output all The comparison result of whether the number of different bits between the bus data and the global data exceeds a preset threshold, wherein the bus data and the global data have the same preset bit width, so that the first data conversion module 20 is located in the When the comparison result exceeds the preset threshold, the bus data is inverted and output, and when the comparison result does not exceed the preset threshold, the bus data is output; by setting the data bus buffer The module 30 generates the data polarity identification signal p1 according to the comparison result, and transmits the global data or the inverted data of the global data to the global data line YIO, so that the writing circuit module 40 can write the data according to the data polarity identification signal p1.
  • the global data on the global data line YIO is transmitted to the local data line LIO after being inverted or inverted, wherein the local data line LIO and the complementary local data line LIO_ transmit signals with opposite phases, so as to reduce the data on the premise of ensuring the accuracy of data transmission
  • the number of times of inversion during transmission to effectively reduce the number of data passing through the data bus Power consumption during data bus, global data line YIO and local data line LIO, or data transmission via data bus Data bus, global data line YIO and complementary local data line LIO_. Therefore, the energy consumption of the semiconductor storage device can be reduced under the condition that the density and number of the storage cells in the storage cell array are not reduced.
  • the write circuit module 40 includes a write conversion circuit 41, the write conversion circuit 41 and the data bus buffer module 30, the global data line YIO, the local data line LIO and the complementary local data line LIO _Equally connected, used to transmit the data on the global data line YIO to the complementary local data line LIO_ under the condition that the comparison result indicated by the data polarity identification signal p1 exceeds the preset threshold, and in the data polarity identification signal p1 If the indicated comparison result does not exceed the preset threshold, the data on the global data line YIO is transmitted to the local data line LIO.
  • the global data on the global data line YIO is transmitted to the complementary local data line LIO_, and the data polarity identification signal p1
  • the global data on the global data line YIO is transmitted to the local data line LIO, so that the bus data on the data bus Data bus can be accurately transmitted to the local data line LIO Or complement the local data line LIO_, and reduce the number of flips during data transmission to effectively reduce the data passing through the data bus Data bus, global data line YIO and local data line LIO, or data passing through the data bus Data bus, global data line YIO and the power consumption during the transmission of the complementary local data line LIO_.
  • a preset threshold can be set to be half of the preset bit width;
  • the comparison module 10 includes a comparison unit 11 and a state identification unit 12 , and the comparison unit 11 is used for comparing the data bus
  • the bus data on the Data bus and the global data on the global data line YIO are compared bit by bit, and the comparison status data of each bit is output;
  • the status identification unit 12 is electrically connected to the comparison unit 11 for comparing the status data of each bit. Statistics are performed, and the comparison result is output according to the statistical result.
  • the first data conversion module 20 includes a first transmission unit 21, a first inversion unit 22, a second transmission unit 23 and a second inversion unit 24,
  • the first transmission unit 21 is electrically connected to the data bus Data bus, the data bus buffer module 30, and is electrically connected to the output end of the state identification unit 12 through the first inversion unit 22, for when the comparison result does not exceed the preset
  • the bus data is transmitted to the data bus buffer module 30;
  • the second transmission unit 23 is electrically connected to the data bus buffer module 30, the output end of the state identification unit 12, and is connected to the data bus through the second inversion unit 24.
  • the Data bus is electrically connected, and is used for inverting the bus data and transmitting it to the data bus buffer module 30 when the comparison result exceeds the preset threshold.
  • the write conversion circuit 41 includes a write enable module 411 and a write drive circuit 412, and the write enable module 411 generates the data polarity identification signal pl and the initial write enable signal we The write enable signal WrEn and the write enable inverse signal WrEn_; the write drive circuit 412 is configured to generate the third data according to the write enable signal WrEn, the write enable inverse signal WrEn_ and the global data on the global data line YIO, and convert all The third data is transmitted to the local data line LIO or the complementary local data line LIO_.
  • the write conversion circuit 41 can be set to transmit the global data on the global data line YIO to the complementary local data line LIO_ when the comparison result indicated by the data polarity identification signal p1 exceeds a preset threshold, and the data polarity identification signal p1 If the comparison result indicated by the signal pl does not exceed the preset threshold, the global data on the global data line YIO is transmitted to the local data line LIO.
  • the write enable module 411 includes a first inverter Inv1 , a first NOR gate Nor1 , a second inverter Inv2 and a second NOR gate Nor2 , the first The inverter Inv1 is configured as: the input terminal is electrically connected to the initial write enable signal we, and the output terminal outputs the first write enable inverse signal We1_; the first NOR gate Nor1 is configured as: the input terminal is electrically connected to the data polarity identification signal pl and the output end of the first inverter Inv1, the output end outputs the write enable signal WrEn; the second inverter Inv2 is configured as: the input end is electrically connected to the data polarity identification signal pl, and the output end outputs the data polarity identification reversed.
  • the signal P1_; the second NOR gate Nor2 is configured as: the input terminal is electrically connected to the output terminal of the second inverter Inv2 and the output terminal of the first inverter Inv1, and the output terminal outputs the write enable inverse signal WrEn_.
  • the write driving circuit 412 includes a first switch unit 4121 , a second switch unit 4122 , a third switch unit 4123 , a fourth switch unit 4124 , a fifth switch unit 4125 , and a third switch unit 4125 .
  • the first switch unit 4121 is used to electrically connect the complementary local data line LIO_ and the global data line YIO according to the write enable inverse signal WrEn_;
  • the second switch unit 4122 is configured to: the control terminal is electrically connected to the global data line YIO, the first terminal is electrically connected to the local data line LIO, and the second terminal is electrically connected to the first node;
  • the third switch unit 4123 is used to electrically connect the first node a and the ground according to the write enable inverse signal WrEn_;
  • the fourth switch unit 4124 It is used to electrically connect the local data line LIO and the global data line YIO according to the write enable signal WrEn;
  • the fifth switch unit 4125 is configured to: the control terminal is electrically connected to the global data line YIO, the first terminal is electrically connected to the complementary local data line LIO_, the first terminal is electrically connected to the complementary local data line LIO_ The two terminals are electrically connected to the second node;
  • the data transmission circuit 100 further includes an encoding module 50, and the encoding module 50 is electrically connected to the global data line YIO and the data bus Data bus, and is used for writing according to the data during the writing operation.
  • the bus data on the bus Data bus generates the check code data Check_data, and transmits the check code data Check_data to the global data line YIO.
  • the data transmission circuit 100 further includes a read unit 60 and a correction module 70, and the read unit 60 is used to read the global data on the global data line YIO and the data on the global data line YIO.
  • Check code data; the correction module 70 is electrically connected to the read unit 60 and the data bus Data bus for receiving the global data on the global data line YIO and the check code on the global data line YIO Data
  • Check_data Perform error detection and/or error correction on the global data on the global data line YIO according to the check code data Check_data, and generate corrected data to transmit the corrected data to the data bus Data bus.
  • the encoding module 50 includes an ECC encoding unit, and the ECC encoding unit verifies the global data on the global data line YIO, and can generate an ECC check code such that The correction module 70 can perform error detection and/or correction on the global data on the global data line YIO according to the ECC check code and generate corrected data to ensure the accuracy of the read data.
  • the data transmission circuit 100 further includes a second data conversion module (not shown), and the second data conversion module includes a third transmission unit 81, a third inversion unit 82, The fourth transmission unit 83 and the fourth inversion unit 84, the third transmission unit 81 is electrically connected to the data bus Data bus, the correction module 70, and is electrically connected to the output end of the comparison module 10 through the third inversion unit 82 for When the comparison result does not exceed the preset threshold, the corrected data is transmitted to the data bus Data bus; the fourth transmission unit 83 is electrically connected to the data bus Data bus, the output end of the comparison module 10, and through the fourth inversion unit 84 is electrically connected with the correction module 70, and is used for inverting the corrected data and transmitting it to the data bus Data bus when the comparison result exceeds the preset threshold, so as to ensure the accuracy of the read data.
  • the number of times of data flipping during the transmission process of the data via the global data line and the data bus is
  • the data transmission circuit 100 further includes a recovery module 90, and the recovery module 90 is electrically connected to the comparison module 10, the data bus Data bus, and the serial-parallel conversion module 200 for comparing
  • the comparison result output by the module 10 transmits the data on the data bus Data bus or the inverted data to the serial-parallel conversion module 200, to restore the data after the flip of the second data conversion module to ensure the accuracy of the read data.
  • a storage device including the data transmission circuit 100 described in any of the embodiments of the present application, for storing and transmitting data of a read operation or a write operation.
  • a data transmission method including:
  • Step 102 Compare the bus data on the data bus with the global data on the global data line, and output a comparison result of whether the number of bits that are different between the bus data and the global data exceeds a preset threshold, wherein the The bus data and the global data have the same preset bit width;
  • Step 104 if the comparison result exceeds a preset threshold, invert the bus data and provide it to the data bus buffer module; otherwise, provide the bus data to the data bus buffer module, wherein the The data bus buffer module is used for generating a data polarity identification signal according to the comparison result, and for transmitting the bus data or the inverted data of the bus data to the global data line;
  • Step 106 according to the data polarity identification signal, transfer the global data on the global data line or the inversion to the local data line.
  • the bus data on the data bus with the global data on the global data line, and outputting whether the number of bits between the bus data and the global data exceeds a preset threshold.
  • the comparison result wherein the bus data and the global data have the same preset bit width; in the case that the comparison result exceeds the preset threshold, invert the bus data and provide it to the data bus buffer module
  • the bus data is provided to the data bus buffer module, wherein the data bus buffer module is used to generate a data polarity identification signal according to the comparison result, and is used for the bus data or the bus data.
  • the inverted data is transmitted to the global data line; and the write circuit module can be set to transmit the global data on the global data line or the inversion to the local data line according to the data polarity identification signal, wherein, The local data line and the complementary local data line carry signals in opposite phases.
  • the transmitted data generally includes a data string composed of 0 and 1
  • the power-saving algorithm is applied to the number of flips during the data transmission process of writing data to the memory cell array via the data bus, so as to effectively reduce the number of data passing through the data bus. Power consumption during writing to the memory cell array. Therefore, the energy consumption of the semiconductor storage device can be reduced under the condition that the density and number of the storage cells in the storage cell array are not reduced.
  • the preset threshold is half of the preset bit width
  • the Global data or negated and transmitted to the local data line including:
  • Step 1061 in the case that the comparison result indicated by the data polarity identification signal exceeds the preset threshold, transmit the global data on the global data line to the complementary local data line, and record the comparison result after the comparison result. If the preset threshold is not exceeded, the global data is transmitted to the local data line, wherein the local data line and the complementary local data line transmit signals of opposite phases.
  • a computer-readable storage medium on which a computer program is stored, and when the computer program is executed by a processor, implements any of the data transmission methods described in the embodiments of the present application.
  • steps in the flowcharts of FIG. 12 and FIG. 13 are displayed in sequence according to the arrows, these steps are not necessarily executed in the sequence indicated by the arrows. Unless explicitly stated herein, the execution of these steps is not strictly limited to the order, and these steps may be performed in other orders. Moreover, at least a part of the steps in FIG. 12 and FIG. 13 may include multiple steps or multiple stages, and these steps or stages are not necessarily executed at the same time, but may be executed at different times. The order of execution is also not necessarily sequential, but may be performed alternately or alternately with other steps or at least a portion of the steps or stages within the other steps.
  • Nonvolatile memory may include read only memory (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable programmable ROM (EEPROM), or flash memory.
  • Volatile memory may include random access memory (RAM) or external cache memory.
  • RAM is available in various forms such as static RAM (SRAM), dynamic RAM (DRAM), synchronous DRAM (SDRAM), double data rate SDRAM (DDRSDRAM), enhanced SDRAM (ESDRAM), synchronous chain Synchlink DRAM (SLDRAM), Direct Memory Bus Dynamic RAM (DRDRAM), and Memory Bus Dynamic RAM (RDRAM), etc.
  • SRAM static RAM
  • DRAM dynamic RAM
  • SDRAM synchronous DRAM
  • DDRSDRAM double data rate SDRAM
  • ESDRAM enhanced SDRAM
  • SLDRAM synchronous chain Synchlink DRAM
  • DRAM Direct Memory Bus Dynamic RAM
  • RDRAM Memory Bus Dynamic RAM

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Abstract

一种数据传输电路、方法及存储装置，比较模块（10）用于将数据总线上的总线数据和全局数据线上的全局数据进行比较，输出总线数据与全局数据不相同的位数是否超过预设阈值的比较结果；第一数据转换模块（20）用于在比较结果超过预设阈值的情况下，将总线数据取反后提供给数据总线缓冲模块（30），并在比较结果未超过预设阈值的情况下，将总线数据提供给数据总线缓冲模块（30），数据总线缓冲模块（30）用于根据比较结果生成数据极性标识信号，并将总线数据或所述总线数据取反后的数据传输至全局数据线；写电路模块（40）用于根据数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线。

Description

数据传输电路、方法及存储装置
本申请要求于2021年4月13日提交的申请号为202110397018.X、名称为“数据传输电路、方法及存储装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及但不限于一种数据传输电路、方法及存储装置。
背景技术
随着半导体技术的快速发展，市场对半导体存储装置的存储能力及省电性能的要求越来越高，这对半导体存储装置中用于控制读写的控制电路的外围电路区、存储阵列区的省电性能都提出了更高的要求。
然而，由于存储单元阵列中存储单元的密度及数量的增加，导致在向半导体存储装置中写入数据的过程中，写入数据经由数据总线写入存储单元阵列过程中的耗电量增加的同时，数据传输速率降低。
如果能够在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少写入数据经由数据总线写入存储单元阵列过程中的耗电量，将为半导体存储装置进一步提高存储能力及降低能耗增加可能性。
发明内容
本申请的实施例提供了一种数据传输电路，包括比较模块、第一数据转换模块、数据总线缓冲模块及写电路模块，比较模块用于接收数据总线上的总线数据和全局数据线上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；第一数据转换模块与所述数据总线、所述比较模块、所述全局数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较 结果未超过所述预设阈值的情况下，将所述总线数据输出；数据总线缓冲模块与所述第一数据转换模块、所述比较模块及所述全局数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及还用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；写电路模块与所述全局数据线、本地数据线及互补本地数据线均电连接，用于根据所述数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
本申请的实施例还提供了一种存储装置，包括以上所述的数据传输电路，用于存储并传输读操作或写操作的数据。
本申请的实施例还提供了一种数据传输方法，包括：将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；若所述比较结果超过预设阈值，则将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给所述数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线。
本发明的各个实施例的细节将在下面的附图和描述中进行说明。根据说明书、附图以及权利要求书的记载，本领域技术人员将容易理解本发明的其它特征、解决的问题以及技术效果。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请第一实施例中提供的一种数据传输电路的电路原理示意图；
图2为本申请第二实施例中提供的一种数据传输电路的电路原理示意图；
图3为本申请第三实施例中提供的一种数据传输电路的电路原理示意图；
图4a为本申请第四实施例中提供的一种数据传输电路的电路原理示意图；
图4b为图4a的一种实施方式示意图；
图5为本申请第五实施例中提供的一种数据传输电路的电路原理示意图；
图6为本申请一实施例中提供的一种数据传输电路中写使能模块的电路示意图；
图7为本申请一实施例中提供的一种数据传输电路中写驱动电路的电路示意图；
图8为本申请第八实施例中提供的一种数据传输电路的电路原理示意图；
图9为本申请第九实施例中提供的一种数据传输电路的电路原理示意图；
图10为本申请第十实施例中提供的一种数据传输电路的电路原理示意图；
图11为本申请第十一实施例中提供的一种数据传输电路的电路原理示意图；
图12为本申请一实施例中提供的一种数据传输方法的流程示意图；
图13为本申请另一实施例中提供的一种数据传输方法的流程示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是 开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
请参考图1，在本申请的一个实施例中，提供了一种数据传输电路100，包括比较模块10、第一数据转换模块20、数据总线缓冲模块30及写电路模块40，比较模块10用于接收数据总线Data bus上的总线数据和全局数据线YIO上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；第一数据转换模块20与所述数据总线Data bus、所述比较模块10、所述全局数据线YIO均电连接，用于在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；数据总线缓冲模块30与所述第一数据转换模块20、所述比较模块10及所述全局数据线YIO均电连接，用于根据所述比较结果生成数据极性标识信号pl，以及将所述总线数据或所述总线数据取反后的数据传输至全局数据线YIO；写电路模块40与所述数据总线缓冲模块30、全局数据线YIO、本地数据线LIO及互补本地数据线LIO_均电连接，用于根据数据极性标识信号pl将全局数据线YIO上的全局数据或取反后传输至本地数据线LIO，其中，本地数据线LIO和互补本地数据线LIO_传输相位相反的信号。
具体地，请继续参考图1，通过设置比较模块10接收数据总线Data bus上的总线数据和全局数据线YIO上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽，使得第一数据转换模块20在所述比较结果超过预设阈值的情况下，将所述总线 数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；通过设置数据总线缓冲模块30根据比较结果生成数据极性标识信号pl，并将所述全局数据或所述全局数据取反后的数据传输至全局数据线YIO，使得写电路模块40能够根据数据极性标识信号pl将全局数据线YIO上的全局数据或取反后传输至本地数据线LIO，其中，本地数据线LIO和互补本地数据线LIO_传输相位相反的信号，实现在确保数据传输准确度的前提下减少数据经由数据总线Data bus、全局数据线YIO及本地数据线LIO，或数据经由数据总线Data bus、全局数据线YIO及互补本地数据线LIO_传输过程中翻转的次数，以有效地减少数据经由数据总线Data bus、全局数据线YIO及本地数据线LIO，或数据经由数据总线Data bus、全局数据线YIO及互补本地数据线LIO_传输过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置的能耗。
请参考图2，在本申请的一个实施例中，写电路模块40包括写转换电路41，写转换电路41与数据总线缓冲模块30、全局数据线YIO、本地数据线LIO及互补本地数据线LIO_均电连接，用于在数据极性标识信号pl指示的比较结果超过预设阈值的情况下，将全局数据线YIO上的数据传输至互补本地数据线LIO_，并在数据极性标识信号pl指示的比较结果未超过所述预设阈值的情况下，将全局数据线YIO上的数据传输至本地数据线LIO。
请继续参考图2，在数据极性标识信号pl指示的比较结果超过预设阈值的情况下，将全局数据线YIO上的全局数据传输至互补本地数据线LIO_，并在数据极性标识信号pl指示的比较结果未超过所述预设阈值的情况下，将全局数据线YIO上的全局数据传输至本地数据线LIO，从而能够将数据总线Data bus上的总线数据准确地传输至本地数据线LIO或互补本地数据线LIO_，并减少数据传输过程中翻转的次数，以有效地减少数据经由数据总线Data bus、全局数据线YIO及本地数据线LIO，或数据经由数据总线Data bus、全局数据线YIO及互补本地数据线LIO_传输过程中的耗电量。
请参考图3，在本申请的一个实施例中，可以设置预设阈值为所述预设位宽的一半；比较模块10包括比较单元11及状态识别单元12，比较单元11用于对 数据总线Data bus上的总线数据和全局数据线YIO上的全局数据进行逐位比较，并输出每一位的比较状态数据；状态识别单元12电连接比较单元11，用于对每一位的比较状态数据进行统计，并根据统计结果输出所述比较结果。
请参考图4a及图4b，在本申请的一个实施例中，第一数据转换模块20包括第一传输单元21、第一反相单元22、第二传输单元23及第二反相单元24，第一传输单元21电连接数据总线Data bus、数据总线缓冲模块30，以及通过第一反相单元22与状态识别单元12的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述总线数据传输至数据总线缓冲模块30；第二传输单元23电连接数据总线缓冲模块30、状态识别单元12的输出端，以及通过第二反相单元24与数据总线Data bus电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述总线数据取反后传输至数据总线缓冲模块30。
请参考图5，在本申请的一个实施例中，写转换电路41包括写使能模块411及写驱动电路412，写使能模块411根据数据极性标识信号pl和初始写使能信号we生成写使能信号WrEn和写使能反信号WrEn_；写驱动电路412用于根据写使能信号WrEn、写使能反信号WrEn_及全局数据线YIO上的全局数据生成第三数据，并将所述第三数据传输至所述本地数据线LIO或所述互补本地数据线LIO_。例如，可以设置写转换电路41在数据极性标识信号pl指示的比较结果超过预设阈值的情况下，将全局数据线YIO上的全局数据传输至互补本地数据线LIO_，并在数据极性标识信号pl指示的比较结果未超过预设阈值的情况下，将全局数据线YIO上的全局数据传输至本地数据线LIO。
请参考图6，在本申请的一个实施例中，写使能模块411包括第一反相器Inv1、第一或非门Nor1、第二反相器Inv2及第二或非门Nor2，第一反相器Inv1被配置为：输入端电连接初始写使能信号we，输出端输出第一写使能反信号We1_；第一或非门Nor1被配置为：输入端电连接数据极性标识信号pl和第一反相器Inv1的输出端，输出端输出写使能信号WrEn；第二反相器Inv2被配置为：输入端电连接数据极性标识信号pl，输出端输出数据极性标识反信号Pl_；第二或非门Nor2被配置为：输入端电连接第二反相器Inv2的输出端和第一反相器Inv1的输出端，输出端输出写使能反信号WrEn_。
请参考图7，在本申请的一个实施例中，写驱动电路412包括第一开关单元4121、第二开关单元4122、第三开关单元4123、第四开关单元4124、第五开关单元4125及第六开关单元4126，第一开关单元4121用于根据写使能反信号WrEn_电连接互补本地数据线LIO_和全局数据线YIO；第二开关单元4122被配置为：控制端电连接全局数据线YIO，第一端电连接本地数据线LIO，第二端电连接第一节点；第三开关单元4123用于根据写使能反信号WrEn_电连接第一节点a和地；第四开关单元4124用于根据写使能信号WrEn电连接本地数据线LIO和全局数据线YIO；第五开关单元4125被配置为：控制端电连接全局数据线YIO，第一端电连接互补本地数据线LIO_，第二端电连接第二节点；第六开关单元4126用于根据写使能信号WrEn电连接第二节点b和地。
请参考图8，在本申请的一个实施例中，数据传输电路100还包括编码模块50，编码模块50与全局数据线YIO和数据总线Data bus均电连接，用于在写入操作时根据数据总线Data bus上的总线数据生成校验码数据Check_data，并将校验码数据Check_data传输至全局数据线YIO。
请参考图9，在本申请的一个实施例中，数据传输电路100还包括读单元60及修正模块70，读单元60用于读取全局数据线YIO上的全局数据和全局数据线YIO上的校验码数据；修正模块70与所述读单元60和所述数据总线Data bus均电连接，用于接收所述全局数据线YIO上的全局数据和所述全局数据线YIO上的校验码数据Check_data，根据校验码数据Check_data对全局数据线YIO上的全局数据进行检错和/或纠错，生成修正后数据，以将修正后数据传输至数据总线Data bus。
作为示例，请继续参考图9，在其中一个实施例中，所述编码模块50包括ECC编码单元，ECC编码单元对全局数据线YIO上的全局数据进行校验，可以生成ECC校验码，使得修正模块70能够根据ECC校验码对全局数据线YIO上的全局数据进行检错和/或纠错并生成修正后数据，以保证读出数据的准确性。
请参考图10，在本申请的一个实施例中，数据传输电路100还包括第二数据转换模块(未图示)，第二数据转换模块包括第三传输单元81、第三反相单元82、第四传输单元83及第四反相单元84，第三传输单元81电连接数据总线Data  bus、修正模块70，以及通过第三反相单元82与比较模块10的输出端电连接，用于在比较结果未超过所述预设阈值的情况下，将修正后数据传输至数据总线Data bus；第四传输单元83电连接数据总线Data bus、比较模块10的输出端，以及通过第四反相单元84与修正模块70电连接，用于在比较结果超过所述预设阈值的情况下，将所述修正后数据取反后传输至所述数据总线Data bus，实现在确保读出数据准确度的前提下减少数据经由全局数据线、数据总线传输过程中翻转的次数，以有效地减少数据经由全局数据线、数据总线传输过程中的耗电量。
请参考图11，在本申请的一个实施例中，数据传输电路100还包括恢复模块90，恢复模块90与比较模块10、数据总线Data bus、串并转换模块200均电连接，用于根据比较模块10输出的比较结果将数据总线Data bus上的数据或取反后的数据传输至串并转换模块200，以将第二数据转换模块翻转后的数据还原，确保读出数据的准确性。
进一步地，在本申请的一个实施例中，提供了一种存储装置，包括任一本申请实施例中所述的数据传输电路100，用于存储并传输读操作或写操作的数据。
关于上述实施例中的存储装置的具体限定可以参见上文中对于数据传输电路100的具体限定，在此不再赘述。
进一步地，请参考图12，在本申请的一个实施例中，提供了一种数据传输方法，包括：
步骤102，将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；
步骤104，若所述比较结果超过预设阈值，则将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给所述数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；
步骤106，根据所述数据极性标识信号将所述全局数据线上的全局数据或取 反后传输至本地数据线。
具体地，请继续参考图12，通过将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；在所述比较结果为超过预设阈值的情况下，将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；并且，可以设置写电路模块根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线，其中，本地数据线和互补本地数据线传输相位相反的信号。由于传输的数据中一般包括由0及1组成的数据串，通过将省电算法运用在数据经由数据总线向存储单元阵列中写入数据传输过程中翻转的次数，以有效地减少数据经由数据总线写入存储单元阵列过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置的能耗。
进一步地，请参考图13，在本申请的一个实施例中，所述预设阈值为所述预设位宽的一半，所述根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线，包括：
步骤1061，在所述数据极性标识信号指示的比较结果超过所述预设阈值的情况下，将所述全局数据线上的所述全局数据传输至互补本地数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述全局数据传输至所述本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
作为示例，请继续参考图13，通过将省电算法运用在数据经由数据总线、全局数据线、本地数据线，或写入数据经由数据总线、全局数据线及互补本地数据线传输过程中翻转的次数，以有效地减少写入数据经由数据总线、全局数据线及本地数据线，或数据经由数据总线、全局数据线及互补本地数据线传输过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置在写入数据过程中的能耗。
在本申请的一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现任一本申请实施例中所述的数据传输方法。
应该理解的是，虽然图12、图13的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图12、图13中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的 普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种数据传输电路，包括：
    比较模块，用于接收数据总线上的总线数据和全局数据线上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；
    第一数据转换模块，与所述数据总线、所述比较模块、所述全局数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；
    数据总线缓冲模块，与所述第一数据转换模块、所述比较模块及所述全局数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；
    写电路模块，与所述数据总线缓冲模块、所述全局数据线、本地数据线及互补本地数据线均电连接，用于根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至所述本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
  2. 根据权利要求1所述的数据传输电路，其中，所述写电路模块包括：
    写转换电路，与所述数据总线缓冲模块、所述全局数据线、所述本地数据线及所述互补本地数据线均电连接，用于在所述数据极性标识信号指示的比较结果超过预设阈值的情况下，将所述全局数据传输至所述互补本地数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述全局数据传输至所述本地数据线。
  3. 根据权利要求2所述的数据传输电路，其中，所述预设阈值为所述预设位宽的一半；所述比较模块包括：
    比较单元，用于对所述总线数据和所述全局数据进行逐位比较，并输出每一位的比较状态数据；
    状态识别单元，电连接所述比较单元，用于对每一位的比较状态数据进行 统计，并根据统计结果输出所述比较结果。
  4. 根据权利要求3所述的数据传输电路，其中，所述第一数据转换模块包括：
    第一传输单元，电连接所述数据总线、所述数据总线缓冲模块，以及通过第一反相单元与所述状态识别单元的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述总线数据传输至所述数据总线缓冲模块；
    第二传输单元，电连接所述数据总线缓冲模块、所述状态识别单元的输出端，以及通过第二反相单元与所述数据总线电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述总线数据取反后传输至所述数据总线缓冲模块。
  5. 根据权利要求2-4任一项所述的数据传输电路，其中，所述写转换电路包括：
    写使能模块，用于根据所述数据极性标识信号和初始写使能信号生成写使能信号和写使能反信号；
    写驱动电路，用于根据所述写使能信号、所述写使能反信号及所述全局数据生成第三数据，并将所述第三数据传输至所述本地数据线或所述互补本地数据线。
  6. 根据权利要求5所述的数据传输电路，其中，所述写使能模块包括：
    第一反相器，被配置为：输入端电连接初始写使能信号，输出端输出第一写使能反信号；
    第一或非门，被配置为：输入端电连接所述数据极性标识信号和所述第一反相器的输出端，输出端输出写使能信号；
    第二反相器，被配置为：输入端电连接数据极性标识信号，输出端输出数据极性标识反信号；
    第二或非门，被配置为：输入端电连接所述第二反相器的输出端和所述第一反相器的输出端，输出端输出写使能反信号。
  7. 根据权利要求5所述的数据传输电路，其中，所述写驱动电路包括：
    第一开关单元，用于根据所述写使能反信号电连接所述互补本地数据线和所述全局数据线；
    第二开关单元，被配置为：控制端电连接所述全局数据线，第一端电连接 所述本地数据线，第二端电连接第一节点；
    第三开关单元，用于根据所述写使能反信号电连接所述第一节点和地；
    第四开关单元，用于根据所述写使能信号电连接所述本地数据线和所述全局数据线；
    第五开关单元，被配置为：控制端电连接所述全局数据线，第一端电连接所述互补本地数据线，第二端电连接第二节点；
    第六开关单元，用于根据所述写使能信号电连接所述第二节点和地。
  8. 根据权利要求1-4任一项所述的数据传输电路，还包括：
    编码模块，与所述全局数据线和所述数据总线均电连接，用于在写入操作时根据所述数据总线上的总线数据生成校验码数据，并将所述校验码数据传输至所述全局数据线。
  9. 根据权利要求8所述的数据传输电路，其中，所述编码模块包括ECC编码单元。
  10. 根据权利要求8所述的数据传输电路，还包括：
    读单元，用于读取所述全局数据线上的全局数据和所述全局数据线上的校验码数据；
    修正模块，与所述读单元和所述数据总线均电连接，用于接收所述全局数据线上的全局数据和所述全局数据线上的校验码数据，根据所述校验码数据对所述全局数据进行检错和/或纠错，生成修正后数据。
  11. 根据权利要求10所述的数据传输电路，还包括第二数据转换模块，所述第二数据转换模块包括：
    第三传输单元，电连接所述数据总线、所述修正模块，以及通过第三反相单元与所述比较模块的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述修正后数据传输至所述数据总线；
    第四传输单元，电连接所述数据总线、所述比较模块的输出端，以及通过第四反相单元与所述修正模块电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述修正后数据取反后传输至所述数据总线。
  12. 根据权利要求11所述的数据传输电路，还包括：
    恢复模块，与所述比较模块、所述数据总线及串并转换模块均电连接，用于根据所述比较结果将所述数据总线上的数据或取反后的数据传输至所述串并转换模块。
  13. 一种存储装置，包括：
    如权利要求1-12任一项所述的数据传输电路，用于存储并传输读操作或写操作的数据。
  14. 一种数据传输方法，包括：
    将数据总线上的总线数据和全局数据线上的全局数据进行比较，并输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；
    若所述比较结果超过预设阈值，则将所述总线数据取反后提供给数据总线缓冲模块；反之，则将所述总线数据提供给所述数据总线缓冲模块，其中，所述数据总线缓冲模块用于根据所述比较结果生成数据极性标识信号，并用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；
    根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线。
  15. 根据权利要求14所述的数据传输方法，其中，所述预设阈值为所述预设位宽的一半，所述根据所述数据极性标识信号将所述全局数据线上的全局数据或取反后传输至本地数据线，包括：
    在所述数据极性标识信号指示的比较结果超过所述预设阈值的情况下，将所述全局数据线上的所述全局数据传输至互补本地数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述全局数据传输至所述本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。
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