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WO2022249554A1 - 固体撮像素子および電子機器 - Google Patents

固体撮像素子および電子機器 Download PDF

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WO2022249554A1
WO2022249554A1 PCT/JP2022/004218 JP2022004218W WO2022249554A1 WO 2022249554 A1 WO2022249554 A1 WO 2022249554A1 JP 2022004218 W JP2022004218 W JP 2022004218W WO 2022249554 A1 WO2022249554 A1 WO 2022249554A1
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WO
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transistor
voltage
pixel
state imaging
amplification
Prior art date
Application number
PCT/JP2022/004218
Other languages
English (en)
French (fr)
Inventor
智行 弘
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2022249554A1 publication Critical patent/WO2022249554A1/ja

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to a solid-state imaging device and electronic equipment, and more particularly to a solid-state imaging device and electronic equipment capable of further improving performance.
  • solid-state imaging devices such as CCD (Charge Coupled Device) and CMOS (Complementary Metal Oxide Semiconductor) image sensors are used.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • the charge photoelectrically converted in the photodiode is transferred to the FD (Floating Diffusion) section, and the pixel signal output via the amplification transistor according to the charge amount is AD (Analog to Digital) converted. be done.
  • Patent Document 1 in an imaging device in which a constant current source with a variable current value is connected to a vertical signal line that transmits a pixel signal, a change in the voltage of the vertical signal line is measured to detect the constant current source.
  • Techniques for controlling current values are disclosed.
  • a solid-state imaging device includes an FD section for detecting charges generated by photoelectric conversion in a photodiode, a first transistor that performs source follower driving when the voltage of the FD section increases, and the and a second transistor that performs source follower driving when the voltage of the FD section drops, and one of the first transistor and the second transistor is used as an amplification transistor that amplifies the charge.
  • the other of the first transistor and the second transistor has a gate connected to the FD section and a drain connected to the source of the amplification transistor, or a source connected to the drain of the amplification transistor. with connected pixels.
  • An electronic device includes an FD unit for detecting charges generated by photoelectric conversion in a photodiode, a first transistor that performs source follower driving when the voltage of the FD unit increases, and the FD. and at least a second transistor that performs source follower driving when the voltage of the unit drops, and one of the first transistor and the second transistor is used as an amplification transistor that amplifies the charge,
  • the other of the first transistor and the second transistor has a gate connected to the FD section and a drain connected to the source of the amplification transistor, or a source connected to the drain of the amplification transistor. and a solid-state imaging device having pixels formed by
  • the pixel includes an FD unit for detecting charge generated by photoelectric conversion in the photodiode, a first transistor that performs source follower driving when the voltage of the FD unit rises, and an FD. At least a second transistor is provided for source follower driving when the voltage across the circuit drops.
  • One of the first transistor and the second transistor is used as an amplification transistor for amplifying charge, and the other of the first transistor and the second transistor has a gate connected to the FD section.
  • the source of the amplification transistor is connected to the drain, or the drain of the amplification transistor is connected to the source.
  • FIG. 1 is a circuit diagram showing a configuration example of a first embodiment of a pixel included in a solid-state imaging device to which the present technology is applied;
  • FIG. It is a circuit diagram showing a configuration example of a conventional pixel.
  • 1 is a diagram showing basic characteristics of a transistor;
  • FIG. FIG. 4 is a diagram showing operation timing; It is a figure which shows an example of a simulation result. It is a figure which shows an example of the planar layout of a pixel.
  • FIG. 7 is a circuit diagram showing a configuration example of a pixel according to a second embodiment;
  • FIG. 10 is a diagram for explaining settling improvement during layer D transfer;
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel according to a third embodiment; It is a figure explaining the settling improvement at the time of high light intensity. It is a block diagram which shows the structural example of an imaging device.
  • FIG. 10 is a diagram showing an example of use using an image sensor;
  • FIG. 1 is a circuit diagram showing a configuration example of a first embodiment of a pixel included in a solid-state imaging device to which the present technology is applied.
  • the area surrounded by the broken line is the pixel area.
  • the pixel 11 is connected to a load MOS (Metal Oxide Semiconductor) 22 serving as a constant current source through a vertical signal line 21 , and a parasitic capacitance 23 is generated in the vertical signal line 21 .
  • MOS Metal Oxide Semiconductor
  • Pixel 11 includes InGaAs photodiode 31, SN node 32, capacitor 33, discharge transistor 34, transfer transistor 35, FD node 36, capacitor 37, amplification transistor 38, selection transistor 39, reset transistor 40, and additional transistor 41. Configured.
  • the ejection transistor 34, the transfer transistor 35, the reset transistor 40, and the additional transistor 41 are P-type transistors, and the amplification transistor 38 and the selection transistor 39 are N-type transistors. That is, in the pixel region of the pixel 11, an N-type transistor and a P-type transistor are arranged in combination.
  • the InGaAs photodiode 31 photoelectrically converts light in the near-infrared wavelength region and outputs the charge generated by the photoelectric conversion to the SN node 32 .
  • a capacitor 33 is connected to the SN node 32 , and charges generated by the InGaAs photodiode 31 are accumulated in the capacitor 33 .
  • the discharge transistor 34 discharges the charges accumulated in the capacitor 33 according to the discharge signal OFG supplied to the gate, and resets the potential of the SN node 32 to the reset voltage Vrst1.
  • the transfer transistor 35 transfers charges from the SN node 32 to the FD node 36 according to the transfer signal TRG supplied to its gate.
  • a capacitor 37 is connected to the FD node 36 , and charges transferred from the SN node 32 are accumulated in the capacitor 37 .
  • the amplification transistor 38 connects, for example, a 3.3V power supply voltage and the selection transistor 39, and turns on/off the connection according to the potential of the FD node 36 supplied to the gate.
  • the selection transistor 39 connects the amplification transistor 38 to the vertical signal line 21 according to the selection signal SEL supplied to the gate.
  • the reset transistor 40 discharges the charge accumulated in the capacitor 37 according to the reset signal RST supplied to its gate, and resets the potential of the FD node 36 to the reset voltage Vrst1.
  • the FD node 36 is connected to the gate of the additional transistor 41 .
  • the drain of the additional transistor 41 is connected to the source of the amplification transistor 38 and to the vertical signal line 21 via the selection transistor 39 .
  • the source of additional transistor 41 is connected to ground level. Therefore, the additional transistor 41 turns on/off the connection between the vertical signal line 21 and the ground level via the selection transistor 39 according to the potential of the FD node 36 .
  • the FD node 36 is used to detect the charge generated by photoelectric conversion in the InGaAs photodiode 31, and the amplification transistor 38 amplifies the charge accumulated in the FD node 36. do.
  • the amplification transistor 38 is an N-type transistor, and is driven as a source follower when the voltage of the FD node 36 rises.
  • the additional transistor 41 is a P-type transistor and is source follower driven when the voltage of the FD node 36 drops.
  • the pixel 11 is configured such that when the amplification transistor 38 is turned on, the additional transistor 41 is turned off, and when the amplification transistor 38 is turned off, the additional transistor 41 is turned on, according to the potential of the FD node 36 .
  • the pixel 11 shortens the settling time T until the voltage VSL of the vertical signal line 21 drops and converges to the reset voltage Vrst1 at the timing when the potential of the FD node 36 is reset by the reset transistor 40.
  • this settling time T can be calculated using the current I0 supplied by the load MOS 22, the capacitance Cvsl of the charge that can be stored in the parasitic capacitance 23, the transconductance gm1 of the amplifying transistor 38, and the transconductance gm2 of the additional transistor 41 as follows: is represented by the following formula (1).
  • FIG. 2 shows a configuration example of a conventional pixel 11A in which the additional transistor 41 is not provided.
  • the same reference numerals are given to the constituent elements common to the pixel 11 in FIG. 1, and detailed description thereof will be omitted.
  • the settling time T in the conventional pixel 11A configured as shown in FIG. is represented by the following equation (2).
  • the pixel 11 since the additional transistor 41 is turned on only during transient operations, there is no steady increase in power consumption. That is, the pixel 11 can improve settling while avoiding an increase in power consumption.
  • FIG. 1 the settling improvement in the pixel 11 will be described with reference to FIGS. 3 and 4.
  • FIG. 1 the settling improvement in the pixel 11 will be described with reference to FIGS. 3 and 4.
  • Fig. 3 shows the basic characteristics of a transistor.
  • the current Ids flowing from the drain to the source changes according to the voltage difference Vgs between the gate voltage and the source voltage.
  • an enhancement-type transistor changes the current Ids as shown in FIG. 4B
  • a depletion-type transistor changes the current Ids as shown in FIG. 4C.
  • the amplification transistor 38 and the additional transistor 41 either an enhancement type or a depletion type may be adopted. Since the depletion type has a smaller threshold voltage VTh for switching on/off of the transistor, it is possible to increase the switching sensitivity of the source follower driving, thereby enhancing the effect of shortening the settling time.
  • the threshold voltage VTh of the amplification transistor 38 is set to be smaller than the threshold voltage VTh of the additional transistor 41 .
  • FIG. 4A shows the operation timing of the pixel 11
  • FIG. 3B shows the operation timing of the conventional pixel 11A.
  • the voltage VSL of the vertical signal line 21 starts to drop at the timing when the potential of the FD node 36 is reset by the reset transistor 40. Also, at this time, since the voltage VSL of the vertical signal line 21 is higher than the potential of the FD node 36, the amplification transistor 38 is off and the additional transistor 41 is on.
  • the settling time T is increased by the current I0 supplied by the load MOS 22 during the period (AMP_OFF period) in which the amplification transistor 38 is turned off. It is determined.
  • the amplification transistor 38 is turned on.
  • the settling time T is determined by the mutual conductance gm of the amplification transistor 38 .
  • the settling time T is determined by the current I0 supplied by the load MOS 22 while the amplification transistor 38 is off.
  • the current I0 supplied by the load MOS 22 and the additional transistor The settling time T is determined by the transconductance gm of 41.
  • the amplification transistor 38 is turned on, while the additional transistor 41 is turned off.
  • the settling time T is determined by the mutual conductance gm of the amplification transistor 38 .
  • the pixel 11 is provided with the additional transistor 41 that operates in a region where the gate voltage of the amplification transistor 38 is lower than the source voltage and the amplification transistor 38 is turned off.
  • the additional transistor 41 operates in a region where the gate voltage of the amplification transistor 38 is lower than the source voltage and the amplification transistor 38 is turned off.
  • the amplification transistor 38 is turned off while the additional transistor 41 is turned on.
  • the voltage VSL of the vertical signal line 21 can be lowered by the flowing current.
  • the pixel 11 can shorten the settling time T until the voltage VSL of the vertical signal line 21 converges when the voltage VSL of the vertical signal line 21 drops.
  • the drop of the voltage VSL of the vertical signal line 21 is assisted by the additional transistor 41 while the amplification transistor 38 is off, so that the settling time can be shortened more than the conventional pixel 11A. can be planned.
  • FIG. 5 is a diagram showing an example of settling time simulation results.
  • the simulation result shows that the settling time from the timing when the voltage of the FD node 36 drops until the voltage VSL of the vertical signal line 21 converges is 0.858 ⁇ s. I was asked. Further, in the conventional pixel 11A, a simulation result was obtained in which the settling time from the timing when the voltage of the FD node 36 dropped until the voltage VSL of the vertical signal line 21 converged was 1.125 ⁇ s. Further, a simulation result was obtained in which the current (AMPP current) flowing through the additional transistor 41 was generated as shown in FIG.
  • the pixel 11 to which this technology is applied can reduce the settling time by about 25% compared to the conventional pixel 11A.
  • the solid-state imaging device including the pixels 11 can achieve a high frame rate.
  • FIG. 5 shows the results of a simulation performed with the LW ratio of the additional transistor 41 set to 4.
  • FIG. 6 shows an example of a planar layout of the pixels 11.
  • the pixel 11 includes, for example, an ejection transistor 34, which is a P-type transistor, a transfer transistor 35, a reset transistor 40, and an additional transistor 41 in-line, an amplification transistor 38, which is an N-type transistor, and a selection transistor 38.
  • an ejection transistor 34 which is a P-type transistor
  • a transfer transistor 35 which is a transfer transistor 35
  • a reset transistor 40 and an additional transistor 41 in-line
  • an amplification transistor 38 which is an N-type transistor
  • a selection transistor 38 which is an N-type transistor
  • a solid-state imaging device including the pixels 11 configured as described above can achieve a high frame rate by shortening the settling time compared to the conventional art, and can suppress an increase in power consumption at that time. , the performance can be further improved. Also, the smaller the current of the load MOS 22, the more effectively the additional transistor 41 can improve the settling.
  • the pixel 11 has a configuration in which N-type transistors and P-type transistors are mixed and combined, as in the conventional pixel 11A, and adding the additional transistor 41 does not increase the number of steps.
  • the additional transistor 41 can be added since the pixel 11 has a configuration in which the capacitor 37 is intentionally provided at the FD node 36 for capacitive division (controlling the capacitance ratio between the capacitor 33 and the capacitor 37), the additional transistor 41 can be added. The conversion efficiency is not affected by the additional capacitance.
  • the pixel 11 has only the additional transistor 41 added to the conventional pixel 11A, so that the increase in area and current is small, and versatility to other products can be improved.
  • FIG. 7 is a circuit diagram showing a configuration example of a second embodiment of a pixel included in a solid-state imaging device to which the present technology is applied.
  • the same reference numerals are given to the components common to the pixel 11 in FIG. 1, and detailed description thereof will be omitted.
  • the pixel 11B has a common configuration with the pixel 11 in FIG. there is While the pixel 11 has the InGaAs photodiode 31, the pixel 11B has a PN junction type photodiode 42.
  • FIG. 1 the pixel 11B has a common configuration with the pixel 11 in FIG. there is While the pixel 11 has the InGaAs photodiode 31, the pixel 11B has a PN junction type photodiode 42.
  • the pixel 11B configured in this manner can shorten the settling time during D-layer transfer, for example.
  • the transfer transistor 35 is turned on according to the transfer signal TRG, and the charge transferred from the photodiode 42 causes the voltage of the FD node 36 to drop.
  • the amplification transistor 38 is turned off and the additional transistor 41 is turned on, and the additional transistor 41 assists the voltage drop of the FD node 36, so that the settling time until the voltage of the FD node 36 converges is shortened. be able to.
  • the pixel 11B is configured such that the drain of the additional transistor 41 is connected to the source of the amplification transistor 38, thereby improving the falling speed of the voltage of the FD node 36 during transfer to the D layer. It is possible to improve the settling.
  • FIG. 9 is a circuit diagram showing a configuration example of a third embodiment of a pixel included in a solid-state imaging device to which the present technology is applied.
  • a pixel 11C shown in FIG. 9 is used, for example, in an event-based vision sensor that detects movement of an object as an event.
  • an event-based vision sensor has a laminated structure in which a sensor substrate and a logic substrate are laminated.
  • the sensor substrate and the logic substrate are electrically connected via the Cu--Cu connecting portion 51 for each pixel 11C, and pixel signals are AD-converted for each pixel 11C.
  • a photodiode 61 and N-type transistors 62 and 63 are provided in the pixel region 52 on the sensor substrate side. Further, P-type transistors 64 to 69, N-type transistors 70 to 72, capacitors 73 and 74, a switch 75, and a load MOS 76 are provided in the pixel AD area 53 on the logic substrate side.
  • the P-type transistor 69 corresponds to the amplification transistor 38 in FIG.
  • the N-type transistor 70 corresponds to the additional transistor 41 in FIG. 1, and assists the rise of the output of the P-type transistor 69 when the photodiode 61 detects a high amount of light.
  • the pixel 11C is configured such that the output voltage prout of the pixel region 52 corresponding to the charge generated by the photoelectric conversion in the photodiode 61 is supplied to the gate of the P-type transistor 69 .
  • the pixel 11C is configured such that the output voltage prout is amplified by an amplifier composed of the P-type transistors 65 and 69, and the output voltage foout is output from the amplifier.
  • the output voltage foout increases.
  • the P-type transistor 69 is turned off and the N-type transistor 70 is turned on, so that the settling time until the output voltage foout converges can be shortened.
  • the drain of the P-type transistor 69 is connected to the source of the N-type transistor 70, it is possible to improve the rising speed of the output voltage foout when detecting high illuminance. .
  • the pixel 11C can improve settling when the photodiode 61 detects a high amount of light.
  • the threshold voltage VTh of the P-type transistor 69 is set to be smaller than the threshold voltage VTh of the N-type transistor 70.
  • An imaging device including the pixels 11 of each configuration example as described above is, for example, an imaging system such as a digital still camera or a digital video camera, a mobile phone with an imaging function, or another device with an imaging function. It can be applied to various electronic devices.
  • FIG. 11 is a block diagram showing a configuration example of an imaging device mounted on an electronic device.
  • the imaging device 101 includes an optical system 102, an imaging device 103, a signal processing circuit 104, a monitor 105, and a memory 106, and is capable of capturing still images and moving images.
  • the optical system 102 is configured with one or more lenses, guides the image light (incident light) from the subject to the imaging element 103, and forms an image on the light receiving surface (sensor section) of the imaging element 103.
  • an imaging element including the pixels 11 of each configuration example described above is applied as the imaging element 103. Electrons are accumulated in the imaging element 103 for a certain period of time according to the image formed on the light receiving surface via the optical system 102 . A signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104 .
  • the signal processing circuit 104 performs various signal processing on the pixel signals output from the image sensor 103 .
  • An image (image data) obtained by the signal processing performed by the signal processing circuit 104 is supplied to the monitor 105 for display or supplied to the memory 106 for storage (recording).
  • FIG. 12 is a diagram showing a usage example using the image sensor (imaging element) described above.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions.
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as TVs, refrigerators, air conditioners, etc., to take pictures and operate devices according to gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes such as surveillance cameras for crime prevention and cameras for personal authentication
  • microscopes used for beauty such as microscopes used for beauty
  • Sports such as action cameras and wearable cameras for use in sports ⁇ Cameras, etc. for monitoring the condition of fields and crops , agricultural equipment
  • the present technology can also take the following configuration.
  • an FD (Floating Diffusion) section for detecting charges generated by photoelectric conversion in the photodiode; a first transistor driven as a source follower when the voltage of the FD section rises; and at least a second transistor that performs source follower driving when the voltage of the FD section drops, one of the first transistor and the second transistor is used as an amplification transistor for amplifying the charge;
  • the other of the first transistor and the second transistor has a gate connected to the FD section and a drain connected to the source of the amplification transistor, or a source connected to the drain of the amplification transistor.
  • a solid-state imaging device comprising pixels.
  • the second transistor is used as the amplification transistor;
  • a threshold voltage for switching on/off of the second transistor is lower than a threshold voltage for switching on/off of the first transistor.
  • (7) The solid-state imaging device according to any one of (1) to (6) above, wherein either an enhancement type or a depression type is employed as the first transistor and the second transistor.
  • an FD (Floating Diffusion) section for detecting charges generated by photoelectric conversion in the photodiode; a first transistor driven as a source follower when the voltage of the FD section rises; and at least a second transistor that performs source follower driving when the voltage of the FD section drops, one of the first transistor and the second transistor is used as an amplification transistor for amplifying the charge;
  • the other of the first transistor and the second transistor has a gate connected to the FD section and a drain connected to the source of the amplification transistor, or a source connected to the drain of the amplification transistor.
  • An electronic device comprising a solid-state imaging device having pixels.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本開示は、より性能向上を図ることができるようにする固体撮像素子および電子機器に関する。 画素は、フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ部と、ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタとを少なくとも有する。そして、第１のトランジスタは、電荷を増幅する増幅トランジスタとして用いられ、第２のトランジスタは、ゲートにＦＤ部が接続されるとともに、ドレインに増幅トランジスタのソースが接続される。本技術は、例えば、InGaAsフォトダイオードの画素を備えるCMOSイメージセンサに適用できる。

Description

固体撮像素子および電子機器
　本開示は、固体撮像素子および電子機器に関し、特に、より性能向上を図ることができるようにした固体撮像素子および電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。例えば、固体撮像素子では、フォトダイオードにおいて光電変換された電荷がＦＤ（Floating Diffusion）部に転送され、その電荷量に応じて増幅トランジスタを介して出力される画素信号がＡＤ（Analog to Digital）変換される。
　また、特許文献１には、画素信号を伝送する垂直信号線に、電流値が可変である定電流源が接続された撮像装置において、垂直信号線の電圧の変動を測定して定電流源の電流値を制御する技術が開示されている。
特開２００８－１５３９０９号公報
　ところで、従来の撮像素子に対して、垂直信号線の電圧が収束するまでのセトリング時間を改善したり、定電流源の電流値の増加を抑制したりすることで、さらなる性能の向上が求められている。
　本開示は、このような状況に鑑みてなされたものであり、より性能向上を図ることができるようにするものである。
　本開示の一側面の固体撮像素子は、フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ部と、前記ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、前記ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタとを少なくとも有し、前記第１のトランジスタおよび前記第２のトランジスタのうちの一方は、前記電荷を増幅する増幅トランジスタとして用いられ、前記第１のトランジスタおよび前記第２のトランジスタのうちの他方は、ゲートに前記ＦＤ部が接続されるとともに、ドレインに前記増幅トランジスタのソースが接続され、または、ソースに前記増幅トランジスタのドレインが接続される画素を備える。
　本開示の一側面の電子機器は、フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ部と、前記ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、前記ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタとを少なくとも有し、前記第１のトランジスタおよび前記第２のトランジスタのうちの一方は、前記電荷を増幅する増幅トランジスタとして用いられ、前記第１のトランジスタおよび前記第２のトランジスタのうちの他方は、ゲートに前記ＦＤ部が接続されるとともに、ドレインに前記増幅トランジスタのソースが接続され、または、ソースに前記増幅トランジスタのドレインが接続される画素を有した固体撮像素子を備える。
　本開示の一側面においては、画素には、フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ部と、ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタとが少なくとも設けられる。そして、第１のトランジスタおよび第２のトランジスタのうちの一方は、電荷を増幅する増幅トランジスタとして用いられ、第１のトランジスタおよび第２のトランジスタのうちの他方は、ゲートにＦＤ部が接続されるとともに、ドレインに増幅トランジスタのソースが接続され、または、ソースに増幅トランジスタのドレインが接続される。
本技術を適用した固体撮像素子が備える画素の第１の実施の形態の構成例を示す回路図である。 従来の画素の構成例を示す回路図である。 トランジスタの基本特性を示す図である。 動作タイミングを示す図である。 シミュレーション結果の一例を示す図である。 画素の平面レイアウトの一例を示す図である。 画素の第２の実施の形態の構成例を示す回路図である。 Ｄ層転送時におけるセトリング改善について説明する図である。 画素の第３の実施の形態の構成例を示す回路図である。 高光量時におけるセトリング改善について説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜画素の第１の構成例＞
　図１は、本技術を適用した固体撮像素子が備える画素の第１の実施の形態の構成例を示す回路図である。
　図１に示す画素１１は、破線で囲われた領域が画素領域である。画素１１は、垂直信号線２１を介して、定電流源となる負荷MOS（Metal Oxide Semiconductor）２２に接続されており、垂直信号線２１には寄生容量２３が発生している。
　画素１１は、InGaAsフォトダイオード３１、ＳＮノード３２、容量３３、排出トランジスタ３４、転送トランジスタ３５、ＦＤノード３６、容量３７、増幅トランジスタ３８、選択トランジスタ３９、リセットトランジスタ４０、および追加トランジスタ４１を備えて構成される。排出トランジスタ３４、転送トランジスタ３５、リセットトランジスタ４０、および追加トランジスタ４１は、Ｐ型トランジスタであり、増幅トランジスタ３８、および選択トランジスタ３９は、Ｎ型トランジスタである。即ち、画素１１の画素領域には、Ｎ型トランジスタおよびＰ型トランジスタが組み合わされて配置されている。
　InGaAsフォトダイオード３１は、近赤外の波長域の光を光電変換し、その光電変換で発生した電荷をＳＮノード３２に出力する。
　ＳＮノード３２には容量３３が接続されており、InGaAsフォトダイオード３１で発生した電荷が容量３３に蓄積される。
　排出トランジスタ３４は、ゲートに供給される排出信号ＯＦＧに従って、容量３３に蓄積されている電荷を排出し、ＳＮノード３２の電位をリセット電圧Ｖrst1にリセットする。
　転送トランジスタ３５は、ゲートに供給される転送信号ＴＲＧに従って、ＳＮノード３２からＦＤノード３６へ電荷を転送する。
　ＦＤノード３６には容量３７が接続されており、ＳＮノード３２から転送されてくる電荷が容量３７に蓄積される。
　増幅トランジスタ３８は、例えば、3.3Vの電源電圧と選択トランジスタ３９とを接続し、ゲートに供給されるＦＤノード３６の電位に応じて接続をオン／オフする。
　選択トランジスタ３９は、ゲートに供給される選択信号ＳＥＬに従って、増幅トランジスタ３８を垂直信号線２１に接続する。
　リセットトランジスタ４０は、ゲートに供給されるリセット信号ＲＳＴに従って、容量３７に蓄積されている電荷を排出して、ＦＤノード３６の電位をリセット電圧Ｖrst1にリセットする。
　追加トランジスタ４１のゲートには、ＦＤノード３６が接続される。追加トランジスタ４１のドレインには、増幅トランジスタ３８のソースが接続されるとともに、選択トランジスタ３９を介して垂直信号線２１に接続される。追加トランジスタ４１のソースは、接地レベルに接続されている。従って、追加トランジスタ４１は、ＦＤノード３６の電位に応じて、選択トランジスタ３９を介して垂直信号線２１と接地レベルとの接続をオン／オフする。
　このように構成される画素１１において、ＦＤノード３６は、InGaAsフォトダイオード３１における光電変換で発生した電荷を検出するために用いられ、増幅トランジスタ３８は、ＦＤノード３６に蓄積されている電荷を増幅する。増幅トランジスタ３８はＮ型トランジスタであって、ＦＤノード３６の電圧が上昇するときにソースフォロワ駆動する。追加トランジスタ４１はＰ型トランジスタであって、ＦＤノード３６の電圧が降下するときにソースフォロワ駆動する。
　従って、画素１１は、ＦＤノード３６の電位に応じて、増幅トランジスタ３８がオンになると追加トランジスタ４１はオフになり、増幅トランジスタ３８がオフになると追加トランジスタ４１はオンになるように構成される。
　これにより、画素１１は、リセットトランジスタ４０によってＦＤノード３６の電位がリセットされたタイミングにおいて、垂直信号線２１の電圧ＶＳＬが降下してリセット電圧Ｖrst1に収束するまでのセトリング時間Ｔの短縮を図ることができる。例えば、このセトリング時間Ｔは、負荷MOS２２により供給される電流Ｉ０、寄生容量２３に蓄積可能な電荷の容量Ｃvsl、増幅トランジスタ３８の相互コンダクタンスｇｍ１、および追加トランジスタ４１の相互コンダクタンスｇｍ２を用いて、次の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　ここで、図２には、追加トランジスタ４１が設けられていない従来の画素１１Ａの構成例が示されている。なお、図２において、図１の画素１１と共通する構成要件には同一の符号が付してあり、その詳細な説明は省略する。
　図２に示すように構成される従来の画素１１Ａにおけるセトリング時間Ｔは、負荷MOS２２により供給される電流Ｉ０、寄生容量２３に蓄積可能な電荷の容量Ｃvsl、および増幅トランジスタ３８の相互コンダクタンスｇｍを用いて、次の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　従って、従来の画素１１Ａの構成におけるセトリング時間Ｔを低減するためには、負荷MOS２２により供給される電流Ｉ０を増加させること、または、増幅トランジスタ３８の相互コンダクタンスｇｍを増加させることが必要となる。しかしながら、負荷MOS２２により供給される電流Ｉ０を増加させた場合には、定常的な消費電流が増加することになる。
　これに対し、画素１１では、過渡的な動作でのみ追加トランジスタ４１がオンとなる構成であることより、定常的な消費電量の増加が生じることはない。つまり、画素１１は、消費電量が増加することを回避しつつ、セトリング改善を図ることができる。
　さらに、図３および図４を参照して、画素１１におけるセトリング改善について説明する。
　図３には、トランジスタの基本特性が示されている。
　図３のＡに示すようなトランジスタは、ゲート電圧とソース電圧との電圧差Ｖｇｓに応じて、ドレインからソースに流れる電流Ｉｄｓが変化する。例えば、エンハンスメント型のトランジスタは、図４のＢに示すように電流Ｉｄｓが変化し、デプレッション型のトランジスタは、図４のＣに示すように電流Ｉｄｓが変化する。
　例えば、増幅トランジスタ３８および追加トランジスタ４１として、エンハンスメント型とデプレッション型とのどちらを採用してもよい。なお、デプレッション型の方が、トランジスタのオン／オフを切り替える閾値電圧ＶＴｈが小さいため、ソースフォロワ駆動の切り替わりの感度を高くすることができ、セトリング時間を短縮する効果を高めることができる。
　また、増幅トランジスタ３８の閾値電圧ＶＴｈは、追加トランジスタ４１の閾値電圧ＶＴｈより小さくなるように設定される。
　図４のＡには、画素１１の動作タイミングが示されており、図３のＢには、従来の画素１１Ａの動作タイミングが示されている。
　図４に示すように、画素１１と従来の画素１１Ａとのどちらにおいても、リセットトランジスタ４０によってＦＤノード３６の電位がリセットされたタイミングにおいて、垂直信号線２１の電圧ＶＳＬの降下が開始される。また、この時点では、垂直信号線２１の電圧ＶＳＬがＦＤノード３６の電位より高いため、増幅トランジスタ３８はオフとなっており、追加トランジスタ４１はオンとなっている。
　例えば、図４のＢで拡大して示すように、従来の画素１１Ａでは、増幅トランジスタ３８がオフとなっている期間（AMP_OFF期間）においては、負荷MOS２２により供給される電流Ｉ０によってセトリング時間Ｔが決定される。そして、垂直信号線２１の電圧ＶＳＬが降下するに伴って、垂直信号線２１の電圧ＶＳＬがＦＤノード３６の電位より低くなると、増幅トランジスタ３８がオンとなる。その後、増幅トランジスタ３８がオンとなっている期間（AMP_ON期間）においては、増幅トランジスタ３８の相互コンダクタンスｇｍによってセトリング時間Ｔが決定される。
　つまり、従来の画素１１Ａでは、ＦＤノード３６の電圧が降下する際に、垂直信号線２１の電圧ＶＳＬはＦＤノード３６の電圧に追従するように降下する。このとき、ＦＤノード３６の電圧が降下した瞬間では、増幅トランジスタ３８のソース電圧よりゲート電圧の方が低いため、増幅トランジスタ３８はオフとなる。そのため、増幅トランジスタ３８がオフとなっている期間では、セトリング時間Ｔは、負荷MOS２２により供給される電流Ｉ０によって決定されることになる。
　これに対し、図４のＡで拡大して示すように、画素１１では、増幅トランジスタ３８がオフとなっている期間（AMP_OFF期間）においては、負荷MOS２２により供給される電流Ｉ０、および、追加トランジスタ４１の相互コンダクタンスｇｍによってセトリング時間Ｔが決定される。そして、垂直信号線２１の電圧ＶＳＬが降下するに伴って、垂直信号線２１の電圧ＶＳＬがＦＤノード３６の電位より低くなると、増幅トランジスタ３８がオンとなる一方で、追加トランジスタ４１はオフとなる。その後、増幅トランジスタ３８がオンとなっている期間（AMP_ON期間）においては、増幅トランジスタ３８の相互コンダクタンスｇｍによってセトリング時間Ｔが決定される。
　つまり、画素１１は、増幅トランジスタ３８のソース電圧よりゲート電圧の方が低く、増幅トランジスタ３８はオフする領域で動作する追加トランジスタ４１が設けられた構成となっている。これにより、画素１１では、ＦＤノード３６の電圧が降下した瞬間に、増幅トランジスタ３８はオフになる一方で追加トランジスタ４１がオンとなり、負荷MOS２２により供給される電流Ｉ０と、追加トランジスタ４１を介して流れる電流とによって垂直信号線２１の電圧ＶＳＬを降下させることができる。その結果、画素１１は、垂直信号線２１の電圧ＶＳＬの降下時に、垂直信号線２１の電圧ＶＳＬが収束するまでのセトリング時間Ｔの短縮を図ることができる。
　このように、画素１１は、増幅トランジスタ３８がオフとなっている期間において、追加トランジスタ４１によって垂直信号線２１の電圧ＶＳＬの降下がアシストされるので、従来の画素１１Ａよりもセトリング時間の短縮を図ることができる。
　図５は、セトリング時間のシミュレーション結果の一例を示す図である。
　図５に示すように、本技術を適用した画素１１では、ＦＤノード３６の電圧が降下したタイミングから、垂直信号線２１の電圧ＶＳＬが収束するまでのセトリング時間が0.858μ秒となるシミュレーション結果が求められた。また、従来の画素１１Ａでは、ＦＤノード３６の電圧が降下したタイミングから、垂直信号線２１の電圧ＶＳＬが収束するまでのセトリング時間が1.125μ秒となるシミュレーション結果が求められた。また、追加トランジスタ４１を流れる電流（AMPP電流）が、図５に示すように発生するシミュレーション結果が求められた。
　このように、本技術を適用した画素１１は、従来の画素１１Ａと比較して、セトリング時間を約２５％低減させることができると期待される。このようにセトリング時間を低減させることで、画素１１を備える固体撮像素子は、高フレームレート化を図ることができる。
　なお、図５は、追加トランジスタ４１のＬＷ比を４としてシミュレーションを行ったシミュレーション結果であり、追加トランジスタ４１のＬＷ比を大きく（性能向上）することで、さらにセトリング時間を低減させることができる可能性がある。
　図６には、画素１１の平面レイアウトの一例が示されている。
　図６に示すように、画素１１は、例えば、Ｐ型トランジスタである排出トランジスタ３４、転送トランジスタ３５、リセットトランジスタ４０、および追加トランジスタ４１が一列に並び、Ｎ型トランジスタである増幅トランジスタ３８、および選択トランジスタ３９が一列に並ぶような平面レイアウトを採用することができる。
　以上のように構成される画素１１を備える固体撮像素子は、従来よりもセトリング時間を短縮することによって高フレームレート化を図ることができ、その際の消費電力の増加を抑制することができるので、より性能向上を図ることができる。また、負荷MOS２２の電流が少ないほど、追加トランジスタ４１によるセトリング改善の効果を高めることができる。
　また、画素１１は、従来の画素１１Ａと同様に、Ｎ型トランジスタおよびＰ型トランジスタが混合されるように組み合わされた構成であり、追加トランジスタ４１を追加することによって工程が増加することはない。また、画素１１は、容量分割（容量３３と容量３７との容量比をコントロール）するために、ＦＤノード３６に意図的に容量３７を設ける構成となっているため、追加トランジスタ４１を追加することよる容量が生じても、変換効率に影響を及ぼすことはない。また、画素１１は、従来の画素１１Ａに対して追加トランジスタ４１を追加するだけであって面積および電流の増加が少なく、他製品への汎用性を高くすることができる。
　＜画素の第２の構成例＞
　図７は、本技術を適用した固体撮像素子が備える画素の第２の実施の形態の構成例を示す回路図である。なお、図７に示す画素１１Ｂにおいて、図１の画素１１と共通する構成要件については、同一の符号を付し、その詳細な説明は省略する。
　例えば、画素１１Ｂは、転送トランジスタ３５、ＦＤノード３６、容量３７、増幅トランジスタ３８、選択トランジスタ３９、リセットトランジスタ４０、および追加トランジスタ４１を備える点で、図１の画素１１と共通の構成となっている。そして、画素１１がInGaAsフォトダイオード３１を備えていたのに対し、画素１１Ｂは、ＰＮ接合型のフォトダイオード４２を備えた構成となっている。
　このように構成される画素１１Ｂは、例えば、Ｄ層転送時におけるセトリング時間を短縮することができる。
　即ち、図８に示すように、画素１１Ｂでは、Ｄ層転送時において、転送信号ＴＲＧに従って転送トランジスタ３５がオンとなってフォトダイオード４２から転送される電荷によってＦＤノード３６の電圧が降下する。このとき、増幅トランジスタ３８がオフとなるとともに追加トランジスタ４１がオンとなり、追加トランジスタ４１によってＦＤノード３６の電圧の降下がアシストされるので、ＦＤノード３６の電圧が収束するまでのセトリング時間を短縮することができる。
　このように、画素１１Ｂは、増幅トランジスタ３８のソースに追加トランジスタ４１のドレインが接続されるような構成とすることで、Ｄ層転送時におけるＦＤノード３６の電圧の立ち下がり速度の向上を図ることができ、セトリング改善を図ることができる。
　＜画素の第３の構成例＞
　図９は、本技術を適用した固体撮像素子が備える画素の第３の実施の形態の構成例を示す回路図である。
　図９に示す画素１１Ｃは、例えば、物体の移動などをイベントとして検出するイベントベースビジョンセンサに用いられる。例えば、イベントベースビジョンセンサは、センサ基板およびロジック基板が積層された積層構造となっている。そして、イベントベースビジョンセンサでは、画素１１ＣごとにCu-Cu接続部５１を介してセンサ基板とロジック基板とが電気的に接続され、画素信号が画素１１ＣごとにＡＤ変換される。
　図９に示すように、センサ基板側の画素領域５２には、フォトダイオード６１、並びに、Ｎ型トランジスタ６２および６３が設けられている。また、ロジック基板側の画素下ＡＤ領域５３には、Ｐ型トランジスタ６４乃至６９、Ｎ型トランジスタ７０乃至７２、キャパシタ７３および７４、スイッチ７５、並びに、負荷MOS７６が設けられている。
　例えば、画素１１Ｃでは、Ｐ型トランジスタ６９が、図１の増幅トランジスタ３８に対応し、フォトダイオード６１における光電変換で発生した電荷を増幅する。また、画素１１Ｃでは、Ｎ型トランジスタ７０が、図１の追加トランジスタ４１に対応し、フォトダイオード６１によって高光量が検出された際のＰ型トランジスタ６９の出力の立ち上がりがアシストされる。
　即ち、画素１１Ｃは、フォトダイオード６１における光電変換で発生した電荷に応じた画素領域５２の出力電圧proutがＰ型トランジスタ６９のゲートに供給されるように構成される。そして、画素１１Ｃは、Ｐ型トランジスタ６５および６９により構成される増幅アンプによって出力電圧proutを増幅して、その増幅アンプから出力電圧fooutが出力されるように構成される。
　そして、画素１１Ｃでは、図１０に示すように、照度が高くなって出力電圧proutが低照度から高照度に変化すると、出力電圧fooutが上昇する。このとき、Ｐ型トランジスタ６９がオフになるとともに、Ｎ型トランジスタ７０がオンになることで、出力電圧fooutが収束するまでのセトリング時間を短縮することができる。つまり、画素１１Ｃは、Ｎ型トランジスタ７０のソースにＰ型トランジスタ６９のドレインが接続されるような構成とすることで、高照度の検出時における出力電圧fooutの立ち上がり速度の向上を図ることができる。
　このように、画素１１Ｃは、フォトダイオード６１によって高光量が検出された際のセトリング改善を図ることができる。
　なお、画素１１Ｃでは、Ｐ型トランジスタ６９の閾値電圧ＶＴｈは、Ｎ型トランジスタ７０の閾値電圧ＶＴｈより小さくなるように設定される。
　＜電子機器の構成例＞
　上述したような各構成例の画素１１を備えた撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１１は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図１１に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した各構成例の画素１１を備えた撮像素子が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した各構成例の画素１１を適用することで、例えば、より高速かつ低消費電力で画像を撮像することができる。
　＜イメージセンサの使用例＞
　図１２は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ（Floating Diffusion）部と、
　前記ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、
　前記ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタと
　を少なくとも有し、
　前記第１のトランジスタおよび前記第２のトランジスタのうちの一方は、前記電荷を増幅する増幅トランジスタとして用いられ、
　前記第１のトランジスタおよび前記第２のトランジスタのうちの他方は、ゲートに前記ＦＤ部が接続されるとともに、ドレインに前記増幅トランジスタのソースが接続され、または、ソースに前記増幅トランジスタのドレインが接続される
　画素を備える固体撮像素子。
（２）
　前記画素を構成する素子が設けられる画素領域に、前記第１のトランジスタおよび前記第２のトランジスタが組み合わされて配置される
　上記（１）に記載の固体撮像素子。
（３）
　前記第１のトランジスタが前記増幅トランジスタとして用いられ、
　前記第２のトランジスタによって、前記ＦＤ部がリセットされるタイミングで垂直信号線の電圧降下がアシストされる
　上記（１）または（２）に記載の固体撮像素子。
（４）
　前記第１のトランジスタのオン／オフを切り替える閾値電圧は、前記第２のトランジスタのオン／オフを切り替える閾値電圧より小さい
　上記（３）に記載の固体撮像素子。
（５）
　前記第２のトランジスタが前記増幅トランジスタとして用いられ、
　前記第１のトランジスタによって、前記フォトダイオードによって高光量が検出された際の前記増幅トランジスタの出力の立ち上がりがアシストされる
　上記（１）または（２）に記載の固体撮像素子。
（６）
　前記第２のトランジスタのオン／オフを切り替える閾値電圧は、前記第１のトランジスタのオン／オフを切り替える閾値電圧より小さい
　上記（５）に記載の固体撮像素子。
（７）
　前記第１のトランジスタおよび前記第２のトランジスタとして、エンハンスメント型とデプレッション型とのどちらかが採用される
　上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
　フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ（Floating Diffusion）部と、
　前記ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、
　前記ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタと
　を少なくとも有し、
　前記第１のトランジスタおよび前記第２のトランジスタのうちの一方は、前記電荷を増幅する増幅トランジスタとして用いられ、
　前記第１のトランジスタおよび前記第２のトランジスタのうちの他方は、ゲートに前記ＦＤ部が接続されるとともに、ドレインに前記増幅トランジスタのソースが接続され、または、ソースに前記増幅トランジスタのドレインが接続される
　画素を有した固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　画素，　２１　垂直信号線，　２２　負荷MOS，　２３　寄生容量，　３１　InGaAsフォトダイオード，　３２　ＳＮノード，　３３　容量，　３４　排出トランジスタ，　３５　転送トランジスタ，　３６　ＦＤノード，　３７　容量，　３８　増幅トランジスタ，　３９　選択トランジスタ，　４０　リセットトランジスタ，　４１　追加トランジスタ，　４２　フォトダイオード，　５１　Cu-Cu接続部，　５２　画素領域，　５３　画素下ＡＤ領域，　６１　フォトダイオード，　６２および６３　Ｎ型トランジスタ，　６４乃至６９　Ｐ型トランジスタ，　７０乃至７２　Ｎ型トランジスタ，　７３および７４　キャパシタ，　６７　スイッチ，　６８　負荷MOS

Claims (8)

  1. 　フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ（Floating Diffusion）部と、
    　前記ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、
    　前記ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタと
    　を少なくとも有し、
    　前記第１のトランジスタおよび前記第２のトランジスタのうちの一方は、前記電荷を増幅する増幅トランジスタとして用いられ、
    　前記第１のトランジスタおよび前記第２のトランジスタのうちの他方は、ゲートに前記ＦＤ部が接続されるとともに、ドレインに前記増幅トランジスタのソースが接続され、または、ソースに前記増幅トランジスタのドレインが接続される
    　画素を備える固体撮像素子。
  2. 　前記画素を構成する素子が設けられる画素領域に、前記第１のトランジスタおよび前記第２のトランジスタが組み合わされて配置される
    　請求項１に記載の固体撮像素子。
  3. 　前記第１のトランジスタが前記増幅トランジスタとして用いられ、
    　前記第２のトランジスタによって、前記ＦＤ部がリセットされるタイミングで垂直信号線の電圧降下がアシストされる
    　請求項１に記載の固体撮像素子。
  4. 　前記第１のトランジスタのオン／オフを切り替える閾値電圧は、前記第２のトランジスタのオン／オフを切り替える閾値電圧より小さい
    　請求項３に記載の固体撮像素子。
  5. 　前記第２のトランジスタが前記増幅トランジスタとして用いられ、
    　前記第１のトランジスタによって、前記フォトダイオードによって高光量が検出された際の前記増幅トランジスタの出力の立ち上がりがアシストされる
    　請求項１に記載の固体撮像素子。
  6. 　前記第２のトランジスタのオン／オフを切り替える閾値電圧は、前記第１のトランジスタのオン／オフを切り替える閾値電圧より小さい
    　請求項５に記載の固体撮像素子。
  7. 　前記第１のトランジスタおよび前記第２のトランジスタとして、エンハンスメント型とデプレッション型とのどちらかが採用される
    　請求項１に記載の固体撮像素子。
  8. 　フォトダイオードにおける光電変換で発生した電荷を検出するためのＦＤ（Floating Diffusion）部と、
    　前記ＦＤ部の電圧が上昇するときにソースフォロワ駆動する第１のトランジスタと、
    　前記ＦＤ部の電圧が降下するときにソースフォロワ駆動する第２のトランジスタと
    　を少なくとも有し、
    　前記第１のトランジスタおよび前記第２のトランジスタのうちの一方は、前記電荷を増幅する増幅トランジスタとして用いられ、
    　前記第１のトランジスタおよび前記第２のトランジスタのうちの他方は、ゲートに前記ＦＤ部が接続されるとともに、ドレインに前記増幅トランジスタのソースが接続され、または、ソースに前記増幅トランジスタのドレインが接続される
    　画素を有した固体撮像素子を備える電子機器。
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