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WO2021167149A1 - 반도체 발광소자를 이용한 디스플레이 장치 - Google Patents

반도체 발광소자를 이용한 디스플레이 장치 Download PDF

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Publication number
WO2021167149A1
WO2021167149A1 PCT/KR2020/002659 KR2020002659W WO2021167149A1 WO 2021167149 A1 WO2021167149 A1 WO 2021167149A1 KR 2020002659 W KR2020002659 W KR 2020002659W WO 2021167149 A1 WO2021167149 A1 WO 2021167149A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
semiconductor light
emitting device
cell
wiring electrode
Prior art date
Application number
PCT/KR2020/002659
Other languages
English (en)
French (fr)
Inventor
김영도
김수현
정인도
권정효
신준오
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to US17/904,506 priority Critical patent/US20230110862A1/en
Publication of WO2021167149A1 publication Critical patent/WO2021167149A1/ko

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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device using a semiconductor light emitting device, and more particularly, to a display device using a semiconductor light emitting device having a size of several to tens of ⁇ m.
  • LCDs liquid crystal displays
  • OLEDs organic light emitting diode displays
  • micro LED displays are competing to implement large-area displays in the display technology field.
  • a display using a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less can provide very high efficiency because it does not absorb light using a polarizing plate or the like.
  • micro LED display requires millions of semiconductor light emitting devices to implement a large area, it is difficult to transfer the devices compared to other technologies.
  • the technologies currently being developed for the transfer process of micro LED include pick & place, Laser Lift-Off (LLO), or self-assembly.
  • the self-assembly method is a method in which the semiconductor light emitting device finds its own position in a fluid, and is the most advantageous method for realizing a large-screen display device.
  • the self-assembly method includes a method of directly transferring semiconductor light emitting devices to a substrate to be used as a product, and a method of transferring semiconductor light emitting devices to a substrate for assembly and then transferring the semiconductor light emitting devices to a substrate to be used as a product.
  • the former is efficient in terms of the process because the transfer process is performed once, and the latter has the advantage of being able to add a structure for self-assembly to the assembly substrate without limitation, so the two methods are selectively used.
  • An object of the present invention is to provide a display device having high luminous efficiency.
  • the present invention provides a structure in which a short circuit does not occur between wiring electrodes in a region where a semiconductor light emitting device is not assembled, and a method for implementing the same.
  • a display device includes a substrate including semiconductor light emitting devices and wiring electrodes electrically connected to the semiconductor light emitting devices, the substrate comprising: a base; assembly electrodes extending in one direction and disposed on the base part; a dielectric layer formed to cover the assembly electrodes; a barrier rib portion formed on the dielectric layer while forming a cell in which the semiconductor light emitting devices are seated along an extension direction of the assembly electrodes; and a planarization layer formed to cover the barrier rib portion while forming a hole to overlap the cell, wherein the hole includes: a first hole exposing the semiconductor light emitting device; and a second hole exposing the dielectric layer or the base portion.
  • the wiring electrode may include: a lower wiring electrode formed on the dielectric layer and extending in the same direction as the assembly electrodes; and an upper wiring electrode formed on the planarization layer and extending to the semiconductor light emitting device through the first hole or to the dielectric layer or the base portion through the second hole.
  • the lower wiring electrode overlaps the cell so as to be in contact with the semiconductor light emitting device seated in the cell in the region in which the cell is formed or is disconnected in the region in which the cell is formed so as not to overlap the cell. do it with
  • adjacent two assembly electrodes among the assembly electrodes form a pair electrode, and the lower wiring electrode is disposed between the pair electrodes.
  • the first hole and the second hole are formed to be equal to or thicker than the width direction of the lower wiring electrode.
  • a display device includes a substrate including semiconductor light emitting devices and wiring electrodes electrically connected to the semiconductor light emitting devices, the substrate comprising: a base; assembly electrodes extending in one direction and disposed on the base part; a dielectric layer formed to cover the assembly electrodes; a barrier rib portion formed on the dielectric layer while forming a cell in which the semiconductor light emitting devices are seated along an extension direction of the assembly electrodes; an organic layer formed to fill the inside of the cell; and a planarization layer formed on the organic layer while forming a hole to overlap the cell, wherein the hole includes: a first hole exposing the semiconductor light emitting device; and a second hole exposing the organic layer.
  • the wiring electrode may include: a lower wiring electrode formed on the dielectric layer and extending in the same direction as the assembly electrodes; and an upper wiring electrode formed on the planarization layer and extending to the semiconductor light emitting device through the first hole or to the organic layer through the second hole.
  • adjacent two assembly electrodes among the assembly electrodes form a pair electrode, and the lower wiring electrode is disposed between the pair electrodes.
  • the semiconductor light emitting device comprises: a first conductive type electrode; a first conductivity type semiconductor layer formed on the first conductivity type electrode; an active layer formed on the first conductivity-type semiconductor layer; a second conductivity-type semiconductor layer formed on the active layer; and a second conductivity type electrode formed on the second conductivity type semiconductor layer, wherein the lower wiring electrode is electrically connected to the first conductivity type electrode, and the upper wiring electrode is electrically connected to the second conductivity type electrode characterized in that it is connected to
  • the semiconductor light emitting device is characterized in that it includes a passivation layer formed to cover a side surface of the semiconductor light emitting device and a part of the second conductivity type electrode.
  • a process of removing the lower wiring electrode exposed inside the cell or overlapping the cell is performed, so that the upper wiring electrode and the lower wiring electrode are connected to prevent a short circuit. It is possible to prevent a phenomenon from occurring, thereby preparing for a problem of a decrease in luminance due to the failure of all semiconductor light emitting devices connected to a specific electrode line to be turned on.
  • an organic film layer is further formed to fill the inside of the cell before the planarization layer in which the upper wiring electrode is formed is formed in consideration of the possibility of a region where the semiconductor light emitting device is not assembled, so that the upper wiring electrode is formed in the planarization layer. Even when a pattern is formed for this purpose, the organic layer is not etched, so that the occurrence of a short circuit by connecting the upper wiring electrode and the lower wiring electrode exposed inside the cell can be prevented.
  • a process for preventing a short circuit between the upper and lower wiring electrodes can be performed relatively simply and inexpensively.
  • the present invention uses a vertical type semiconductor light emitting device, it is possible to manufacture a high-resolution display device while securing a sufficient light emitting area compared to a horizontal type semiconductor light emitting device.
  • FIG. 1 is a conceptual diagram illustrating an embodiment of a display device using a semiconductor light emitting device of the present invention.
  • FIG. 2 is a partially enlarged view of a portion A of the display device of FIG. 1 .
  • FIG. 3 is an enlarged view of the semiconductor light emitting device of FIG. 2 .
  • FIG. 4 is an enlarged view illustrating another embodiment of the semiconductor light emitting device of FIG. 2 .
  • 5A to 5E are conceptual views for explaining a new process of manufacturing the above-described semiconductor light emitting device.
  • FIG. 6 is a conceptual diagram illustrating an example of an apparatus for self-assembly of a semiconductor light emitting device according to the present invention.
  • FIG. 7 is a block diagram of the self-assembly apparatus of FIG. 6 .
  • 8A to 8E are conceptual views illustrating a process of self-assembling a semiconductor light emitting device using the self-assembly apparatus of FIG. 6 .
  • FIG. 9 is a conceptual diagram illustrating the semiconductor light emitting device of FIGS. 8A to 8E .
  • FIG. 10 is a conceptual diagram illustrating a schematic structure of a conventional display apparatus
  • FIG. 11 is a cross-sectional view of regions A and B of FIG. 10 .
  • FIG. 12 is a conceptual diagram illustrating a schematic structure of a display device according to the present invention.
  • FIG. 13 is a cross-sectional view of regions A and B of FIG. 12 according to an embodiment of the present invention.
  • 14A (assembled area), 14B (non-assembled area), and 15 are conceptual views illustrating a process of manufacturing the display device having the structure according to FIG. 13 .
  • FIG. 16 is a cross-sectional view of regions A and B of FIG. 12 according to another embodiment of the present invention.
  • 17A (assembled area) and 17B (unassembled area) are conceptual views illustrating a process of manufacturing the display device having the structure according to FIG. 16 .
  • FIG. 18 is a cross-sectional view of regions A and B of FIG. 12 according to another embodiment of the present invention.
  • 19A (assembled area) and 19B (unassembled area) are conceptual views illustrating a process of manufacturing the display device having the structure according to FIG. 18 .
  • the display device described in this specification includes a mobile phone, a smart phone, a laptop computer, a digital broadcasting terminal, a personal digital assistant (PDA), a portable multimedia player (PMP), a navigation system, and a slate PC.
  • PDA personal digital assistant
  • PMP portable multimedia player
  • slate PC slate PC
  • slate PC tablet PC
  • ultrabook ultrabook
  • digital TV digital TV
  • desktop computer desktop computer
  • the configuration according to the embodiment described in this specification can be applied as long as it can include a display even in a new product form to be developed later.
  • FIG. 1 is a conceptual diagram illustrating an embodiment of a display device using a semiconductor light emitting device of the present invention
  • FIG. 2 is a partial enlarged view of part A of the display device of FIG. 1
  • FIG. 3 is an enlarged view of the semiconductor light emitting device of FIG. 2
  • FIG. 4 is an enlarged view showing another embodiment of the semiconductor light emitting device of FIG. 2 .
  • information processed by the control unit of the display apparatus 100 may be output from the display module 140 .
  • a closed-loop case 101 surrounding an edge of the display module 140 may form a bezel of the display device 100 .
  • the display module 140 includes a panel 141 on which an image is displayed, and the panel 141 includes a micro-sized semiconductor light emitting device 150 and a wiring board 110 on which the semiconductor light emitting device 150 is mounted. can be provided.
  • a wiring may be formed on the wiring board 110 to be connected to the n-type electrode 152 and the p-type electrode 156 of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be provided on the wiring board 110 as an individual pixel that emits light.
  • the image displayed on the panel 141 is visual information and is realized by independently controlling light emission of sub-pixels arranged in a matrix form through the wiring.
  • a micro LED Light Emitting Diode
  • the micro LED may be a light emitting diode formed in a small size of 100 ⁇ m or less.
  • blue, red, and green colors are provided in the light emitting region, respectively, and a unit pixel may be realized by a combination thereof. That is, the unit pixel means a minimum unit for realizing one color, and at least three micro LEDs may be provided in the unit pixel.
  • the semiconductor light emitting device 150 may have a vertical structure.
  • the semiconductor light emitting device 150 is mainly made of gallium nitride (GaN) and added with indium (In) and/or aluminum (Al) to be implemented as a high power light emitting device that emits various lights including blue.
  • GaN gallium nitride
  • Al aluminum
  • the vertical semiconductor light emitting device 150 includes a p-type electrode 156 , a p-type semiconductor layer 155 formed on the p-type electrode 156 , an active layer 154 formed on the p-type semiconductor layer 155 , and an active layer An n-type semiconductor layer 153 formed on the 154 and an n-type electrode 152 formed on the n-type semiconductor layer 153 are included.
  • the lower p-type electrode 156 may be electrically connected to the p-electrode of the wiring board 110
  • the upper n-type electrode 152 may be electrically connected to the n-electrode and the n-type electrode 152 on the upper side of the semiconductor light emitting device 150 . can be electrically connected.
  • the vertical semiconductor light emitting device 150 has a great advantage in that it is possible to reduce the chip size because electrodes can be arranged up and down.
  • the semiconductor light emitting device may be a flip chip type light emitting device.
  • the semiconductor light emitting device 250 includes a p-type electrode 256 , a p-type semiconductor layer 255 on which the p-type electrode 256 is formed, and an active layer 254 formed on the p-type semiconductor layer 255 . , an n-type semiconductor layer 253 formed on the active layer 254 and an n-type electrode 252 spaced apart from the p-type electrode 256 in a horizontal direction on the n-type semiconductor layer 253 .
  • both the p-type electrode 256 and the n-type electrode 252 may be electrically connected to the p-electrode and the n-electrode of the wiring board 110 under the semiconductor light emitting device 250 .
  • the vertical semiconductor light emitting device 150 and the horizontal semiconductor light emitting device 250 may be a green semiconductor light emitting device, a blue semiconductor light emitting device, and a red semiconductor light emitting device, respectively.
  • gallium nitride (GaN) is mainly used and indium (In) and/or aluminum (Al) are added together to be implemented as a high power light emitting device that emits green or blue light.
  • the semiconductor light emitting device may be a gallium nitride thin film formed in various layers, such as n-Gan, p-Gan, AlGaN, InGaN, and specifically, the p-type semiconductor layer is p-type GaN, and the n The type semiconductor layer may be n-type GaN.
  • the p-type semiconductor layer may be p-type GaAs
  • the n-type semiconductor layer may be n-type GaAs.
  • the p-type semiconductor layer may be p-type GaN doped with Mg on the p electrode side
  • the n-type semiconductor layer may be n-type GaN doped with Si on the n electrode side.
  • the above-described semiconductor light emitting devices may be semiconductor light emitting devices without an active layer.
  • the unit pixels emitting self-luminescence of the display panel can be arranged with a high definition, thereby realizing a high-definition display device.
  • the semiconductor light emitting device grown on a wafer and formed through mesa and isolation is used as an individual pixel.
  • the micro-sized semiconductor light emitting device 150 must be transferred to a predetermined position on the substrate of the display panel on the wafer.
  • there is a technique of transferring several devices at a time using a stamp or a roll but it is not suitable for a large screen display due to a limitation in yield.
  • the present invention provides a new manufacturing method and manufacturing apparatus of a display device capable of solving these problems.
  • 5A to 5E are conceptual views for explaining a new process for manufacturing the above-described semiconductor light emitting device.
  • a display device using a passive matrix (PM) type semiconductor light emitting device is exemplified.
  • PM passive matrix
  • AM active matrix
  • a method of self-assembling a horizontal semiconductor light emitting device is exemplified below, but this is also applicable to a method of self-assembling a vertical semiconductor light emitting device.
  • a first conductivity type semiconductor layer 153 , an active layer 154 , and a second conductivity type semiconductor layer 155 are grown on a growth substrate 159 , respectively ( FIG. 5A ).
  • an active layer 154 is grown on the first conductivity type semiconductor layer 153 , and then a second conductivity type semiconductor layer is grown on the active layer 154 .
  • Grow (155) In this way, when the first conductivity type semiconductor layer 153, the active layer 154, and the second conductivity type semiconductor layer 155 are sequentially grown, the first conductivity type semiconductor layer 153 and the active layer are sequentially grown as shown in FIG. 5A. (154) and the second conductivity type semiconductor layer 155 form a stacked structure.
  • the first conductivity-type semiconductor layer 153 may be a p-type semiconductor layer
  • the second conductivity-type semiconductor layer 155 may be an n-type semiconductor layer.
  • the present invention is not necessarily limited thereto, and examples in which the first conductivity type is n-type and the second conductivity type is p-type are also possible.
  • the present embodiment exemplifies the case in which the active layer 154 is present, a structure in which the active layer 154 is not present is also possible in some cases as described above.
  • the p-type semiconductor layer may be p-type GaN doped with Mg on the p-electrode side
  • the n-type semiconductor layer may be n-type GaN doped with Si on the n-electrode side of the p-type semiconductor layer.
  • the growth substrate 159 may be formed of a light-transmitting material, for example, sapphire (Al 2 O 3 ), GaN, ZnO, or AlO, but is not limited thereto.
  • the growth substrate 159 may be formed of a material suitable for semiconductor material growth (carrier wafer) or a material having excellent thermal conductivity.
  • the growth substrate 159 includes a conductive substrate or an insulating substrate, for example, a SiC substrate or Si, GaAs, GaP, InP, Ga 2 O 3 having higher thermal conductivity than a sapphire (Al 2 O 3 ) substrate. At least one of Si, GaAs, GaP, InP, Ga 2 O 3 can be used
  • the first conductivity type semiconductor layer 153 , the active layer 154 , and the second conductivity type semiconductor layer 155 are removed to form a plurality of semiconductor light emitting devices ( FIG. 5B ).
  • isolation is performed so that the plurality of semiconductor light emitting devices form a light emitting device array. That is, the first conductivity type semiconductor layer 153 , the active layer 154 , and the second conductivity type semiconductor layer 155 are vertically etched to form a plurality of semiconductor light emitting devices.
  • the active layer 154 and the second conductivity type semiconductor layer 155 are partially removed in the vertical direction to expose the first conductivity type semiconductor layer 153 to the outside.
  • the first conductive type semiconductor layer 153 is etched to form a plurality of semiconductor light emitting device arrays, and isolation may be performed.
  • second conductivity type electrodes 156 or p-type electrodes are respectively formed on one surface of the second conductivity type semiconductor layer 155 ( FIG. 5C ).
  • the second conductivity type electrode 156 may be formed by a deposition method such as sputtering, but is not limited thereto.
  • the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer are n-type semiconductor layers and p-type semiconductor layers, respectively, the second conductivity-type electrode 156 may be an n-type electrode.
  • the growth substrate 159 is removed to provide a plurality of semiconductor light emitting devices.
  • the growth substrate 159 may be removed using a laser lift-off (LLO) method or a chemical lift-off (CLO) method ( FIG. 5D ).
  • FIG. 5E a step of seating the semiconductor light emitting devices 150 on a substrate in a chamber filled with a fluid is performed.
  • the semiconductor light emitting devices 150 and the substrate are put into a chamber filled with a fluid, and the semiconductor light emitting devices 150 are self-assembled on the substrate using flow, gravity, surface tension, and the like.
  • the substrate may be an assembly substrate 161 .
  • the wiring board in a fluid chamber instead of the assembly board 161 to directly seat the semiconductor light emitting devices 150 on the wiring board.
  • the substrate is provided as the assembly substrate 161 to exemplify that the semiconductor light emitting devices 150 are seated.
  • Cells (not shown) in which the semiconductor light emitting devices 150 are inserted may be provided on the assembly substrate 161 so that the semiconductor light emitting devices 150 can be easily mounted on the assembly substrate 161 .
  • cells in which the semiconductor light emitting devices 150 are seated are formed on the assembly substrate 161 at positions where the semiconductor light emitting devices 150 are aligned with the wiring electrodes.
  • the semiconductor light emitting devices 150 are assembled to the cells while moving in the fluid.
  • the assembly substrate 161 may be referred to as a temporary substrate.
  • the present invention proposes a method and apparatus for minimizing the influence of gravity or frictional force and preventing non-specific binding in order to increase the transfer yield.
  • a magnetic material is disposed on the semiconductor light emitting device to move the semiconductor light emitting device using magnetic force, and the semiconductor light emitting device is seated at a predetermined position by using an electric field during the movement process.
  • FIG. 6 is a conceptual diagram illustrating an example of a self-assembly apparatus for a semiconductor light emitting device according to the present invention
  • FIG. 7 is a block diagram of the self-assembly apparatus of FIG. 6
  • 8A to 8E are conceptual views illustrating a process of self-assembling a semiconductor light emitting device using the self-assembly apparatus of FIG. 6
  • FIG. 9 is a conceptual diagram for explaining the semiconductor light emitting device of FIGS. 8A to 8E .
  • the self-assembly apparatus 160 of the present invention may include a fluid chamber 162 , a magnet 163 and a position control unit 164 .
  • the fluid chamber 162 has a space for accommodating a plurality of semiconductor light emitting devices.
  • the space may be filled with a fluid, and the fluid may include water as an assembly solution.
  • the fluid chamber 162 may be a water tank and may be configured as an open type.
  • the present invention is not limited thereto, and the fluid chamber 162 may be of a closed type in which the space is a closed space.
  • the fluid chamber 162 may be disposed such that an assembly surface of the substrate 161 on which the semiconductor light emitting devices 150 are assembled faces downward.
  • the substrate 161 may be transferred to an assembly position by a transfer unit, and the transfer unit may include a stage 165 on which the substrate is mounted. The position of the stage 165 is controlled by a controller, and through this, the substrate 161 may be transferred to the assembly position.
  • the assembly surface of the substrate 161 faces the bottom of the fluid chamber 162 .
  • the assembly surface of the substrate 161 is disposed to be immersed in the fluid in the fluid chamber 162 . Accordingly, the semiconductor light emitting device 150 moves to the assembly surface in the fluid.
  • the substrate 161 is an assembled substrate capable of forming an electric field, and may include a base portion 161a, a dielectric layer 161b, and a plurality of electrodes 161c.
  • the base portion 161a may be made of an insulating material, and the plurality of electrodes 161c may be a thin film or a thick film bi-planar electrode patterned on one surface of the base portion 161a.
  • the electrode 161c may be formed of, for example, a stack of Ti/Cu/Ti, Ag paste, ITO, or the like.
  • the dielectric layer 161b may be formed of an inorganic material such as SiO 2 , SiN x , SiON, Al 2 O 3 , TiO 2 , HfO 2 .
  • the dielectric layer 161b may be formed of a single layer or a multi-layer as an organic insulator.
  • the dielectric layer 161b may have a thickness of several tens of nm to several ⁇ m.
  • the substrate 161 according to the present invention includes a plurality of cells 161d partitioned by barrier ribs.
  • the cells 161d are sequentially arranged in one direction and may be made of a polymer material.
  • the partition walls 161e forming the cells 161d are shared with the neighboring cells 161d.
  • the partition wall 161e protrudes from the base portion 161a, and the cells 161d may be sequentially disposed along one direction by the partition wall 161e. More specifically, the cells 161d are sequentially arranged in the column and row directions, respectively, and may have a matrix structure.
  • the cells 161d have grooves for accommodating the semiconductor light emitting devices 150 , and the grooves may be spaces defined by the barrier ribs 161e.
  • the shape of the groove may be the same as or similar to that of the semiconductor light emitting device. For example, when the semiconductor light emitting device has a rectangular shape, the groove may have a rectangular shape. Also, when the semiconductor light emitting device has a circular shape, the grooves formed inside the cells may be circular.
  • each of the cells 161d is configured to accommodate a single semiconductor light emitting device. That is, one semiconductor light emitting device is accommodated in one cell.
  • the plurality of electrodes 161c may include a plurality of electrode lines disposed at the bottom of each of the cells 161d, and the plurality of electrode lines may extend to adjacent cells.
  • the plurality of electrodes 161c are disposed below the cells 161d, and different polarities are applied to each other to generate an electric field in the cells 161d.
  • the dielectric layer 161b may cover the plurality of electrodes 161c and the dielectric layer 161b may form the bottom of the cells 161d.
  • the electrodes of the substrate 161 are electrically connected to the power supply unit 171 .
  • the power supply unit 171 applies power to the plurality of electrodes 161c to generate the electric field.
  • the self-assembly apparatus may include a magnet 163 for applying a magnetic force to the semiconductor light emitting devices 150 .
  • the magnet 163 is spaced apart from the fluid chamber 162 to apply a magnetic force to the semiconductor light emitting devices 150 .
  • the magnet 163 may be disposed to face the opposite surface of the assembly surface of the substrate 161 , and the position of the magnet 163 is controlled by the position control unit 164 connected to the magnet 163 . .
  • the semiconductor light emitting device may include a magnetic material to move in the fluid by the magnetic field of the magnet 163 .
  • a semiconductor light emitting device 1050 including a magnetic material has a first conductivity type electrode 1052 , a second conductivity type electrode 1056 , and a first conductivity type electrode 1052 on which the first conductivity type electrode 1052 is disposed.
  • a type semiconductor layer 1053 , a second conductivity type semiconductor layer 1055 overlapping the first conductivity type semiconductor layer 1053 and provided with the second conductivity type electrode 1056 , and the first and second An active layer 1054 disposed between the conductive semiconductor layers 1053 and 1055 may be included.
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type
  • a semiconductor light emitting device without an active layer may be used.
  • the first conductivity type electrode 1052 may be generated after the semiconductor light emitting device 1050 is assembled on a wiring board by self-assembly or the like.
  • the second conductivity type electrode 1056 may include a magnetic material.
  • the magnetic material may mean a magnetic metal.
  • the magnetic material may be Ni, SmCo, or the like, and as another example, may include a material corresponding to at least one of Gd-based, La-based, and Mn-based materials.
  • the magnetic material may be provided in the second conductive type electrode 1056 in the form of particles.
  • a conductive electrode including a magnetic material one layer of the conductive electrode may be formed of a magnetic material.
  • the second conductivity type electrode 1056 of the semiconductor light emitting device 1050 may include a first layer 1056a and a second layer 1056b, where the first The first layer 1056a may include a magnetic material, and the second layer 1056b may include a metal material rather than a magnetic material.
  • the first layer 1056a including a magnetic material may be disposed to contact the second conductivity-type semiconductor layer 1055 .
  • the first layer 1056a is disposed between the second layer 1056b and the second conductivity type semiconductor layer 1055
  • the second layer 1056b may be a contact metal connected to the wiring of the wiring board.
  • the present invention is not necessarily limited thereto, and the magnetic material may be disposed on one surface of the first conductivity-type semiconductor layer 1053 .
  • the self-assembly device includes a magnet handler that can be moved automatically or manually in the x, y, and z axes on the upper portion of the fluid chamber 162 or rotates the magnet 163 . It can be provided with a motor that can make it. The magnet handler and the motor may constitute the position control unit 164 . Through this, the magnet 163 rotates in a direction parallel to the substrate 161 , clockwise or counterclockwise.
  • a light-transmitting bottom plate 166 may be formed in the fluid chamber 162 , and the semiconductor light emitting devices may be disposed between the bottom plate 166 and the substrate 161 .
  • An image sensor 167 may be disposed to face the bottom plate 166 to monitor the inside of the fluid chamber 162 through the bottom plate 166 .
  • the image sensor 167 is controlled by the controller 172 and may include an inverted type lens and a CCD to observe the assembly surface of the substrate 161 .
  • the self-assembly apparatus described above is made to use a combination of a magnetic field and an electric field, and when using this, the semiconductor light emitting devices can be seated at a predetermined position on the substrate by an electric field in the process of moving by a change in the position of the magnet. have.
  • the assembly process using the self-assembly apparatus described above will be described in more detail.
  • a plurality of semiconductor light emitting devices 1050 including a magnetic material are formed through the process described with reference to FIGS. 5A to 5C .
  • a magnetic material may be deposited in the process of forming the second conductivity type electrode of FIG. 5C .
  • the substrate 161 is transferred to an assembly position, and the semiconductor light emitting devices 1050 are put into the fluid chamber 162 ( FIG. 8A ).
  • the assembly position of the substrate 161 will be a position in which the fluid chamber 162 is disposed such that the assembly surface of the substrate 161 on which the semiconductor light emitting devices 1050 are assembled faces downward.
  • some of the semiconductor light emitting devices 1050 may sink to the bottom of the fluid chamber 162 , and some may float in the fluid.
  • some of the semiconductor light emitting devices 1050 may sink to the bottom plate 166 .
  • a magnetic force is applied to the semiconductor light emitting devices 1050 so that the semiconductor light emitting devices 1050 float in a vertical direction in the fluid chamber 162 ( FIG. 8B ).
  • the semiconductor light emitting devices 1050 float toward the substrate 161 in the fluid.
  • the original position may be a position deviated from the fluid chamber 162 .
  • the magnet 163 may be composed of an electromagnet, and in this case, electricity is supplied to the electromagnet to generate an initial magnetic force.
  • the separation distance between the assembly surface of the substrate 161 and the semiconductor light emitting devices 1050 may be controlled.
  • the separation distance may be controlled using the weight, buoyancy, and magnetic force of the semiconductor light emitting devices 1050 .
  • the separation distance may be several mm to several tens of ⁇ m from the outermost surface of the substrate.
  • a magnetic force is applied to the semiconductor light emitting devices 1050 so that the semiconductor light emitting devices 1050 move in one direction in the fluid chamber 162 .
  • the magnet 163 is moved in a horizontal direction, clockwise or counterclockwise with the substrate 161 ( FIG. 8C ).
  • the semiconductor light emitting devices 1050 move in a direction parallel to the substrate 161 at a position spaced apart from the substrate 161 by the magnetic force.
  • the semiconductor light emitting devices 1050 move in a direction perpendicular to the substrate 161 by the electric field while the semiconductor light emitting devices 1050 are moving in a direction horizontal to the substrate 161 , so that the installed in the set position.
  • an electric field is generated by supplying power to the bi-planar electrode of the substrate 161 , and using this, it is induced to be assembled only at a preset position. That is, the semiconductor light emitting devices 1050 are self-assembled at the assembly position of the substrate 161 using the selectively generated electric field. To this end, cells in which the semiconductor light emitting devices 1050 are inserted may be provided on the substrate 161 .
  • the unloading process of the substrate 161 is performed, and the assembly process is completed.
  • the substrate 161 is an assembly substrate
  • a post-process for realizing a display device in which the arrayed semiconductor light emitting devices are transferred to a wiring substrate as described above may be performed.
  • the magnets so that the semiconductor light emitting devices 1050 remaining in the fluid chamber 162 fall to the bottom of the fluid chamber 162 .
  • the 163 may be moved in a direction away from the substrate 161 ( FIG. 8D ).
  • the magnet 163 is an electromagnet
  • the semiconductor light emitting devices 1050 remaining in the fluid chamber 162 may fall to the bottom of the fluid chamber 162 when power supply is stopped.
  • the recovered semiconductor light emitting devices 1050 can be reused.
  • the self-assembly apparatus and method described above use a magnetic field to concentrate distant parts near a predetermined assembly site in order to increase the assembly yield in fluidic assembly, and apply a separate electric field to the assembly site to selectively parts only at the assembly site. to be assembled.
  • the assembly substrate is placed on the upper part of the water tank and the assembly surface is directed downward to minimize the effect of gravity due to the weight of the parts and prevent non-specific binding to eliminate defects. That is, in order to increase the transfer yield, the assembly substrate is placed on the upper part to minimize the influence of gravity or frictional force and prevent non-specific binding.
  • the present invention it is possible to convert a semiconductor light emitting device into a large amount of pixels on a small-sized wafer and then transfer it to a large-area substrate. Through this, it is possible to manufacture a large-area display device at a low cost.
  • the semiconductor light emitting device used for self-assembly includes a horizontal type and a vertical type.
  • the horizontal type semiconductor light emitting device since the first and second conductivity type electrodes are formed on the same surface of a specific semiconductor layer, the first and second conductivity of the semiconductor light emitting device on the substrate on which the semiconductor light emitting device is mounted after self-assembly A wiring electrode electrically connected to the type electrode may be formed.
  • the first and second conductivity-type electrodes are formed on different surfaces of a specific semiconductor layer in the vertical type semiconductor light emitting device, the first and second semiconductor light emitting devices of the semiconductor light emitting device are seated on the substrate after self-assembly. It is impossible to form a wiring electrode electrically connected to the second conductivity type electrode. Therefore, in this case, a wiring electrode electrically connected to the first or second conductivity type electrode of the semiconductor light emitting device is formed on the substrate in advance, self-assembly is performed, and then the wiring electrode electrically connected to the remaining electrodes of the semiconductor light emitting device is formed. The forming process proceeds.
  • FIG. 10 is a conceptual diagram illustrating a schematic structure of a conventional display apparatus
  • FIG. 11 is a cross-sectional view of regions A and B of FIG. 10 .
  • the self-assembly process shows an assembly rate close to 100%, there may be a region in which the semiconductor light emitting device 205 is not assembled (region B of FIG. 10 ) with a very small possibility.
  • the wiring electrode 272 formed after self-assembly in the unassembled area and the wiring electrode 271 previously formed on the substrate are connected to each other, and a short may occur.
  • the occurrence of a short circuit caused a problem of lighting failure of all the semiconductor light emitting devices 205 connected to the corresponding wiring electrodes 271 and 272 and a decrease in luminance accordingly.
  • the present invention relates to a display device having high luminous efficiency, and discloses a structure in which a short circuit does not occur between wiring electrodes even when there is a region where a semiconductor light emitting device is not assembled.
  • a display device driven by a passive matrix (PM) method will be described, but it may also be driven by an active matrix (AM) method.
  • PM passive matrix
  • AM active matrix
  • FIG. 12 is a conceptual diagram illustrating a schematic structure of a display device according to the present invention
  • FIG. 13 is a cross-sectional view of regions A and B of FIG. 12 according to an embodiment of the present invention.
  • 16 is a view showing cross-sections of areas A and B of FIG. 12 according to another embodiment of the present invention
  • FIG. 18 is a view showing cross-sections of areas A and B of FIG. 12 according to another embodiment of the present invention .
  • the display apparatus 1000 includes semiconductor light emitting devices 1050 ′ and a substrate 1100 in which the semiconductor light emitting devices 1050 ′ are accommodated.
  • the substrate 1100 includes a wiring electrode 1170 electrically connected to the semiconductor light emitting devices 1050 ′.
  • the substrate 1100 includes a base part 1110, assembly electrodes 1120, a dielectric layer 1130, a partition wall part 1150, and a planarization layer 1160, and the wiring electrode 1170 is a lower wiring electrode ( 1171 ) and an upper wiring electrode 1172 .
  • the base 1110 may be a base layer on which a structure is formed through the entire process.
  • the base 1110 may include sapphire, glass, silicon, or the like, or polyimide (PI) to implement flexibility.
  • PI polyimide
  • any insulating and flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET) may be used.
  • the base 1110 may be made of a transparent material or an opaque material.
  • the assembly electrodes 1120 may be line-shaped electrodes extending in one direction.
  • the assembly electrodes 1120 may be formed of a plurality of lines and disposed on the base unit 1110 at predetermined intervals. Two adjacent assembly electrodes 1120 among assembly electrodes 1120 may form a pair electrode.
  • a voltage signal for forming an electric field in the substrate 1100 is applied to the assembly electrodes 1120 .
  • the assembled electrodes 1120 may be formed of a non-resistive metal such as Al, Mo, Cu, Ag, Ti, or an alloy selected from these.
  • the assembled electrodes 1120 are formed on the base 1110 by depositing the metal material through sputtering, forming a PR pattern, and then removing a region where the PR pattern is not formed. It can be patterned at intervals. An interval between the assembled electrodes 1120 may be several to several tens of ⁇ m. The remaining PR pattern may be removed through an ashing process. However, the method of forming the assembly electrodes 1120 is not limited thereto.
  • the dielectric layer 1130 may be formed to cover the assembly electrodes 1120 .
  • the dielectric layer 1130 forms a bottom surface of the cell 1140 on which the semiconductor light emitting device 1050 ′ is mounted, and electrically insulates the semiconductor light emitting device 1050 ′ from the assembly electrodes 1120 .
  • the dielectric layer 1130 may be made of an inorganic material such as SiO 2 , SiN x , Al 2 O 3 , TiO 2 , and HfO 2 having excellent insulating properties and low light absorption.
  • a lower wiring electrode 1171 may be formed on the dielectric layer 1130 .
  • the lower wiring electrode 1171 may be formed of an element selected from Sn, In, Pb, Cd, Bi, Zn, or the like, an element having a melting point similar thereto, or a compound of the elements.
  • the lower wiring electrode 1171 may include portions extending in the same direction as the assembly electrodes 1120 .
  • the lower wiring electrode 1171 described below may refer to a portion extending in the same direction as the assembly electrodes 1120 .
  • the lower wiring electrode 1171 may be disposed between the pair electrodes. This is because, when the lower wiring electrode 1171 is formed to overlap the assembly electrodes 1120 , the electric field formed by the assembly electrode 1120 may be shielded to prevent self-assembly of the semiconductor light emitting device 1050 ′. .
  • the barrier rib portion 1150 may be formed on the dielectric layer 1130 while forming the cell 1140 in which the semiconductor light emitting devices 1050 ′ are mounted.
  • the cells 1140 are formed along the extending direction of the assembly electrodes 1120 , and may be arranged in a matrix arrangement (a plurality of rows and columns) as a whole.
  • the cell 1140 may overlap two adjacent assembled electrodes 1120 , specifically, a pair electrode at the same time. Therefore, when a voltage signal is applied to the assembled electrodes 1120 , an electric field may be strongly formed inside the cell 1140 .
  • the barrier rib part 1150 may be formed of an insulating material.
  • the barrier rib part 1150 may be formed of a polymer material such as PAC or PI or an inorganic material such as SiO 2 and SiN x .
  • the partition wall part 1150 may be formed to a thickness of several ⁇ m.
  • the barrier rib portion 1150 may be formed on the dielectric layer 1130 while forming the cell 1140 through exposure and development after forming an insulating material on the entire surface of the dielectric layer 1130 and forming a PR pattern (Positive PR), The remaining PR pattern may be removed through an ashing process.
  • the substrate 1100 is transferred to an assembly position for self-assembly in a state in which the assembly electrodes 1120, the dielectric layer 1130, the lower wiring electrode 1171, and the partition wall part 1150 are formed on the base part 1110, Through self-assembly, the semiconductor light emitting devices 1050 ′ may be seated inside the cell 1140 formed by the barrier rib 1150 .
  • the vertical semiconductor light emitting device 1050' may be seated on the substrate 1100 through self-assembly.
  • the vertical semiconductor light emitting device 1050' includes a first conductivity type electrode 1051', a first conductivity type semiconductor layer 1052' formed on the first conductivity type electrode 1052', and a first conductivity type semiconductor layer ( An active layer 1053' formed on 1052', a second conductivity-type semiconductor layer 1054' formed on the active layer 1053', and a second conductivity-type electrode (1054') formed on the second conductivity-type semiconductor layer 1054' 1055').
  • the first conductivity type electrode 1051 ′ and the second conductivity type electrode 1055 ′ are formed on different surfaces of the first conductivity type semiconductor layer 1052 ′.
  • high resolution can be realized by reducing the size of the semiconductor light emitting device.
  • the semiconductor light emitting device 1050 ′ includes a passivation layer 1056 ′ formed to cover a side surface of the semiconductor light emitting device 1050 ′ and a portion of the second conductivity type electrode 1055 ′. All or part of the first and second conductivity-type electrodes 1051 ′ and 1055 ′ may be exposed for electrical connection with the wiring electrode 1170 .
  • the entirety of the first conductivity-type electrode 1051 ′ may be exposed and may be electrically connected to the lower wiring electrode 1171 inside the cell 1140 .
  • the first conductivity type electrode 1051 ′ may be an electrode for ohmic contact.
  • a portion of the second conductivity type electrode 1055 ′ may be exposed and may be electrically connected to an upper wiring electrode 1172 , which will be described later.
  • a structure in which a portion of the second conductivity type electrode 1055 ′ is exposed may be a structure formed by removing a portion of the passivation layer 1056 ′ during a wiring process.
  • the second conductive electrode 1055 ′ since the light generated in the active layer 1053 ′ is emitted through the surface on which the second conductive electrode 1055 ′ is formed, the second conductive electrode 1055 ′ may be a light-transmitting transparent electrode. .
  • the semiconductor light emitting device 1050 ′ according to the present invention may be a symmetrical vertical semiconductor light emitting device 1050 ′.
  • the symmetrical semiconductor light emitting device 1050 ′ may be uniformly seated inside the cell 1140 , no matter what direction it is seated.
  • the semiconductor light emitting device 1050 ′ according to the present invention may include a magnetic material (not shown) in the first and/or second conductivity type electrodes 1051 ′ and 1055 ′ so as to be induced by a magnetic field during self-assembly. have.
  • Other descriptions of the structure and materials of the semiconductor light emitting device 1050' are replaced with the above descriptions.
  • the lower wiring electrode 1171 is formed to overlap the cell 1140 so as to be in contact with the semiconductor light emitting device 1050 ′ seated in the cell 1140 in the region where the cell 1140 is formed, or the cell 1140 is formed. It may be formed so as not to be disconnected from the region and overlap the cell 1140 .
  • the lower wiring electrode 1171 overlapping the cell 1140 may be electrically connected to the semiconductor light emitting device 1050 ′ through soldering.
  • the structure in which the lower wiring electrode 1171 is disconnected so as not to overlap the cell 1140 in the region where the cell 1140 is formed may be a structure for the region where the semiconductor light emitting device 1050 ′ is not assembled.
  • the planarization layer 1160 may be formed on the partition wall portion 1150 to cover the semiconductor light emitting devices 1050 ′ seated in the cell 1140 while forming holes 1161 and 1162 to overlap the cell 1140 . have.
  • the planarization layer 1160 may be formed on the substrate 1100 after the semiconductor light emitting device 1050 ′ is seated in the cell 1140 through self-assembly.
  • the planarization layer 1160 may fill the inside of the cell 1140 while covering the partition wall portion 1150 , and the semiconductor light emitting device 1050 ′ may be fixed inside the cell 1140 .
  • the planarization layer 1160 may be formed of a light-transmitting insulating material.
  • the planarization layer 1160 includes a first hole 1161 exposing the semiconductor light emitting device 1050 ′ seated in the cell 1140 , and a dielectric layer 1130 or a base portion.
  • a second hole 1162 exposing the 1110 may be included. That is, the first hole 1161 is a hole overlapping the cell 1140 in which the semiconductor light emitting device 1050' is seated, and the second hole 1162 is the cell 1140 in which the semiconductor light emitting device 1050' is not assembled. ) and the overlapping hole. Accordingly, only a small portion of the second hole 1162 may exist.
  • the first hole 1161 and the second hole 1162 are not formed at predetermined positions or coordinates, but may be determined by self-assembly.
  • first hole 1161 and the second hole 1162 may be formed to be thicker in the width direction than the lower wiring electrode 1171 .
  • this is limited to the case according to a specific manufacturing method, the details will be described later.
  • An upper wiring electrode 1172 may be formed on the planarization layer 1160 .
  • the upper wiring electrode 1171 extends to the semiconductor light emitting device 1050 ′ seated in the cell 1140 through the first hole 1161 , or through the second hole 1162 , the dielectric layer 1130 or the base portion 1110 . ) can be extended.
  • the upper wiring electrode 1172 extending from the planarization layer 1160 to the semiconductor light emitting device 1050' through the first hole 1161 is the second conductive type electrode 1055' of the semiconductor light emitting device 1050'.
  • the upper wiring electrode 1172 may be formed of a light-transmitting material in order to maximize the emission area, but is not limited thereto. Also, in the region of the cell 1140 , the lower wiring electrode 1171 and the upper wiring electrode 1172 may overlap each other to cross each other.
  • the lower wiring electrode 1171 is disposed in the region where the semiconductor light emitting device 1050 ′ is not assembled. Since there is no disconnection, a short circuit may not occur because the lower wiring electrode 1171 and the upper wiring electrode 1172 are not connected even when the process of forming the upper wiring electrode 1172 on the front surface of the substrate 1100 is performed. have.
  • FIG. 18 is a cross-sectional view of regions A and B of FIG. 12 according to another embodiment of the present invention.
  • the display apparatus 2000 includes a semiconductor light emitting device 2050 ′ and a substrate 2100 on which the semiconductor light emitting device 2050 ′ is accommodated, as in the above-described example.
  • the substrate 2100 includes a wiring electrode 2170 electrically connected to the semiconductor light emitting devices 2050 ′.
  • the substrate 2100 includes a base portion 2110, assembly electrodes 2120, a dielectric layer 2130, a partition wall portion 2150, and a planarization layer 2160, and the wiring electrode 2170 is a lower wiring electrode ( 2171 ) and an upper wiring electrode 2172 .
  • the display device 2000 further includes an organic layer 2180 formed to fill the inside of the cell 2140 . That is, in the present embodiment, the cell 2140 is not filled by the planarization layer 2160 , and the planarization layer 2160 may be formed on the organic layer 2180 .
  • the planarization layer 2160 has a first hole 2161 exposing the semiconductor light emitting device 2050 ′ seated in the cell 2140 and a second hole 2162 exposing the organic layer 2180 .
  • the first hole 2161 is a hole overlapping the cell 2140 in which the semiconductor light emitting device 2050' is seated
  • the second hole 2162 is the cell 2140 in which the semiconductor light emitting device 1050' is not assembled.
  • the first hole 2161 and the second hole 2162 are not formed at predetermined positions or coordinates, but may be determined by self-assembly.
  • the lower wiring electrode 2171 since the inside of the cell 2140 is filled by the organic layer 2180 , the lower wiring electrode 2171 does not have a disconnected structure in the region where the semiconductor light emitting device 2050 ′ is not assembled.
  • the upper wiring electrode 2172 formed in the planarization layer 2160 extends to the semiconductor light emitting device 2050 ′ through the first hole 2161 or through the second hole 2162 . It may extend to the film layer 2180 .
  • the upper wiring electrode 2172 extending from the planarization layer 2160 to the semiconductor light emitting device 2050 ′ through the first hole 2161 is the second conductive type electrode 2055 ′ of the semiconductor light emitting device 2050 ′.
  • the upper wiring electrode 2172 may be formed of a light-transmitting material in order to maximize the emission area, but is not limited thereto. Also, in the region of the cell 2140 , the lower wiring electrode 2171 and the upper wiring electrode 2172 may overlap each other to cross each other.
  • the upper wiring electrode 2172 extends to the organic layer 2180 through the second hole 2162 , it has a structure that is not connected to the lower wiring electrode 2171 , and thus a short circuit can be prepared.
  • 14A (assembled area), 14B (non-assembled area), and 15 are conceptual views illustrating a process of manufacturing the display device having the structure according to FIG. 13 .
  • the step of forming the assembly electrodes 1120 extending in one direction on the base portion 1110 may be performed.
  • the assembled electrodes 1120 are to be patterned on the base 1110 by depositing a metal material on the base 1110 through sputtering, forming a PR pattern, and then removing a region where the PR pattern is not formed.
  • forming the dielectric layer 1130 to cover the assembly electrodes 1120 may be performed. After that, the remaining PR pattern may be removed through an ashing process.
  • the method of forming the assembly electrodes 1120 is not limited thereto.
  • the dielectric layer 1130 may be formed by depositing an inorganic material such as SiO 2 , SiN x , Al 2 O 3 , TiO 2 , and HfO 2 on the base portion 1110 .
  • the lower wiring electrode 1171 may include portions extending in the same direction as the assembly electrodes 1120 .
  • a portion of the lower wiring electrode 1171 extending in the same direction as the assembly electrodes 1120 may be formed to be disposed between two adjacent assembly electrodes 1120 , specifically, a pair electrode.
  • the lower wiring electrode 1171 may be patterned on the dielectric layer 1130 in the same manner as the assembly electrodes 1120 .
  • a step of forming the barrier rib portion 1150 may be performed while forming the cell 1140 on which the semiconductor light emitting device 1050 ′ is mounted on the dielectric layer 1130 .
  • the cell 1140 may be formed through a photolithography process after stacking an insulating polymer material or an inorganic material forming the barrier rib portion 1150 on the dielectric layer 1130 and forming a PR pattern thereon. The remaining PR pattern may be removed through an ashing process.
  • the cells 1140 may be formed along the extension direction of the assembly electrodes 1120 , and may be disposed in a matrix arrangement as a whole. Also, the cell 1140 may overlap the pair electrode and the lower wiring electrode 1171 disposed between the pair electrode.
  • a step of seating the semiconductor light emitting device 1050 ′ on the cell 1140 may be performed, and this step may be performed by a self-assembly method.
  • the self-assembly method performed in this step is replaced by the description of FIGS. 8A to 8E described above.
  • the semiconductor light emitting device 1050 ′ seated in the cell 1140 through self-assembly in this step may be a vertical semiconductor light emitting device.
  • a step of fixing the semiconductor light emitting device 1050 ′ to the substrate 1100 may be performed.
  • a process of applying an adhesive material to the inside of the cell 1140 on which the semiconductor light emitting device 1050 ′ is seated may be performed.
  • a step of forming the planarization layer 1160 to cover the partition wall portion 1150 may be performed while forming the holes 1161 and 1162 to overlap the cell 1140 .
  • a step of stacking a planarization layer 1160 on the partition wall portion 1150 to cover the semiconductor light emitting device 1050 ′ seated in the cell 1140 may be performed first.
  • the planarization layer 1160 may be stacked while filling the inside of the cell 1140 .
  • the planarization layer 1160 may be formed of a polymer material such as PAC or PI.
  • the material of the planarization layer 1160 is not limited thereto as long as it is an insulating and flexible transparent material.
  • the holes 1161 and 1162 on the planarization layer 1160 may be performed.
  • the holes 1161 and 1162 may be formed by stacking a mask pattern for forming the holes 1161 and 1162 overlapping the cell 1140 on the planarization layer 1160 and then etching the layer.
  • the mask pattern may be stacked in a region other than the region in which the holes 1161 and 1162 are to be formed.
  • the holes 1161 and 1162 may be formed to overlap the cell 1140 .
  • a part of the semiconductor light emitting device 1050' is exposed through the hole 1161, and a hole for exposing the semiconductor light emitting device 1050' is removed. It is called hole 1 (1161).
  • the semiconductor light emitting device 1050 ′ is not seated in the cell 1140 , the dielectric layer 1130 or the base portion 1110 may be exposed through the hole 1162 , and the dielectric layer 1130 or the base portion may be exposed.
  • a hole exposing the 1110 is referred to as a second hole 1162 . In this case, a portion of the lower wiring electrode 1171 formed on the dielectric layer 1130 may also be exposed through the second hole 1162 .
  • etching the lower wiring electrode 1171 exposed through the second hole 1162 may be performed.
  • an etchant capable of selectively etching only the metal material forming the lower wiring electrode 1171 may be used.
  • the mask pattern for forming the holes 1161 and 1162 may be formed to have the same thickness as the width direction of the lower wiring electrode 1171 or to be thicker than the width direction thickness of the lower wiring electrode 1171 . This is to remove all portions overlapping the cell 1140 of the lower wiring electrode 1171 .
  • the step of forming the upper wiring electrode 1172 on the planarization layer 1160 may be performed.
  • the process of forming the upper wiring electrode 1172 may be performed on the entire surface of the substrate 1100 .
  • the upper wiring electrode 1172 extends to the semiconductor light emitting device 1050 ′ through the first hole 1161 on the planarization layer 1160 , or through the second hole 1162 , the dielectric layer 1130 or the base portion 1110 . can be extended to
  • the second conductivity type electrode 1055 ′ of the semiconductor light emitting device 1050 ′ may undergo a process of etching a portion of the passivation layer 1056 ′ to expose a portion of the passivation layer 1056 ′.
  • 17A (assembled area) and 17B (unassembled area) are conceptual views illustrating a process of manufacturing the display device having the structure according to FIG. 16 .
  • the steps of mounting the semiconductor light emitting device 1050 ′ to the cell 1140 through self-assembly and fixing the semiconductor light emitting device 1050 ′ to the substrate 1100 are the same as in the above-described embodiment, so detailed description is omitted.
  • This embodiment is characterized in that a pattern for removing the lower wiring electrode 1171 and a pattern for forming the holes 1161 and 1162 are respectively formed.
  • the step of stacking the PR on the barrier rib portion 1150 to cover the semiconductor light emitting device 1050 ′ seated in the cell 1140 may be performed.
  • a pattern for removing the lower wiring electrode 1171 is formed through exposure and development (Negative PR).
  • the pattern formed through the above process may be formed to be the same as the width direction thickness of the lower wiring electrode 1171 or to be thicker than the width direction thickness of the lower wiring electrode 1171 . This is to remove all portions overlapping the cell 1140 of the lower wiring electrode 1171 .
  • etching the lower wiring electrode 1171 exposed through the pattern may be performed.
  • an etchant capable of selectively etching only the metal material forming the lower wiring electrode 1171 may be used.
  • removing the PR from the substrate 1100 , forming holes 1161 and 1162 to overlap the cell 1140 , and forming the planarization layer 1160 to cover the partition wall 1150 may be performed. have.
  • the planarization layer 1160 is formed after PR is removed, and the PR may be removed through a PR strip process.
  • planarization layer 1160 may be stacked while filling the inside of the cell 1140 .
  • the planarization layer 1160 may be formed of a polymer material such as PAC or PI.
  • the material of the planarization layer 1160 is not limited thereto as long as it is an insulating and flexible transparent material.
  • the holes 1161 and 1162 on the planarization layer 1160 may be performed.
  • the holes 1161 and 1162 may be formed by stacking a mask pattern for forming the holes 1161 and 1162 overlapping the cell 1140 on the planarization layer 1160 and then etching the layer.
  • the mask pattern may be stacked in a region other than the region in which the holes 1161 and 1162 are to be formed.
  • the holes 1161 and 1162 may be formed to overlap the cell 1140 .
  • a part of the semiconductor light emitting device 1050' is exposed through the hole 1161, and a hole for exposing the semiconductor light emitting device 1050' is removed. It is called hole 1 (1161).
  • the semiconductor light emitting device 1050 ′ is not seated in the cell 1140 , the dielectric layer 1130 or the base portion 1110 may be exposed through the hole 1162 , and the dielectric layer 1130 or the base portion may be exposed.
  • a hole exposing the 1110 is referred to as a second hole 1162 .
  • the width of the pattern for forming the holes 1161 and 1162 is that of the lower wiring electrode 1171 . It is not necessary to be formed to be the same as the width or greater than the width of the lower wiring electrode 1171 .
  • the step of forming the upper wiring electrode 1172 on the planarization layer 1160 may be performed.
  • the process of forming the upper wiring electrode 1172 may be performed on the entire surface of the substrate 1100 .
  • the upper wiring electrode 1172 extends to the semiconductor light emitting device 1050 ′ through the first hole 1161 on the planarization layer 1160 , or through the second hole 1162 , the dielectric layer 1130 or the base portion 1110 . can be extended to
  • the second conductivity type electrode 1055 ′ of the semiconductor light emitting device 1050 ′ may undergo a process of etching a portion of the passivation layer 1056 ′ to expose a portion of the passivation layer 1056 ′.
  • the display device manufactured through the manufacturing method according to the present embodiment has the same final structure as the above-described embodiment except for the size of the holes 1161 and 1162 .
  • 19A (assembled area) and 19B (unassembled area) are conceptual views illustrating a process of manufacturing the display device having the structure according to FIG. 18 .
  • the steps of mounting the semiconductor light emitting device 2050 ′ to the cell 2140 through self-assembly and fixing the semiconductor light emitting device 2050 ′ to the substrate 2100 are the same as in the above embodiment, so detailed description is omitted.
  • the present embodiment is characterized in that the organic layer 2180 filling the inside of the cell 1140 is formed.
  • the step of stacking the PR on the barrier rib part 2150 to cover the semiconductor light emitting device 2050 ′ seated in the cell 2140 may be performed.
  • the PR is preferably formed of a low-viscosity organic material.
  • exposure is performed on the entire surface of the substrate 2100 to cure the PR, thereby forming the organic layer 2180 .
  • a step of etching the PR may be performed to expose a portion of the semiconductor light emitting device 2050 ′, and this step may be performed with respect to the entire surface of the substrate 2100 .
  • etching the PR may be performed by an ashing process, and O 2 gas may be used.
  • O 2 gas may be used.
  • the process temperature and exposure time must be precisely controlled.
  • the PR not removed through this step corresponds to the organic layer 2180 having the structure according to the present embodiment.
  • a step of forming the planarization layer 2160 to cover the partition wall portion 2150 while forming the holes 2161 and 2162 to overlap the cell 2140 on the organic layer 2180 may be performed.
  • a step of stacking a planarization layer 2160 on the organic layer 2180 to cover the semiconductor light emitting device 2050 ′ seated in the cell 2140 may be performed.
  • the planarization layer 2160 may be formed of a polymer material such as PAC or PI.
  • the material of the planarization layer 2160 is not limited thereto as long as it is an insulating and flexible transparent material.
  • holes 2161 and 2162 on the planarization layer 2160 may be performed. Specifically, holes 2161 and 2162 may be formed through a process of etching after stacking a mask pattern for forming holes 2161 and 2162 overlapping the cells 2140 on the planarization layer 2160 .
  • the mask pattern may be stacked in a region other than the region in which the holes 2161 and 2162 are to be formed.
  • the holes 2161 and 2162 may be formed to overlap the cell 2140 .
  • a part of the semiconductor light emitting device 2050 ′ is exposed through a hole 2161 , and a hole for exposing the semiconductor light emitting device 2050 ′ is removed. It is called hole 1 (2161).
  • the organic layer 2180 may be exposed through the hole 2162 , and the hole exposing the organic layer 2180 may be formed through a second hole. It is called a hole 2162.
  • the width of the pattern for forming the holes 2161 and 2162 is that of the lower wiring electrode 2171 . It is not necessary to be formed to be the same as the width or greater than the width of the lower wiring electrode 2171 .
  • the step of forming the organic layer 2180 to cover the lower wiring electrode 2171 exposed to the cell 2140 is performed before the holes 2161 and 1162 are formed, the holes 2161 and 2162 are performed. It is not necessary that the width of the pattern to be formed is the same as the width of the lower wiring electrode 2171 or greater than the width of the lower wiring electrode 2171 .
  • the step of forming the upper wiring electrode 2172 on the planarization layer 2160 may be performed.
  • the process of forming the upper wiring electrode 2172 may be performed on the entire surface of the substrate 2100 .
  • the upper wiring electrode 2172 may extend to the semiconductor light emitting device 2050 ′ through the first hole 2161 on the planarization layer 2160 or to the organic layer 2180 through the second hole 2162 . .
  • the second conductivity type electrode 2055 ′ of the semiconductor light emitting device 2050 ′ may undergo a process of etching a portion of the passivation layer 2056 ′ to expose a portion of the passivation layer 2056 ′.
  • the above-described display device using the semiconductor light emitting device and the method for manufacturing the same are not limited to the configuration and method of the above-described embodiments, and all or part of each embodiment may be selectively implemented so that various modifications may be made. It may be configured in combination.

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Abstract

발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 및 상기 셀과 오버랩 되도록 홀을 형성하면서 상기 격벽부를 덮도록 형성되는 평탄화층을 포함하며, 상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유전체층 또는 베이스부를 노출시키는 제2홀을 포함하는 것을 특징으로 한다.

Description

반도체 발광소자를 이용한 디스플레이 장치
본 발명은 반도체 발광소자를 이용한 디스플레이 장치에 관한 것으로 특히, 수 내지 수십 ㎛ 크기의 반도체 발광소자를 이용한 디스플레이 장치에 관한 것이다.
최근에는 디스플레이 기술분야에서 대면적 디스플레이를 구현하기 위하여, 액정 디스플레이(LCD), 유기 발광소자 디스플레이(OLED), 그리고 마이크로 LED 디스플레이 등이 경쟁하고 있다.
이들 중 100 ㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자(마이크로 LED)를 이용한 디스플레이는 편광판 등을 사용하여 빛을 흡수하지 않기 때문에 매우 높은 효율을 제공할 수 있다.
그러나 마이크로 LED 디스플레이의 경우 대면적을 구현하기 위해서는 수백만 개의 반도체 발광소자들을 필요로 하기 때문에 다른 기술들에 비해 소자들을 전사하는 것이 어려운 문제가 있다.
마이크로 LED의 전사공정으로 현재 개발되고 있는 기술은 픽앤플레이스(pick & place), 레이저 리프트 오프법(Laser Lift-Off, LLO) 또는 자가조립 등이 있다. 이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 스스로 위치를 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 가장 유리한 방식이다.
한편, 자가조립 방식에는 제품으로 사용될 기판에 반도체 발광소자들을 직접 전사하는 방식과, 조립용 기판에 반도체 발광소자들을 전사한 후 다시 제품으로 사용될 기판으로 전사하는 방식이 있다. 전자는 전사공정을 1회 거치므로 공정 측면에서 효율적이고, 후자는 조립용 기판에 자가조립을 위한 구조를 제한없이 추가할 수 있는 장점이 있어 두 방식이 선택적으로 사용되고 있다.
본 발명은 발광 효율이 높은 디스플레이 장치를 제공하는 것을 목적으로 한다. 이를 위해, 본 발명은 반도체 발광소자가 미조립된 영역에서 배선 전극 간에 쇼트가 발생하지 않는 구조 및 이를 구현하는 방법을 제공한다.
본 발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 및 상기 셀과 오버랩 되도록 홀을 형성하면서 상기 격벽부를 덮도록 형성되는 평탄화층을 포함하며, 상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유전체층 또는 베이스부를 노출시키는 제2홀을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및 상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유전체층 또는 베이스부로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 하부 배선 전극은, 상기 셀이 형성된 영역에서 상기 셀에 안착된 반도체 발광소자와 컨택되도록 상기 셀과 오버랩 되거나 또는 상기 셀이 형성된 영역에서 단선되어 상기 셀과 오버랩 되지 않는 것을 특징으로 한다.
본 발명에 따르면, 상기 조립 전극들 중 인접한 2개의 조립 전극들은 페어 전극을 형성하고, 상기 하부 배선 전극은, 상기 페어 전극 사이에 배치되는 것을 특징으로 한다.
본 발명에 따르면, 상기 제1홀 및 제2홀은, 상기 하부 배선 전극의 폭 방향 두께와 같거나 상기 하부 배선 전극의 폭 방향 두께보다 더 두껍게 형성된 것을 특징으로 한다.
본 발명에 따른 디스플레이 장치는 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고, 상기 기판은, 베이스부; 일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들; 상기 조립 전극들을 덮도록 형성되는 유전체층; 상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 상기 셀 내부를 충진하도록 형성되는 유기막층; 및 상기 셀과 오버랩 되도록 홀을 형성하면서 상기 유기막층 상에 형성되는 평탄화층을 포함하며, 상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유기막층을 노출시키는 제2홀을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및 상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유기막층으로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 조립 전극들 중 인접한 2개의 조립 전극들은 페어 전극을 형성하고, 상기 하부 배선 전극은, 상기 페어 전극 사이에 배치되는 것을 특징으로 한다.
본 발명에 따르면, 상기 반도체 발광소자는, 제1 도전형 전극; 상기 제1 도전형 전극 상에 형성된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 형성된 활성층; 상기 활성층 상에 형성된 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층 상에 형성된 제2 도전형 전극을 포함하며, 상기 하부 배선 전극은 상기 제1 도전형 전극과 전기적으로 연결되고, 상기 상부 배선 전극은 상기 제2 도전형 전극과 전기적으로 연결되는 것을 특징으로 한다.
본 발명에 따르면, 상기 반도체 발광소자는, 상기 반도체 발광소자의 측면 및 상기 제2 도전형 전극의 일부를 덮도록 형성되는 패시베이션층을 포함하는 것을 특징으로 한다.
본 발명은 반도체 발광소자가 미조립된 영역의 존재 가능성을 고려하여 셀 내부에 노출된 또는 셀과 오버랩 되는 하부 배선 전극을 제거하는 공정을 거치므로, 상부 배선 전극과 하부 배선 전극이 연결되어 쇼트가 발생하는 현상을 방지하고, 이로써 특정 전극 라인과 연결된 전체 반도체 발광소자들의 점등이 이루어지지 않음에 따른 휘도 감소 문제에 대비할 수 있다.
또는 본 발명은 반도체 발광소자가 미조립된 영역의 존재 가능성을 고려하여 상부 배선 전극이 형성되는 평탄화층을 형성하기 전 셀 내부를 충진하는 유기막층을 더 형성하므로, 평탄화층에 상부 배선 전극을 형성하기 위한 패턴을 형성하더라도 유기막층은 식각되지 않게 되어 상부 배선 전극과 셀 내부에 노출된 하부 배선 전극이 연결되어 쇼트가 발생하는 현상을 방지할 수 있다.
또한, 본 발명은 상부 및 하부 배선 전극 간의 쇼트를 방지하기 위한 공정을 비교적 간편하고 저렴하게 수행할 수 있다.
나아가, 본 발명은 수직형 반도체 발광소자를 이용하므로 수평형 반도체 발광소자 대비 충분한 발광면적을 확보하면서 고해상도의 디스플레이 장치를 제작할 수 있다.
도 1은 본 발명의 반도체 발광소자를 이용한 디스플레이 장치의 일 실시예를 나타내는 개념도이다.
도 2는 도 1의 디스플레이 장치의 A 부분의 부분 확대도이다.
도 3은 도 2의 반도체 발광소자의 확대도이다.
도 4는 도 2의 반도체 발광소자의 다른 실시예를 나타내는 확대도이다.
도 5a 내지 도 5e는 전술한 반도체 발광소자를 제작하는 새로운 공정을 설명하기 위한 개념도이다.
도 6은 본 발명에 따른 반도체 발광소자의 자가조립 장치의 일 예를 나타내는 개념도이다.
도 7은 도 6의 자가조립 장치의 블록 다이어그램이다.
도 8a 내지 도 8e는 도 6의 자가조립 장치를 이용하여 반도체 발광소자를 자가조립 하는 공정을 나타내는 개념도이다.
도 9는 도 8a 내지 도 8e의 반도체 발광소자를 설명하기 위한 개념도이다.
도 10은 종래 디스플레이 장치의 개략적인 구조를 나타낸 개념도이고, 도 11은 도 10의 A 및 B 영역의 단면을 나타낸 도면이다.
도 12는 본 발명에 따른 디스플레이 장치의 개략적인 구조를 나타낸 개념도이다.
도 13은 본 발명의 일 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 14a(조립 영역), 도 14b(미조립 영역) 및 도 15는 도 13에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
도 16은 본 발명의 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 17a(조립 영역) 및 도 17b(미조립 영역)는 도 16에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
도 18은 본 발명의 또 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 19a(조립 영역) 및 도19b(미조립 영역)는 도 18에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 “모듈” 및 “부”는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것으로 해석되어서는 아니된다.
또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 “상(on)”에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있는 것으로 이해할 수 있을 것이다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰(mobile phone), 스마트폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistant), PMP(portable multimedia player), 네비게이션, 슬레이트 PC(slate PC), 테블릿 PC(tablet PC), 울트라북(ultrabook), 디지털 TV(digital TV), 데스크톱 컴퓨터(desktop computer) 등이 포함될 수 있다. 그러나 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태라도 디스플레이를 포함할 수 있다면 적용될 수 있다.
도 1은 본 발명의 반도체 발광소자를 이용한 디스플레이 장치의 일 실시예를 나타내는 개념도이고, 도 2는 도 1의 디스플레이 장치의 A 부분의 부분 확대도이고, 도 3은 도 2의 반도체 발광소자의 확대도이며, 도 4는 도 2의 반도체 발광소자의 다른 실시예를 나타내는 확대도이다.
도시에 의하면, 디스플레이 장치(100)의 제어부에서 처리되는 정보는 디스플레이 모듈(140)에서 출력될 수 있다. 상기 디스플레이 모듈(140)의 테두리를 감싸는 폐루프 형태의 케이스(101)가 상기 디스플레이 장치(100)의 베젤을 형성할 수 있다.
상기 디스플레이 모듈(140)은 영상이 표시되는 패널(141)을 구비하고, 상기 패널(141)은 마이크로 크기의 반도체 발광소자(150)와 상기 반도체 발광소자(150)가 장착되는 배선기판(110)을 구비할 수 있다.
상기 배선기판(110)에는 배선이 형성되어 상기 반도체 발광소자(150)의 n형 전극(152) 및 p형 전극(156)과 연결될 수 있다. 이를 통하여, 상기 반도체 발광소자(150)는 자발광하는 개별화소로서 상기 배선기판(110) 상에 구비될 수 있다.
상기 패널(141)에 표시되는 영상은 시각 정보로서, 매트릭스 형태로 배치되는 단위 화소(sub-pixel)의 발광이 상기 배선을 통하여 독자적으로 제어됨에 의하여 구현된다.
본 발명에서는 전류를 빛으로 변환시키는 반도체 발광소자(150)의 일 종류로서 마이크로 LED(Light Emitting Diode)를 예시한다. 상기 마이크로 LED는 100 ㎛ 이하의 작은 크기로 형성되는 발광 다이오드가 될 수 있다. 상기 반도체 발광소자(150)는 청색, 적색 및 녹색이 발광영역에 각각 구비되어 이들의 조합에 의하여 단위 화소가 구현될 수 있다. 즉, 상기 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미하며, 상기 단위 화소 내에 적어도 3개의 마이크로 LED가 구비될 수 있다.
보다 구체적으로, 도 3을 참조하면, 상기 반도체 발광소자(150)는 수직형 구조가 될 수 있다.
예를 들어, 상기 반도체 발광소자(150)는 질화 갈륨(GaN)을 주로 하여 인듐(In) 및/또는 알루미늄(Al)이 함께 첨가되어 청색을 비롯한 다양한 빛을 발광하는 고출력의 발광 소자로 구현될 수 있다.
이러한 수직형 반도체 발광소자(150)는 p형 전극(156), p형 전극(156) 상에 형성된 p형 반도체층(155), p형 반도체층(155) 상에 형성된 활성층(154), 활성층(154) 상에 형성된 n형 반도체층(153) 및 n형 반도체층(153) 상에 형성된 n형 전극(152)을 포함한다. 이 경우, 하부에 위치한 p형 전극(156)은 배선기판(110)의 p전극과 전기적으로 연결될 수 있고, 상부에 위치한 n형 전극(152)은 반도체 발광소자(150)의 상측에서 n전극과 전기적으로 연결될 수 있다. 이러한 수직형 반도체 발광소자(150)는 전극을 상/하로 배치할 수 있으므로, 칩 사이즈를 줄일 수 있다는 큰 강점을 가지고 있다.
다른 예로서, 도 4를 참조하면, 상기 반도체 발광소자는 플립 칩 타입(flip chip type)의 발광소자가 될 수 있다.
이러한 예로서, 상기 반도체 발광소자(250)는 p형 전극(256), p형 전극(256)이 형성되는 p형 반도체층(255), p형 반도체층(255) 상에 형성된 활성층(254), 활성층(254) 상에 형성된 n형 반도체층(253) 및 n형 반도체층(253) 상에서 p형 전극(256)과 수평 방향으로 이격 배치되는 n형 전극(252)을 포함한다. 이 경우, p형 전극(256)과 n형 전극(252)은 모두 반도체 발광소자(250)의 하부에서 배선기판(110)의 p전극 및 n전극과 전기적으로 연결될 수 있다.
상기 수직형 반도체 발광소자(150)와 수평형 반도체 발광소자(250)는 각각 녹색 반도체 발광소자, 청색 반도체 발광소자 및 적색 반도체 발광소자가 될 수 있다. 녹색 반도체 발광소자와 청색 반도체 발광소자의 경우에 질화 갈륨(GaN)을 주로 하여 인듐(In) 및/또는 알루미늄(Al)이 함께 첨가되어 녹색이나 청색의 빛을 발광하는 고출력의 발광소자로 구현될 수 있다. 이러한 예로서, 상기 반도체 발광소자는 n-Gan, p-Gan, AlGaN, InGaN 등 다양한 계층으로 형성되는 질화갈륨 박막이 될 수 있으며, 구체적으로 상기 p형 반도체층은 p-type GaN이고, 상기 n형 반도체층은 n-type GaN이 될 수 있다. 다만, 적색 반도체 발광소자의 경우에는 상기 p형 반도체층은 p-type GaAs이고, 상기 n형 반도체층은 n-type GaAs가 될 수 있다.
또한, 상기 p형 반도체층은 p전극 쪽은 Mg가 도핑된 p-type GaN이고, n형 반도체층은 n전극쪽은 Si가 도핑된 n-type GaN이 될 수 있다. 이 경우에, 전술한 반도체 발광소자들은 활성층이 없는 반도체 발광소자가 될 수 있다.
한편, 도 1 내지 도 4를 참조하면, 상기 발광 다이오드가 매우 작기 때문에 상기 디스플레이 패널을 자발광하는 단위화소가 고정세로 배열될 수 있으며, 이를 통하여 고화질의 디스플레이 장치가 구현될 수 있다.
상기에서 설명된 본 발명의 반도체 발광소자를 이용한 디스플레이 장치에서는 웨이퍼 상에 성장되어 메사(mesa) 및 아이솔레이션(isolation)을 통하여 형성된 반도체 발광소자가 개별 화소로 이용된다.
이 경우, 마이크로 크기의 반도체 발광소자(150)는 웨이퍼에 상기 디스플레이 패널의 기판 상의 기설정된 위치로 전사되어야 한다. 이러한 전사 기술로 픽앤플레이스(pick & place)가 있으나 성공률이 낮고 매우 많은 시간이 요구된다. 다른 예로서, 스탬프나 롤을 이용하여 한 번에 여러 개의 소자를 전사하는 기술이 있으나 수율에 한계가 있어 대화면의 디스플레이에는 적합하지 않다.
본 발명에서는 이러한 문제를 해결할 수 있는 디스플레이 장치의 새로운 제조방법 및 제조장치를 제시한다.
이를 위하여, 먼저, 디스플레이 장치의 새로운 제조방법에 대하여 살펴본다. 도 5a 내지 도 5e는 전술한 반도체 발광소자를 제작하는 새로운 공정을 설명하기 위한 개념도들이다.
본 명세서에서는 패시브 매트릭스(Passive Matrix, PM) 방식의 반도체 발광소자를 이용한 디스플레이 장치를 예시한다. 다만, 이하에서 설명되는 예시는 액티브 매트릭스(Active Matrix, AM) 방식의 반도체 발광소자에도 적용 가능하다. 또한, 이하에서는 수평형 반도체 발광소자를 자가조립 하는 방식에 대하여 예시하나, 이는 수직형 반도체 발광소자를 자가조립 하는 방식에도 적용 가능하다.
먼저, 제조방법에 의하면, 성장기판(159) 상에 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 각각 성장시킨다(도 5a).
제1 도전형 반도체층(153)이 성장하면, 다음은 상기 제1 도전형 반도체층(153) 상에 활성층(154)을 성장시키고, 다음으로 상기 활성층(154) 상에 제2 도전형 반도체층(155)을 성장시킨다. 이와 같이, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 순차적으로 성장시키면 도 5a에 도시된 것과 같이 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)이 적층 구조를 형성한다.
이 경우에, 상기 제1 도전형 반도체층(153)은 p형 반도체층이 될 수 있으며, 상기 제2 도전형 반도체층(155)은 n형 반도체층이 될 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니며, 제1 도전형이 n형이 되고 제2 도전형이 p형이 되는 예시도 가능하다.
또한, 본 실시예에서는 활성층(154)이 존재하는 경우를 예시하나 전술한 바와 같이 경우에 따라 활성층(154)이 없는 구조도 가능하다. 이러한 예로서, 상기 p형 반도체층은 p전극 쪽은 Mg가 도핑된 p-type GaN이고, n형 반도체층은 n전극쪽은 Si가 도핑된 n-type GaN이 될 수 있다.
성장기판(159)(웨이퍼)은 광투과성 재질, 예를 들어, 사파이어(Al 2O 3), GaN, ZnO, AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다. 또한, 성장기판(159)은 반도체 물질 성장에 적합한 물질(캐리어 웨이퍼)로 형성되거나 열전도성이 뛰어난 물질로 형성될 수 있다. 성장기판(159)은 전도성 기판 또는 절연성 기판을 포함하며, 예를 들어 사파이어(Al 2O 3) 기판에 비해 열전도성이 큰 SiC 기판 또는 Si, GaAs, GaP, InP, Ga 2O 3 중 적어도 하나를 사용할 수 있다.
다음으로, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)의 적어도 일부를 제거하여 복수의 반도체 발광소자를 형성한다(도 5b).
보다 구체적으로, 복수의 반도체 발광소자들이 발광소자 어레이를 형성하도록 아이솔레이션(isolation)을 수행한다. 즉, 제1 도전형 반도체층(153), 활성층(154) 및 제2 도전형 반도체층(155)을 수직 방향으로 식각하여 복수의 반도체 발광소자를 형성한다.
만약, 수평형 반도체 발광소자를 형성하는 경우라면, 상기 활성층(154) 및 제2 도전형 반도체층(155)은 수직 방향으로 일부가 제거되어 상기 제1 도전형 반도체층(153)이 외부로 노출되는 메사(mesa) 공정과 이후에 제1 도전형 반도체층(153)을 식각하여 복수의 반도체 발광소자 어레이를 형성하는 아이솔레이션(isolation)이 수행될 수 있다.
다음으로, 상기 제2 도전형 반도체층(155)의 일면 상에 제2 도전형 전극(156 또는 p형 전극)을 각각 형성한다(도 5c). 상기 제2 도전형 전극(156)은 스퍼터링 등의 증착 방법으로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다만, 제1 도전형 반도체층과 제2 도전형 반도체층이 각각 n형 반도체층과 p형 반도체층인 경우에는, 상기 제2 도전형 전극(156)은 n형 전극이 되는 것도 가능하다.
그 다음에, 상기 성장기판(159)을 제거하여 복수의 반도체 발광소자를 구비한다. 예를 들어, 성장기판(159)은 레이저 리프트 오프법(Laser Lift-Off, LLO) 또는 화학적 리프트 오프법(Chemical Lift-Off, CLO)을 이용하여 제거할 수 있다(도 5d).
이후에, 유체가 채워진 챔버에서 반도체 발광소자들(150)이 기판에 안착되는 단계가 진행된다(도 5e).
예를 들어, 유체가 채워진 챔버 속에 상기 반도체 발광소자들(150) 및 기판을 넣고 유동, 중력, 표면 장력 등을 이용하여 상기 반도체 발광소자들(150)이 상기 기판에 스스로 조립되도록 한다. 이 경우, 상기 기판은 조립기판(161)이 될 수 있다.
다른 예로서, 상기 조립기판(161) 대신에 배선기판을 유체 챔버에 넣어 상기 반도체 발광소자들(150)을 배선기판에 바로 안착시키는 것도 가능하다. 다만, 설명의 편의상 본 발명에서는 기판이 조립기판(161)으로 구비되어 반도체 발광소자들(150)이 안착되는 것을 예시한다.
반도체 발광소자들(150)이 조립 기판(161)에 용이하게 안착될 수 있도록 상기 조립 기판(161)에는 상기 반도체 발광소자들(150)이 끼워지는 셀들(미도시)이 구비될 수 있다. 구체적으로, 상기 조립기판(161)에는 상기 반도체 발광소자들(150)이 배선전극에 얼라인(align)되는 위치에 상기 반도체 발광소자들(150)이 안착되는 셀들이 형성된다. 상기 반도체 발광소자들(150)은 상기 유체 내에서 이동하다가 상기 셀들에 조립된다.
상기 조립기판(161)에 복수의 반도체 발광소자들(150)이 안착된 후, 상기 조립기판(161)의 반도체 발광소자들(150)을 배선기판으로 전사하면 대면적의 전사가 가능하게 된다. 따라서, 상기 조립기판(161)은 임시기판으로 지칭될 수 있다.
한편, 상기에서 설명된 자가조립 방법을 대화면 디스플레이의 제조에 적용하 기 위해서는 전사 수율을 높여야만 한다. 본 발명에서는 전사 수율을 높이기 위하여 중력이나 마찰력의 영향을 최소화하고, 비특이적 결합을 막는 방법과 장치를 제안한다.
이 경우, 본 발명에 따른 디스플레이 장치는 반도체 발광소자에 자성체를 배치시켜 자기력을 이용하여 반도체 발광소자를 이동시키고, 이동 과정에서 전기장을 이용하여 상기 반도체 발광소자를 기설정된 위치에 안착시킨다. 이하에서는, 첨부된 도면과 함께 이러한 전사 방법과 장치에 대하여 보다 구체적으로 살펴본다.
도 6은 본 발명에 따른 반도체 발광소자의 자가조립 장치의 일 예를 나타내는 개념도이고, 도 7은 도 6의 자가조립 장치의 블록 다이어그램이다. 또한, 도 8a 내지 도 8e는 도 6의 자가조립 장치를 이용하여 반도체 발광소자를 자가조립 하는 공정을 나타내는 개념도이며, 도 9는 도 8a 내지 도 8e의 반도체 발광소자를 설명하기 위한 개념도이다.
도 6 및 도 7의 도시에 의하면, 본 발명의 자가조립 장치(160)는 유체 챔버(162), 자석(163) 및 위치 제어부(164)를 포함할 수 있다.
상기 유체 챔버(162)는 복수의 반도체 발광소자들을 수용하는 공간을 구비한다. 상기 공간에는 유체가 채워질 수 있으며, 상기 유체는 조립용액으로서 물 등을 포함할 수 있다. 따라서, 상기 유체 챔버(162)는 수조가 될 수 있으며, 오픈형으로 구성될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 상기 유체 챔버(162)는 상기 공간이 닫힌 공간으로 이루어지는 클로즈형이 될 수 있다.
상기 유체 챔버(162)에는 기판(161)의 상기 반도체 발광소자들(150)이 조립되는 조립면이 아래를 향하도록 배치될 수 있다. 예를 들어, 상기 기판(161)은 이송부에 의하여 조립위치로 이송되며, 상기 이송부는 기판이 장착되는 스테이지(165)를 구비할 수 있다. 상기 스테이지(165)는 제어부에 의하여 위치가 조절되며, 이를 통하여 상기 기판(161)은 상기 조립위치로 이송될 수 있다.
이 때, 상기 조립위치에서 상기 기판(161)의 조립면은 상기 유체 챔버(162)의 바닥을 향하게 된다. 도시에 의하면, 상기 기판(161)의 조립면은 상기 유체 챔버(162) 내의 유체에 잠기도록 배치된다. 따라서, 상기 반도체 발광소자(150)는 상기 유체 내에서 상기 조립면으로 이동하게 된다.
상기 기판(161)은 전기장 형성이 가능한 조립기판으로서, 베이스부(161a), 유전체층(161b) 및 복수의 전극들(161c)을 포함할 수 있다.
상기 베이스부(161a)는 절연성 있는 재질로 이루어지며, 상기 복수의 전극들(161c)은 상기 베이스부(161a)의 일면에 패턴된 박막 또는 후막 bi-planar 전극이 될 수 있다. 상기 전극(161c)은 예를 들어, Ti/Cu/Ti의 적층, Ag 페이스트 및 ITO 등으로 형성될 수 있다.
상기 유전체층(161b)은 SiO 2, SiN x, SiON, Al 2O 3, TiO 2, HfO 2 등의 무기 물질로 이루어질 수 있다. 이와 다르게, 유전체층(161b)은 유기 절연체로서 단일층이거나 멀티층으로 구성될 수 있다. 유전체층(161b)의 두께는 수십 nm 내지 수 ㎛의 두께로 이루어질 수 있다.
나아가, 본 발명에 따른 기판(161)은 격벽에 의하여 구획되는 복수의 셀들(161d)을 포함한다. 셀들(161d)은 일방향을 따라 순차적으로 배치되며, 폴리머(polymer) 재질로 이루어질 수 있다. 또한, 셀들(161d)을 이루는 격벽(161e)은 이웃하는 셀들(161d)과 공유되도록 이루어진다. 상기 격벽(161e)은 베이스부(161a)에서 돌출되며, 상기 격벽(161e)에 의하여 상기 셀들(161d)이 일방향을 따라 순차적으로 배치될 수 있다. 보다 구체적으로, 상기 셀들(161d)은 열과 행 방향으로 각각 순차적으로 배치되며, 매트릭스 구조를 가질 수 있다.
셀들(161d)의 내부는 반도체 발광소자(150)를 수용하는 홈을 구비하며, 상기 홈은 상기 격벽(161e)에 의하여 한정되는 공간일 수 있다. 상기 홈의 형상은 반도체 발광소자의 형상과 동일 또는 유사할 수 있다. 예를 들어, 반도체 발광소자가 사각형상인 경우, 홈은 사각형상일 수 있다. 또한, 반도체 발광소자가 원형인 경우 셀들 내부에 형성된 홈은 원형으로 이루어질 수 있다. 나아가 셀들(161d) 각각은 단일의 반도체 발광소자를 수용하도록 이루어진다. 즉, 하나의 셀에는 하나의 반도체 발광소자가 수용된다.
한편, 복수의 전극들(161c)은 각각의 셀들(161d)의 바닥에 배치되는 복수의 전극라인을 구비하며, 상기 복수의 전극라인은 이웃한 셀로 연장되도록 이루어질 수 있다.
상기 복수의 전극들(161c)은 상기 셀들(161d)의 하측에 배치되며, 서로 다른 극성이 각각 인가되어 상기 셀들(161d) 내에 전기장을 생성한다. 상기 전기장 형성을 위하여, 상기 복수의 전극들(161c)을 상기 유전체층(161b)이 덮으면서 상기 유전체층(161b)이 상기 셀들(161d)의 바닥을 형성할 수 있다. 이러한 구조에서, 각 셀들(161d)의 하측에서 한 쌍의 전극(161c)에 서로 다른 극성이 인가되면 전기장이 형성되고, 상기 전기장에 의하여 상기 셀들(161d) 내부로 반도체 발광소자가 삽입될 수 있다.
상기 조립위치에서 상기 기판(161)의 전극들은 전원공급부(171)와 전기적으로 연결된다. 상기 전원공급부(171)는 상기 복수의 전극(161c)에 전원을 인가하여 상기 전기장을 생성하는 기능을 수행한다.
도시에 의하면, 상기 자가조립 장치는 상기 반도체 발광소자들(150)에 자기력을 가하기 위한 자석(163)을 구비할 수 있다. 상기 자석(163)은 유체 챔버(162)와 이격 배치되어 상기 반도체 발광소자들(150)에 자기력을 가하도록 이루어진다. 상기 자석(163)은 상기 기판(161)의 조립면의 반대면을 마주보도록 배치될 수 있으며, 상기 자석(163)과 연결되는 위치 제어부(164)에 의하여 상기 자석(163)의 위치가 제어된다.
상기 자석(163)의 자기장에 의하여 상기 유체 내에서 이동하도록 상기 반도체 발광소자는 자성체를 구비할 수 있다.
도 9를 참조하면, 자성체를 구비하는 반도체 발광소자(1050)는 제1 도전형 전극(1052) 및 제2 도전형 전극(1056), 상기 제1 도전형 전극(1052)이 배치되는 제1 도전형 반도체층(1053), 상기 제1 도전형 반도체층(1053)과 오버랩 되며, 상기 제2 도전형 전극(1056)이 배치되는 제2 도전형 반도체층(1055), 그리고 상기 제1 및 제2 도전형 반도체층(1053, 1055) 사이에 배치되는 활성층(1054)을 포함할 수 있다.
여기에서, 제1 도전형은 p형이고, 제2 도전형은 n형일 수 있으며, 그 반대로도 구성될 수 있다. 또한, 전술한 바와 같이 활성층이 없는 반도체 발광소자가 될 수도 있다.
한편, 본 발명에서, 상기 제1 도전형 전극(1052)은 자가조립 등에 의하여 상기 반도체 발광소자(1050)가 배선기판에 조립된 이후에 생성될 수 있다. 또한, 본 발명에서, 상기 제2 도전형 전극(1056)은 자성체를 포함할 수 있다. 자성체는 자성을 띄는 금속을 의미할 수 있다. 상기 자성체는 Ni, SmCo 등이 될 수 있으며, 다른 예로서 Gd계, La계 및 Mn계 중 적어도 하나에 대응되는 물질을 포함할 수 있다.
자성체는 입자 형태로 상기 제2 도전형 전극(1056)에 구비될 수 있다. 또한, 이와 달리 자성체를 포함한 도전형 전극은 도전형 전극의 일 레이어가 자성체로 이루어질 수도 있다. 이러한 예로서, 도 9에 도시된 것과 같이, 반도체 발광소자(1050)의 제2 도전형 전극(1056)은 제1층(1056a) 및 제2층(1056b)을 포함할 수 있으며, 여기에서 제1층(1056a)은 자성체를 포함하도록 이루어질 수 있고, 제2층(1056b)은 자성체가 아닌 금속 소재를 포함할 수 있다.
본 예시에서는 자성체를 포함하는 제1층(1056a)이 제2 도전형 반도체층(1055)과 맞닿도록 배치될 수 있다. 이 경우, 제1층(1056a)은 제2층(1056b)과 제2 도전형 반도체층(1055) 사이에 배치되며, 제2층(1056b)은 배선기판의 배선과 연결되는 컨택 메탈이 될 수 있다. 다만, 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 자성체는 상기 제1 도전형 반도체층(1053)의 일면에 배치될 수 있다.
다시 도 6 및 도 7을 참조하면, 상기 자가조립 장치는 상기 유체 챔버(162)의 상부에 x, y, z 축으로 자동 또는 수동으로 움직일 수 있는 자석 핸들러를 구비하거나 상기 자석(163)을 회전시킬 수 있는 모터를 구비할 수 있다. 상기 자석 핸들러 및 모터는 상기 위치 제어부(164)를 구성할 수 있다. 이를 통하여, 상기 자석(163)은 상기 기판(161)과 수평한 방향, 시계 방향 또는 반시계 방향으로 회전하게 된다.
한편, 상기 유체 챔버(162)에는 광투과성의 바닥판(166)이 형성되고, 상기 반도체 발광소자들은 상기 바닥판(166)과 상기 기판(161)의 사이에 배치될 수 있다. 상기 바닥판(166)을 통하여 상기 유체 챔버(162)의 내부를 모니터링 하도록 이미지 센서(167)가 상기 바닥판(166)을 바라보도록 배치될 수 있다. 상기 이미지 센서(167)는 제어부(172)에 의하여 제어되며, 기판(161)의 조립면을 관찰할 수 있도록 inverted type 렌즈 및 CCD 등을 구비할 수 있다.
상기에서 설명한 자가조립 장치는 자기장과 전기장을 조합하여 이용하도록 이루어지며, 이를 이용하면 상기 반도체 발광소자들이 상기 자석의 위치변화에 의하여 이동하는 과정에서 전기장에 의하여 상기 기판의 기설정된 위치에 안착될 수 있다. 이하에서는, 상기에서 설명한 자가조립 장치를 이용한 조립과정에 대하여 보다 상세히 설명한다.
먼저, 도 5a 내지 도 5c에서 설명한 과정을 통하여 자성체를 구비하는 복수의 반도체 발광소자들(1050)을 형성한다. 이 경우, 도 5c의 제2 도전형 전극을 형성하는 과정에서 자성체를 증착할 수 있다.
다음으로, 기판(161)을 조립위치로 이송하고, 상기 반도체 발광소자들(1050)을 유체 챔버(162)에 투입한다(도 8a).
전술한 바와 같이, 상기 기판(161)의 조립위치는 상기 기판(161)의 상기 반도체 발광소자들(1050)이 조립되는 조립면이 아래를 향하도록 상기 유체 챔버(162)에 배치되는 위치가 될 수 있다.
이 경우에, 상기 반도체 발광소자들(1050) 중 일부는 유체 챔버(162)의 바닥에 가라앉고, 일부는 유체 내 부유할 수 있다. 상기 유체 챔버(162)에 광투과성 바닥판(166)이 구비되는 경우 상기 반도체 발광소자들(1050) 중 일부는 바닥판(166)에 가라앉을 수 있다.
다음으로, 상기 유체 챔버(162) 내에서 상기 반도체 발광소자들(1050)이 수직 방향으로 떠오르도록 상기 반도체 발광소자들(1050)에 자기력을 가한다(도 8b).
상기 자가조립 장치의 자석(163)이 원위치에서 상기 기판(161)의 조립면의 반대면으로 이동하면, 상기 반도체 발광소자들(1050)은 상기 기판(161)을 향하여 상기 유체 내에서 떠오르게 된다. 상기 원위치는 상기 유체 챔버(162)로부터 벗어난 위치가 될 수 있다. 다른 예로서, 상기 자석(163)은 전자석으로 구성될 수 있으며, 이 경우 전자석에 전기를 공급하여 초기 자기력을 생성하게 된다.
한편, 본 예시에서, 상기 자기력의 크기를 조절하면 상기 기판(161)의 조립면과 상기 반도체 발광소자들(1050)의 이격 거리가 제어될 수 있다. 예를 들어, 상기 반도체 발광소자들(1050)의 무게, 부력 및 자기력을 이용하여 상기 이격 거리를 제어할 수 있다. 상기 이격 거리는 상기 기판의 최외각으로부터 수 mm 내지 수 십 ㎛가 될 수 있다.
다음으로, 상기 유체 챔버(162) 내에서 상기 반도체 발광소자들(1050)이 일방향을 따라 이동하도록 상기 반도체 발광소자들(1050)에 자기력을 가한다. 예를 들어, 상기 자석(163)을 상기 기판(161)과 수평한 방향, 시계 방향 또는 반시계 방향으로 이동한다(도 8c). 이 경우, 상기 반도체 발광소자들(1050)은 상기 자기력에 의하여 상기 기판(161)과 이격된 위치에서 상기 기판(161)과 수평한 방향을 따라 이동하게 된다.
다음으로, 상기 반도체 발광소자들(1050)이 이동하는 과정에서 상기 기판(161)의 기설정된 위치에 안착되도록 전기장을 가하여 상기 반도체 발광소자들(1050)을 상기 기설정된 위치로 유도하는 단계가 진행된다(도 8c).
예를 들어, 상기 반도체 발광소자들(1050)이 상기 기판(161)과 수평한 방향을 따라 이동하는 도중에 상기 전기장에 의하여 상기 기판(161)과 수직한 방향으로 이동하여 상기 기판(161)의 기설정된 위치에 안착된다.
보다 구체적으로, 기판(161)의 bi-planar 전극에 전원을 공급하여 전기장을 생성하고, 이를 이용하여 기설정된 위치에서만 조립이 되도록 유도한다. 즉, 선택적으로 생성한 전기장을 이용하여 반도체 발광소자들(1050)이 상기 기판(161)의 조립위치에 스스로 조립되도록 한다. 이를 위하여, 상기 기판(161)에는 상기 반도체 발광소자들(1050)이 끼워지는 셀들이 구비될 수 있다.
이 후, 상기 기판(161)의 언로딩 과정이 진행되며, 조립 공정이 완료된다. 상기 기판(161)이 조립기판인 경우 전술한 바와 같이 어레이된 반도체 발광소자들을 배선기판으로 전사하는 디스플레이 장치를 구현하기 위한 후공정이 진행될 수 있다.
한편, 상기 반도체 발광소자들(1050)을 상기 기설정된 위치로 유도한 후, 상기 유체 챔버(162) 내에 남아있는 반도체 발광소자들(1050)이 상기 유체 챔버(162)의 바닥으로 떨어지도록 상기 자석(163)을 상기 기판(161)과 멀어지는 방향으로 이동시킬 수 있다(도 8d). 다른 예로서, 상기 자석(163)이 전자석인 경우, 전원 공급을 중단하면 상기 유체 챔버(162) 내에 남아있는 반도체 발광소자들(1050)은 유체 챔버(162)의 바닥으로 떨어질 수 있다.
이 후, 상기 유체 챔버(162)의 바닥에 잇는 반도체 발광소자들(1050)을 회수하면, 상기 회수된 반도체 발광소자들(1050)의 재사용이 가능하게 된다.
상기에서 설명된 자가조립 장치 및 방법은 fluidic assembly에서 조립 수율을 높이기 위해 자기장을 이용하여 먼 거리의 부품들을 미리 정해진 조립 사이트 근처에 집중시키고, 조립 사이트에 별도 전기장을 인가하여 조립 사이트에만 선택적으로 부품이 조립되도록 한다. 이 때, 조립기판을 수조 상부에 위치시키고 조립면이 아래로 향하도록 하여 부품의 무게에 의한 중력 영향을 최소화하면서 비특이적 결합을 막아 불량을 제거한다. 즉, 전사 수율을 높이기 위해 조립기판을 상부에 위치시켜 중력이나 마찰력 영향을 최소화하며 비특이적 결합을 막는다.
이상에서 살펴본 것과 같이, 상기와 같은 구성의 본 발명에 의하면, 개별화소를 반도체 발광소자로 형성하는 디스플레이 장치에서 다량의 반도체 발광소자들을 한번에 조립할 수 있다.
이와 같이 본 발명에 따르면 작은 크기의 웨이퍼 상에서 반도체 발광소자를 다량으로 화소화시킨 후 대면적 기판으로 전사시키는 것이 가능하게 된다. 이를 통하여, 저렴한 비용으로 대면적의 디스플레이 장치를 제작하는 것이 가능하게 된다.
한편, 전술한 것과 같이 자가조립에 사용되는 반도체 발광소자에는 수평형 타입과 수직형 타입이 있다. 수평형 타입의 반도체 발광소자는 제1 및 제2 도전형 전극이 특정 반도체층의 동일한 면 상에 형성되므로, 자가조립 후 반도체 발광소자가 안착된 기판 상에 반도체 발광소자의 제1 및 제2 도전형 전극과 전기적으로 연결되는 배선 전극을 형성할 수 있다.
그러나 수직형 타입의 반도체 발광소자는 제1 및 제2 도전형 전극이 특정 반도체층의 서로 다른 면 상에 형성되므로, 자가조립 후 반도체 발광소자가 기판에 안착된 상태에서 반도체 발광소자의 제1 및 제2 도전형 전극과 전기적으로 연결되는 배선 전극을 형성하는 것은 불가능하다. 따라서 이 경우 기판에 반도체 발광소자의 제1 또는 제2 도전형 전극과 전기적으로 연결되는 배선 전극을 미리 형성한 후 자가조립을 수행하고, 이후 반도체 발광소자의 나머지 전극과 전기적으로 연결되는 배선 전극을 형성하는 공정이 진행된다.
도 10은 종래 디스플레이 장치의 개략적인 구조를 나타낸 개념도이고, 도 11은 도 10의 A 및 B 영역의 단면을 나타낸 도면이다.
자가조립 공정은 거의 100%에 가까운 조립율을 보이지만 극히 일부의 가능성으로 반도체 발광소자(205)가 미조립된 영역이 존재할 수 있다(도 10의 B 영역). 이 경우 미조립된 영역에서 자가조립 이후 형성되는 배선 전극(272)과 기판에 미리 형성된 배선 전극(271)이 서로 연결되어 쇼트(short)가 발생할 수 있다. 쇼트 발생은 해당 배선 전극들(271, 272)과 연결되는 모든 반도체 발광소자들(205)에 대한 점등 불량 및 이에 따른 휘도 감소의 문제의 원인이 되었다.
이하에서는, 전술한 문제점을 해결하기 위한 본 발명에 따른 새로운 구조의 디스플레이 장치에 대해 설명한다.
본 발명은 발광 효율이 높은 디스플레이 장치에 관한 것으로, 반도체 발광소자가 미조립된 영역이 존재하는 경우에도 배선 전극 간에 쇼트가 발생하지 않는 구조를 개시한다.
이하에서는, 패시브 매트릭스(Passive Matrix, PM) 방식으로 구동되는 디스플레이 장치를 설명하나, 액티브 매트릭스(Active Matrix, AM) 방식으로 구동되는 것도 가능하다.
도 12는 본 발명에 따른 디스플레이 장치의 개략적인 구조를 나타낸 개념도이고, 도 13은 본 발명의 일 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다. 도 16은 본 발명의 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이고, 도 18은 본 발명의 또 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
본 발명에 따른 디스플레이 장치(1000)는 반도체 발광소자들(1050') 및 반도체 발광소자들(1050')이 수용되는 기판(1100)을 포함한다. 기판(1100)은 반도체 발광소자들(1050')과 전기적으로 연결되는 배선 전극(1170)을 포함한다. 또한, 기판(1100)은 베이스부(1110), 조립 전극들(1120), 유전체층(1130), 격벽부(1150) 및 평탄화층(1160)을 포함하며, 배선 전극(1170)은 하부 배선 전극(1171) 및 상부 배선 전극(1172)을 포함한다.
베이스부(1110)는 전체 공정을 통해 구조가 형성되는 기본층(base layer)이 될 수 있다. 베이스부(1110)는 사파이어, 유리, 실리콘 등을 포함하거나 플렉서블(flexible)을 구현하기 위해 폴리이미드(PI)를 포함할 수 있다. 이외에도 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등과 같이 절연성 및 유연성 있는 재질이면 어느 것이라도 사용될 수 있다. 또한, 베이스부(1110)는 투명한 재질 또는 불투명한 재질일 수 있다.
조립 전극들(1120)은 일 방향으로 연장되는 라인형태의 전극일 수 있다, 조립 전극들(1120)은 복수의 라인으로 구성되어 베이스부(1110) 상에 소정 간격으로 배치될 수 있다. 조립 전극들(1120) 중 인접한 2개의 조립 전극들(1120)은 페어 전극을 형성할 수 있다.
조립 전극들(1120)에는 기판(1100)에 전기장을 형성하기 위한 전압 신호가 인가된다. 따라서 조립 전극들(1120)은 Al, Mo, Cu, Ag, Ti 등과 같은 비저항 금속 또는 이들 중에서 선택된 합금으로 형성될 수 있다.
조립 전극들(1120)은 베이스부(1110) 상에 스퍼터링(Sputtering)을 통해 상기 금속 물질을 증착하고 PR 패턴을 형성한 후 PR 패턴이 형성되지 않은 영역을 제거함으로써 베이스부(1110) 상에 소정 간격으로 패터닝될 수 있다. 조립 전극들(1120)의 간격은 수 내지 수십 ㎛ 일 수 있다. 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다. 다만, 조립 전극들(1120)을 형성하는 방법은 이에 한정되지 않는다.
유전체층(1130)은 조립 전극들(1120)을 덮도록 형성될 수 있다. 유전체층(1130)은 반도체 발광소자(1050')가 안착되는 셀(1140)의 바닥면을 이루며, 반도체 발광소자(1050')와 조립 전극들(1120)을 전기적으로 절연한다. 유전체층(1130)은 절연 특성이 우수하고 광흡수가 적은 SiO 2, SiN x, Al 2O 3, TiO 2, HfO 2 등의 무기 물질로 이루어질 수 있다.
본 발명에 따르면, 유전체층(1130) 상에는 하부 배선 전극(1171)이 형성될 수 있다. 하부 배선 전극(1171)은 Sn, In, Pb, Cd, Bi, Zn 등에서 선택된 원소 또는 이와 유사한 녹는점을 갖는 원소 또는 원소들의 합성물로 형성될 수 있다.
하부 배선 전극(1171)은 조립 전극들(1120)과 동일한 방향으로 연장되는 부분을 포함할 수 있다. 이하에서 설명하는 하부 배선 전극(1171)은 조립 전극들(1120)과 동일한 방향으로 연장되는 부분을 의미할 수 있다.
하부 배선 전극(1171)은 페어 전극 사이에 배치될 수 있다. 하부 배선 전극(1171)이 조립 전극들(1120)과 오버랩 되도록 형성되는 경우, 조립 전극(1120)에 의해 형성되는 전기장이 차폐되어 반도체 발광소자(1050')의 자가조립을 방해할 수 있기 때문이다.
격벽부(1150)는 반도체 발광소자들(1050')이 안착되는 셀(1140)을 형성하면서 유전체층(1130) 상에 형성될 수 있다. 셀(1140)은 조립 전극들(1120)의 연장 방향을 따라 형성되며, 전체적으로 매트릭스 배열(복수의 행 및 열)로 배치될 수 있다.
셀(1140)은 인접한 2개의 조립 전극들(1120), 자세하게는 페어 전극과 동시에 오버랩 될 수 있다. 따라서 조립 전극들(1120)에 전압 신호가 인가되면 셀(1140) 내부에 전기장이 강하게 형성될 수 있다.
격벽부(1150)는 절연 물질로 형성될 수 있다. 예를 들어, 격벽부(1150)는 PAC, PI 등과 같은 고분자 물질 또는 SiO 2, SiN x 등의 무기 물질로 형성될 수 있다. 격벽부(1150)는 수 ㎛의 두께로 형성될 수 있다. 격벽부(1150)는 절연 물질을 유전체층(1130) 전면에 형성하고 PR 패턴을 형성한 후 노광 및 현상을 통해 셀(1140)을 형성하면서 유전체층(1130) 상에 형성될 수 있으며(Positive PR), 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다.
기판(1100)은 베이스부(1110) 상에 조립 전극들(1120), 유전체층(1130), 하부 배선 전극(1171) 및 격벽부(1150)가 형성된 상태에서 자가조립을 위한 조립위치로 이송되며, 자가조립을 통해 반도체 발광소자들(1050')은 격벽부(1150)에 의해 형성된 셀(1140) 내부에 안착될 수 있다.
본 발명에 따르면, 자가조립을 통해 기판(1100)에는 수직형 반도체 발광소자(1050')가 안착될 수 있다. 수직형 반도체 발광소자(1050')는 제1 도전형 전극(1051'), 제1 도전형 전극(1052') 상에 형성된 제1 도전형 반도체층(1052'), 제1 도전형 반도체층(1052') 상에 형성된 활성층(1053'), 활성층(1053') 상에 형성된 제2 도전형 반도체층(1054') 및 제2 도전형 반도체층(1054') 상에 형성된 제2 도전형 전극(1055')을 포함한다.
즉, 수직형 반도체 발광소자(1050')는 제1 도전형 전극(1051') 및 제2 도전형 전극(1055')이 제1 도전형 반도체층(1052')의 서로 다른 면 상에 형성되므로, 수평형 반도체 발광소자 대비 넓은 발광 면적을 가지면서, 반도체 발광소자를 작은 사이즈로 제작하기에 유리한 구조를 갖는 장점이 있다. 또한, 반도체 발광소자의 사이즈를 줄임으로써 고해상도를 구현할 수 있다.
또한, 본 발명에 따른 반도체 발광소자(1050')는 반도체 발광소자(1050')의 측면 및 제2 도전형 전극(1055')의 일부를 덮도록 형성되는 패시베이션층(1056')을 포함한다. 제1 및 제2 도전형 전극(1051', 1055')은 배선 전극(1170)과의 전기적 연결을 위해 전부 또는 일부가 노출될 수 있다.
예를 들어, 제1 도전형 전극(1051')은 전부가 노출될 수 있으며 셀(1140) 내부에서 하부 배선 전극(1171)과 전기적으로 연결될 수 있다. 이 때, 제1 도전형 전극(1051')은 오믹 컨택을 위한 전극일 수 있다. 제2 도전형 전극(1055')은 일부가 노출될 수 있으며, 후술할 상부 배선 전극(1172)과 전기적으로 연결될 수 있다. 특히, 제2 도전형 전극(1055')의 일부가 노출되는 구조는 배선 공정 시 패시베이션층(1056')의 일부가 제거됨으로써 형성되는 구조일 수 있다. 한편, 이러한 구조에서는 활성층(1053')에서 생성된 광은 제2 도전형 전극(1055')이 형성된 면을 통하여 발광되므로, 제2 도전형 전극(1055')은 광투과성의 투명 전극일 수 있다.
또한, 본 발명에 따른 반도체 발광소자(1050')는 대칭형의 수직형 반도체 발광소자(1050')일 수 있다. 대칭형 반도체 발광소자(1050')는 어떠한 방향으로 안착되더라도 셀(1140) 내부에 일정하게 안착될 수 있다. 또한, 본 발명에 따른 반도체 발광소자(1050')는 자가조립 시 자기장에 유도되어 이동하도록 제1 및/또는 제2 도전형 전극(1051', 1055')에 자성체(미도시)를 포함할 수 있다. 이외의 반도체 발광소자(1050')의 구조 및 소재에 관한 설명은 전술한 설명들로 갈음한다.
한편, 하부 배선 전극(1171)은 셀(1140)이 형성된 영역에서 셀(1140)에 안착된 반도체 발광소자(1050')와 컨택되도록 셀(1140)과 오버랩 되도록 형성되거나 또는 셀(1140)이 형성된 영역에서 단선되어 셀(1140)과 오버랩 되지 않도록 형성될 수 있다. 셀(1140)과 오버랩 된 하부 배선 전극(1171)은 솔더링(soldering)을 통해 반도체 발광소자(1050')와 전기적으로 연결될 수 있다. 한편, 셀(1140)이 형성된 영역에서 셀(1140)과 오버랩 되지 않도록 하부 배선 전극(1171)이 단선된 구조는 반도체 발광소자(1050')가 미조립된 영역에 대한 구조일 수 있다.
평탄화층(1160)은 셀(1140)과 오버랩 되도록 홀(1161, 1162)을 형성하면서 셀(1140)에 안착된 반도체 발광소자들(1050')을 덮도록 격벽부(1150) 상에 형성될 수 있다. 평탄화층(1160)은 자가조립을 통해 반도체 발광소자(1050')를 셀(1140)에 안착시킨 후 기판(1100)에 형성될 수 있다. 평탄화층(1160)은 격벽부(1150)를 덮으면서 셀(1140) 내부도 충진할 수 있으며, 반도체 발광소자(1050')는 셀(1140) 내부에 고정될 수 있다. 또한, 평탄화층(1160)은 광투과성의 절연 물질로 형성될 수 있다.
도 13 및 도 16에 나타난 실시예들에 따르면, 평탄화층(1160)은 셀(1140)에 안착된 반도체 발광소자(1050')를 노출시키는 제1홀(1161) 및 유전체층(1130) 또는 베이스부(1110)를 노출시키는 제2홀(1162)을 포함할 수 있다. 즉, 제1홀(1161)은 반도체 발광소자(1050')가 안착된 셀(1140)과 오버랩 된 홀이고, 제2홀(1162)은 반도체 발광소자(1050')가 미조립된 셀(1140)과 오버랩 된 홀에 해당한다. 따라서 제2홀(1162)은 극히 일부 존재할 수 있다. 또한, 제1홀(1161) 및 제2홀(1162)은 미리 정해진 위치 또는 좌표에 형성되는 것이 아니고, 자가조립에 의해 결정될 수 있다.
또한, 제1홀(1161) 및 제2홀(1162)은 하부 배선 전극(1171)보다 폭 방향 두께가 더 두껍게 형성될 수 있다. 그러나 이는 특정 제조방법에 의하는 경우에 한정되며, 자세한 내용은 후술한다.
평탄화층(1160)에는 상부 배선 전극(1172)이 형성될 수 있다. 상부 배선 전극(1171)은 제1홀(1161)을 통해 셀(1140)에 안착된 반도체 발광소자(1050')로 연장되거나 또는 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장될 수 있다.
이 때, 평탄화층(1160)에서 제1홀(1161)을 통해 반도체 발광소자(1050')로 연장되는 상부 배선 전극(1172)은 반도체 발광소자(1050')의 제2 도전형 전극(1055')과 전기적으로 연결될 수 있다. 상부 배선 전극(1172)은 발광 면적을 최대한 확보하기 위해 광투과성 소재로 형성될 수 있으나, 이에 한정하는 것은 아니다. 또한, 셀(1140)의 영역 내에서 하부 배선 전극(1171)과 상부 배선 전극(1172)은 서로 교차하도록 오버랩 될 수 있다.
또한, 상부 배선 전극(1172)은 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장되더라도 반도체 발광소자(1050')가 미조립된 영역에는 하부 배선 전극(1171)이 단선되어 존재하지 않으므로, 기판(1100)의 전면에 대하여 상부 배선 전극(1172)을 형성하는 공정이 진행되더라도 하부 배선 전극(1171)과 상부 배선 전극(1172)이 연결되지 않아 쇼트가 발생하지 않을 수 있다.
이하에서는, 본 발명에 따른 디스플레이 장치의 다른 실시예에 대해 설명한다.
도 18은 본 발명의 또 다른 실시예에 따른 도 12의 A 및 B 영역의 단면을 나타낸 도면이다.
도 18을 참조하면, 디스플레이 장치(2000)는 전술한 예시와 마찬가지로 반도체 발광소자들(2050') 및 반도체 발광소자들(2050')이 수용되는 기판(2100)을 포함한다. 기판(2100)은 반도체 발광소자들(2050')과 전기적으로 연결되는 배선 전극(2170)을 포함한다. 또한, 기판(2100)은 베이스부(2110), 조립 전극들(2120), 유전체층(2130), 격벽부(2150) 및 평탄화층(2160)을 포함하며, 배선 전극(2170)은 하부 배선 전극(2171) 및 상부 배선 전극(2172)을 포함한다.
본 실시예에 따르면, 디스플레이 장치(2000)는 셀(2140) 내부를 충진하도록 형성되는 유기막층(2180)을 더 포함한다. 즉, 본 실시예에서는 평탄화층(2160)에 의해 셀(2140) 내부가 충진되지 않으며, 평탄화층(2160)은 유기막층(2180) 상에 형성될 수 있다.
본 실시예에 따르면, 평탄화층(2160)은 셀(2140)에 안착된 반도체 발광소자(2050')를 노출시키는 제1홀(2161) 및 유기막층(2180)을 노출시키는 제2홀(2162)을 포함할 수 있다. 즉, 제1홀(2161)은 반도체 발광소자(2050')가 안착된 셀(2140)과 오버랩 된 홀이고, 제2홀(2162)은 반도체 발광소자(1050')가 미조립된 셀(2140)과 오버랩 된 홀에 해당한다. 따라서 제2홀(2162)은 극히 일부 존재할 수 있다. 또한, 제1홀(2161) 및 제2홀(2162)은 미리 정해진 위치 또는 좌표에 형성되는 것이 아니고, 자가조립에 의해 결정될 수 있다.
본 실시예에 따르면, 유기막층(2180)에 의해 셀(2140) 내부가 충진되므로 반도체 발광소자(2050')가 미조립된 영역에서 하부 배선 전극(2171)이 단선된 구조를 갖지 않는다. 또한, 본 실시예에 따르면, 평탄화층(2160)에 형성된 상부 배선 전극(2172)은 제1홀(2161)을 통해 반도체 발광소자(2050')로 연장되거나 또는 제2홀(2162)을 통해 유기막층(2180)으로 연장될 수 있다.
이 때, 평탄화층(2160)에서 제1홀(2161)을 통해 반도체 발광소자(2050')로 연장되는 상부 배선 전극(2172)은 반도체 발광소자(2050')의 제2 도전형 전극(2055')과 전기적으로 연결될 수 있다. 상부 배선 전극(2172)은 발광 면적을 최대한 확보하기 위해 광투과성 소재로 형성될 수 있으나, 이에 한정하는 것은 아니다. 또한, 셀(2140)의 영역 내에서 하부 배선 전극(2171)과 상부 배선 전극(2172)은 서로 교차하도록 오버랩 될 수 있다.
또한, 상부 배선 전극(2172)은 제2홀(2162)을 통해 유기막층(2180)으로 연장되므로 하부 배선 전극(2171)과 서로 연결되지 않는 구조를 가지며 따라서 쇼트에 대비할 수 있다.
이하에서는, 도 13, 도 16 및 도 18에 나타난 각각의 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다.
먼저, 도 14 및 도 15를 참조하여 도 13에 나타난 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다. 도 14a(조립 영역), 도 14b(미조립 영역) 및 도 15는 도 13에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
먼저, 베이스부(1110) 상에 일 방향으로 연장되는 조립 전극들(1120)을 형성하는 단계가 수행될 수 있다. 조립 전극들(1120)은 베이스부(1110) 상에 스퍼터링(sputtering)을 통해 금속 물질을 증착하고 PR 패턴을 형성한 후 PR 패턴이 형성되지 않은 영역을 제거함으로써 베이스부(1110) 상에 패터닝될 수 있다. 다음으로, 조립 전극들(1120)을 덮도록 유전체층(1130)을 형성하는 단계가 수행될 수 있다. 이후 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다. 다만, 조립 전극들(1120)을 형성하는 방법은 이에 한정되지 않는다.
다음으로, 조립 전극들(1120)을 덮도록 유전체층(1130)을 형성하는 단계가 수행될 수 있다. 유전체층(1130)은 SiO 2, SiN x, Al 2O 3, TiO 2, HfO 2 등의 무기 물질을 베이스부(1110) 상에 증착함으로써 형성될 수 있다.
다음으로, 유전체층(1130) 상에 하부 배선 전극(1171)을 형성하는 단계가 수행될 수 있다. 하부 배선 전극(1171)은 조립 전극들(1120)과 동일한 방향으로 연장되는 부분을 포함할 수 있다. 하부 배선 전극(1171)에서 조립 전극들(1120)과 동일한 방향으로 연장되는 부분은 인접한 2개의 조립 전극들(1120), 자세하게는 페어 전극 사이에 배치되도록 형성될 수 있다. 하부 배선 전극(1171)은 조립 전극들(1120)과 같은 방법으로 유전체층(1130) 상에 패터닝될 수 있다.
다음으로, 유전체층(1130) 상에 반도체 발광소자(1050')가 안착되는 셀(1140)을 형성하면서 격벽부(1150)를 형성하는 단계가 수행될 수 있다. 구체적으로, 유전체층(1130) 상에 격벽부(1150)를 형성하는 절연성 있는 고분자 물질 또는 무기 물질을 적층하고 그 위에 PR 패턴을 형성한 후 포토리소그래피 공정을 통해 셀(1140)을 형성할 수 있다. 남은 PR 패턴은 애싱(Ashing) 공정을 통해 제거될 수 있다. 한편, 셀(1140)은 조립 전극들(1120)의 연장 방향을 따라 형성될 수 있으며, 전체적으로 매트릭스 배열로 배치될 수 있다. 또한, 셀(1140)은 페어 전극 및 페어 전극 사이에 배치되는 하부 배선 전극(1171)과 오버랩 될 수 있다.
다음으로, 반도체 발광소자(1050')를 셀(1140)에 안착시키는 단계가 수행될 수 있으며, 본 단계는 자가조립 방식에 의할 수 있다. 본 단계에서 수행되는 자가조립 방식은 전술한 도 8a 내지 도 8e에 대한 설명으로 갈음한다. 또한, 본 단계에서 자가조립을 통해 셀(1140)에 안착되는 반도체 발광소자(1050')는 수직형 반도체 발광소자일 수 있다.
자가조립이 완료되면 반도체 발광소자(1050')를 기판(1100)에 고정시키는 단계가 수행될 수 있다. 일 실시예로, 격벽부(1150) 상에 마스크 패턴을 형성한 후 반도체 발광소자(1050')가 안착된 셀(1140) 내부에 대하여 점착물질을 도포하는 과정이 수행될 수 있다.
다음으로, 셀(1140)과 오버랩 되도록 홀(1161, 1162)을 형성하면서 격벽부(1150)를 덮도록 평탄화층(1160)을 형성하는 단계가 수행될 수 있다.
본 단계에서는 먼저 셀(1140)에 안착된 반도체 발광소자(1050')를 덮도록 격벽부(1150) 상에 평탄화층(1160)을 적층하는 단계가 수행될 수 있다. 이 때, 평탄화층(1160)은 셀(1140) 내부를 충진하면서 적층될 수 있다. 평탄화층(1160)은 PAC, PI 등과 같은 고분자 물질로 형성될 수 있다. 그러나 평탄화층(1160)의 소재는 절연성 및 유연성 있는 투명한 재질이면 이에 한정하지 않는다.
다음으로는, 평탄화층(1160) 상에 홀(1161, 1162)을 형성하는 단계가 수행될 수 있다. 구체적으로, 평탄화층(1160) 상에 셀(1140)과 오버랩 되는 홀(1161, 1162)을 형성하기 위한 마스크 패턴을 적층한 후 식각하는 과정을 통해 홀(1161, 1162)이 형성될 수 있다. 마스크 패턴은 홀(1161, 1162)을 형성하고자 하는 영역 이외의 영역에 적층될 수 있다.
홀(1161, 1162)은 셀(1140)과 오버랩 되도록 형성될 수 있다. 셀(1140) 내부에 반도체 발광소자(1050')가 안착된 경우에는 홀(1161)을 통해 반도체 발광소자(1050')의 일부가 노출되며, 반도체 발광소자(1050')를 노출시키는 홀을 제1홀(1161)이라고 한다. 반면, 셀(1140) 내부에 반도체 발광소자(1050')가 안착되지 않은 경우에는 홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)가 노출될 수 있으며, 유전체층(1130) 또는 베이스부(1110)를 노출시키는 홀을 제2홀(1162)이라고 한다. 이 때, 유전체층(1130) 상에 형성되는 하부 배선 전극(1171)의 일부도 제2홀(1162)을 통해 노출될 수 있다.
다음으로, 제2홀(1162)을 통해 노출된 하부 배선 전극(1171)을 식각하는 단계가 수행될 수 있다. 이 때, 하부 배선 전극(1171)을 형성하는 금속 물질만을 선택적으로 식각할 수 있는 식각액(etchant)를 사용할 수 있다.
본 단계는 이후 기판(1100)의 전면에 대하여 상부 배선 전극(1172)을 형성하는 과정에서 반도체 발광소자(1050')가 셀(1140)에 미조립됨에 따라 상부 배선 전극(1172)과 하부 배선 전극(1171)이 전기적으로 연결되어 쇼트가 발생하는 것을 방지하기 위한 것이다.
따라서 이전 단계에서 홀(1161, 1162)을 형성하기 위한 마스크 패턴은 하부 배선 전극(1171)의 폭 방향 두께와 같거나 하부 배선 전극(1171)의 폭 방향 두께보다 더 두껍게 형성될 수 있다. 하부 배선 전극(1171)의 셀(1140)과 오버랩 되는 부분을 모두 제거하기 위함이다.
마지막으로, 평탄화층(1160) 상에 상부 배선 전극(1172)을 형성하는 단계가 수행될 수 있다. 상부 배선 전극(1172)을 형성하는 공정은 기판(1100)의 전면에 대하여 수행될 수 있다. 상부 배선 전극(1172)은 평탄화층(1160) 상에서 제1홀(1161)을 통해 반도체 발광소자(1050')로 연장되거나 또는 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장될 수 있다.
한편, 반도체 발광소자(1050')와 상부 배선 전극(1172)을 전기적으로 연결시키기 위해 상부 배선 전극(1172)을 형성하는 단계에 앞서 반도체 발광소자(1050')의 제2 도전형 전극(1055')의 일부를 노출시키도록 패시베이션층(1056')의 일부를 식각하는 과정을 거칠 수 있다.
다음으로, 도 17을 참조하여 도 16에 나타난 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다. 도 17a(조립 영역) 및 도 17b(미조립 영역)는 도 16에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
본 실시예에서 자가조립을 통해 반도체 발광소자(1050')를 셀(1140)에 안착시키고, 반도체 발광소자(1050')를 기판(1100)에 고정시키는 단계까지는 전술한 실시예와 동일하므로 자세한 설명은 생략한다.
본 실시예는 하부 배선 전극(1171)을 제거하기 위한 패턴과 홀(1161, 1162)을 형성하기 위한 패턴을 각각 형성하는 것을 특징으로 한다.
구체적으로, 자가조립 후 셀(1140)에 안착된 반도체 발광소자(1050')를 덮도록 격벽부(1150) 상에 PR을 적층하는 단계가 수행될 수 있다. 다음으로, 마스크 패턴을 얼라인시킨 후 노광 및 현상을 통해 하부 배선 전극(1171)을 제거하기 위한 패턴을 형성한다(Negative PR).
상기 과정을 통해 형성되는 패턴은 하부 배선 전극(1171)의 폭 방향 두께와 같거나 하부 배선 전극(1171)의 폭 방향 두께보다 더 두껍게 형성될 수 있다. 하부 배선 전극(1171)의 셀(1140)과 오버랩 되는 부분을 모두 제거하기 위함이다.
다음으로, 상기 패턴을 통해 노출된 하부 배선 전극(1171)을 식각하는 단계가 수행될 수 있다. 이 때, 하부 배선 전극(1171)을 형성하는 금속 물질만을 선택적으로 식각할 수 있는 식각액(etchant)를 사용할 수 있다.
본 단계는 이후 기판(1100)의 전면에 대하여 상부 배선 전극(1172)을 형성하는 과정에서 반도체 발광소자(1050')가 셀(1140)에 미조립됨에 따라 상부 배선 전극(1172)과 하부 배선 전극(1171)이 전기적으로 연결되어 쇼트가 발생하는 것을 방지하기 위한 것이다.
다음으로, 기판(1100)으로부터 PR을 제거하고, 셀(1140)과 오버랩 되도록 홀(1161, 1162)을 형성하면서 격벽부(1150)를 덮도록 평탄화층(1160)을 형성하는 단계가 수행될 수 있다.
평탄화층(1160)은 PR 제거 후 형성되며, PR은 PR strip 공정을 통해 제거될 수 있다.
다음으로, 셀(1140)에 안착된 반도체 발광소자(1050')를 덮도록 격벽부(1150) 상에 평탄화층(1160)을 적층하는 단계가 수행될 수 있다. 이 때, 평탄화층(1160)은 셀(1140) 내부를 충진하면서 적층될 수 있다. 평탄화층(1160)은 PAC, PI 등과 같은 고분자 물질로 형성될 수 있다. 그러나 평탄화층(1160)의 소재는 절연성 및 유연성 있는 투명한 재질이면 이에 한정하지 않는다.
다음으로는, 평탄화층(1160) 상에 홀(1161, 1162)을 형성하는 단계가 수행될 수 있다. 구체적으로, 평탄화층(1160) 상에 셀(1140)과 오버랩 되는 홀(1161, 1162)을 형성하기 위한 마스크 패턴을 적층한 후 식각하는 과정을 통해 홀(1161, 1162)이 형성될 수 있다. 마스크 패턴은 홀(1161, 1162)을 형성하고자 하는 영역 이외의 영역에 적층될 수 있다.
홀(1161, 1162)은 셀(1140)과 오버랩 되도록 형성될 수 있다. 셀(1140) 내부에 반도체 발광소자(1050')가 안착된 경우에는 홀(1161)을 통해 반도체 발광소자(1050')의 일부가 노출되며, 반도체 발광소자(1050')를 노출시키는 홀을 제1홀(1161)이라고 한다. 반면, 셀(1140) 내부에 반도체 발광소자(1050')가 안착되지 않은 경우에는 홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)가 노출될 수 있으며, 유전체층(1130) 또는 베이스부(1110)를 노출시키는 홀을 제2홀(1162)이라고 한다.
본 실시예에 따르면, 홀(1161, 1162)을 형성하기 전에 하부 배선 전극(1171)을 식각하는 단계가 수행되므로 홀(1161, 1162)을 형성하기 위한 패턴의 폭이 하부 배선 전극(1171)의 폭과 동일하거나 하부 배선 전극(1171)의 폭보다 크게 형성될 필요가 없다.
마지막으로, 평탄화층(1160) 상에 상부 배선 전극(1172)을 형성하는 단계가 수행될 수 있다. 상부 배선 전극(1172)을 형성하는 공정은 기판(1100)의 전면에 대하여 수행될 수 있다. 상부 배선 전극(1172)은 평탄화층(1160) 상에서 제1홀(1161)을 통해 반도체 발광소자(1050')로 연장되거나 또는 제2홀(1162)을 통해 유전체층(1130) 또는 베이스부(1110)로 연장될 수 있다.
한편, 반도체 발광소자(1050')와 상부 배선 전극(1172)을 전기적으로 연결시키기 위해 상부 배선 전극(1172)을 형성하는 단계에 앞서 반도체 발광소자(1050')의 제2 도전형 전극(1055')의 일부를 노출시키도록 패시베이션층(1056')의 일부를 식각하는 과정을 거칠 수 있다.
본 실시예에 따른 제조방법을 통해 제작된 디스플레이 장치는 홀(1161, 1162)의 크기를 제외하고 전술한 실시예와 동일한 최종 구조를 갖는다.
마지막으로, 도 19를 참조하여 도 18에 나타난 실시예에 따른 디스플레이 장치를 제조하는 방법에 대해 설명한다. 도 19a(조립 영역) 및 도19b(미조립 영역)는 도 18에 따른 구조의 디스플레이 장치를 제작하는 공정을 나타내는 개념도이다.
본 실시예에서 자가조립을 통해 반도체 발광소자(2050')를 셀(2140)에 안착시키고, 반도체 발광소자(2050')를 기판(2100)에 고정시키는 단계까지는 전술한 실시예와 동일하므로 자세한 설명은 생략한다.
본 실시예는 셀(1140) 내부를 충진하는 유기막층(2180)을 형성하는 것을 특징으로 한다.
구체적으로, 자가조립 후 셀(2140)에 안착된 반도체 발광소자(2050')를 덮도록 격벽부(2150) 상에 PR을 적층하는 단계가 수행될 수 있다. 이 때, PR은 저점도 유기물질로 형성되는 것이 바람직하다. 또한, PR을 적층한 후 PR을 경화시키기 위해 기판(2100) 전면에 대하여 노광이 진행되며, 이로써 유기막층(2180)이 형성될 수 있다.
다음으로, 반도체 발광소자(2050') 일부가 노출되도록 PR을 식각하는 단계가 수행될 수 있으며, 본 단계는 기판(2100)의 전면에 대하여 이루어질 수 있다. 예를 들어, PR을 식각하는 단계는 애싱(Ashing) 공정에 의할 수 있으며, O 2 가스가 사용될 수 있다. 본 단계에서 애싱(Ashing) 공정은 PR을 소정 두께만큼 식각해야하므로 공정 온도 및 노출 시간 등을 정밀하게 컨트롤해야 한다. 본 단계를 통해 제거되지 않은 PR이 본 실시예에 따른 구조의 유기막층(2180)에 해당한다.
다음으로, 유기막층(2180) 상에 셀(2140)과 오버랩 되도록 홀(2161, 2162)을 형성하면서 격벽부(2150)를 덮도록 평탄화층(2160)을 형성하는 단계가 수행될 수 있다.
먼저, 셀(2140)에 안착된 반도체 발광소자(2050')를 덮도록 유기막층(2180) 상에 평탄화층(2160)을 적층하는 단계가 수행될 수 있다. 평탄화층(2160)은 PAC, PI 등과 같은 고분자 물질로 형성될 수 있다. 그러나 평탄화층(2160)의 소재는 절연성 및 유연성 있는 투명한 재질이면 이에 한정하지 않는다.
다음으로는, 평탄화층(2160) 상에 홀(2161, 2162)을 형성하는 단계가 수행될 수 있다. 구체적으로, 평탄화층(2160) 상에 셀(2140)과 오버랩 되는 홀(2161, 2162)을 형성하기 위한 마스크 패턴을 적층한 후 식각하는 과정을 통해 홀(2161, 2162)이 형성될 수 있다. 마스크 패턴은 홀(2161, 2162)을 형성하고자 하는 영역 이외의 영역에 적층될 수 있다.
홀(2161, 2162)은 셀(2140)과 오버랩 되도록 형성될 수 있다. 셀(2140) 내부에 반도체 발광소자(2050')가 안착된 경우에는 홀(2161)을 통해 반도체 발광소자(2050')의 일부가 노출되며, 반도체 발광소자(2050')를 노출시키는 홀을 제1홀(2161)이라고 한다. 반면, 셀(2140) 내부에 반도체 발광소자(2050')가 안착되지 않은 경우에는 홀(2162)을 통해 유기막층(2180)이 노출될 수 있으며, 유기막층(2180)을 노출시키는 홀을 제2홀(2162)이라고 한다.
본 실시예에 따르면, 홀(2161, 2162)을 형성하기 전에 하부 배선 전극(2171)을 식각하는 단계가 수행되므로 홀(2161, 2162)을 형성하기 위한 패턴의 폭이 하부 배선 전극(2171)의 폭과 동일하거나 하부 배선 전극(2171)의 폭보다 크게 형성될 필요가 없다.
본 실시예에 따르면, 홀(2161, 1162)을 형성하기 전에 셀(2140)에 노출된 하부 배선 전극(2171)을 덮도록 유기막층(2180)을 형성하는 단계가 수행되므로 홀(2161, 2162)을 형성하기 위한 패턴의 폭이 하부 배선 전극(2171)의 폭과 동일하거나 하부 배선 전극(2171)의 폭보다 크게 형성될 필요가 없다.
마지막으로, 평탄화층(2160) 상에 상부 배선 전극(2172)을 형성하는 단계가 수행될 수 있다. 상부 배선 전극(2172)을 형성하는 공정은 기판(2100)의 전면에 대하여 수행될 수 있다. 상부 배선 전극(2172)은 평탄화층(2160) 상에서 제1홀(2161)을 통해 반도체 발광소자(2050')로 연장되거나 또는 제2홀(2162)을 통해 유기막층(2180)으로 연장될 수 있다.
한편, 반도체 발광소자(2050')와 상부 배선 전극(2172)을 전기적으로 연결시키기 위해 상부 배선 전극(2172)을 형성하는 단계에 앞서 반도체 발광소자(2050')의 제2 도전형 전극(2055')의 일부를 노출시키도록 패시베이션층(2056')의 일부를 식각하는 과정을 거칠 수 있다.
이상에서 설명한 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법은 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니며, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

Claims (10)

  1. 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고,
    상기 기판은, 베이스부;
    일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들;
    상기 조립 전극들을 덮도록 형성되는 유전체층;
    상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부; 및
    상기 셀과 오버랩 되도록 홀을 형성하면서 상기 격벽부를 덮도록 형성되는 평탄화층을 포함하며,
    상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유전체층 또는 베이스부를 노출시키는 제2홀을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및
    상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유전체층 또는 베이스부로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 하부 배선 전극은, 상기 셀이 형성된 영역에서 상기 셀에 안착된 반도체 발광소자와 컨택되도록 상기 셀과 오버랩 되거나 또는 상기 셀이 형성된 영역에서 단선되어 상기 셀과 오버랩 되지 않는 것을 특징으로 하는, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 셀은, 인접한 2개의 조립 전극들과 오버랩 되며,
    상기 하부 배선 전극은, 상기 인접한 2개의 조립 전극들 사이에 배치되는 것을 특징으로 하는, 디스플레이 장치.
  5. 제2항에 있어서,
    상기 제1홀 및 제2홀은, 상기 하부 배선 전극의 폭 방향 두께와 같거나 상기 하부 배선 전극의 폭 방향 두께보다 더 두껍게 형성된 것을 특징으로 하는, 디스플레이 장치.
  6. 반도체 발광소자들 및 상기 반도체 발광소자들과 전기적으로 연결되는 배선 전극을 포함하는 기판을 포함하고,
    상기 기판은, 베이스부;
    일 방향으로 연장되며, 상기 베이스부 상에 배치되는 조립 전극들;
    상기 조립 전극들을 덮도록 형성되는 유전체층;
    상기 조립 전극들의 연장 방향을 따라 상기 반도체 발광소자들이 안착되는 셀을 형성하면서 상기 유전체층 상에 형성되는 격벽부;
    상기 셀 내부를 충진하도록 형성되는 유기막층; 및
    상기 셀과 오버랩 되도록 홀을 형성하면서 상기 유기막층 상에 형성되는 평탄화층을 포함하며,
    상기 홀은, 상기 반도체 발광소자를 노출시키는 제1홀; 및 상기 유기막층을 노출시키는 제2홀을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 배선 전극은, 상기 유전체층 상에 형성되며 상기 조립 전극들과 동일한 방향으로 연장되는 하부 배선 전극; 및
    상기 평탄화층 상에 형성되며 상기 제1홀을 통해 상기 반도체 발광소자로 연장되거나 상기 제2홀을 통해 상기 유기막층으로 연장되는 상부 배선 전극을 포함하는 것을 특징으로 하는, 디스플레이 장치.
  8. 제6항에 있어서,
    상기 셀은, 인접한 2개의 조립 전극들과 오버랩 되며,
    상기 하부 배선 전극은, 상기 인접한 2개의 조립 전극들 사이에 배치되는 것을 특징으로 하는, 디스플레이 장치.
  9. 제1항 또는 제6항에 있어서,
    상기 반도체 발광소자는, 제1 도전형 전극;
    상기 제1 도전형 전극 상에 형성된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 형성된 활성층;
    상기 활성층 상에 형성된 제2 도전형 반도체층; 및
    상기 제2 도전형 반도체층 상에 형성된 제2 도전형 전극을 포함하며,
    상기 하부 배선 전극은 상기 제1 도전형 전극과 전기적으로 연결되고, 상기 상부 배선 전극은 상기 제2 도전형 전극과 전기적으로 연결되는 것을 특징으로 하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 반도체 발광소자는,
    상기 반도체 발광소자의 측면 및 상기 제2 도전형 전극의 일부를 덮도록 형성되는 패시베이션층을 포함하는 것을 특징으로 하는, 디스플레이 장치.
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