[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2021009586A1 - 積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器 - Google Patents

積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器 Download PDF

Info

Publication number
WO2021009586A1
WO2021009586A1 PCT/IB2020/056106 IB2020056106W WO2021009586A1 WO 2021009586 A1 WO2021009586 A1 WO 2021009586A1 IB 2020056106 W IB2020056106 W IB 2020056106W WO 2021009586 A1 WO2021009586 A1 WO 2021009586A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide
insulator
transistor
conductor
wiring
Prior art date
Application number
PCT/IB2020/056106
Other languages
English (en)
French (fr)
Inventor
青木健
黒川義元
上妻宗広
金村卓郎
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to JP2021532540A priority Critical patent/JPWO2021009586A1/ja
Priority to US17/625,392 priority patent/US20220276834A1/en
Publication of WO2021009586A1 publication Critical patent/WO2021009586A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
    • G06G7/60—Analogue computers for specific processes, systems or devices, e.g. simulators for living beings, e.g. their nervous systems ; for problems in the medical field
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell

Definitions

  • One embodiment of the present invention relates to a semiconductor device having a product-sum calculation circuit and a storage device.
  • the semiconductor device is a device utilizing semiconductor characteristics, and refers to, for example, a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like.
  • a semiconductor device is a general device that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, or an electron in which a chip is housed in a package. Electronic devices equipped with components and integrated circuits are examples of semiconductor devices.
  • One form of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, machine, manufacture, or composition (composition of matter).
  • the product-sum operation is often used in, for example, a calculation using a neural network.
  • a neural network has a circuit configuration that imitates a neural network composed of neurons and synapses. Multiple data are input to each neuron, and each data is multiplied by a "weighting factor" that represents the strength of the bond, and the results are added together. When the result of the product-sum operation obtained in this way exceeds the threshold value, the neuron outputs a high-level signal, and this phenomenon is called "firing".
  • Neural networks are used, for example, for image recognition.
  • image recognition a convolution operation is performed to detect the characteristics of image data by multiplying the image data by a filter parameter, adding them, and sliding them to repeat the same operation.
  • the convolution operation is performed a plurality of times.
  • the first convolution operation detects the edges of the image, and the latter convolution operation detects complex features such as the shape and pattern of the image.
  • Patent Document 1 discloses an example in which machine learning is performed by a neural network using a processor such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) to recognize handwritten characters.
  • a processor such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) to recognize handwritten characters.
  • a transistor having an oxide semiconductor or a metal oxide also referred to as an oxide semiconductor transistor or an OS (Oxide Semiconductor) transistor
  • the drain current (also referred to as off current) of the OS transistor when the transistor is in the off state is very small (see, for example, Non-Patent Documents 1 and 2)
  • the OS transistor can be used as a DRAM memory cell.
  • the electric charge accumulated in the capacitive element can be retained for a long time.
  • Patent Document 2 describes a semiconductor device having a plurality of memory cells using OS transistors on a semiconductor substrate on which peripheral circuits such as a drive circuit and a control circuit are formed, and a memory cell of a DRAM (Dynamic Random Access Memory).
  • OS transistors an OS transistor is applied.
  • the chip area can be reduced by forming a peripheral circuit using Si transistors formed on a single crystal silicon substrate and stacking memory cells using OS transistors on the peripheral circuits.
  • Non-Patent Documents 1 and 3 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • the image data and filter parameters in image recognition correspond to a plurality of data and weighting factors input to neurons in a neural network, respectively. Further, in the convolution operation in image recognition, a product-sum operation is performed.
  • the weighting factor is generated by learning, for example.
  • the weighting coefficient after learning is repeatedly used for a plurality of data input to the neuron. Therefore, the weighting coefficient is required to be processed quickly and efficiently in reading to the product-sum calculation circuit rather than writing in the storage device.
  • One embodiment of the present invention is a semiconductor device having a product-sum calculation circuit and a storage device, and one of the problems is to provide a semiconductor device capable of efficiently performing weight coefficient reading and product-sum calculation. To do.
  • one embodiment of the present invention is a semiconductor device having a product-sum calculation circuit and a storage device, and one of the problems is to provide a semiconductor device having a reduced chip area.
  • one embodiment of the present invention does not necessarily have to solve all of the above problems, but may solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are self-evident from the description of the description, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • One embodiment of the present invention is a semiconductor device having a plurality of product-sum calculation units.
  • the product-sum calculation unit has a first circuit and a memory cell.
  • the first circuit has a first transistor formed on a semiconductor substrate, and the memory cell has a second transistor containing a metal oxide in a channel forming region.
  • the second transistor is formed by stacking it on the first transistor, and the first circuit has a function of reading data stored in a memory cell and a function of performing a product-sum operation.
  • one embodiment of the present invention is a semiconductor device having a word line driver circuit, a bit line driver circuit, and a product-sum calculation block.
  • the product-sum calculation block has a plurality of product-sum calculation units, and the product-sum calculation unit has a first circuit and a memory cell.
  • the first circuit has a first transistor formed on a semiconductor substrate, and the memory cell has a second transistor containing a metal oxide in a channel forming region.
  • the second transistor is formed by stacking on the first transistor, the word line driver circuit and the bit line driver circuit have a function of writing data to a memory cell, and the first circuit is stored in a memory cell. It has a function to read data and a function to perform product-sum calculation.
  • one embodiment of the present invention is a semiconductor device having a word line driver circuit, a bit line driver circuit, and a product-sum calculation block.
  • the product-sum calculation block has a plurality of product-sum calculation units, and the product-sum calculation unit has a first circuit and a memory cell.
  • the word line driver circuit, the bit line driver circuit, and the first circuit each have a first transistor formed on a semiconductor substrate, and a memory cell has a second transistor containing a metal oxide in a channel forming region.
  • the second transistor is formed by stacking on the first transistor, the word line driver circuit and the bit line driver circuit have a function of writing data to a memory cell, and the first circuit is stored in a memory cell. It has a function to read data and a function to perform product-sum calculation.
  • the metal oxide contains at least one of In and Zn.
  • a semiconductor device having a product-sum calculation circuit and a storage device which can efficiently perform weight coefficient reading and product-sum calculation.
  • one embodiment of the present invention does not necessarily have to solve all of the above problems, but may solve at least one problem. Moreover, the description of the above-mentioned problem does not prevent the existence of other problem. Issues other than these are self-evident from the description of the description, claims, drawings, etc., and it is possible to extract issues other than these from the description of the specification, claims, drawings, etc. It is possible.
  • FIG. 1 is a schematic perspective view showing a configuration example of a semiconductor device.
  • FIG. 2A is a schematic perspective view showing a configuration example of a product-sum calculation block.
  • FIG. 2B is a schematic perspective view showing a configuration example of the product-sum calculation unit.
  • FIG. 3 is a circuit diagram showing a configuration example of the product-sum calculation unit.
  • FIG. 4A is a circuit diagram showing a configuration example of the circuit 15.
  • FIG. 4B is a timing chart.
  • FIG. 5A is a diagram showing images of the data signal X and the data signal W.
  • FIG. 5B is a diagram showing an image of the image data P.
  • FIG. 5C is a diagram showing an image of the filter F.
  • FIG. 6 is a cross-sectional view showing a configuration example of the storage device.
  • FIG. 7A to 7C are cross-sectional views showing structural examples of transistors.
  • FIG. 8A is a top view showing a structural example of the transistor.
  • 8B and 8C are cross-sectional views showing a structural example of the transistor.
  • FIG. 9A is a top view showing a structural example of the transistor.
  • 9B and 9C are cross-sectional views showing a structural example of the transistor.
  • FIG. 10A is a top view showing a structural example of the transistor.
  • 10B and 10C are cross-sectional views showing a structural example of the transistor.
  • FIG. 11A is a top view showing a structural example of the transistor.
  • 11B and 11C are cross-sectional views showing a structural example of the transistor.
  • FIG. 12A is a top view showing a structural example of the transistor.
  • FIG. 12B and 12C are cross-sectional views showing a structural example of the transistor.
  • FIG. 13A is a top view showing a structural example of the transistor.
  • 13B and 13C are cross-sectional views showing a structural example of the transistor.
  • 14A and 14B are cross-sectional views showing a structural example of the transistor.
  • FIG. 15 is a cross-sectional view showing a configuration example of the storage device.
  • 16A and 16B are cross-sectional views showing a structural example of the transistor.
  • FIG. 17A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 17B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 17A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 17B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • FIG. 17A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 17C is a diagram illustrating an ultrafine electron beam diffraction pattern of the CAAC-IGZO film.
  • FIG. 18A is a top view of the semiconductor wafer.
  • FIG. 18B is a top view of the chip.
  • FIG. 19A is a flowchart illustrating an example of a manufacturing process of electronic components.
  • FIG. 19B is a schematic perspective view of an electronic component.
  • 20A and 20B are diagrams for explaining the configuration of the electronic device.
  • 21A and 21B are diagrams for explaining the configuration of the electronic device.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.
  • gate electrode on the gate insulating layer does not exclude those containing other components between the gate insulating layer and the gate electrode.
  • the code when the same code is used for a plurality of elements, and when it is particularly necessary to distinguish them, the code may be "_1", “_2", “[n]", “[m,”. It may be described with an identification code such as "n]".
  • the second wiring GL is described as wiring GL [2].
  • “electrically connected” includes a case where they are connected via "something having some kind of electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitive elements, and other elements having various functions. Further, even when it is expressed as “electrically connected”, there is a case where there is no physical connection part in the actual circuit and only the wiring is extended.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the "terminal" in the electric circuit means a portion where current or potential input (or output) and signal reception (or transmission) are performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • a “capacitive element” has a configuration in which two electrodes face each other via an insulator (dielectric). Further, in the present specification and the like, the “capacitive element” has a structure in which two electrodes face each other via an insulator, a structure in which two wires face each other via an insulator, or a structure in which the two wires face each other through an insulator. The case where two wirings are arranged via an insulator is included. Further, in the present specification and the like, the “capacitor element” may be referred to as a “capacitor", a “capacitor”, or a “capacitor”.
  • the “voltage” often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential). Therefore, the voltage and the potential difference can be rephrased.
  • a transistor is an element having at least three terminals including a source, a drain, and a gate. Then, a channel forming region is provided between the source (source terminal, source region, or source electrode) and the drain (drain terminal, drain region, or drain electrode), and the source and the source are via the channel forming region. A current can flow between the drain and the drain.
  • the channel forming region means a region in which a current mainly flows.
  • the functions of the source and the drain may be interchanged when transistors having different polarities are used or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain can be used interchangeably.
  • the off current means a drain current when the transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • the off state is a state in which the gate voltage Vgs with respect to the source is lower than the threshold voltage Vth in the n-channel type transistor, and the gate voltage Vgs with respect to the source is in the p-channel type transistor. A state higher than the threshold voltage Vth. That is, the off-current of the n-channel transistor may be the drain current when the voltage Vgs of the gate with respect to the source is lower than the threshold voltage Vth.
  • drain may be read as source. That is, the off current may refer to the source current when the transistor is in the off state. In addition, it may be called a leak current in the same meaning as an off current. Further, in the present specification and the like, the off current may refer to the current flowing between the source and the drain when the transistor is in the off state.
  • the on-current may refer to the current flowing between the source and the drain when the transistor is in the on state (also referred to as the conduction state).
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like.
  • the metal oxide when a metal oxide is used in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplification action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor (metal oxide semiconductor). That is, a transistor having a metal oxide in the channel forming region can be called an "oxide semiconductor transistor" or an "OS transistor". Similarly, a "transistor using an oxide semiconductor” is also a transistor having a metal oxide in a channel forming region.
  • a metal oxide having nitrogen may also be referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • the semiconductor device according to one embodiment of the present invention includes a product-sum calculation circuit and a storage device. Further, the semiconductor device according to one embodiment of the present invention has a structure in which a layer having an OS transistor is laminated above a layer having a transistor formed on a semiconductor substrate. The OS transistor has a property that the off-current is very small.
  • FIG. 1 is a schematic perspective view showing a configuration example of a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 shown in FIG. 1 has a structure having a layer 101 and a layer 102, and the layers 102 are laminated and provided above the layer 101.
  • the layer 101 and the layer 102 are provided with circuits that can function by utilizing the semiconductor characteristics, respectively.
  • the main signal flow is indicated by arrows or lines, and the power supply line and the like may be omitted.
  • the semiconductor device 100 includes a word line driver circuit 111, a bit line driver circuit 112, and a product-sum calculation block 113.
  • the word line driver circuit 111 and the bit line driver circuit 112 are provided on the layer 101, and the product-sum calculation block 113 is provided across the layers 101 and 102.
  • the word line driver circuit 111 and the bit line driver circuit 112 are configured by using transistors formed on the semiconductor substrate SUB.
  • the semiconductor substrate SUB is not particularly limited as long as it can form a channel region of a transistor.
  • a single crystal silicon substrate, a single crystal germanium substrate, a compound semiconductor substrate (SiC substrate, a GaN substrate, etc.), an SOI (Silicon on Insulator) substrate, or the like can be used.
  • the SOI substrate is formed by, for example, implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and to eliminate defects generated in the surface layer.
  • SIMOX Separatation by Implanted Oxygen
  • the SOI substrate formed in the above can be used.
  • the transistor formed by using the single crystal substrate has a single crystal semiconductor in the channel forming region.
  • the product-sum calculation block 113 is configured by using a transistor formed on the semiconductor substrate SUB and an OS transistor. Since the OS transistor can be formed by using a method such as a thin film method, it can be laminated and provided on the semiconductor substrate SUB. That is, in the layer 101, a circuit is configured by using the transistors formed on the semiconductor substrate SUB, and in the layer 102, the circuit is configured by using the OS transistors.
  • a transistor formed on a single crystal silicon substrate is called a Si transistor.
  • a circuit configured by using a Si transistor can operate at high speed.
  • the chip area of the semiconductor device 100 can be reduced (miniaturization of the semiconductor device 100) as compared with the case where the product-sum calculation block 113 is configured using only Si transistors. Can be done. Further, since the OS transistor can be manufactured by using the same manufacturing apparatus as the Si transistor, it can be manufactured at low cost.
  • the OS transistor since the band gap of the oxide semiconductor is 2.5 eV or more, preferably 3.0 eV or more, the OS transistor has a property that the leakage current due to thermal excitation is small and the off current is very small.
  • the off-current refers to the current that flows between the source and the drain when the transistor is in the off state.
  • the metal oxide used in the channel forming region of the OS transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn).
  • an oxide semiconductor In—M—Zn oxide (the element M is one or more selected from, for example, Al, Ga, Y and Sn) is typical.
  • the oxide semiconductor can be made i-type (intrinsic) or substantially i-type.
  • Such an oxide semiconductor can be called a highly purified oxide semiconductor.
  • the word line driver circuit 111 provided in the layer 101 and the portion provided in the layer 102 of the product-sum calculation block 113 are electrically connected by a wiring WL.
  • the bit line driver circuit 112 provided on the layer 101 and the portion provided on the layer 102 of the product-sum calculation block 113 are electrically connected by the wiring BL.
  • the word line driver circuit 111 and the bit line driver circuit 112 are configured by using Si transistors has been described, but an OS transistor may be used.
  • FIG. 2A is a schematic perspective view showing a configuration example of the product-sum calculation block 113.
  • the product-sum calculation block 113 has m ⁇ n product-sum calculation units 10, wiring WL, and wiring BL (m and n are integers of 1 or more).
  • m multiply-accumulate units 10 in one column and n product-sum calculation units 10 in one row are arranged in a matrix (also referred to as a matrix), and [1,1], [m, 1] shown in FIG. 2A. ], [1, n], [m, n] indicate the address of the multiply-accumulate operation unit 10.
  • Each product-sum calculation unit 10 is electrically connected to the wiring WL and the wiring BL.
  • the product-sum calculation unit 10 is provided across the layer 101 and the layer 102, and the portion provided in the layer 102 of the product-sum calculation unit 10 is provided in the circuit MEM and the portion provided in the layer 101 of the product-sum calculation unit 10. Is called a circuit MAC.
  • FIG. 2B is a schematic perspective view showing a configuration example of the product-sum calculation unit 10.
  • the circuit MEM and the circuit MAC are electrically connected by the wiring WS and the wiring WO.
  • FIG. 3 is a circuit diagram showing a configuration example of the product-sum calculation unit 10.
  • the product-sum calculation unit 10 has a circuit MEM, a circuit MAC, a wiring REF, a wiring PC, a wiring RD, a wiring DX, a wiring DA, a wiring DB, a wiring CX, s wiring WS, and t wiring WO (s).
  • T is an integer greater than or equal to 1).
  • the circuit MEM and the circuit MAC are electrically connected via s wiring WS and t wiring WO. Further, as shown in FIG. 3, among the wiring WL and the wiring BL of the product-sum calculation block 113, s wiring WL and t wiring BL are arranged in the circuit MEM.
  • circuit MEM has t precharge circuits 12 and s ⁇ t memory cells 11, and s memory cells 11 in a row and t memory cells 11 in a row are arranged in a matrix. [1,1], [s, 1], [1, t], and [s, t] shown in FIG. 3 indicate the addresses of the memory cells 11.
  • FIG. 3 a circuit diagram is shown for the memory cells 11 [1,1], and the memory cells 11 [s, 1], the memory cells 11 [1, t], and the memory cells 11 [s, t] are shown. Omits the circuit diagram.
  • the memory cell 11 is electrically connected to the wiring WS and the wiring WO, and when k is an integer of 1 or more and s or less and l is an integer of 1 or more and t or less, the memory cell 11 [k, l] is the wiring WS. It is electrically connected to [k] and the wiring WO [l] (k and l are not shown). Further, the memory cells 11 [k, l] are electrically connected to the wiring WL [k] and the wiring BL [l].
  • the precharge circuit 12 is electrically connected to the wiring WO, and the precharge circuit 12 [l] is electrically connected to the wiring WO [l]. Further, the precharge circuit 12 is electrically connected to the wiring REF and the wiring PC.
  • the precharge circuit 12 has a transistor 25 and has a function of precharging the wiring WO.
  • One of the source or drain of the transistor 25 is electrically connected to the wiring REF
  • the other of the source or drain of the transistor 25 is electrically connected to the wiring WO
  • the gate of the transistor 25 is electrically connected to the wiring PC. Will be done. That is, when a high level potential is applied to the wiring PC, the transistor 25 is turned on, and the precharge circuit 12 has a function of precharging the wiring WO at the potential supplied to the wiring REF.
  • the memory cell 11 has a transistor 21 to a transistor 23, and a capacity 24.
  • One of the source or drain of the transistor 21 is electrically connected to the wiring BL, the other of the source or drain of the transistor 21 is electrically connected to the gate of the transistor 22 and one electrode of the capacitance 24, and the transistor 21 is connected.
  • the gate of is electrically connected to the wiring WL.
  • One of the source or drain of the transistor 22 is electrically connected to one of the source or drain of the transistor 23, and the other of the source or drain of the transistor 23 is electrically connected to the wiring WO.
  • the other of the source or drain of the transistor 22 is electrically connected to the reference potential, and the other electrode of the capacitance 24 is electrically connected to, for example, the reference potential.
  • the connection between the source or drain of the transistor 21 and the gate of the transistor 22 and one electrode of the capacitance 24 is referred to as a node N1.
  • the memory cell 11 has a function of storing data by accumulating and holding an electric charge.
  • the memory cell 11 has, for example, a function of storing binary data (high level or low level).
  • the low level is represented by using the above-mentioned reference potential.
  • a potential representing a high level can be supplied to the wiring REF.
  • data is written by using the wiring BL and the wiring WL.
  • the wiring BL functions as a bit line
  • the wiring WL functions as a word line
  • the transistor 21 acts as a switch that makes one electrode of the capacitance 24 and the wiring BL conductive or non-conducting. Function.
  • Data is written by applying a high-level potential to the wiring WL, making one electrode of the capacitance 24 and the wiring BL conductive, and writing the potential of the wiring BL to the node N1.
  • data reading is performed using the wiring WO, the wiring WS, and the precharge circuit 12.
  • the transistor 22 is in a conductive or non-conducting state depending on the potential of the node N1
  • the transistor 23 is a switch that makes one of the source or drain of the transistor 22 and the wiring WO conductive or non-conducting. Functions as.
  • the wiring WO is placed in a floating state (electrically floating state), and the wiring WS This is done by applying a high level potential to the wiring WO to make one of the source or drain of the transistor 22 conductive. That is, when the potential of the node N1 is high, the transistor 22 is in a conductive state, and the wiring WO is at a low level (reference potential). When the potential of node N1 is low, the transistor 22 is non-conducting and the wiring WO remains high.
  • a high level potential potential supplied to the wiring REF
  • the transistors 21 to 23 and the transistor 25 are transistors (OS transistors) having a metal oxide in the channel forming region.
  • transistors OS transistors
  • indium and element M (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium) in the channel formation region of the transistor 21.
  • Hafnium, tantalum, tungsten, magnesium, etc. one or more
  • metal oxides having any one of zinc can be used.
  • a metal oxide composed of indium, gallium, and zinc is preferable.
  • the memory cell 11 can hold the electric charge accumulated in the capacity 24 for a long time by using the OS transistor for the transistor 21.
  • the electric charge accumulated in the capacity 24 can be retained even if the capacity value of the capacity 24 of the memory cell 11 is reduced.
  • the OS transistor does not easily increase the off-current even in a high temperature environment, and the memory cell 11 can be a highly reliable memory cell.
  • the transistor 21 to the transistor 23 and the transistor 25 may have a back gate.
  • the threshold voltage of the transistor 21 can be increased or decreased by applying a predetermined potential to the back gate of the transistor 21.
  • the on-current of the transistor 21 can be increased by electrically connecting the back gate of the transistor 21 to the gate of the transistor 21.
  • the capacity 24 has a structure in which an insulator is sandwiched between conductors serving as electrodes.
  • the conductor constituting the electrode in addition to metal, a semiconductor to which conductivity is imparted can be used.
  • the circuit MAC has a decoder circuit 13, a register circuit 14, t circuits 15, a multiplication circuit 16, an addition circuit 17, a register circuit 18, and t wiring WTs.
  • the multiplication circuit 16 and the addition circuit 17 form a product-sum calculation circuit.
  • the circuit MAC can be configured by, for example, a CMOS (Complementary Metal Oxide Semiconductor) circuit using a Si transistor.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS circuit is composed of, for example, an n-channel transistor and a p-channel transistor formed on a single crystal silicon substrate, and is represented by a high level or a low level (High or Low, H or L, 1 or 0, etc.). It is widely used as a circuit (also referred to as a digital circuit or a logic circuit) that handles a digital signal represented by (may be).
  • a signal having a plurality of bits of information may be input to the wiring DX, the wiring DA, and the wiring CX.
  • the signal input to the wiring DX can be a signal having an amount of information of 8 bits, 16 bits, 32 bits, or 64 bits.
  • the decoder circuit 13 has a function of being electrically connected to the wiring CX and the s wiring WS, decoding the signal input to the wiring CX, and driving the s wiring WS. More specifically, the decoder circuit 13 selects one from the wiring WS [1] to the wiring WS [s] according to the signal input to the wiring CX, and applies a high level potential to the selected wiring WS. ..
  • the register circuit 14 is electrically connected to the wiring DX and has a function of temporarily holding a signal input to the wiring DX.
  • the register circuit 14 holds the signal input to the wiring DX and outputs it to the multiplication circuit 16.
  • FIG. 4A A circuit diagram of a configuration example of the circuit 15 is shown in FIG. 4A.
  • the circuit 15 includes an inverter 41 to an inverter 43, a transistor 44 to a transistor 47, a wiring VD, and a wiring VS.
  • One of the source or drain of the transistor 44 is electrically connected to the wiring VD
  • the other of the source or drain of the transistor 44 is electrically connected to one of the source or drain of the transistor 45, and the source or drain of the transistor 45.
  • the other is electrically connected to one of the source or drain of the transistor 46, the input terminal of the inverter 42, and the output terminal of the inverter 41, and the other of the source or drain of the transistor 46 is one of the source or drain of the transistor 47.
  • the other of the source or drain of the transistor 47 is electrically connected to the wiring VS.
  • the gate of the transistor 44 is electrically connected to the output terminal of the inverter 43
  • the gate of the transistor 45 is electrically connected to the gate of the transistor 46 and the wiring WO
  • the gate of the transistor 47 is the input terminal of the inverter 43.
  • And are electrically connected to the wiring RD.
  • the output terminal of the inverter 42 is electrically connected to the input terminal of the inverter 41 and the wiring WT.
  • a high power potential VDD is supplied to the wiring VD, and a low power potential VSS is supplied to the wiring VS.
  • the low power supply potential VSS may be used as a reference potential in the semiconductor device 100.
  • the inverter 43 when a high-level potential is applied to the wiring RD, the inverter 43 outputs a low-level potential, so that the transistor 44 and the transistor 47 are turned on, and the transistor 45 and the transistor 46 function as an inverter. Further, since the inverter 41 and the inverter 42 form an inverter loop and have a function as a memory, the circuit 15 has a potential state (high level or low level) of the wiring WO when a high level potential is applied to the wiring RD. ), Held by the inverter 41 and the inverter 42, and output to the wiring WT.
  • the signal output to the wiring WT is multiplied by the signal output from the register circuit 14 in the multiplication circuit 16 and output to the addition circuit 17.
  • the addition circuit 17 adds the signal output from the multiplication circuit 16 and the signal input to the wiring DA, and outputs the signal to the register circuit 18.
  • the register circuit 18 temporarily holds the signal output from the addition circuit 17 and outputs the signal to the outside of the product-sum calculation unit 10 via the wiring DB.
  • the decoder circuit As for the decoder circuit, the register circuit, the multiplication circuit, and the adder circuit, since the decoder circuit, the register circuit, the multiplication circuit, and the adder circuit each composed of the CMOS circuit are known, the description thereof will be omitted.
  • the signal input to the wiring DX is referred to as a data signal X
  • the signal input to the wiring DA is referred to as a data signal A
  • the signal output to the wiring DB is referred to as a data signal B.
  • the signal output to the t wiring WTs (wiring WT [1] to wiring WT [t]) is referred to as a data signal W.
  • the product-sum calculation unit 10 has a function of outputting the data signal B, and the data signal B can be rephrased as the result of multiplying the data signal X by the data signal W and adding the data signal A. ..
  • the circuit MEM since the circuit MEM has s ⁇ t memory cells 11, the circuit MEM has a function of storing the data signal W [1] to the data signal W [s] in the memory cell 11.
  • the data signal W [1] to the data signal W [s] can be read out at intervals by driving the wiring WS [1] to the wiring WS [s].
  • FIG. 4B shows a timing chart for reading the data signal W [1] to the data signal W [3] out of the data signals W [1] to W [s] to the wiring WT.
  • FIG. 4B is a timing chart showing the potential states (high level or low level) of the wiring PC, wiring WS [1] to wiring WS [3], wiring RD, wiring WO, and wiring WT at time T1 to time T9. is there.
  • the wiring PC becomes high level at time T1, and the wiring WO is precharged at a high level potential.
  • the wiring WS [1] reaches a high level at time T2
  • the wiring WO is in a potential state corresponding to the data stored in the memory cells 11 [1,1] to the memory cells 11 [1, t] (FIG. In 4B, it is written as W [1]).
  • the wiring RD reaches a high level at time T3
  • the potential state of the wiring WO is output to the wiring WT.
  • the wiring PC becomes a high level, and the wiring WO is precharged at a high level potential.
  • the wiring WS [2] reaches a high level at time T5
  • the wiring WO is in a potential state corresponding to the data stored in the memory cells 11 [2, 1] to the memory cells 11 [2, t] (FIG. In 4B, it is written as W [2]).
  • the wiring RD reaches a high level at time T6
  • the potential state of the wiring WO is output to the wiring WT. Since the same applies to time T7 to time T9, the description thereof will be omitted.
  • a plurality of data signals X and a plurality of data signals A can be prepared and input to the product-sum calculation unit 10 at different times to perform a plurality of product-sum operations. ..
  • s data signals X data signal X [1] to data signal X [s]
  • s data signals A data signal A [1] to data signal A [s]
  • Each of the data signal X [1] to the data signal X [s] is multiplied by the data signal W [1] to the data signal W [s] read from the memory cell 11, and the data signal A [1] to the data signal A
  • s data signals B data signal B [1] to data signal B [s]
  • data signal B [k] data signal X [k] ⁇ data signal W [k] + data signal A [k].
  • the data signal B data signal X [1] ⁇ data signal W [1] + Data signal X [2] x data signal W [2] + (omitted in the middle) + data signal X [s-1] x data signal W [s-1] + data signal X [s] x data signal W [s] Can be obtained.
  • data signal B data signal X [1] x data signal W [1] + data signal X [2] x data signal W [2] + (omitted in the middle) + data signal X [8] x data signal W [8] + data signal X [9] ⁇ data signal W [9] can be used, for example, in a convolution calculation for image data.
  • FIG. 5B shows an image diagram of the image data P
  • FIG. 5C shows an image diagram of the filter F.
  • Y (x, y) ⁇ a ( ⁇ bP (a + x-1, b + y-1) x F (a, b)) (a5) Is.
  • a is an integer of 1 to u
  • b is an integer of 1 to v
  • x is an integer of 1 to p-u + 1
  • y is an integer of 1 to q-v + 1.
  • the convolution operation for the image data is performed by calculating Y (1,1) to Y (u, v) using the product-sum operation.
  • a convolution operation By performing a convolution operation on the image data, for example, an edge of the image can be detected. Further, by performing the convolution operation a plurality of times, features of the image data such as the shape and pattern of the image can be detected, and such a convolution operation is used in image recognition.
  • the product-sum calculation unit 10 can perform the convolution calculation.
  • the parameters of the filter F used in the convolution operation are generated by learning, for example, and the parameters of the filter F after learning are repeatedly used.
  • the product-sum calculation unit 10 since the parameters of the filter F are taken out as the data signal W by using the wiring WS and the wiring WO of the individual product-sum calculation units 10, the product-sum calculation is performed in that the parameters of the filter F are repeatedly used. Unit 10 is efficient.
  • the product-sum calculation on the image data P (1,1) to P (1, v) is performed by the product-sum calculation unit 10 [1,1] on the image data P (2,1) to P (2, v).
  • the product-sum operation for the product-sum operation unit 10 [2,1] (omitted in the middle), and the product-sum operation for the image data P (u, 1) to P (u, v) is performed by the product-sum operation unit 10 [u, It can be done in 1], and Y (1,1) can be calculated by adding the results.
  • the product-sum calculation unit 10 is used for a convolution calculation for image data, but the product-sum calculation is often used in a neural network that imitates a neural network composed of neurons and synapses.
  • the product-sum calculation unit 10 can also be used for the neural network.
  • the parameter of the filter F corresponds to the weight coefficient
  • the product-sum calculation unit 10 efficiently uses the weight coefficient by storing the weight coefficient in the memory cell 11. Can be done.
  • a layer having an OS transistor is laminated above a layer having a transistor formed on a semiconductor substrate, and a memory cell is formed by using the OS transistor. Since the off-current of the OS transistor is very small, the memory cell configured by using the OS transistor can hold the stored data for a long time.
  • a product-sum calculation circuit is configured by using transistors formed on a semiconductor substrate, and the product-sum calculation circuit is electrically connected to memory cells provided stacked above via wiring WS and wiring WO. Will be done.
  • the semiconductor device 100 has a plurality of product-sum calculation units 10 in which a product-sum calculation circuit and a memory cell are combined, and each of the product-sum calculation units 10 has a parameter (or weight coefficient) of a filter F stored in the memory cell. By reading out, the convolution operation (or the calculation using the neural network) can be performed efficiently.
  • the semiconductor device 100 can be suitably used for a convolution operation in which the parameters of the filter F are repeatedly used (or a calculation of a neural network in which the weighting coefficient is repeatedly used).
  • the semiconductor device 100 Since the semiconductor device 100 is provided with memory cells stacked above the product-sum calculation circuit, the semiconductor device 100 is small. Since the off-current of the OS transistor does not easily increase even in a high temperature environment, it can be a memory cell having high reliability against heat generation of the product-sum calculation circuit. Further, since the OS transistor can be manufactured by using the same manufacturing device as the Si transistor, the semiconductor device 100 can be manufactured at low cost.
  • Embodiment 2 In this embodiment, a configuration example of a transistor constituting the semiconductor device 100 described in the above embodiment will be described. In the present embodiment, a configuration example of a semiconductor device having a structure in which a layer having an OS transistor is laminated above a layer having a Si transistor formed on a single crystal silicon substrate will be described.
  • the semiconductor device shown in FIG. 6 includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 7A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 7B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 7C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 corresponds to the transistor 21 shown in the above embodiment, and the transistor 500 corresponds to a second gate (bottom gate, back) in addition to the first gate (also referred to as a top gate or simply a gate). It also has a gate).
  • the transistor 300 corresponds to, for example, the transistor 47 included in the semiconductor device 100, and the capacitance element 600 corresponds to the capacitance 24.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region. Since the transistor 500 has a feature that the off-current is very small and the off-current does not easily increase even in a high temperature environment, in the above-described embodiment, by using the transistor 500 in the semiconductor device 100, the semiconductor device can be made reliable. It can be an expensive semiconductor device.
  • the transistor 500 is provided above the transistor 300, and the capacitive element 600 is provided above the transistor 300 and the transistor 500.
  • the transistor 300 is provided on the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 composed of a part of the substrate 311 and a low resistance region 314a and a low resistance region 314b that function as a source region or a drain region.
  • a conductor 316 an insulator 315
  • a semiconductor region 313 composed of a part of the substrate 311 and a low resistance region 314a and a low resistance region 314b that function as a source region or a drain region.
  • the transistor 300 has a top surface of the semiconductor region 313 and a side surface in the channel width direction covered with a conductor 316 via an insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor is included in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like. It preferably contains crystalline silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum laminated on the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 6 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed by using, for example, a heated desorption gas analysis (TDS analysis) method or the like.
  • TDS analysis the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower relative permittivity than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitance element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is single-layered or laminated. Can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • Insulator 510, insulator 512, insulator 514, and insulator 516 are laminated on the insulator 384 in this order.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • a film having a barrier property so that hydrogen and impurities do not diffuse from the area where the substrate 311 or the transistor 300 is provided to the area where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the film having a barrier property against hydrogen for example, it is preferable to use metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by using a material having a relatively low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (conductor 503) constituting the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the conductor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 520 arranged on the insulator 516 and the conductor 503.
  • the conductor 522 placed on the conductor 520 the insulator 524 placed on the conductor 522, the oxide 530a placed on the insulator 524, and the oxide 530a.
  • the arranged oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • An insulator 580 in which an opening is formed by superimposing between them, a conductor 560 arranged in the opening, an oxide 530b, a conductor 542a, a conductor 542b, an insulator 580, and a conductor 560. It has an insulator 550 arranged between, an oxide 530b, a conductor 542a, a conductor 542b, and an oxide 530c arranged between an insulator 580 and an insulator 550.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as the conductor 542.
  • the transistor 500 a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated is shown in a region where a channel is formed and in the vicinity thereof, but the present invention is limited to this. It's not a thing.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 6, 7A, and 7B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate electrode. Further, the conductor 503 may function as a second gate electrode. In that case, the Vth of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, it is possible to make the Vth of the transistor 500 larger than 0V and reduce the off-current. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is called a slurried channel (S-channel) structure.
  • the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b functioning as the source electrode and the drain electrode are said to be type I as in the channel formation region. It has characteristics. Further, since the side surface and the periphery of the oxide 530 in contact with the conductor 542a and the conductor 542b are in contact with the insulator 544, it can be type I as in the channel forming region. In addition, in this specification and the like, type I can be treated as the same as high-purity authenticity described later. Further, the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure. By adopting the S-channel structure, it is possible to increase the resistance to the short-channel effect, in other words, to make a transistor in which the short-channel effect is unlikely to occur.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the insulator 520, the insulator 522, the insulator 524, and the insulator 550 have a function as a gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating are those in which the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • Insulator 522 is a so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator containing the ⁇ k material in a single layer or in a laminated manner. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • an insulator containing an oxide of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed by using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • by combining the insulator of the high-k material with silicon oxide or silicon oxide nitride it is possible to obtain an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity.
  • the insulator 520, the insulator 522, and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 containing the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or an ALD (Atomic Layer Deposition) method.
  • a metal oxide that functions as an oxide semiconductor will be described in another embodiment.
  • a metal oxide having a low carrier density for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen deficiency, the transistor may have normally-on characteristics. Furthermore, a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for metal oxides. However, it is difficult to quantitatively evaluate the defect. Therefore, in the case of metal oxides, the carrier density may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as the parameter of the metal oxide, the carrier density assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier density" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be imparted by using a metal oxide in which impurities such as hydrogen are sufficiently reduced in the channel formation region of the transistor.
  • the carrier density of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm -3 or less, and preferably less than 1 ⁇ 10 17 cm -3. Is more preferably less than 1 ⁇ 10 16 cm -3 , even more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier density of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542 when the conductor 542 (conductor 542a and the conductor 542b) and the oxide 530 come into contact with each other.
  • the conductor 542 may oxidize. It is highly probable that the conductivity of the conductor 542 will decrease due to the oxidation of the conductor 542.
  • the diffusion of oxygen in the oxide 530 into the conductor 542 can be rephrased as the conductor 542 absorbing the oxygen in the oxide 530.
  • oxygen in the oxide 530 diffuses into the conductor 542 (conductor 542a and the conductor 542b), so that the oxygen in the oxide 530 diffuses between the conductor 542a and the oxide 530b, and the conductor 542b and the oxide 530b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 542, it is presumed that the different layer has insulating properties.
  • the three-layer structure of the conductor 542, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal, an insulator, and a semiconductor, and has a MIS (Metal-Insulator-Semiconductor) structure. Alternatively, it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542 and the oxide 530b.
  • the different layer is formed between the conductor 542 and the oxide 530c, or when the different layer is conductive. It may be formed between the body 542 and the oxide 530b, and between the conductor 542 and the oxide 530c.
  • a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more, which functions as a channel forming region in the oxide 530 it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more, which functions as a channel forming region in the oxide 530. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the semiconductor material that can be used for the oxide 530 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, or the like
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered materials include graphene, silicene, chalcogenides and the like.
  • a chalcogenide is a compound containing a chalcogen.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 530 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 530 include molybdenum sulfide (typically MoS 2 ), molybdenum selenate (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • the oxide 530 can suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is the oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542 (conductor 542a and conductor 542b) that functions as a source electrode and a drain electrode is provided on the oxide 530b.
  • the conductors 542 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lanterns, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a region 543 may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542 and its vicinity thereof.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543 may be reduced.
  • a metal compound layer containing the metal contained in the conductor 542 and the component of the oxide 530 may be formed in the region 543. In such a case, the carrier density of the region 543 increases, and the region 543 becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542 and suppresses the oxidation of the conductor 542. At this time, the insulator 544 may be provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used. it can.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the insulator 544 is not an indispensable configuration when the conductor 542 is a material having oxidation resistance or the conductivity does not significantly decrease even if oxygen is absorbed. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that releases oxygen by heating.
  • the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms / cm 3 or more, and more preferably 2.
  • It is an oxide film having a ratio of 0.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower.
  • silicon oxide with excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and vacancies.
  • Silicon oxide can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen can be effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 7A and 7B, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 to reduce the conductivity. As the conductive material having a function of suppressing the diffusion of oxygen, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542 via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores , Or a resin or the like is preferable.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 may have a shape having a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580.
  • oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • the aluminum oxide film formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used.
  • a material having a relatively low dielectric constant as an interlayer film it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitive element 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 are shown as a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • a transistor having an oxide semiconductor By using this structure, in a semiconductor device using a transistor having an oxide semiconductor, fluctuations in electrical characteristics can be suppressed and reliability can be improved. Alternatively, a transistor having an oxide semiconductor having a large on-current can be provided. Alternatively, a transistor having an oxide semiconductor having a small off-current can be provided. Alternatively, it is possible to provide a semiconductor device with reduced power consumption. Alternatively, in a semiconductor device using a transistor having an oxide semiconductor, miniaturization or high integration can be achieved.
  • the transistor 500 of the semiconductor device shown in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • FIG. 8A is a top view of the transistor 510A.
  • FIG. 8B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 8A.
  • FIG. 8C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 8A.
  • some elements are omitted for the purpose of clarifying the figure.
  • FIG. 8A, 8B and 8C show the transistor 510A and the insulator 511, insulator 512, insulator 514, insulator 516, insulator 580, insulator 582, and insulator 584 that function as interlayer films. There is. Further, a conductor 546 (conductor 546a and a conductor 546b) that is electrically connected to the transistor 510A and functions as a contact plug, and a conductor 503 that functions as wiring are shown.
  • the conductor 510A includes a conductor 560 (conductor 560a and conductor 560b) that functions as a first gate electrode, a conductor 505 (conductor 505a, and a conductor 505b) that functions as a second gate electrode, and the conductor 505b.
  • An insulator 550 that functions as a first gate insulating film, an insulator 521 that functions as a second gate insulating film, an insulator 522, and an insulator 524, and an oxide 530 (oxidation) having a region in which a channel is formed.
  • It has an object 530a, an oxide 530b, and an oxide 530c), a conductor 542a that functions as one of the source or drain, a conductor 542b that functions as the other of the source or drain, and an insulator 574.
  • the oxide 530c, the insulator 550, and the conductor 560 are arranged in the opening provided in the insulator 580 via the insulator 574. Further, the oxide 530c, the insulator 550, and the conductor 560 are arranged between the conductor 542a and the conductor 542b.
  • the insulator 511 and the insulator 512 function as an interlayer film.
  • silicon oxide, silicon nitride nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) Insulators such as TiO 3 (BST) can be used in single layers or in layers.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. Therefore, it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate) for the insulator 511. Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the oxygen is difficult to permeate). Further, for example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 511.
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 503 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 503 and the height of the upper surface of the insulator 512 can be made about the same.
  • the conductor 503 is shown to have a single layer structure, the present invention is not limited to this.
  • the conductor 503 may have a multilayer structure of two or more layers.
  • the conductor 560 may function as a first gate electrode. Further, the conductor 505 may function as a second gate electrode.
  • the threshold voltage of the transistor 510A can be controlled by changing the potential applied to the conductor 505 independently without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 505, the threshold voltage of the transistor 510A can be made larger than 0V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 505, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the electric field generated from the conductor 560 and the electric field generated from the conductor 505 are generated. And can cover the channel forming region formed in the oxide 530.
  • the channel forming region can be electrically surrounded by the electric field of the conductor 560 having the function as the first gate electrode and the electric field of the conductor 505 having the function as the second gate electrode. That is, it has a surroundd channel (S-channel) structure, similar to the transistor 500 described above.
  • the insulator 514 and the insulator 516 function as an interlayer film in the same manner as the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film that suppresses impurities such as water and hydrogen from being mixed into the transistor 510A from the substrate side. With this configuration, it is possible to prevent impurities such as hydrogen and water from diffusing from the substrate side to the transistor 510A side of the insulator 514.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 505 that functions as the second gate
  • the conductor 505a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 505b is further formed inside.
  • the heights of the upper surfaces of the conductors 505a and 505b and the heights of the upper surfaces of the insulator 516 can be made about the same.
  • the transistor 510A shows a configuration in which the conductor 505a and the conductor 505b are laminated
  • the present invention is not limited to this.
  • the conductor 505 may be provided as a single layer or a laminated structure having three or more layers.
  • the conductor 505a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule (the oxygen is difficult to permeate).
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 505a since the conductor 505a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 505b from being oxidized and the conductivity from being lowered.
  • the conductor 505 also functions as a wiring
  • a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 505b.
  • the conductor 503 does not necessarily have to be provided.
  • the conductor 505b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 521, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 522 preferably has a barrier property. Since the insulator 522 has a barrier property, it functions as a layer for suppressing the mixing of impurities such as hydrogen from the peripheral portion of the transistor 510A into the transistor 510A.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ) or ( It is preferable to use an insulator containing a so-called high-k material such as Ba, Sr) TiO 3 (BST) in a single layer or in a laminate. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • an insulator 521 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • FIG. 8 shows a three-layer laminated structure as the second gate insulating film, it may be a laminated structure of two or less layers or four or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 530 having a region functioning as a channel forming region has an oxide 530a, an oxide 530b on the oxide 530a, and an oxide 530c on the oxide 530b.
  • the oxide 530a under the oxide 530b it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a.
  • the oxide 530c on the oxide 530b it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 an oxide semiconductor which is a kind of the above-mentioned metal oxide can be used.
  • the oxide 530c is preferably provided in the opening provided in the insulator 580 via the insulator 574.
  • the insulator 574 has a barrier property, it is possible to prevent impurities from the insulator 580 from diffusing into the oxide 530.
  • One of the conductors 542 functions as a source electrode and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component can be used. ..
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a barrier layer may be provided on the conductor 542.
  • the barrier layer it is preferable to use a substance having a barrier property against oxygen or hydrogen. With this configuration, it is possible to suppress the oxidation of the conductor 542 when the insulator 574 is formed.
  • a metal oxide can be used for the barrier layer.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide.
  • silicon nitride formed by the CVD method may be used.
  • the range of material selection of the conductor 542 can be expanded.
  • a material having low oxidation resistance but high conductivity such as tungsten or aluminum, can be used.
  • a conductor that is easy to form a film or process can be used.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 via the oxide 530c and the insulator 574.
  • the insulator 550 may have a laminated structure like the second gate insulating film.
  • an insulator that functions as a gate insulating film in a laminated structure of a high-k material and a thermally stable material, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. It becomes.
  • a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b on the conductor 560a.
  • the conductor 560a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms, similarly to the conductor 505a.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the material selectivity of the conductor 560b can be improved. That is, by having the conductor 560a, it is possible to suppress the oxidation of the conductor 560b and prevent the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be reduced to form a conductor. This can be called an OC (Oxide Controller) electrode.
  • OC Oxide Controller
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560 functions as wiring, it is preferable to use a conductor having high conductivity for the conductor 560b. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, titanium or titanium nitride may be laminated with the above-mentioned conductive material.
  • Insulator 574 is arranged between the insulator 580 and the transistor 510A.
  • the insulator 574 it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.
  • the insulator 574 By having the insulator 574, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 580, the insulator 582, and the insulator 584 function as an interlayer film.
  • the insulator 582 preferably functions as a barrier insulating film that prevents impurities such as water and hydrogen from being mixed into the transistor 510A from the outside.
  • the insulator 580 and the insulator 584 like the insulator 516, preferably have a lower dielectric constant than the insulator 582.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the transistor 510A may be electrically connected to another structure via a plug or wiring such as an insulator 580, an insulator 582, and a conductor 546 embedded in the insulator 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or laminated. ..
  • a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity as the conductor 546, the conductivity as a wiring is maintained. , It is possible to suppress the diffusion of impurities from the outside.
  • FIG. 9A is a top view of the transistor 510B.
  • FIG. 9B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 9A.
  • FIG. 9C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 9A.
  • some elements are omitted for the purpose of clarifying the figure.
  • Transistor 510B is a modification of transistor 510A. Therefore, in order to prevent the description from being repeated, the points different from the transistor 510A will be mainly described.
  • the transistor 510B has a region in which the conductor 542 (conductor 542a and conductor 542b) and the oxide 530c, the insulator 550, and the conductor 560 overlap. With this structure, it is possible to provide a transistor having a high on-current. Further, it is possible to provide a transistor having high controllability.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b on the conductor 560a.
  • the conductor 560a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms, similarly to the conductor 505a.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 560a has a function of suppressing the diffusion of oxygen, the material selectivity of the conductor 560b can be improved. That is, by having the conductor 560a, it is possible to suppress the oxidation of the conductor 560b and prevent the conductivity from being lowered.
  • the insulator 574 it is preferable to provide the insulator 574 so as to cover the upper surface and the side surface of the conductor 560, the side surface of the insulator 550, and the side surface of the oxide 530c.
  • the insulator 574 it is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride or silicon nitride can be used.
  • oxidation of the conductor 560 can be suppressed. Further, by having the insulator 574, it is possible to suppress the diffusion of impurities such as water and hydrogen contained in the insulator 580 to the transistor 510B.
  • an insulator 576 having a barrier property may be arranged between the conductor 546 and the insulator 580.
  • insulator 576a and insulator 576b may be arranged between the conductor 546 and the insulator 580.
  • the insulator 576 having a barrier property it is possible to widen the range of material selection of the conductor used for the plug and the wiring. For example, by using a metal material having a property of absorbing oxygen and having high conductivity in the conductor 546, it is possible to provide a semiconductor device having low power consumption. Specifically, a material having low oxidation resistance but high conductivity such as tungsten and aluminum can be used. Further, for example, a conductor that is easy to form a film or process can be used.
  • FIG. 10A is a top view of the transistor 510C.
  • FIG. 10B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 10A.
  • FIG. 10C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 10A.
  • some elements are omitted for the purpose of clarifying the figure.
  • Transistor 510C is a modification of transistor 510A. Therefore, in order to prevent the description from being repeated, the points different from the transistor 510A will be mainly described.
  • the conductor 547a is arranged between the conductor 542a and the oxide 530b, and the conductor 547b is arranged between the conductor 542b and the oxide 530b.
  • the conductor 542a extends beyond the upper surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side, and has a region in contact with the upper surface of the oxide 530b.
  • the conductor 547 a conductor that can be used for the conductor 542 may be used.
  • the film thickness of the conductor 547 is preferably at least thicker than that of the conductor 542.
  • the transistor 510C shown in FIG. 10 can bring the conductor 542 closer to the conductor 560 than the transistor 510A.
  • the conductor 560 can be overlapped with the end of the conductor 542a and the end of the conductor 542b.
  • the substantial channel length of the transistor 510C can be shortened, and the on-current and frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is provided so as to overlap with the conductor 542a (conductor 542b).
  • the conductor 547a (conductor 547b) functions as a stopper and the oxide 530b is overetched. Can be prevented.
  • the transistor 510C shown in FIG. 10 may have a configuration in which the insulator 545 is arranged in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen and excess oxygen from being mixed into the transistor 510C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, titanium nitride, titanium nitride, silicon nitride or silicon nitride may be used.
  • the transistor 510C shown in FIG. 10 may be provided with the conductor 505 in a single layer structure.
  • an insulating film to be the insulator 516 is formed on the patterned conductor 505, and the upper portion of the insulating film is removed by a CMP method or the like until the upper surface of the conductor 505 is exposed.
  • the average surface roughness (Ra) of the upper surface of the conductor 505 may be 1 nm or less, preferably 0.5 nm or less, and more preferably 0.3 nm or less.
  • FIG. 11A is a top view of the transistor 510D.
  • FIG. 11B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 11A.
  • FIG. 11C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 11A.
  • some elements are omitted for the purpose of clarifying the figure.
  • the transistor 510D is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • the conductor 505 which has a function as a second gate, is also used as wiring without providing the conductor 503. Further, it has an insulator 550 on the oxide 530c and a metal oxide 552 on the insulator 550. Further, the conductor 560 is provided on the metal oxide 552, and the insulator 570 is provided on the conductor 560. Further, the insulator 571 is provided on the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 that suppresses the diffusion of oxygen between the insulator 550 and the conductor 560 the diffusion of oxygen into the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 530.
  • the oxidation of the conductor 560 by oxygen can be suppressed.
  • the metal oxide 552 may have a function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the electric resistance value of the metal oxide 552 can be lowered to form a conductive layer. This can be called an OC (Oxide Controller) electrode.
  • the metal oxide 552 may have a function as a part of the gate insulating film. Therefore, when silicon oxide, silicon oxide nitride, or the like is used for the insulator 550, it is preferable to use a metal oxide which is a high-k material having a high relative permittivity as the metal oxide 552.
  • a metal oxide which is a high-k material having a high relative permittivity as the metal oxide 552.
  • the laminated structure it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness.
  • the equivalent oxide film thickness (EOT) of the insulating layer that functions as the gate insulating film can be thinned.
  • the metal oxide 552 is shown as a single layer, but a laminated structure of two or more layers may be used.
  • a metal oxide that functions as a part of the gate electrode and a metal oxide that functions as a part of the gate insulating film may be laminated and provided.
  • the on-current of the transistor 510D can be improved without weakening the influence of the electric field from the conductor 560.
  • the physical thickness of the insulator 550 and the metal oxide 552 keeps the distance between the conductor 560 and the oxide 530, so that the conductor 560 and the conductor 560 are separated from each other. The leakage current with the oxide 530 can be suppressed. Therefore, by providing the laminated structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530 and the electric field strength applied from the conductor 560 to the oxide 530 can be determined. It can be easily adjusted as appropriate.
  • the metal oxide 552 it can be used as the metal oxide 552 by lowering the resistance of the oxide semiconductor that can be used for the oxide 530.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulating layer containing one or both oxides of aluminum or hafnium.
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the metal oxide 552 is not an essential configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 570 it is preferable to use an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • an insulating material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen For example, it is preferable to use aluminum oxide or hafnium oxide. As a result, it is possible to suppress the oxidation of the conductor 560 by oxygen from above the insulator 570. Further, it is possible to prevent impurities such as water or hydrogen from above the insulator 570 from being mixed into the oxide 530 via the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask. By providing the insulator 571, when the conductor 560 is processed, the side surface of the conductor 560 is approximately vertical, specifically, the angle formed by the side surface of the conductor 560 and the surface of the substrate is 75 degrees or more and 100 degrees or less. It can be preferably 80 degrees or more and 95 degrees or less.
  • the insulator may also function as a barrier layer. In that case, the insulator 570 does not have to be provided.
  • the insulator 571 as a hard mask to selectively remove a part of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c, these sides are made to substantially match. Moreover, a part of the surface of the oxide 530b can be exposed.
  • the transistor 510D has a region 531a and a region 531b on a part of the surface of the exposed oxide 530b.
  • One of the regions 531a or 531b functions as a source region and the other functions as a drain region.
  • regions 531a and 531b introduces impurity elements such as phosphorus or boron into the exposed oxide 530b surface using, for example, ion implantation, ion doping, plasma implantation ion implantation, or plasma treatment. It can be realized by.
  • the “impurity element” refers to an element other than the main component element.
  • a metal film is formed after exposing a part of the surface of the oxide 530b, and then heat treatment is performed to diffuse the elements contained in the metal film into the oxide 530b to form a region 531a and a region 531b. You can also do it.
  • the region 531a and the region 531b may be referred to as an "impurity region” or a "low resistance region”.
  • the region 531a and the region 531b can be formed in a self-alignment manner. Therefore, the region 531a and / or the region 531b and the conductor 560 do not overlap, and the parasitic capacitance can be reduced. Further, no offset region is formed between the channel formation region and the source / drain region (region 531a or region 531b). By forming the region 531a and the region 531b in a self-alignment manner, it is possible to increase the on-current, reduce the threshold voltage, improve the operating frequency, and the like.
  • An offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off-current.
  • the offset region is a region having a high electrical resistivity and is a region in which the above-mentioned impurity elements are not introduced.
  • the formation of the offset region can be realized by introducing the above-mentioned impurity element after the formation of the insulator 575.
  • the insulator 575 also functions as a mask in the same manner as the insulator 571 and the like. Therefore, the impurity element is not introduced into the region of the oxide 530b that overlaps with the insulator 575, and the electrical resistivity of the region can be kept high.
  • the transistor 510D has an insulator 570, a conductor 560, a metal oxide 552, an insulator 550, and an insulator 575 on the side surface of the oxide 530c.
  • the insulator 575 is preferably an insulator having a low relative permittivity.
  • silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 510D has an insulator 574 on the insulator 575 and the oxide 530.
  • the insulator 574 is preferably formed by a sputtering method. By using the sputtering method, an insulator having few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 574.
  • the oxide film using the sputtering method may extract hydrogen from the structure to be filmed. Therefore, the insulator 574 absorbs hydrogen and water from the oxide 530 and the insulator 575, so that the hydrogen concentration of the oxide 530 and the insulator 575 can be reduced.
  • FIG. 12A is a top view of the transistor 510E.
  • FIG. 12B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 12A.
  • FIG. 12C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 12A.
  • some elements are omitted for the purpose of clarifying the figure.
  • the transistor 510E is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • a region 531a and a region 531b are provided on a part of the surface of the exposed oxide 530b without providing the conductor 542.
  • One of the regions 531a or 531b functions as a source region and the other functions as a drain region.
  • an insulator 573 is provided between the oxide 530b and the insulator 574.
  • the region 531 (region 531a and region 531b) shown in FIG. 12 is a region in which the following elements are added to the oxide 530b.
  • Region 531 can be formed, for example, by using a dummy gate.
  • the dummy gate on the oxide 530b, use the dummy gate as a mask, and add an element that lowers the resistance of the oxide 530b. That is, the element is added to the region where the oxide 530 does not overlap with the dummy gate, and the region 531 is formed.
  • the method for adding the element include an ion implantation method in which ionized raw material gas is mass-separated and added, an ion doping method in which ionized raw material gas is added without mass separation, and a plasma imaging ion implantation method. Can be used.
  • Typical examples of the element that lowers the resistance of the oxide 530 include boron and phosphorus. Further, hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas and the like may be used. Typical examples of rare gases include helium, neon, argon, krypton, xenon and the like. The concentration of the element may be measured by using a secondary ion mass spectrometry method (SIMS: Secondary Ion Mass Spectrometry) or the like.
  • SIMS Secondary Ion Mass Spectrometry
  • boron and phosphorus are preferable because equipment on a production line such as low-temperature polysilicon can be used. Existing equipment can be diverted and capital investment can be suppressed.
  • an insulating film to be an insulator 573 and an insulating film to be an insulator 574 may be formed on the oxide 530b and the dummy gate.
  • the insulating film to be an insulator 580 is subjected to a CMP (Chemical Mechanical Polishing) treatment to obtain an insulator 580.
  • CMP Chemical Mechanical Polishing
  • a part of the insulating film is removed to expose the dummy gate.
  • an oxide film to be an oxide 530c, an insulating film to be an insulator 550, and a conductive film to be a conductor 560 are sequentially formed in the opening, and then CMP treatment or the like is performed until the insulator 580 is exposed.
  • the transistor shown in FIG. 12 can be formed by removing a part of the oxide film that becomes the oxide 530c, the insulating film that becomes the insulator 550, and the conductive film that becomes the conductor 560.
  • the insulator 573 and the insulator 574 are not essential configurations. It may be appropriately designed according to the desired transistor characteristics.
  • FIG. 13A is a top view of the transistor 510F.
  • FIG. 13B is a cross-sectional view of the portion shown by the alternate long and short dash line L1-L2 in FIG. 13A.
  • FIG. 13C is a cross-sectional view of the portion shown by the alternate long and short dash line W1-W2 in FIG. 13A.
  • some elements are omitted for the purpose of clarifying the figure.
  • the transistor 510F is a modified example of the transistor 510A. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • a part of the insulator 574 is provided in the opening provided in the insulator 580 and is provided so as to cover the side surface of the conductor 560.
  • an opening is formed by removing a part of the insulator 580 and the insulator 574.
  • an insulator 576 having a barrier property may be arranged between the conductor 546 and the insulator 580.
  • insulator 576a and insulator 576b may be arranged between the conductor 546 and the insulator 580.
  • the oxide 530 When an oxide semiconductor is used as the oxide 530, it is preferable to have a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the oxides 530a, 530b, and 530c are preferably crystalline, and it is particularly preferable to use CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 530b even if heat treatment is performed, so that the transistor 510F is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • oxide 530a and oxide 530c may be omitted.
  • Oxide 530 may be a single layer of oxide 530b.
  • the oxide 530 is a laminate of the oxide 530a, the oxide 530b, and the oxide 530c
  • the energy of the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy of the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530c.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the oxide 530c may have a laminated structure.
  • a laminated structure with gallium oxide can be used.
  • a laminated structure of an In-Ga-Zn oxide and an oxide containing no In may be used as the oxide 530c.
  • the oxide 530c has a laminated structure
  • the main path of the carrier is the oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 510F can obtain high on-current and high frequency characteristics.
  • the oxide 530c has a laminated structure, in addition to the effect of lowering the defect level density at the interface between the oxide 530b and the oxide 530c, the constituent elements of the oxide 530c are on the insulator 550 side. It is expected to suppress the spread to.
  • the oxide 530c has a laminated structure and the oxide containing no In is positioned above the laminated structure, In that can be diffused to the insulator 550 side can be suppressed. Since the insulator 550 functions as a gate insulator, if In is diffused, the characteristics of the transistor become poor. Therefore, by forming the oxide 530c in a laminated structure, it is possible to provide a highly reliable semiconductor device.
  • the oxide 530 it is preferable to use a metal oxide that functions as an oxide semiconductor.
  • the metal oxide serving as the channel forming region of the oxide 530 it is preferable to use an oxide having a band gap of 2 eV or more, preferably 2.5 eV or more.
  • the off-current of the transistor can be reduced.
  • a semiconductor device having low power consumption can be provided.
  • Transistor structure example 7 A structural example of the transistor 510G will be described with reference to FIGS. 14A and 14B.
  • Transistor 510G is a modification of transistor 500. Therefore, in order to prevent the description from being repeated, the points different from the above-mentioned transistor will be mainly described.
  • the configuration shown in FIGS. 14A and 14B can also be applied to other transistors included in the semiconductor device of one embodiment of the present invention, such as the transistor 300.
  • FIG. 14A is a cross-sectional view of the transistor 510G in the channel length direction
  • FIG. 14B is a cross-sectional view of the transistor 510G in the channel width direction.
  • the transistor 510G shown in FIGS. 14A and 14B is different from the transistor 500 shown in FIGS. 7A and 7B in that it has an insulator 402 and an insulator 404. Further, it is different from the transistor 500 shown in FIGS. 7A and 7B in that the insulator 551 is provided in contact with the side surface of the conductor 540a and the insulator 551 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 shown in FIGS. 7A and 7B in that it does not have the insulator 520.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and on the insulator 402.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 544, the insulator 580, and the insulator 574 are patterned, and the insulator 404 is these. It has a structure that covers. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 551 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 551 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 551.
  • the insulator 551 By using a material having a high hydrogen barrier property as the insulator 551, it is possible to prevent impurities such as water and hydrogen from diffusing from the insulator 580 and the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device of one embodiment of the present invention can be enhanced.
  • FIG. 15 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 and the transistor 300 have the configurations shown in FIGS. 14A and 14B.
  • An insulator 551 is provided on the side surface of the conductor 546.
  • 16A and 16B are modified examples of the transistors shown in FIGS. 14A and 14B.
  • 16A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 16B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 16A and 16B differ from the transistors shown in FIGS. 14A and 14B in that the oxide 530c has a two-layer structure of an oxide 530c1 and an oxide 530c2.
  • the oxide 530c1 is in contact with the upper surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • the oxide 530c1 for example, In—Zn oxide can be used.
  • the oxide 530c2 the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By forming the oxide 530c into a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be, for example, a power MOS transistor.
  • the oxide 530c of the transistors shown in FIGS. 7A and 7B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors shown in FIGS. 16A and 16B can be applied to, for example, the transistor 500, the transistor 300, or both.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. Further, in addition to them, it is preferable that one or more kinds selected from aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 17A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous (amorphous)", “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 17A is an intermediate state between "Amorphous” and “Crystal", and is a structure belonging to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Evaluation) spectrum.
  • XRD X-ray diffraction
  • FIG. 17B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as “Crystalline” is shown in FIG. 17B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 17B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 17B is 500 nm.
  • the horizontal axis is 2 ⁇ [deg. ], And the vertical axis is the intensity [a. u. ].
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 17C.
  • FIG. 17C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 17A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned.
  • CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. In addition, Zn may be contained in the In layer.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. It should be noted that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures in the manufacturing process (so-called thermal budget). Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is generated.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on the spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). ). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor according to one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3 .
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIG. 18A shows a top view of the substrate 711 before the dicing process is performed.
  • a semiconductor substrate also referred to as a semiconductor wafer
  • a plurality of circuit regions 712 are provided on the substrate 711.
  • the circuit area 712 may be provided with a semiconductor device, a CPU, an RF tag, an image sensor, or the like according to an embodiment of the present invention.
  • Each of the plurality of circuit areas 712 is surrounded by a separation area 713.
  • a separation line (also referred to as a dicing line) 714 is set at a position overlapping the separation region 713. By cutting the substrate 711 along the separation line 714, the chip 715 including the circuit area 712 can be cut out from the substrate 711.
  • FIG. 18B shows an enlarged view of the chip 715.
  • a conductive layer or a semiconductor layer may be provided in the separation region 713.
  • ESD that may occur during the dicing step can be alleviated, and a decrease in the yield of the dicing step can be prevented.
  • the dicing step is performed while flowing pure water in which carbon dioxide gas or the like is dissolved to reduce the specific resistance for the purpose of cooling the substrate, removing shavings, preventing antistatic, and the like.
  • the amount of pure water used can be reduced. Therefore, the production cost of the semiconductor device can be reduced. Moreover, the productivity of the semiconductor device can be increased.
  • the semiconductor layer provided in the separation region 713 it is preferable to use a material having a band gap of 2.5 eV or more and 4.2 eV or less, preferably 2.7 eV or more and 3.5 eV or less.
  • a material having a band gap of 2.5 eV or more and 4.2 eV or less preferably 2.7 eV or more and 3.5 eV or less.
  • the electronic component is also referred to as a semiconductor package or an IC package.
  • the electronic component is completed by combining the semiconductor device shown in the above embodiment and a component other than the semiconductor device.
  • a "backside grinding step” for grinding the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate is performed (step S721). ).
  • a "backside grinding step” for grinding the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate is performed (step S721). ).
  • a "dicing step” for separating the element substrate into a plurality of chips (chips 715) is performed (step S722).
  • a "die bonding step” is performed in which the separated chips are individually picked up and bonded onto the lead frame (step S723).
  • a method suitable for the product is appropriately selected, such as bonding with resin or bonding with tape.
  • the chip may be bonded on the interposer substrate instead of the lead frame.
  • a "wire bonding step” is performed in which the leads of the lead frame and the electrodes on the chip are electrically connected by a thin metal wire (wire) (step S724).
  • a silver wire or a gold wire can be used as the thin metal wire.
  • ball bonding or wedge bonding can be used as the wire bonding.
  • the wire-bonded chips are subjected to a "sealing step (molding step)" in which they are sealed with an epoxy resin or the like (step S725).
  • a sealing step molding step
  • an epoxy resin or the like step S725.
  • a "lead plating step” for plating the leads of the lead frame is performed (step S726).
  • the plating process prevents reeds from rusting, and soldering can be performed more reliably when mounting on a printed circuit board later.
  • a "molding step” of cutting and molding the lead is performed (step S727).
  • step S728 a "marking step” of printing (marking) the surface of the package is performed. Then, the electronic component is completed through an “inspection step” (step S729) for checking whether the appearance shape is good or bad and whether or not there is a malfunction.
  • FIG. 19B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • the electronic component 750 shown in FIG. 19B shows a lead 755 and a semiconductor device 753.
  • the semiconductor device 753, the semiconductor device shown in the above embodiment can be used.
  • the electronic component 750 shown in FIG. 19B is mounted on, for example, a printed circuit board 752.
  • a plurality of such electronic components 750 are combined and electrically connected to each other on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted.
  • the completed mounting board 754 is used for electronic devices and the like.
  • FIG. 20A is an example of a camera.
  • the camera 1820 includes a housing 1821, a display unit 1822, an operation button 1823, a shutter button 1824, and the like.
  • a detachable lens 1826 is attached to the camera 1820.
  • the camera 1820 has a configuration in which the lens 1826 can be removed from the housing 1821 and replaced, but the lens 1826 and the housing 1821 may be integrated.
  • the camera 1820 can capture a still image or a moving image by pressing the shutter button 1824.
  • the display unit 1822 has a function as a touch sensor, and it is possible to take an image by touching the display unit 1822.
  • the camera 1820 can be separately equipped with a strobe device, a viewfinder, and the like. Alternatively, these may be incorporated in the housing 1821.
  • FIG. 20B is an enlarged view of the display unit 1822.
  • the display unit 1822 can display a still image or moving image captured by the camera 1820, or an image currently captured by the camera 1820 through the lens 1826.
  • a rabbit 1828 and a woman 1829 are displayed on the display unit 1822 shown in FIG. 20B.
  • the semiconductor device 100 mounted on the camera 1820 performs image recognition, displays a frame for distinguishing the recognized object around the rabbit 1828 and the woman 1829 (the frame is displayed by a dotted line in the figure), and what is the object. (In the figure, "Rabbit” and “Woman” are displayed, respectively).
  • FIG. 21A is an example of an information terminal.
  • the information terminal 1840 has a display unit 1841 and the like.
  • a touch sensor is arranged on the display unit 1841, and the display unit 1841 also has a function as an input unit.
  • the semiconductor device 100 mounted on the information terminal 1840 can recognize the characters input to the display unit 1841 and display the recognition result.
  • FIG. 21A shows an example in which the user inputs the alphabet "a" with a finger, the semiconductor device 100 recognizes the input character, and the recognition result is displayed on the upper left of the display unit 1841. It should be noted that the character input on the display unit 1841 can be performed not only with a finger but also with a stylus or the like.
  • FIG. 21B is an example of a robot.
  • the robot 1860 includes a computing device 1870, an illuminance sensor 1861, a microphone 1862, an upper camera 1863, a speaker 1864, a display 1865, a lower camera 1866, an obstacle sensor 1867, a moving mechanism 1868, and the like.
  • a semiconductor device 100 is mounted on the arithmetic unit 1870.
  • the microphone 1862 has a function of detecting a user's voice, environmental sound, and the like. Further, the speaker 1864 has a function of emitting sound. The robot 1860 can communicate with the user using the microphone 1862 and the speaker 1864.
  • the display 1865 has a function of displaying various information.
  • the robot 1860 can display the information desired by the user on the display 1865.
  • the display 1865 may be equipped with a touch sensor. Further, the display 1865 may be a removable information terminal or the like, and by installing the display 1865 at a fixed position of the robot 1860, charging and data transfer can be enabled.
  • the upper camera 1863 and the lower camera 1866 have a function of photographing the surroundings of the robot 1860. Further, the obstacle sensor 1867 can detect the presence or absence of an obstacle in the traveling direction when the robot 1860 moves by using the moving mechanism 1868.
  • the semiconductor device 100 mounted on the arithmetic unit 1870 can analyze the images captured by the upper camera 1863 and the lower camera 1866 to determine the presence or absence of obstacles such as walls, furniture, steps, or falling objects.
  • the semiconductor device 100 mounted on the arithmetic unit 1870 can recognize the user of the robot 1860 from the images captured by the upper camera 1863 and the lower camera 1866, and can move in the direction of the user of the robot 1860. Alternatively, as the user of the robot 1860 moves, he or she can follow the user.
  • DA Wiring
  • DB Wiring
  • DX Wiring
  • F Filter
  • MAC Circuit
  • MEM Circuit
  • N1 Node
  • P Image data
  • PC Wiring
  • RD Wiring
  • REF Wiring
  • SUB Semiconductor board
  • VD Wiring
  • VDD High power potential
  • VS Wiring
  • VSS Low power potential
  • W Data signal
  • WS Wiring
  • WT Wiring
  • X Data signal
  • 16 Multiplication circuit
  • 17 Adder circuit
  • 18 Register circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Neurology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Molecular Biology (AREA)
  • Biophysics (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Optimization (AREA)
  • Physiology (AREA)
  • Neurosurgery (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Software Systems (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

重み係数の読み出しと積和演算とを、効率よく行うことができる半導体装置を提供する。 半導体装置は、積和演算回路および記憶装置を有する。半導体基板に形成されたトランジスタを用 いて積和演算回路が構成され、半導体基板の上方に積層して設けられた ＯＳトランジスタを用いて、 記憶装置のメモリセルが構成される。半導体装置は、積和演算回路と記憶装置のメモリセルとが電 気的に接続された積和演算ユニットを複数有し、各積和演算ユニットにおいて、メモリセルに記憶 された重み係数が読み出され積和演算を行うことができる。

Description

積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器
本発明の一形態は、積和演算回路と記憶装置を有する半導体装置に関する。
本明細書等において、半導体装置とは、半導体特性を利用した装置のことであり、例えば、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等を指す。また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般のことであり、例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
積和演算は、例えば、ニューラルネットワークを利用した計算において多く用いられる。ニューラルネットワークは、ニューロンとシナプスで構成される神経回路網を模した回路構成を有している。それぞれのニューロンには複数のデータが入力され、それぞれのデータは結合の強度を表す「重み係数」と掛け合わされ、その結果が足しあわされる。このようにして得られた積和演算の結果が閾値を超えたとき、ニューロンはハイレベルの信号を出力し、この現象は「発火」と呼ばれている。
神経回路網をモデルにした情報処理システムであるニューラルネットワークを利用することで、従来のノイマン型コンピュータを利用した情報処理よりも高性能なコンピュータが実現できると期待されており、近年、ニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークは、例えば、画像認識に利用される。画像認識では、画像データにフィルタのパラメータを掛けて足し合わせ、またスライドさせて同じ動作を繰り返すことで画像データの特徴を検出する畳み込み演算が行われている。畳み込み演算は複数回行われ、最初の方の畳み込み演算では画像のエッジなどを検出し、後の方の畳み込み演算では画像の形やパターンなど複雑な特徴を検出する。
特許文献１には、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサを用いて、ニューラルネットワークによる機械学習を行い、手書き文字の認識を行う例が開示されている。
また、近年、トランジスタのチャネル形成領域に、酸化物半導体または金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ともいう）が注目されている。ＯＳトランジスタは、トランジスタがオフ状態にあるときのドレイン電流（オフ電流、ともいう）が非常に小さい（例えば、非特許文献１、２、参照）ため、ＯＳトランジスタをＤＲＡＭのメモリセルに用いることで、容量素子に蓄積した電荷を長時間保持することができる。
特許文献２には、駆動回路や制御回路などの周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いた複数のメモリセルを有する半導体装置、および、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルにＯＳトランジスタを適用した例が、開示されている。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて周辺回路を構成し、その上方にＯＳトランジスタを用いたメモリセルを積層して設けることで、チップ面積を削減することができる。
酸化物半導体では、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献３参照）。非特許文献１および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
特開２００５−１８２７８５号公報 特開２０１２−２５６８２０号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６
画像認識における画像データとフィルタのパラメータは、それぞれ、ニューラルネットワークにおける、ニューロンに入力される複数のデータと重み係数に相当する。また、画像認識における畳み込み演算では、積和演算が行われている。
重み係数は、例えば、学習によって生成される。学習が終わった重み係数は、ニューロンに入力される複数のデータに対して、繰り返し用いられる。そのため、重み係数は、記憶装置への書き込みよりも、積和演算回路への読み出しにおいて、スピードおよび効率的な処理が求められている。
本発明の一形態は、積和演算回路と記憶装置を有する半導体装置であって、重み係数の読み出しと積和演算とを、効率よく行うことができる半導体装置を提供することを課題の一つとする。または、本発明の一形態は、積和演算回路と記憶装置を有する半導体装置であって、チップ面積を削減した半導体装置を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、複数の積和演算ユニットを有する半導体装置である。積和演算ユニットは、第一回路とメモリセルとを有する。第一回路は、半導体基板に形成された第一トランジスタを有し、メモリセルは、チャネル形成領域に金属酸化物を含む第二トランジスタを有する。第二トランジスタは、第一トランジスタの上方に積層して形成され、第一回路は、メモリセルに記憶されたデータを読み出す機能と、積和演算を行う機能とを有する。
また、本発明の一形態は、ワード線ドライバ回路と、ビット線ドライバ回路と、積和演算ブロックとを有する半導体装置である。積和演算ブロックは、複数の積和演算ユニットを有し、積和演算ユニットは、第一回路とメモリセルとを有する。第一回路は、半導体基板に形成された第一トランジスタを有し、メモリセルは、チャネル形成領域に金属酸化物を含む第二トランジスタを有する。第二トランジスタは、第一トランジスタの上方に積層して形成され、ワード線ドライバ回路とビット線ドライバ回路は、メモリセルにデータを書き込む機能を有し、第一回路は、メモリセルに記憶されたデータを読み出す機能と、積和演算を行う機能とを有する。
また、本発明の一形態は、ワード線ドライバ回路と、ビット線ドライバ回路と、積和演算ブロックとを有する半導体装置である。積和演算ブロックは、複数の積和演算ユニットを有し、積和演算ユニットは、第一回路とメモリセルとを有する。ワード線ドライバ回路と、ビット線ドライバ回路と、第一回路は、それぞれ半導体基板に形成された第一トランジスタを有し、メモリセルは、チャネル形成領域に金属酸化物を含む第二トランジスタを有する。第二トランジスタは、第一トランジスタの上方に積層して形成され、ワード線ドライバ回路とビット線ドライバ回路は、メモリセルにデータを書き込む機能を有し、第一回路は、メモリセルに記憶されたデータを読み出す機能と、積和演算を行う機能とを有する。
また、上記形態において、金属酸化物はＩｎまたはＺｎの少なくとも一方を含む。
本発明の一形態により、積和演算回路と記憶装置を有する半導体装置であって、重み係数の読み出しと積和演算とを、効率よく行うことができる半導体装置を提供することができる。または、本発明の一形態により、積和演算回路と記憶装置を有する半導体装置であって、チップ面積を削減した半導体装置を提供することができる。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
図１は、半導体装置の構成例を示す斜視概略図である。
図２Ａは、積和演算ブロックの構成例を示す斜視概略図である。図２Ｂは、積和演算ユニットの構成例を示す斜視概略図である。
図３は、積和演算ユニットの構成例を示す回路図である。
図４Ａは、回路１５の構成例を示す回路図である。図４Ｂは、タイミングチャートである。
図５Ａは、データ信号Ｘとデータ信号Ｗのイメージを示す図である。図５Ｂは、画像データＰのイメージを示す図である。図５Ｃは、フィルタＦのイメージを示す図である。
図６は、記憶装置の構成例を示す断面図である。
図７Ａ乃至図７Ｃは、トランジスタの構造例を示す断面図である。
図８Ａは、トランジスタの構造例を示す上面図である。図８Ｂ、図８Ｃは、トランジスタの構造例を示す断面図である。
図９Ａは、トランジスタの構造例を示す上面図である。図９Ｂ、図９Ｃは、トランジスタの構造例を示す断面図である。
図１０Ａは、トランジスタの構造例を示す上面図である。図１０Ｂ、図１０Ｃは、トランジスタの構造例を示す断面図である。
図１１Ａは、トランジスタの構造例を示す上面図である。図１１Ｂ、図１１Ｃは、トランジスタの構造例を示す断面図である。
図１２Ａは、トランジスタの構造例を示す上面図である。図１２Ｂ、図１２Ｃは、トランジスタの構造例を示す断面図である。
図１３Ａは、トランジスタの構造例を示す上面図である。図１３Ｂ、図１３Ｃは、トランジスタの構造例を示す断面図である。
図１４Ａ、図１４Ｂは、トランジスタの構造例を示す断面図である。
図１５は、記憶装置の構成例を示す断面図である。
図１６Ａ、図１６Ｂは、トランジスタの構造例を示す断面図である。
図１７Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図１７Ｂは、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１７Ｃは、ＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１８Ａは、半導体ウエハの上面図である。図１８Ｂは、チップの上面図である。
図１９Ａは、電子部品の作製工程例を説明するフローチャートである。図１９Ｂは、電子部品の斜視模式図である。
図２０Ａ、図２０Ｂは、電子機器の構成を説明する図である。
図２１Ａ、図２１Ｂは、電子機器の構成を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。また、「電気的に接続」と表現される場合であっても、実際の回路において、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆も同様である。
また、本明細書等において、電気回路における「端子」とは、電流または電位の入力（または、出力）や、信号の受信（または、送信）が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
一般に、「容量素子」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。また、本明細書等において、「容量素子」は、２つの電極が絶縁体を介して向かい合う構成を有したもの以外に、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。また、本明細書等において、「容量素子」を、「コンデンサ」、「キャパシタ」、または、「容量」、と呼ぶ場合がある。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ソースと、ドレインと、ゲートとを含む、少なくとも三つの端子を有する素子である。そして、ソース（ソース端子、ソース領域、または、ソース電極）とドレイン（ドレイン端子、ドレイン領域、または、ドレイン電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを用いる場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型のトランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、オン電流とは、トランジスタがオン状態（導通状態、ともいう）にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体、を含む）、酸化物半導体などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる半導体装置の構成例および動作例について説明する。本発明の一形態に係わる半導体装置は、積和演算回路と記憶装置を有する。また、本発明の一形態に係わる半導体装置は、半導体基板に形成されたトランジスタを有する層の上方に、ＯＳトランジスタを有する層が積層して設けられた構造を有する。ＯＳトランジスタは、オフ電流が非常に小さいという性質を有する。
＜半導体装置の斜視概略図＞
図１は、本発明の一形態に係わる半導体装置１００の構成例を示す斜視概略図である。図１に示す半導体装置１００は、層１０１および層１０２を有し、層１０１の上方に層１０２が積層して設けられた構造を有する。層１０１および層１０２には、それぞれ半導体特性を利用することで機能しうる回路が設けられている。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
半導体装置１００は、ワード線ドライバ回路１１１、ビット線ドライバ回路１１２、および積和演算ブロック１１３を有する。ワード線ドライバ回路１１１およびビット線ドライバ回路１１２は、層１０１に設けられており、積和演算ブロック１１３は、層１０１および層１０２にまたがって設けられている。
ワード線ドライバ回路１１１およびビット線ドライバ回路１１２は、半導体基板ＳＵＢに形成されたトランジスタを用いて構成される。半導体基板ＳＵＢは、トランジスタのチャネル領域を形成することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
ＳＯＩ基板としては、例えば、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いることができる。また、単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
積和演算ブロック１１３は、半導体基板ＳＵＢに形成されたトランジスタ、およびＯＳトランジスタを用いて構成される。ＯＳトランジスタは薄膜法などの手法を用いて形成できるため、半導体基板ＳＵＢ上に積層して設けることができる。すなわち、層１０１では、半導体基板ＳＵＢに形成されたトランジスタを用いて回路が構成され、層１０２では、ＯＳトランジスタを用いて回路が構成される。
なお、本実施の形態では、半導体基板ＳＵＢに、単結晶シリコン基板を用いた例について説明する。単結晶シリコン基板に形成されたトランジスタを、Ｓｉトランジスタと呼ぶ。Ｓｉトランジスタを用いて構成された回路は、高速な動作が可能である。
積和演算ブロック１１３を、ＳｉトランジスタおよびＯＳトランジスタを用いて構成することで、Ｓｉトランジスタのみを用いて構成した場合よりも、半導体装置１００のチップ面積を削減（半導体装置１００を小型化）することができる。また、ＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製できるため、低コストでの作製が可能である。
ここで、酸化物半導体のバンドギャップは２．５ｅＶ以上、好ましくは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が非常に小さい性質を有する。なお、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流をいう。
ＯＳトランジスタのチャネル形成領域に用いられる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、Ｙ及びＳｎから選ばれる一または複数）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。ＯＳトランジスタの詳細については、実施の形態２および実施の形態３で説明する。
また、図１に示すように、層１０１に設けられたワード線ドライバ回路１１１と、積和演算ブロック１１３の層１０２に設けられた部分とは、配線ＷＬによって電気的に接続される。同様に、層１０１に設けられたビット線ドライバ回路１１２と、積和演算ブロック１１３の層１０２に設けられた部分とは、配線ＢＬによって電気的に接続される。
なお、本実施の形態では、ワード線ドライバ回路１１１およびビット線ドライバ回路１１２を、Ｓｉトランジスタを用いて構成する例について説明したが、ＯＳトランジスタを用いて構成してもよい。
＜積和演算ブロックの構成例＞
図２Ａは、積和演算ブロック１１３の構成例を示す斜視概略図である。積和演算ブロック１１３は、ｍ×ｎ個の積和演算ユニット１０、配線ＷＬ、および配線ＢＬを有する（ｍ、ｎは１以上の整数）。
図２Ａに示すように、一列にｍ個、一行にｎ個の積和演算ユニット１０が行列状（マトリクス状、ともいう）に配置され、図２Ａに示す［１，１］、［ｍ，１］、［１，ｎ］、［ｍ，ｎ］は、積和演算ユニット１０のアドレスを示している。各積和演算ユニット１０は、配線ＷＬおよび配線ＢＬと電気的に接続される。
また、積和演算ユニット１０は、層１０１および層１０２にまたがって設けられ、積和演算ユニット１０の層１０２に設けられた部分を回路ＭＥＭ、積和演算ユニット１０の層１０１に設けられた部分を回路ＭＡＣと呼称する。
図２Ｂは、積和演算ユニット１０の構成例を示す斜視概略図である。積和演算ユニット１０において、回路ＭＥＭと回路ＭＡＣとは、配線ＷＳおよび配線ＷＯによって電気的に接続されている。
図３は、積和演算ユニット１０の構成例を示す回路図である。積和演算ユニット１０は、回路ＭＥＭ、回路ＭＡＣ、配線ＲＥＦ、配線ＰＣ、配線ＲＤ、配線ＤＸ、配線ＤＡ、配線ＤＢ、配線ＣＸ、ｓ本の配線ＷＳ、およびｔ本の配線ＷＯを有する（ｓ、ｔは１以上の整数）。
回路ＭＥＭと回路ＭＡＣとは、ｓ本の配線ＷＳ、およびｔ本の配線ＷＯを介して電気的に接続される。また、図３に示すように、回路ＭＥＭには、積和演算ブロック１１３が有する配線ＷＬおよび配線ＢＬのうち、ｓ本の配線ＷＬおよびｔ本の配線ＢＬが配置されている。
＜回路ＭＥＭの構成例＞
回路ＭＥＭは、ｔ個のプリチャージ回路１２、ｓ×ｔ個のメモリセル１１を有し、一列にｓ個、一行にｔ個のメモリセル１１が行列状に配置される。図３に示す［１，１］、［ｓ，１］、［１，ｔ］、［ｓ，ｔ］は、メモリセル１１のアドレスを示している。
なお、本明細書等で説明する図面において、プリチャージ回路１２、メモリセル１１等の構成要素が複数個存在する場合、その一つに対して回路図等の詳細を図示し、それ以外に対しては詳細を省略する場合がある。例えば、図３において、メモリセル１１［１，１］については回路図を図示し、メモリセル１１［ｓ，１］、メモリセル１１［１，ｔ］、およびメモリセル１１［ｓ，ｔ］については回路図を省略している。
メモリセル１１は、配線ＷＳおよび配線ＷＯと電気的に接続され、ｋを１以上ｓ以下の整数、ｌを１以上ｔ以下の整数とした場合、メモリセル１１［ｋ，ｌ］は、配線ＷＳ［ｋ］および配線ＷＯ［ｌ］と電気的に接続される（ｋ、ｌは図示せず）。また、メモリセル１１［ｋ，ｌ］は、配線ＷＬ［ｋ］および配線ＢＬ［ｌ］と電気的に接続される。
同様に、プリチャージ回路１２は、配線ＷＯと電気的に接続され、プリチャージ回路１２［ｌ］は、配線ＷＯ［ｌ］と電気的に接続される。また、プリチャージ回路１２は、配線ＲＥＦおよび配線ＰＣと電気的に接続される。
プリチャージ回路１２は、トランジスタ２５を有し、配線ＷＯをプリチャージする機能を有する。トランジスタ２５のソースまたはドレインの一方は、配線ＲＥＦと電気的に接続され、トランジスタ２５のソースまたはドレインの他方は、配線ＷＯと電気的に接続され、トランジスタ２５のゲートは配線ＰＣと電気的に接続される。すなわち、配線ＰＣにハイレベルの電位が印加された場合、トランジスタ２５はオン状態となり、プリチャージ回路１２は、配線ＷＯを、配線ＲＥＦに供給される電位でプリチャージする機能を有する。
メモリセル１１は、トランジスタ２１乃至トランジスタ２３、および容量２４を有する。トランジスタ２１のソースまたはドレインの一方は、配線ＢＬと電気的に接続され、トランジスタ２１のソースまたはドレインの他方は、トランジスタ２２のゲート、および容量２４の一方の電極と電気的に接続され、トランジスタ２１のゲートは配線ＷＬと電気的に接続される。トランジスタ２２のソースまたはドレインの一方は、トランジスタ２３のソースまたはドレインの一方と電気的に接続され、トランジスタ２３のソースまたはドレインの他方は、配線ＷＯと電気的に接続される。
また、トランジスタ２２のソースまたはドレインの他方は、基準の電位と電気的に接続され、容量２４の他方の電極は、例えば、基準の電位と電気的に接続される。なお、トランジスタ２１のソースまたはドレインの他方と、トランジスタ２２のゲート、および容量２４の一方の電極との接続部を、ノードＮ１と呼称する。
メモリセル１１は、電荷を蓄積し保持することでデータを記憶する機能を有する。メモリセル１１は、例えば、２値（ハイレベルまたはローレベル）のデータを記憶する機能を有する。なお、本実施の形態において、ローレベルは、前述した基準の電位を用いて表される。また、ハイレベルを表す電位を、配線ＲＥＦに供給することができる。
メモリセル１１において、データの書き込みは、配線ＢＬおよび配線ＷＬを用いて行われる。メモリセル１１にデータを書き込む場合、配線ＢＬはビット線として機能し、配線ＷＬはワード線として機能し、トランジスタ２１は、容量２４の一方の電極と配線ＢＬとを導通または非導通とするスイッチとして機能する。データの書き込みは、配線ＷＬにハイレベルの電位を印加し、容量２４の一方の電極と配線ＢＬとを導通状態とし、配線ＢＬの電位をノードＮ１に書き込むことによって行われる。
メモリセル１１において、データの読み出しは、配線ＷＯ、配線ＷＳ、およびプリチャージ回路１２を用いて行われる。メモリセル１１からデータを読み出す場合、トランジスタ２２は、ノードＮ１の電位によって導通または非導通の状態となり、トランジスタ２３は、トランジスタ２２のソースまたはドレインの一方と配線ＷＯとを導通または非導通とするスイッチとして機能する。
データの読み出しは、プリチャージ回路１２を用いて配線ＷＯにハイレベルの電位（配線ＲＥＦに供給される電位）を印加した後、配線ＷＯをフローティング状態（電気的に浮遊な状態）とし、配線ＷＳにハイレベルの電位を印加して、トランジスタ２２のソースまたはドレインの一方と配線ＷＯとを導通状態とすることによって行われる。すなわち、ノードＮ１の電位がハイレベルの場合、トランジスタ２２は導通状態であり、配線ＷＯはローレベル（基準の電位）となる。ノードＮ１の電位がローレベルの場合、トランジスタ２２は非導通状態であり、配線ＷＯはハイレベルのままである。
ここで、トランジスタ２１乃至トランジスタ２３、およびトランジスタ２５は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。例えば、トランジスタ２１のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタ２１にＯＳトランジスタを用いることで、メモリセル１１は、容量２４に蓄積した電荷を長時間保持することができる。または、トランジスタ２１にＯＳトランジスタを用いることで、メモリセル１１が有する容量２４の容量値を小さくしても、容量２４に蓄積した電荷を保持することができる。また、ＯＳトランジスタは高温環境下でもオフ電流が増加しにくく、メモリセル１１を信頼性の高いメモリセルとすることができる。
また、トランジスタ２１乃至トランジスタ２３、およびトランジスタ２５は、バックゲートを有していてもよい。例えば、トランジスタ２１がバックゲートを有する場合、トランジスタ２１のバックゲートに所定の電位を印加することで、トランジスタ２１のしきい値電圧を増減することができる。または、トランジスタ２１のバックゲートを、トランジスタ２１のゲートと電気的に接続することで、トランジスタ２１のオン電流を大きくすることができる。
また、容量２４は、電極となる導電体の間に絶縁体を挟んだ構成である。電極を構成する導電体としては、金属の他、導電性を付与した半導体などを用いることができる。
＜回路ＭＡＣの構成例＞
回路ＭＡＣは、デコーダ回路１３、レジスタ回路１４、ｔ個の回路１５、乗算回路１６、加算回路１７、レジスタ回路１８、およびｔ本の配線ＷＴを有する。なお、乗算回路１６および加算回路１７は、積和演算回路を構成する。
回路ＭＡＣは、例えば、Ｓｉトランジスタを用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路で構成することができる。ＣＭＯＳ回路は、例えば、単結晶シリコン基板に形成されたｎチャネル型トランジスタとｐチャネル型トランジスタを用いて構成され、ハイレベルまたはローレベル（ＨｉｇｈまたはＬｏｗ、ＨまたはＬ、１または０、等と表される場合がある）で表されるデジタル信号を扱う回路（デジタル回路、論理回路、ともいう）として、広く用いられている。
なお、配線ＤＸ、配線ＤＡ、配線ＣＸには、複数ビットの情報量を有する信号が入力されてもよい。例えば、配線ＤＸに入力される信号を、８ビット、１６ビット、３２ビット、または６４ビットの情報量を有する信号とすることができる。
デコーダ回路１３は、配線ＣＸ、およびｓ本の配線ＷＳと電気的に接続され、配線ＣＸに入力される信号をデコードし、ｓ本の配線ＷＳを駆動する機能を有する。より具体的には、デコーダ回路１３は、配線ＣＸに入力される信号に従って、配線ＷＳ［１］乃至配線ＷＳ［ｓ］から１本を選択し、選択した配線ＷＳにハイレベルの電位を印加する。
レジスタ回路１４は、配線ＤＸと電気的に接続され、配線ＤＸに入力される信号を一時的に保持する機能を有する。レジスタ回路１４は、配線ＤＸに入力された信号を保持し、乗算回路１６に出力する。
回路１５の構成例について、図４Ａに回路図を示す。回路１５は、インバータ４１乃至インバータ４３、トランジスタ４４乃至トランジスタ４７、配線ＶＤ、および配線ＶＳを有する。
トランジスタ４４のソースまたはドレインの一方は、配線ＶＤと電気的に接続され、トランジスタ４４のソースまたはドレインの他方は、トランジスタ４５のソースまたはドレインの一方と電気的に接続され、トランジスタ４５のソースまたはドレインの他方は、トランジスタ４６のソースまたはドレインの一方、インバータ４２の入力端子、およびインバータ４１の出力端子と電気的に接続され、トランジスタ４６のソースまたはドレインの他方は、トランジスタ４７のソースまたはドレインの一方と電気的に接続され、トランジスタ４７のソースまたはドレインの他方は、配線ＶＳと電気的に接続される。
トランジスタ４４のゲートは、インバータ４３の出力端子と電気的に接続され、トランジスタ４５のゲートは、トランジスタ４６のゲート、および配線ＷＯと電気的に接続され、トランジスタ４７のゲートは、インバータ４３の入力端子、および配線ＲＤと電気的に接続される。また、インバータ４２の出力端子は、インバータ４１の入力端子、および配線ＷＴと電気的に接続される。
配線ＶＤには高電源電位ＶＤＤが供給され、配線ＶＳには低電源電位ＶＳＳが供給される。なお、低電源電位ＶＳＳは、半導体装置１００において、基準の電位として用いてもよい。
回路１５において、配線ＲＤにハイレベルの電位が印加された場合、インバータ４３はローレベルの電位を出力するため、トランジスタ４４およびトランジスタ４７はオン状態となり、トランジスタ４５およびトランジスタ４６はインバータとして機能する。また、インバータ４１およびインバータ４２はインバータループを形成し、メモリとしての機能を有するため、回路１５は、配線ＲＤにハイレベルの電位が印加された時の配線ＷＯの電位状態（ハイレベルまたはローレベル）を取得し、インバータ４１およびインバータ４２によって保持し、配線ＷＴに出力する機能を有する。
配線ＷＴに出力された信号は、乗算回路１６にて、レジスタ回路１４から出力された信号と掛け合わされ、加算回路１７へ出力される。加算回路１７は、乗算回路１６から出力された信号と、配線ＤＡに入力された信号とを足し合わせ、レジスタ回路１８へ出力する。レジスタ回路１８は、加算回路１７から出力された信号を一時的に保持し、配線ＤＢを介して積和演算ユニット１０の外部へ出力する。
なお、デコーダ回路、レジスタ回路、乗算回路、加算回路については、それぞれ、ＣＭＯＳ回路で構成されたデコーダ回路、レジスタ回路、乗算回路、加算回路が知られているため、説明を省略する。
＜積和演算ユニット＞
ここで、配線ＤＸに入力される信号を、データ信号Ｘとし、配線ＤＡに入力される信号を、データ信号Ａとし、配線ＤＢに出力される信号を、データ信号Ｂとする。また、ｔ本の配線ＷＴ（配線ＷＴ［１］乃至配線ＷＴ［ｔ］）に出力される信号を、データ信号Ｗとする。すると、積和演算ユニット１０はデータ信号Ｂを出力する機能を有し、データ信号Ｂは、データ信号Ｘにデータ信号Ｗを掛け合わせ、データ信号Ａを足した結果である、と言い換えることができる。
また、回路ＭＥＭはｓ×ｔ個のメモリセル１１を有するため、回路ＭＥＭは、メモリセル１１に、データ信号Ｗ［１］乃至データ信号Ｗ［ｓ］を記憶する機能を有する。データ信号Ｗ［１］乃至データ信号Ｗ［ｓ］は、配線ＷＳ［１］乃至配線ＷＳ［ｓ］を駆動することで、時間を区切って読み出すことができる。
例えば、データ信号Ｗ［１］乃至データ信号Ｗ［ｓ］のうち、データ信号Ｗ［１］乃至データ信号Ｗ［３］を配線ＷＴに読み出す場合について、図４Ｂにタイミングチャートを示す。図４Ｂは、時刻Ｔ１乃至時刻Ｔ９における、配線ＰＣ、配線ＷＳ［１］乃至配線ＷＳ［３］、配線ＲＤ、配線ＷＯ、および配線ＷＴの電位状態（ハイレベルまたはローレベル）を示すタイミングチャートである。
図４Ｂに示すように、時刻Ｔ１において配線ＰＣがハイレベルとなり、配線ＷＯはハイレベルの電位でプリチャージされる。時刻Ｔ２において配線ＷＳ［１］がハイレベルになると、配線ＷＯは、メモリセル１１［１，１］乃至メモリセル１１［１，ｔ］が記憶していたデータに応じた電位状態となる（図４Ｂでは、Ｗ［１］と表記）。時刻Ｔ３において配線ＲＤがハイレベルになると、配線ＷＯの電位状態が配線ＷＴに出力される。
また、時刻Ｔ４において配線ＰＣがハイレベルとなり、配線ＷＯはハイレベルの電位でプリチャージされる。時刻Ｔ５において配線ＷＳ［２］がハイレベルになると、配線ＷＯは、メモリセル１１［２，１］乃至メモリセル１１［２，ｔ］が記憶していたデータに応じた電位状態となる（図４Ｂでは、Ｗ［２］と表記）。時刻Ｔ６において配線ＲＤがハイレベルになると、配線ＷＯの電位状態が配線ＷＴに出力される。時刻Ｔ７乃至時刻Ｔ９においても同様のため、説明を省略する。
データ信号Ｘとデータ信号Ａについても、複数のデータ信号Ｘおよび複数のデータ信号Ａを用意し、時間を区切って積和演算ユニット１０に入力することで、複数の積和演算を行うことができる。
例えば、ｓ個のデータ信号Ｘ（データ信号Ｘ［１］乃至データ信号Ｘ［ｓ］）、およびｓ個のデータ信号Ａ（データ信号Ａ［１］乃至データ信号Ａ［ｓ］）を用意し、データ信号Ｘ［１］乃至データ信号Ｘ［ｓ］のそれぞれと、メモリセル１１から読み出したデータ信号Ｗ［１］乃至データ信号Ｗ［ｓ］を掛け合わせ、データ信号Ａ［１］乃至データ信号Ａ［ｓ］を足すことで、ｓ個のデータ信号Ｂ（データ信号Ｂ［１］乃至データ信号Ｂ［ｓ］）を得ることができる。すなわち、ｋを１以上ｓ以下の整数とした場合、データ信号Ｂ［ｋ］＝データ信号Ｘ［ｋ］×データ信号Ｗ［ｋ］＋データ信号Ａ［ｋ］である。
さらに、データ信号Ｂ［ｋ］をデータ信号Ａ［ｋ＋１］に入力し、データ信号Ａ［１］を０とすることで、データ信号Ｂ＝データ信号Ｘ［１］×データ信号Ｗ［１］＋データ信号Ｘ［２］×データ信号Ｗ［２］＋（途中省略）＋データ信号Ｘ［ｓ−１］×データ信号Ｗ［ｓ−１］＋データ信号Ｘ［ｓ］×データ信号Ｗ［ｓ］を得ることができる。
例えば、ｓ＝９の場合、データ信号Ｘを３行×３列のデータ信号、データ信号Ｗを３行×３列のデータ信号とすることができる。ｓ＝９の場合における、データ信号Ｘとデータ信号Ｗのイメージ図を、図５Ａに示す。この場合、データ信号Ｂ＝データ信号Ｘ［１］×データ信号Ｗ［１］＋データ信号Ｘ［２］×データ信号Ｗ［２］＋（途中省略）＋データ信号Ｘ［８］×データ信号Ｗ［８］＋データ信号Ｘ［９］×データ信号Ｗ［９］は、例えば、画像データに対する畳み込み演算に用いることができる。
＜畳み込み演算＞
次に、画像データに対する畳み込み演算の例を示す。ｐ行ｑ列の画像データを画像データＰ（１，１）乃至Ｐ（ｐ，ｑ）で表し（ｐ、ｑは２以上の整数）、ｕ行ｖ列のフィルタをフィルタＦ（１，１）乃至Ｆ（ｕ，ｖ）で表す（ｕ、ｖは１以上の整数であり、ｕ＜ｐ、ｖ＜ｑ）。画像データＰ（１，１）乃至Ｐ（ｐ，ｑ）は、それぞれ１画素分に相当する画像データであり、フィルタＦ（１，１）乃至Ｆ（ｕ，ｖ）は、それぞれフィルタを構成するパラメータである。図５Ｂに、画像データＰのイメージ図を示し、図５Ｃに、フィルタＦのイメージ図を示す。
例えば、ｐ＝ｑ＝３、ｕ＝ｖ＝２の時、下記に示すＹ（１，１）乃至Ｙ（２，２）を計算する。
Ｙ（１，１）＝Ｐ（１，１）×Ｆ（１，１）＋Ｐ（１，２）×Ｆ（１，２）＋Ｐ（２，１）×Ｆ（２，１）＋Ｐ（２，２）×Ｆ（２，２）　　　　　（ａ１）
Ｙ（１，２）＝Ｐ（１，２）×Ｆ（１，１）＋Ｐ（１，３）×Ｆ（１，２）＋Ｐ（２，２）×Ｆ（２，１）＋Ｐ（２，３）×Ｆ（２，２）　　　　　（ａ２）
Ｙ（２，１）＝Ｐ（２，１）×Ｆ（１，１）＋Ｐ（２，２）×Ｆ（１，２）＋Ｐ（３，１）×Ｆ（２，１）＋Ｐ（３，２）×Ｆ（２，２）　　　　　（ａ３）
Ｙ（２，２）＝Ｐ（２，２）×Ｆ（１，１）＋Ｐ（２，３）×Ｆ（１，２）＋Ｐ（３，２）×Ｆ（２，１）＋Ｐ（３，３）×Ｆ（２，２）　　　　　（ａ４）
式ａ１乃至ａ４を一般式で表すと、
Ｙ（ｘ，ｙ）＝Σａ（ΣｂＰ（ａ＋ｘ−１，ｂ＋ｙ−１）×Ｆ（ａ，ｂ））　　　　　（ａ５）
である。なお、ａは１乃至ｕの整数、ｂは１乃至ｖの整数であり、ｘは１乃至ｐ−ｕ＋１の整数、ｙは１乃至ｑ−ｖ＋１の整数である。例えば、Ｙ（１，１）を計算する場合、図５Ｂに示す、領域５０の画像データＰに対して積和演算を行う。
画像データに対する畳み込み演算は、前記積和演算を用いてＹ（１，１）乃至Ｙ（ｕ，ｖ）を計算することで行われる。画像データに対する畳み込み演算を行うことで、例えば、画像のエッジなどを検出することができる。また、畳み込み演算を複数回行うことで、画像の形やパターンなど、画像データの特徴を検出することができ、このような畳み込み演算は、画像認識において利用されている。
積和演算ユニット１０のメモリセル１１にフィルタＦのパラメータを記憶し、データ信号Ｘに画像データＰを入力することで、積和演算ユニット１０は前記畳み込み演算を行うことができる。畳み込み演算に用いられるフィルタＦのパラメータは、例えば学習によって生成され、学習が終わったフィルタＦのパラメータは繰り返し用いられる。積和演算ユニット１０では、個々の積和演算ユニット１０が有する配線ＷＳおよび配線ＷＯを用いて、フィルタＦのパラメータをデータ信号Ｗとして取り出すため、フィルタＦのパラメータを繰り返し用いる点において、積和演算ユニット１０は効率的である。
なお、複数の積和演算ユニット１０を使って畳み込み演算を行ってもよい。画像データＰおよびフィルタＦは２次元のデータであるため、例えば、ｕ行ｖ列のフィルタＦ（１，１）乃至Ｆ（ｕ，ｖ）に対して、フィルタＦ（１，１）乃至Ｆ（１，ｖ）を積和演算ユニット１０［１，１］に、フィルタＦ（２，１）乃至Ｆ（２，ｖ）を積和演算ユニット１０［２，１］に、（途中省略）、フィルタＦ（ｕ，１）乃至Ｆ（ｕ，ｖ）を積和演算ユニット１０［ｕ，１］に記憶することができる（ｍ＞＝ｕとする）。この場合、画像データＰ（１，１）乃至Ｐ（１，ｖ）に対する積和演算を積和演算ユニット１０［１，１］で、画像データＰ（２，１）乃至Ｐ（２，ｖ）に対する積和演算を積和演算ユニット１０［２，１］で、（途中省略）、画像データＰ（ｕ，１）乃至Ｐ（ｕ，ｖ）に対する積和演算を積和演算ユニット１０［ｕ，１］で行うことができ、それらの結果を足し合わせることで、Ｙ（１，１）を計算することができる。
また、本実施の形態では、積和演算ユニット１０を画像データに対する畳み込み演算に用いる例を示したが、積和演算は、ニューロンとシナプスで構成される神経回路網を模したニューラルネットワークで多用されており、積和演算ユニット１０をニューラルネットワークに用いることもできる。積和演算ユニット１０をニューラルネットワークに用いる場合、フィルタＦのパラメータは重み係数に相当し、積和演算ユニット１０は、メモリセル１１に重み係数を記憶することで、前記重み係数を効率よく用いることができる。
本発明の一形態に係わる半導体装置１００は、半導体基板に形成されたトランジスタを有する層の上方に、ＯＳトランジスタを有する層が積層して設けられ、ＯＳトランジスタを用いてメモリセルが構成される。ＯＳトランジスタはオフ電流が非常に小さいため、ＯＳトランジスタを用いて構成されたメモリセルは、記憶したデータを長時間保持することができる。
また、半導体基板に形成されたトランジスタを用いて積和演算回路が構成され、積和演算回路は、上方に積層して設けられたメモリセルと、配線ＷＳおよび配線ＷＯを介して電気的に接続される。半導体装置１００は、積和演算回路とメモリセルとを組み合わせた積和演算ユニット１０を複数有し、積和演算ユニット１０のそれぞれにおいて、メモリセルに記憶したフィルタＦのパラメータ（または、重み係数）を読み出すことで、畳み込み演算（または、ニューラルネットワークを用いた計算）を効率よく行うことができる。半導体装置１００は、フィルタＦのパラメータが繰り返し用いられる畳み込み演算（または、重み係数が繰り返し用いられるニューラルネットワークの計算）に好適に用いることができる。
半導体装置１００は、積和演算回路の上方にメモリセルが積層して設けられるため、半導体装置１００は小型である。ＯＳトランジスタは高温環境下でもオフ電流が増加しにくいため、積和演算回路の発熱に対しても信頼性の高いメモリセルとすることができる。また、ＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製できるため、半導体装置１００は低コストでの作製が可能である。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置１００を構成する、トランジスタの構成例について説明する。本実施の形態では、単結晶シリコン基板に形成されたＳｉトランジスタを有する層の上方に、ＯＳトランジスタを有する層が積層して設けられた構造を有する、半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図６に示す半導体装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有する。図７Ａはトランジスタ５００のチャネル長方向の断面図であり、図７Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図７Ｃはトランジスタ３００のチャネル幅方向の断面図である。
例えば、トランジスタ５００は上記実施の形態に示したトランジスタ２１に相当し、トランジスタ５００は第１のゲート（トップゲート、または単に、ゲート、ともいう）に加えて、第２のゲート（ボトムゲート、バックゲート、ともいう）を有する。また、トランジスタ３００は、例えば、半導体装置１００が有するトランジスタ４７に相当し、容量素子６００は容量２４に相当する。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が非常に小さい、高温環境下でもオフ電流が増加しにくいという特徴を有するため、上記実施の形態では、これを半導体装置１００に用いることにより、当該半導体装置を信頼性の高い半導体装置とすることができる。
図６に示すように、本実施の形態で説明する半導体装置において、トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００は、トランジスタ３００およびトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図７Ｃに示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ分析）法などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも比誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図６において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図６において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図６において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図６において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図７Ａ、図７Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図７Ａ、図７Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図７Ａ、図７Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図７Ａ、図７Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図６、図７Ａ、図７Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート電極として機能する場合がある。また、導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５４４と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２０、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
なお、酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。酸化物半導体として機能する金属酸化物については、他の実施の形態で説明する。
また、トランジスタ５００には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア密度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア密度を用いる場合がある。つまり、本明細書等に記載の「キャリア密度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア密度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア密度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２と、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
その他、酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物５３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物５３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図７Ａに示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図７Ａ、図７Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
また、加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図６では、導電体６１２、および導電体６１０は単層構造として示しているが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図８Ａ、図８Ｂおよび図８Ｃを用いてトランジスタ５１０Ａの構造例を説明する。図８Ａはトランジスタ５１０Ａの上面図である。図８Ｂは、図８Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図８Ｃは、図８Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図８Ａの上面図では、図の明瞭化のために一部の要素を省いている。
図８Ａ、図８Ｂおよび図８Ｃでは、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図８に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート電極として機能する場合がある。また、導電体５０５は、第２のゲート電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。すなわち、先に記載のトランジスタ５００と同様に、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造である。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書等において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つ、または、すべての拡散を抑制する機能とする。
例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、図８には、第２のゲート絶縁膜として、３層の積層構造を示したが、２層以下、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図８では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電体５６０ｂに導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６として、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。
＜トランジスタの構造例２＞
図９Ａ、図９Ｂおよび図９Ｃを用いてトランジスタ５１０Ｂの構造例を説明する。図９Ａはトランジスタ５１０Ｂの上面図である。図９Ｂは、図９Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図９Ｃは、図９Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１０Ａ、図１０Ｂおよび図１０Ｃを用いてトランジスタ５１０Ｃの構造例を説明する。図１０Ａはトランジスタ５１０Ｃの上面図である。図１０Ｂは、図１０Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１０Ｃは、図１０Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１０Ａの上面図では、図の明瞭化のために一部の要素を省いている。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１０に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
図１０に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１０に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１０に示すトランジスタ５１０Ｃは、図８に示すトランジスタ５１０Ａと異なり、導電体５０５を単層構造で設けてもよい。この場合、パターン形成された導電体５０５の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０５の上面の平坦性を良好にすることが好ましい。例えば、導電体５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
図１１Ａ、図１１Ｂおよび図１１Ｃを用いてトランジスタ５１０Ｄの構造例を説明する。図１１Ａはトランジスタ５１０Ｄの上面図である。図１１Ｂは、図１１Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１１Ｃは、図１１Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１１Ａ乃至図１１Ｃでは、導電体５０３を設けずに、第２のゲートとしての機能を有する導電体５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図１２Ａ乃至図１２Ｃを用いてトランジスタ５１０Ｅの構造例を説明する。図１２Ａはトランジスタ５１０Ｅの上面図である。図１２Ｂは、図１２Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２Ｃは、図１２Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２Ａの上面図では、図の明瞭化のために一部の要素を省いている。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１２Ａ乃至図１２Ｃでは、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
図１２に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、低温ポリシリコン等の製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１２に示すトランジスタを形成することができる。
なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１２に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例６＞
図１３Ａ乃至図１３Ｃを用いてトランジスタ５１０Ｆの構造例を説明する。図１３Ａはトランジスタ５１０Ｆの上面図である。図１３Ｂは、図１３Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３Ｃは、図１３Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
トランジスタ５１０Ｆはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ａでは、絶縁体５７４の一部が絶縁体５８０に設けられた開口部内に設けられ、導電体５６０の側面を覆うように設けられている。一方で、トランジスタ５１０Ｆでは絶縁体５８０と絶縁体５７４の一部を除去して開口が形成されている。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５１０Ｆは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５１０Ｆは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁体５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁体５５０側に拡散しうるＩｎを抑制することができる。絶縁体５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
＜トランジスタの構造例７＞
図１４Ａ、図１４Ｂを用いてトランジスタ５１０Ｇの構造例を説明する。トランジスタ５１０Ｇはトランジスタ５００の変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。なお、図１４Ａ、図１４Ｂに示す構成は、トランジスタ３００等、本発明の一形態の半導体装置が有する他のトランジスタにも適用することができる。
図１４Ａは、トランジスタ５１０Ｇのチャネル長方向の断面図であり、図１４Ｂは、トランジスタ５１０Ｇのチャネル幅方向の断面図である。図１４Ａ、図１４Ｂに示すトランジスタ５１０Ｇは、絶縁体４０２及び絶縁体４０４を有する点が、図７Ａ、図７Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５１が設けられ、導電体５４０ｂの側面に接して絶縁体５５１が設けられる点が、図７Ａ、図７Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図７Ａ、図７Ｂに示すトランジスタ５００と異なる。
図１４Ａ、図１４Ｂに示すトランジスタ５１０Ｇは、絶縁体５１２上に絶縁体４０２が設けられる。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられる。
図１４Ａ、図１４Ｂに示すトランジスタ５１０Ｇでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一つ）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５１０Ｇの特性が低下することを抑制することができる。よって、本発明の一形態の半導体装置の信頼性を高めることができる。
絶縁体５５１は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５１は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５１として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５１として用いると好適である。絶縁体５５１として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一形態の半導体装置の信頼性を高めることができる。
図１５は、トランジスタ５００及びトランジスタ３００を、図１４Ａ、図１４Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５１が設けられている。
図１６Ａ、図１６Ｂは、図１４Ａ、図１４Ｂに示すトランジスタの変形例である。図１６Ａはトランジスタのチャネル長方向の断面図であり、図１６Ｂはトランジスタのチャネル幅方向の断面図である。図１６Ａ、図１６Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点が、図１４Ａ、図１４Ｂに示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えば、Ｉｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。よって、トランジスタを、例えば、パワーＭＯＳトランジスタとすることができる。なお、図７Ａ、図７Ｂに示すトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図１６Ａ、図１６Ｂに示すトランジスタは、例えば、トランジスタ５００、トランジスタ３００、または、その双方に適用することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、金属酸化物の一種である酸化物半導体について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどから選ばれた一種、または複数種が含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１７Ａを用いて説明を行う。図１７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１７Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１７Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１７Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１７Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１７Ｂでは、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。図１７Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１７Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１７Ｃに示す。図１７Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１７Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１７Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１７Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上述した半導体装置の応用例について説明する。
〔半導体ウエハ、チップ〕
図１８Ａは、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（半導体ウエハ、ともいう）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一形態に係わる半導体装置や、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（ダイシングライン、ともいう）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１８Ｂにチップ７１５の拡大図を示す。
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域７１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ７１５を電子部品に適用する例について、図１９Ａおよび図１９Ｂを用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図１９Ａに示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ（チップ７１５）に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図１９Ｂに示す。図１９Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図１９Ｂに示す電子部品７５０は、リード７５５および半導体装置７５３を示している。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
図１９Ｂに示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
〔電子機器〕
次に、本発明の一形態に係わる半導体装置１００または上記電子部品を備えた電子機器の例について、図２０Ａ、図２０Ｂ、図２１Ａ、および図２１Ｂを用いて説明を行う。
図２０Ａは、カメラの例である。カメラ１８２０は、筐体１８２１、表示部１８２２、操作ボタン１８２３、シャッターボタン１８２４等を有する。また、カメラ１８２０には、着脱可能なレンズ１８２６が取り付けられている。
ここではカメラ１８２０として、レンズ１８２６を筐体１８２１から取り外して交換することが可能な構成としたが、レンズ１８２６と筐体１８２１が一体となっていてもよい。
カメラ１８２０は、シャッターボタン１８２４を押すことにより、静止画、または動画を撮像することができる。また、表示部１８２２はタッチセンサとしての機能を有し、表示部１８２２をタッチすることにより撮像することも可能である。
なお、カメラ１８２０は、ストロボ装置や、ビューファインダーなどを別途装着することができる。または、これらが筐体１８２１に組み込まれていてもよい。
図２０Ｂは、表示部１８２２を拡大した図である。表示部１８２２には、カメラ１８２０が撮像した静止画、動画、または、カメラ１８２０がレンズ１８２６を通して現在撮像している画像等を表示することができる。
図２０Ｂに示す表示部１８２２には、うさぎ１８２８と、女性１８２９が表示されている。カメラ１８２０に搭載されている半導体装置１００は、画像認識を行い、うさぎ１８２８と女性１８２９の周りに認識した物体を区別する枠を表示し（図中、点線で枠を表示）、物体が何であるかを説明する表示を行うことができる（図中、それぞれ、「Ｒａｂｂｉｔ」、「Ｗｏｍａｎ」と表示）。
図２１Ａは、情報端末の例である。情報端末１８４０は、表示部１８４１等を有する。表示部１８４１には、タッチセンサが配置されており、表示部１８４１は入力部としての機能も備えている。
情報端末１８４０に搭載されている半導体装置１００は、表示部１８４１に入力された文字を認識し、認識結果を表示することができる。図２１Ａは、使用者が指でアルファベットの「ａ」を入力し、半導体装置１００が入力された文字を認識し、表示部１８４１の左上に認識結果を表示する例を示している。なお、表示部１８４１における文字の入力は、指だけでなく、スタイラス等を用いて行うこともできる。
図２１Ｂは、ロボットの例である。ロボット１８６０は、演算装置１８７０、照度センサ１８６１、マイクロフォン１８６２、上部カメラ１８６３、スピーカ１８６４、ディスプレイ１８６５、下部カメラ１８６６、障害物センサ１８６７、および移動機構１８６８等を備える。演算装置１８７０には、半導体装置１００が搭載されている。
マイクロフォン１８６２は、使用者の話し声および環境音等を検知する機能を有する。また、スピーカ１８６４は、音声を発する機能を有する。ロボット１８６０は、マイクロフォン１８６２およびスピーカ１８６４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ１８６５は、種々の情報を表示する機能を有する。ロボット１８６０は、使用者の希望する情報をディスプレイ１８６５に表示することが可能である。ディスプレイ１８６５は、タッチセンサを搭載していてもよい。また、ディスプレイ１８６５は取り外しのできる情報端末等であっても良く、ロボット１８６０の定位置に設置することで、充電およびデータの受け渡しを可能とすることができる。
上部カメラ１８６３および下部カメラ１８６６は、ロボット１８６０の周囲を撮像する機能を有する。また、障害物センサ１８６７は、移動機構１８６８を用いてロボット１８６０が移動する際、進行方向における障害物の有無を検知することができる。
演算装置１８７０に搭載された半導体装置１００は、上部カメラ１８６３および下部カメラ１８６６が撮像した画像を解析し、壁、家具、段差、または落下物などの障害物の有無を判断することができる。
また、演算装置１８７０に搭載された半導体装置１００は、上部カメラ１８６３および下部カメラ１８６６が撮像した画像から、ロボット１８６０の使用者を認識し、ロボット１８６０の使用者の方向へ移動することができる。または、ロボット１８６０の使用者が移動するにしたがって、使用者についていくことができる。
図２０Ａ、図２１Ａ、および図２１Ｂに示す電子機器には、上記実施の形態で説明した半導体装置１００を搭載することで、効率的に画像認識を行うことができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
Ａ：データ信号、Ｂ：データ信号、ＢＬ：配線、ＣＸ：配線、ＤＡ：配線、ＤＢ：配線、ＤＸ：配線、Ｆ：フィルタ、ＭＡＣ：回路、ＭＥＭ：回路、Ｎ１：ノード、Ｐ：画像データ、ＰＣ：配線、ＲＤ：配線、ＲＥＦ：配線、ＳＵＢ：半導体基板、ＶＤ：配線、ＶＤＤ：高電源電位、ＶＳ：配線、ＶＳＳ：低電源電位、Ｗ：データ信号、ＷＬ：配線、ＷＯ：配線、ＷＳ：配線、ＷＴ：配線、Ｘ：データ信号、１０：積和演算ユニット、１１：メモリセル、１２：プリチャージ回路、１３：デコーダ回路、１４：レジスタ回路、１５：回路、１６：乗算回路、１７：加算回路、１８：レジスタ回路、２１：トランジスタ、２２：トランジスタ、２３：トランジスタ、２４：容量、２５：トランジスタ、４１：インバータ、４２：インバータ、４３：インバータ、４４：トランジスタ、４５：トランジスタ、４６：トランジスタ、４７：トランジスタ、５０：領域、１００：半導体装置、１０１：層、１０２：層、１１１：ワード線ドライバ回路、１１２：ビット線ドライバ回路、１１３：積和演算ブロック、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５０５ａ：導電体、５０５ｂ：導電体、５１０：絶縁体、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トランジスタ、５１０Ｄ：トランジスタ、５１０Ｅ：トランジスタ、５１０Ｆ：トランジスタ、５１０Ｇ：トランジスタ、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２１：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５３１：領域、５３１ａ：領域、５３１ｂ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：領域、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５１：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８４：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６５０：絶縁体、７１１：基板、７１２：回路領域、７１３：分離領域、７１４：分離線、７１５：チップ、７５０：電子部品、７５２：プリント基板、７５３：半導体装置、７５４：実装基板、７５５：リード、１８２０：カメラ、１８２１：筐体、１８２２：表示部、１８２３：操作ボタン、１８２４：シャッターボタン、１８２６：レンズ、１８２９：女性、１８４０：情報端末、１８４１：表示部、１８６０：ロボット、１８６１：照度センサ、１８６２：マイクロフォン、１８６３：上部カメラ、１８６４：スピーカ、１８６５：ディスプレイ、１８６６：下部カメラ、１８６７：障害物センサ、１８６８：移動機構、１８７０：演算装置

Claims (6)

  1. 　複数の積和演算ユニット、を有し、
    　前記積和演算ユニットは、第一回路と、メモリセルとを有し、
    　前記第一回路は、半導体基板に形成された第一トランジスタを有し、
    　前記メモリセルは、チャネル形成領域に金属酸化物を含む第二トランジスタを有し、
    　前記第二トランジスタは、前記第一トランジスタの上方に積層して形成され、
    　前記第一回路は、前記メモリセルに記憶されたデータを読み出す機能と、積和演算を行う機能とを有する、半導体装置。
  2. 　ワード線ドライバ回路と、
    　ビット線ドライバ回路と、
    　積和演算ブロックと、を有し、
    　前記積和演算ブロックは、複数の積和演算ユニットを有し、
    　前記積和演算ユニットは、第一回路と、メモリセルとを有し、
    　前記第一回路は、半導体基板に形成された第一トランジスタを有し、
    　前記メモリセルは、チャネル形成領域に金属酸化物を含む第二トランジスタを有し、
    　前記第二トランジスタは、前記第一トランジスタの上方に積層して形成され、
    　前記ワード線ドライバ回路と、前記ビット線ドライバ回路は、前記メモリセルにデータを書き込む機能を有し、
    　前記第一回路は、前記メモリセルに記憶されたデータを読み出す機能と、積和演算を行う機能とを有する、半導体装置。
  3. 　ワード線ドライバ回路と、
    　ビット線ドライバ回路と、
    　積和演算ブロックと、を有し、
    　前記積和演算ブロックは、複数の積和演算ユニットを有し、
    　前記積和演算ユニットは、第一回路と、メモリセルとを有し、
    　前記ワード線ドライバ回路と、前記ビット線ドライバ回路と、前記第一回路は、それぞれ半導体基板に形成された第一トランジスタを有し、
    　前記メモリセルは、チャネル形成領域に金属酸化物を含む第二トランジスタを有し、
    　前記第二トランジスタは、前記第一トランジスタの上方に積層して形成され、
    　前記ワード線ドライバ回路と、前記ビット線ドライバ回路は、前記メモリセルにデータを書き込む機能を有し、
    　前記第一回路は、前記メモリセルに記憶されたデータを読み出す機能と、積和演算を行う機能とを有する、半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記金属酸化物は、ＩｎまたはＺｎの少なくとも一方を含む、半導体装置。
  5. 　請求項１乃至請求項４のいずれか一項に記載の半導体装置を有する、電子部品。
  6. 　請求項１乃至請求項４のいずれか一項に記載の半導体装置を有する、電子機器。
PCT/IB2020/056106 2019-07-12 2020-06-29 積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器 WO2021009586A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021532540A JPWO2021009586A1 (ja) 2019-07-12 2020-06-29
US17/625,392 US20220276834A1 (en) 2019-07-12 2020-06-29 Semiconductor device including product-sum operation circuit and memory device, electronic component, and electronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019129927 2019-07-12
JP2019-129927 2019-07-12

Publications (1)

Publication Number Publication Date
WO2021009586A1 true WO2021009586A1 (ja) 2021-01-21

Family

ID=74210226

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2020/056106 WO2021009586A1 (ja) 2019-07-12 2020-06-29 積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器

Country Status (3)

Country Link
US (1) US20220276834A1 (ja)
JP (1) JPWO2021009586A1 (ja)
WO (1) WO2021009586A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022172609A1 (ja) * 2021-02-10 2022-08-18 パナソニックＩｐマネジメント株式会社 Ａｉモジュール

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12131794B2 (en) * 2022-08-23 2024-10-29 Micron Technology, Inc. Structures for word line multiplexing in three-dimensional memory arrays

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018189620A1 (ja) * 2017-04-14 2018-10-18 株式会社半導体エネルギー研究所 ニューラルネットワーク回路
JP2019036280A (ja) * 2017-08-11 2019-03-07 株式会社半導体エネルギー研究所 グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機
JP2019047006A (ja) * 2017-09-05 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018189620A1 (ja) * 2017-04-14 2018-10-18 株式会社半導体エネルギー研究所 ニューラルネットワーク回路
JP2019036280A (ja) * 2017-08-11 2019-03-07 株式会社半導体エネルギー研究所 グラフィックスプロセッシングユニット、コンピュータ、電子機器及び並列計算機
JP2019047006A (ja) * 2017-09-05 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022172609A1 (ja) * 2021-02-10 2022-08-18 パナソニックＩｐマネジメント株式会社 Ａｉモジュール

Also Published As

Publication number Publication date
US20220276834A1 (en) 2022-09-01
JPWO2021009586A1 (ja) 2021-01-21

Similar Documents

Publication Publication Date Title
JP7441282B2 (ja) 半導体装置
KR102628719B1 (ko) 반도체 장치 및 그 제작 방법
JP6863773B2 (ja) 半導体装置
KR102660456B1 (ko) 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
JP7439215B2 (ja) 半導体装置
JP6965000B2 (ja) 半導体装置
JP7289946B2 (ja) 撮像装置
JP6845692B2 (ja) 半導体装置
JP6942489B2 (ja) 半導体装置、電子機器、および半導体ウエハ
JP7133056B2 (ja) 半導体装置
TW201828470A (zh) 半導體裝置
JP7577671B2 (ja) 半導体装置
CN113330554A (zh) 存储装置
TW201834244A (zh) 半導體裝置以及半導體裝置的製造方法
KR20210142695A (ko) 반도체 장치
JP2022172229A (ja) 金属酸化物膜及びトランジスタ
JP2024029175A (ja) 撮像装置
WO2021009586A1 (ja) 積和演算回路と記憶装置を有する半導体装置、電子部品、および電子機器
WO2020201860A1 (ja) 単極性トランジスタを用いて構成された論理回路、および、半導体装置
TW201841367A (zh) 半導體裝置以及半導體裝置的製造方法
JP2018050044A (ja) 半導体装置、および半導体装置の作製方法
KR20210106470A (ko) 단극성 트랜지스터를 사용하여 구성된 논리 회로, 및 반도체 장치
WO2021019356A1 (ja) 情報処理システム、及びその動作方法
JP2018085503A (ja) トランジスタ、半導体装置および電子機器
JP2018106608A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20841083

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021532540

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20841083

Country of ref document: EP

Kind code of ref document: A1