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WO2021085025A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2021085025A1
WO2021085025A1 PCT/JP2020/037335 JP2020037335W WO2021085025A1 WO 2021085025 A1 WO2021085025 A1 WO 2021085025A1 JP 2020037335 W JP2020037335 W JP 2020037335W WO 2021085025 A1 WO2021085025 A1 WO 2021085025A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
circuit
switch
signal
analog
Prior art date
Application number
PCT/JP2020/037335
Other languages
English (en)
French (fr)
Inventor
千丈 岡田
ルォンフォン 朝倉
堅剛 井関
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202080064033.6A priority Critical patent/CN114424523A/zh
Priority to JP2021554218A priority patent/JPWO2021085025A1/ja
Priority to US17/769,004 priority patent/US11917312B2/en
Publication of WO2021085025A1 publication Critical patent/WO2021085025A1/ja

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H—ELECTRICITY
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This disclosure relates to a solid-state image sensor.
  • a sensor equipped with a pixel array in which pixels such as a conventional CMOS (Complementary Metal-Oxide Semiconductor) element are formed in an array has a problem that the frame rate is low because signals are acquired in order from a predetermined element.
  • CMOS Complementary Metal-Oxide Semiconductor
  • a configuration is conceivable in which the pixel array is divided into a plurality of regions, each of the divided regions is provided with a signal line, and an analog circuit and a logic circuit for receiving the signal are provided.
  • Such a configuration has a low affinity with other circuits and tends to be complicated, which is unsuitable for miniaturization of pixel size and increase in the number of pixels.
  • the present disclosure provides a solid-state image sensor that includes a plurality of regions in a pixel array and suppresses the occurrence of distortion.
  • the solid-state imaging device is two-dimensional as a column along the first direction and a row along the second direction intersecting the first direction in which a plurality of pixels that output analog signals by photoelectric conversion are arranged.
  • a first substrate having a pixel array arranged in an array and a second substrate laminated on the first substrate, which overlaps with the pixel array in a third direction intersecting the first direction and the second direction. It comprises a second substrate, which comprises an analog circuit, which is arranged and processes analog signals output from the pixels, and the pixel array comprises consecutive pixels, each of which is provided by a pixel divider along the second direction.
  • the analog circuit is connected to a pixel belonging to the first region and a pixel belonging to the second region, and is arranged so as to overlap the pixel dividing portion in the third direction. It is divided into a first analog circuit and a second analog circuit, which are adjacent to each other via a circuit dividing portion.
  • the pixel array includes a first signal line, which selects one or more rows in the first direction among the rows having pixels continuous in the second direction, and is arranged in plurality along the first direction.
  • the analog signal output by the pixel selected by the first signal line may be processed by the analog circuit.
  • pixels can be specified in units of lines.
  • a second signal line which selects one or more rows in the second direction from rows having continuous pixels in the first direction, is arranged along the second direction, may be provided.
  • the analog signal output by the pixel selected by the first signal line is transmitted via the second signal line and processed by the analog circuit, and the second signal line is generated in the pixel dividing section. It may be electrically disconnected.
  • the path of the second signal line can be shortened by maintaining the energized state for each region of the pixel array and not connecting to different regions.
  • the pixel division unit and the circuit division unit may be arranged near the center of the pixel array in the first direction.
  • the pixel division unit and the circuit division unit may include a connection unit that connects the pixel and the analog circuit in the third direction.
  • the first substrate and the second substrate may be connected in the vicinity of the center of the pixel array and around the cut.
  • connection part is connected to the second signal line, and connects the pixel belonging to the first region and the first analog circuit via the second signal line, and is connected to the first connection part and the second signal line.
  • a second connection portion for connecting a pixel belonging to the second region and a second analog circuit via a second signal line may be provided.
  • the analog circuit of the second substrate may be divided in the same manner as the pixel array.
  • first switch that switches the connection state between the first connection part and the second connection part.
  • first switch By providing the first switch on the second substrate, it is possible to keep the potentials of the floating diffusions in the first region and the second region equal in the pixel array.
  • the first switch may switch the connection state between the first connection portion and the second connection portion based on the timing at which the analog signal is output to the analog circuit via the first connection portion or the second connection portion.
  • a plurality of first connection portions, second connection portions, and first switches are provided along the second direction.
  • the plurality of first switches may operate synchronously.
  • a plurality of first connection portions and second connection portions are provided along the second direction, and the second switch and the plurality of second connection portions are connected to each other to switch the mutual connection state of the plurality of first connection portions. It may be provided with a third switch for switching the state.
  • the second switch allows the potential in the row direction to be kept equal.
  • the second switch may switch the mutual connection state of the first connection part, and the third switch may switch the mutual connection state. , The mutual connection state of the second connection part may be switched.
  • the second switch and the third switch may operate in synchronization.
  • a plurality of the second switch and the third switch may be provided along the second direction, and the plurality of second switches and the plurality of third switches may operate in synchronization with each other.
  • a first voltage source that applies a predetermined voltage to a plurality of first connection portions connected via a second switch, switches the connection state between the first voltage source, the first voltage source, and the plurality of first connection portions.
  • the four switches may be provided, and the second switch and the fourth switch may operate in synchronization with each other. With this control, it is possible to raise the potential of the floating diffusion to a predetermined potential.
  • a second voltage source that applies a predetermined voltage to a plurality of second connection portions connected via a third switch, switches the connection state between the second voltage source, the second voltage source, and the plurality of second connection portions.
  • the 5 switches may be provided, and the 3rd switch and the 5th switch may operate in synchronization with each other. In addition, all switches may operate synchronously.
  • the synchronization may be executed at the timing of resetting the pixels or at the timing based on the timing of analog signal output from the pixels.
  • the first connection portion and the second connection portion may be provided at least as many as the number of pixels existing in the row.
  • the first connection portion and the second connection portion may be provided at least as many as the number of pixels existing in the row plus a predetermined number.
  • connection portion may be formed by a micro bump, a micro pad, or a via hole.
  • the first analog circuit and the second analog circuit may process analog signals of different pixels belonging to one or more rows along the second direction at the same timing.
  • the first analog circuit and the second analog circuit may change the number of analog signals processed at the same timing according to predetermined conditions.
  • the second board may include a logic circuit that converts an analog signal into a digital signal and processes the digital signal.
  • the logic circuit may be arranged so as to sandwich the analog circuit in the first direction.
  • the logic circuit may include a first logic circuit that processes the digital signal output by the first analog circuit and a second logic circuit that processes the digital signal output by the second analog circuit.
  • a plurality of pixel division units and circuit division units, a pixel array region divided into a plurality of regions, and an analog circuit corresponding to each region may be provided.
  • the second board is a signal processing circuit that executes signal processing of a digital signal, an image processing circuit that executes image processing of a digital signal that is image information, an image processing circuit, a digital signal, data output by the signal processing circuit, and image processing.
  • the block diagram of the solid-state image pickup apparatus which concerns on one Embodiment The figure which shows the arrangement of the pixel array and the analog circuit which concerns on one Embodiment.
  • the figure which shows the potential with respect to the control of the switch of the 2nd substrate which concerns on one comparative example The figure which shows the laminated state of the pixel array and the analog circuit which concerns on one Embodiment.
  • the figure which shows the wiring example in the pixel array which concerns on one Embodiment. The figure which shows the wiring example in the analog circuit which concerns on one Embodiment.
  • the figure which shows the wiring example in the analog circuit which concerns on one Embodiment. The figure which shows the wiring example in the analog circuit which concerns on one Embodiment.
  • FIG. 1 is a block diagram showing the functions of the solid-state image sensor 1 according to the embodiment.
  • the solid-state image sensor 1 includes, for example, a first substrate 10 and a second substrate 20.
  • the first substrate 10 includes an optical system 12 and a pixel array 14.
  • the second substrate 20 includes an analog circuit 22, a logic circuit 24, and an input / output interface (hereinafter, input / output I / F) 26.
  • the optical system 12 is a system in which the pixel array 14 corrects optical paths, aberrations, etc. in order to detect light.
  • the optical system 12 includes, for example, a lens (including a virtual lens or the like), and is appropriately installed so that light is received by the pixel array 14.
  • the pixel array 14 includes a plurality of pixels that photoelectrically convert the received light and output an analog signal.
  • the analog signal output by each pixel belonging to the pixel array 14 is transmitted to the second substrate 20 via the connection portion 30.
  • the analog circuit 22 is a circuit that processes the analog signal output from each pixel of the pixel array 14.
  • the analog circuit 22 may include, for example, an ADC (Analog to Digital Converter) that converts an analog signal into image data that is a digital signal.
  • the analog circuit 22 outputs the digital image data converted from the analog signal to the logic circuit 24.
  • ADC Analog to Digital Converter
  • the analog circuit 22 is, for example, from a DAC (Digital to Analog Converter) that generates a digital signal used for analog-to-digital conversion, a comparator that compares the voltage output from the DAC with the voltage of the analog signal, and a comparator.
  • a counter that counts the output of the counter and an amplifier that amplifies the output from the counter may be further provided.
  • the logic circuit 24 includes a circuit that processes various acquired digital signals, and executes appropriate signal processing on the digital signal output by the analog circuit 22.
  • the logic circuit 24 is, for example, a digital circuit, and may include a signal processing circuit and an image processing circuit.
  • the signal processing circuit may include, for example, a circuit that executes motion detection and the like, a circuit that executes neural network processing, and the like.
  • the image processing circuit may include, for example, a circuit that executes various filter processing, deformation processing, and the like.
  • the input / output I / F 26 is an interface that outputs the data output by the logic circuit 24 to the outside and accepts the input of data, requests, etc. from the outside as needed.
  • the solid-state image sensor 1 may further include a selector that selects the data output by the logic circuit 24, and the input / output I / F 26 may output the signal selected by the selector to the outside. ..
  • connection unit 30 connects the first board 10 and the second board 20.
  • a connection is made to output an analog signal output from a pixel belonging to the pixel array 14 arranged on the first board 10 to an analog circuit 22 arranged on the second board 20. ..
  • the above describes the configuration related to the path for propagation of the analog signal and the digital signal according to the present embodiment. Therefore, other configurations required for control are omitted.
  • the first substrate 10 is appropriately provided with, for example, wiring for receiving output from which pixel of the pixel array 14.
  • the second substrate 20 is appropriately provided with a control circuit or the like that controls each configuration of the solid-state image sensor 1.
  • a signal is sent to the wiring such as which pixel belongs to the pixel array 14 to be selected.
  • a connection path for output may be appropriately provided separately.
  • the action of the solid-state image sensor 1, the elements for exerting the effect, the wiring, etc. are appropriately provided although not shown.
  • FIG. 2 is a diagram showing an example of the arrangement of the pixel array 14 and the analog circuit 22 according to the present embodiment.
  • the pixel array 14 includes a plurality of pixels 140 arranged in a two-dimensional array. Pixels 140 are arranged in an array along the first and second directions. Each pixel 140 includes, for example, a light receiving element such as a photodiode (PD) that receives light through a lens as an optical system 12 and outputs an analog signal based on the intensity of the received light or the like.
  • a light receiving element such as a photodiode (PD) that receives light through a lens as an optical system 12 and outputs an analog signal based on the intensity of the received light or the like.
  • pixels continuous in the second direction may be referred to as rows
  • pixels continuous in the first direction may be referred to as columns. That is, an array is formed by providing a plurality of rows of pixels continuous in the second direction in the first direction, in other words, by providing a plurality of columns of pixels continuous in the first direction in the second direction. Form an array.
  • the pixel array 14 includes a first region 141 and a second region 142.
  • the first region 141 and the second region 142 are divided by the pixel dividing unit 143.
  • the pixel dividing unit 143 is provided near the center in the first direction so as to cross the pixel array 14 along the second direction, for example.
  • the vicinity of the center means the pixel corresponding to the [n / 2] th pixel and [n / 2] + 1 pixel. It is provided between the pixel corresponding to the eye. [ ⁇ ] Is the floor function. It should be noted that the present invention is not limited to this, and may be not exactly in the center and may be significantly or not significantly biased to either the upper or lower side of the pixel array 14 in FIG. In the sense of, it is described as near the center.
  • the analog circuit 22 is provided, for example, near the center of the region where the pixel array 14 exists in the stacked state.
  • the broken line indicates the range in which the pixel array 14 is provided on the first substrate 10 in the stacked state in the second region 20.
  • the analog circuit 22 is thus provided so as to include near the center of the range in which the pixel array 14 is provided.
  • the analog circuit 22 includes a first analog circuit 221 and a second analog circuit 222, and these circuits are arranged adjacent to each other via a circuit division unit 223.
  • the circuit division unit 223 is arranged so as to overlap the pixel division unit 143 in the third direction, for example, in a state where the first substrate 10 and the second substrate 20 are laminated.
  • the arrangement of the circuit division unit 223 does not have to strictly overlap with the pixel division unit 143, and may have a deviation.
  • the first analog circuit 221 and the second analog circuit 222 each operate as an analog circuit.
  • the first analog circuit 221 and the second analog circuit 222 operate as ADCs, respectively, and convert the analog signal output from the pixel 140 into a digital signal and output it.
  • the pixel array 14 and the analog circuit 22 are connected, for example, around the pixel division unit 143 and the circuit division unit 223 via a connection unit 30 that connects the first substrate 10 and the second substrate 20.
  • the periphery is, for example, between the two pixels 140 that are closest to each other in the first direction of the pixel division unit 143 and the pixel division unit 143.
  • the connection portion 30 may be arranged so as to overlap directly below one or a plurality of pixels 140 near the center, not between the pixel 140 and the pixel division portion 143.
  • FIG. 3 is a diagram schematically showing the positions of the pixel array 14 and the analog circuit 22 in a state where the first substrate 10 and the second substrate 20 are stacked. As shown in FIG. 3, the pixel array 14 and the analog circuit 22 are laminated so that the pixel dividing portion 143 and the circuit dividing portion 223 overlap each other in the third direction near the center of the pixel array 14. To.
  • the connection unit 30 is arranged so as to connect the periphery of the pixel division unit 143 and the periphery of the circuit division unit 223 along a third direction between the pixel array 14 and the analog circuit 22.
  • the first analog circuit 221 and the second analog circuit 222 receive the analog signal from the pixel 140 connected by the connection unit 30, and execute appropriate processing.
  • a digital circuit (logic circuit) is provided so as to sandwich the outside in the first direction of the first analog circuit 221 and the second analog circuit 222.
  • FIG. 4 is a diagram showing a wiring example in the pixel array 14 according to the present embodiment.
  • the analog signal output by the pixel 140 is transmitted to the analog circuit 22 via the wiring shown in FIG.
  • the spacing between the pixels above and below the pixel dividing portion 143 is drawn wider than that of the other pixels, but this is for the sake of explanation, and in reality, the spacing is equivalent to that between the other pixels. May have.
  • the pixel array 14 is provided with a plurality of first signal lines 16 and a plurality of second signal lines 181, 182.
  • the second signal lines 181, 182 related to the same row are electrically cut off around the pixel dividing portion 143. That is, the second signal line 181 connected to the pixel 140 belonging to the first region 10 and the second signal line 182 connected to the pixel 140 belonging to the second region 20 are directly electrically connected to the first substrate 10. Not connected to.
  • a plurality of first connecting portions 301 and a second connecting portion 302 are provided as connecting portions 30, and the pixels 140 include the second signal lines 181, 182 and these. It is connected to the analog circuit 22 of the second substrate 20 via the connection portion. More specifically, the pixel 140 belonging to the first region 141 is connected to the analog circuit 22 via the second signal line 181 and the first connection portion 301, and the pixel 140 belonging to the second region 142 is the second. It is connected to the analog circuit 22 via the signal line 182 and the second connection portion 302.
  • the first signal line 16 is a wiring for selecting which line of the pixel array 14 to process the analog signal output from the pixel 140.
  • the first signal line 16 is connected to a line selection circuit, for example, at the opposite end connected to the pixel 140, and the signal from this line selection circuit selects a line that outputs the signal to the analog circuit 2. ..
  • the line-based pixel 140 selected by the first signal line 16 is transmitted to the first connection unit 301 or the second connection unit 302 via the corresponding second signal lines 181, 182. Then, the first connection unit 301 or the second connection unit 302 outputs the analog signal output from the pixel 140 to the analog circuit 22, and the processing of the analog signal is executed.
  • the processing of the analog signal output from the pixel 140 is executed in order from the lower row in FIG. 4, for example.
  • the process is executed for the pixel 140 belonging to the bottom row in FIG.
  • the analog signals output from each pixel 140 are subjected to signal processing in parallel in the analog circuit 22.
  • the same processing is executed for the next higher line, that is, the second line from the bottom.
  • This process is executed, for example, by selecting rows in order from the bottom from the row selection circuit by a synchronization signal in the row direction.
  • the pixel 140 belonging to the first region 141 transmits a signal to the analog circuit 22 via the second signal line 181 and the first connection portion 301, whereas the pixel 140 belonging to the second region 142 has the signal transmitted to the analog circuit 22.
  • a signal is transmitted to the analog circuit 22 via the second signal line 182 and the second connection portion 302. After this, scanning is sequentially executed from the lower side to the upper side of the second region 142 based on the synchronization signal in the row direction.
  • the row selection is executed, for example, by applying a selection signal based on the synchronization signal to the first signal line 16 corresponding to the row selected by the row selection circuit.
  • the analog signal is output to the analog circuit 22 by controlling the signal output unit of the pixel 140 belonging to the selected line and the energized state of the second signal lines 181, 182 by this selection signal.
  • a MOSFET Metal-
  • the gate is connected to the first signal line 16 and the drain and source (or source and drain) are connected to the pixels 140 and the second signal lines 181, 182, respectively.
  • Oxide-Semiconductor Field-Effect-Transistor The present invention is not limited to this, and an energized state may be formed by a switch or the like driven by a signal via the first signal line 16 by another method.
  • the region of the pixel array 14 provided on the first substrate 10 is divided near the center, and the analog circuit 22 is arranged near the center so as to overlap the stacked second substrates 20, so that the second signal is signaled. It is possible to shorten the transmission path of the signal output from the pixel 140 on the lines 181, 182. By shortening the transmission path, it is possible to reduce the load on the second signal lines 181, 182. As a result, the solid-state image sensor 1 can realize low power consumption and high speed analog signal processing. Rolling shutter distortion can also be suppressed by this speedup and the continuous processing of rows throughout the pixel array 14.
  • FIG. 5 is a diagram schematically showing the connection around the circuit division portion of the analog circuit 22 according to the present embodiment. Although the aspect ratio of FIG. 5 is adjusted for the sake of explanation, the approximate stacking relationship and the approximate size relationship with the pixel array 14 of FIG. 4 are as shown in FIG.
  • the analog circuit 22 includes a first analog circuit 221 and a second analog circuit 222 so as to sandwich the circuit division portion 220.
  • first analog circuit 22 for example, wiring for connecting the first connection portion 301 to the first board 10 is arranged.
  • second analog circuit 222 for example, a wiring for connecting the first substrate 10 to the second connection portion 302 is arranged.
  • each connection is subjected to processing of an analog signal transmitted by being connected via, for example, a multiplexer (or an analog switch) in the first analog circuit 2221 and the second analog circuit 222.
  • the analog circuit 22 may include a comparison circuit and a counter circuit (not shown) in front of the multiplexer, and output a digital signal converted based on the output from the DAC to the multiplexer or the like.
  • a first switch 281 is provided on the second board 20 between the first connection portion 301 and the second connection portion 302.
  • a plurality of first connection portions 301 are connected along a second direction, and a second switch 282 is provided between the first connection portions 301.
  • the plurality of second connection portions 302 are connected along the second direction, and a third switch 283 is provided between the second connection portions 302.
  • the plurality of first connection portions 301 are connected to the voltage source via the fourth switch 284 at one end of the wiring connecting each via the second switch 282, for example.
  • the plurality of second connection portions 302 are connected to the voltage source via the fifth switch 285, for example, at one end of the wiring connecting each via the third switch 283.
  • These voltage sources may be constant voltage sources. Further, the voltages applied by these voltage sources may be the same voltage.
  • the plurality of first switches 281 synchronously switch the energized state between the corresponding first connection unit 301 and the second connection unit 302. That is, at a predetermined timing, the first connection unit 301 is connected to the second signal line 181 to be connected and the second connection unit 302 to be connected to the second signal line 182 belonging to the same row in the pixel array 14. Since this connection is executed synchronously, the second signal line 181 and the second signal line 182 belonging to the same row are connected by the second board 20 at the same timing in a plurality of rows. Therefore, at a predetermined timing, the potentials of the first connection unit 301 and the second connection unit 302 are controlled to the same potential, and this potential is output to the first analog circuit 221 and the second analog circuit 222. This control makes it possible to align the potentials of the analog circuits 22 that process the pixels in the same row.
  • the second switch 282 synchronously switches the energized state between the first connection portions 301.
  • the third switch 283 synchronizes with each other to switch the energized state of the second connection portions 302. Further, the second switch 282 and the third switch 283 are synchronized to switch the energized state. That is, the plurality of first connection portions 301 and the plurality of second connection portions 302 are connected at a predetermined timing and controlled to the same potential. By this control, it becomes possible to make the potential of the floating diffusion of the pixel 140 uniform.
  • the 4th switch 284 and the 5th switch 285 may be controlled in synchronization with the 2nd switch 282 and the 3rd switch 283. With this control, the potential of the floating diffusion of the pixel 140 can be raised to a predetermined potential at a predetermined timing.
  • first switch 281, the second switch 282, the third switch 283, the fourth switch 284, and the fifth switch 285 may be switched in synchronization.
  • an analog signal is received from the pixel 140, and these switches are synchronously energized from the reset period when the processing of the analog signal is completed to the next transfer period.
  • the potential of the floating diffusion of the pixel 140 can be raised to a predetermined potential, and the potentials of the first analog circuit 221 and the second analog circuit 222 can be made uniform.
  • FIG. 6 shows an example of the potential timing charts of the first analog circuit 221 and the second analog circuit 222 when controlled by the switch provided on the second substrate 20 described above.
  • the top is the line synchronization signal output from the line selection circuit. Based on this row synchronization signal, the analog signals of pixels 140 belonging to one row are processed in parallel.
  • the dotted line shows the reset signal. For example, at this timing, the electric charge in the circuit is reset. At the timing indicated by the broken line, the process switches from the first analog circuit 221 to the second analog circuit 222.
  • the second chart from the top is an example of switching.
  • the switch is turned on / off based on this synchronization signal.
  • the states of all switches may be switched, only the first switch 281 only, the second switch 282, and the combination of the third switch 283 only, the second switch 282.
  • Only the combination of the 3rd switch 283, the 4th switch 284, and the 5th switch 285 may be switched respectively.
  • the synchronization signal is emitted at the timing of the end of row scanning.
  • the synchronization signal may be one that is emitted between the reset signal and the row synchronization signal.
  • This timing may be described by a register or the like provided in the solid-state image sensor 1.
  • the synchronization signal that is, the period during which the switch is turned on may be arbitrarily set within a range in which signal processing is appropriately executed.
  • the third and fourth charts from the top are charts showing the transition of potential in the standby state.
  • the fifth and sixth charts from the top are charts showing the transition of the potential in the state where the analog signal is received. These potential transitions indicate, for example, changes in the signals of the first connection portion 301 and the second connection portion 302.
  • the solid line indicates the actual potential connected, and the dotted line indicates that the potential state is unknown.
  • FIG. 7 is a diagram showing a case where the switch is not controlled, that is, all the switches are turned off, as a comparative example. The operation of the switch will be described with reference to FIGS. 6 and 7.
  • the first analog circuit 221 and the second analog circuit 222 continuously process the first region 141 and the second region 142.
  • the potential of the second analog circuit 222 is unknown because the floating state continues for a long time as shown by the arrow in FIG. ..
  • a discontinuous signal may be generated. This signal discontinuity also occurs not in the standby state but also in the timing of signal processing.
  • the first switch 281 when the first switch 281 is turned on at the end of the line by the synchronization signal, it is possible to switch the circuit at the timing when the potential difference between the first analog circuit 221 and the second analog circuit 222 is eliminated. It becomes. By this switching, as shown by the arrow in FIG. 6, it becomes possible to process the analog signal from the pixel 140 while maintaining the continuity of the signal potential. As a result, it is possible to prevent noise contamination due to discontinuity, excessive transient response, or potential to be measured lower than the actual value.
  • the first switch 281 ensures continuity, and the second switch 282, the third switch 283, the fourth switch 284, and the fifth switch 285 make it possible to stabilize the floating diffusion potential. Even when the analog circuit 22 is divided, it is possible to execute highly accurate processing.
  • only the first switch 281 may be switched, or only the second switch 282 to the fifth switch 285 may be switched. Furthermore, all of the first switch 281 to the fifth switch 285 may be switched in synchronization. Further, as another example, control may be performed in which the second switch 282 to the fifth switch 285 are turned on and the first switch 281 is turned on at a subsequent timing.
  • control may be performed as follows.
  • the third switch 283 that connects the second connection portions 302 may be always connected. By maintaining the connected state in this way, it is possible to keep the floating state in each row equally until the timing when the pixel 140 to be processed transitions from the first region 141 to the second region 142.
  • the 5th switch 285 may be left connected. By keeping the third switch 283 and the fifth switch 285 in the connected state in this way, it is possible to keep the floating state in each row at a predetermined potential.
  • the second switch 282 is always connected, or the second switch 282 and the fourth switch 284 are always connected. May be good.
  • the pixel dividing unit 143 and the corresponding circuit dividing unit 223 are provided one by one, but the present invention is not limited to this. That is, the pixel array 14, the analog circuit 22, and the logic circuit 24 may be divided into more areas.
  • FIG. 8 is a diagram showing a stacked state of the pixel array 14 and the analog circuit 22 according to the present embodiment.
  • the pixel array 14 is provided with three pixel divisions 143A, 143B, and 143C, and the corresponding second substrate 20 is provided with at least circuit divisions 223A, 223B, and further includes circuit divisions 223C. Be done.
  • the circuit division unit 223C is not an indispensable configuration.
  • the pixel array 14 is roughly divided into two regions by the pixel division unit 143C. These regions are divided into a first region 141A and a second region 142A by the pixel dividing unit 143A, and a first region 141B and a second region 142B by the pixel dividing unit 143B. In this way, the pixel array 14 is divided into, for example, four regions.
  • one first signal line is arranged for the pixels 140 continuous in the second direction, that is, the pixels belonging to the same row.
  • the second signal line connected to the pixels 140 continuous in the first direction belonging to each region of 141A, 142A, 141B, and 142B is cut in each region in the same manner as in the above-described embodiment. It is output to the analog circuit 22 via the connection part. That is, in the example of FIG. 8, four second signal lines are provided in each row.
  • FIG. 9 is a diagram showing an outline of the pixel array 14 according to the present embodiment.
  • the pixel array 14 is divided into regions 141A, 142A, 141B, and 142B by the pixel division units 143A, 143B, and 143C.
  • Each of the divided regions is provided with a first selection line 16 for selecting whether or not to output from pixels 140 belonging to the same row, as many as the number of rows in which the pixels 140 exist. Similar to FIG. 4, the interval between pixels is wide at the portion straddling the pixel division portion, but for the sake of explanation, even if the interval is actually the same as the interval between other pixels. Good.
  • the second signal line is provided so that the output is connected from the pixels 140 belonging to the same row for each area and is disconnected between different areas.
  • the plurality of second signal lines 181A arranged in the area 141A connect the pixels 140 belonging to each row.
  • it is provided so as not to be electrically connected to the second signal lines 182A, 181B, 182B of the other regions 142A, 141B, 142B.
  • Each signal line is connected to the second board 20 by a connecting part.
  • each second signal line 181A in the first region 141A is connected to the analog circuit 22A via the first connection portion 301A.
  • the second signal line 182A in the second region 142A is connected to the analog circuit 22A via the second connection portion 302A.
  • the upper side of the figure is the same as the lower side, the second signal line 181B of the first region 141B passes through the first connection portion 301B, and the second signal line 182B of the second region 142B passes through the second connection portion 302B. It is connected to the analog circuit 22B via.
  • the pixel array 14 may be divided into a plurality of regions by the plurality of pixel dividing units 143 in this way. As shown in FIG. 9, a second signal line and a connecting portion are provided independently in each region, and each is connected to the analog circuit 22 of the second substrate 20.
  • the second substrate 20 will be explained.
  • analog circuits are provided respectively.
  • the second substrate 20 includes an analog circuit 22A and an analog circuit 22B.
  • each analog circuit 22 has circuit division units 223A and 223B so as to overlap the pixel division units 143A and 143B in the third direction in a stacked state.
  • the circuit division unit 223A divides the analog circuit 22A into the first analog circuit 221A and the second analog circuit 222A
  • the circuit division unit 223B divides the analog circuit 22B into the first analog circuit 221B and the second analog circuit 222B.
  • the logic circuit may be provided, for example, below the first analog circuit 221A, between the second analog circuit 222A and the first analog circuit 221B, and above the second analog circuit 222B in the figure.
  • one second signal line is provided in one row, but the present invention is not limited to this.
  • pixels 140 belonging to a row may be provided with a plurality of second signal lines.
  • Each of the plurality of second signal lines may be provided with a connection portion.
  • FIG. 10 is a diagram schematically showing an outline of a pixel array, a second signal line, and a connection portion according to the present embodiment.
  • the pixels, wiring, connection parts, etc. are all drawn on a flat surface, but the present invention is not limited to this.
  • the pixel may be on the upper surface, wiring may be provided below the third direction, and the wiring and the connecting portion may be connected in the first substrate 10.
  • the pixel array 14 is provided with a plurality of pixels 140.
  • the plurality of second signal lines 181, 182 are provided so that the outputs of the pixels 140 belonging to the same column are connected to each other. Unlike the above-described embodiment, a plurality of second signal lines 181, 182 are provided between each row.
  • the first signal line is provided in the same manner as in FIG. 4, although it is not shown.
  • 12 second signal lines 181, 182 may be provided between the rows of pixels 140, respectively.
  • analog signals output from 12 or less pixels 140 along the first direction may be output to the analog circuit 22 of the second substrate 20 in parallel. That is, analog signal processing can be executed in parallel for pixels 140 belonging to 12 rows or less at the same timing.
  • the wiring connected from the pixel 140 and the place where the second signal line is indicated by a black dot are the places where they are electrically connected, and the place where there is no black dot is the place where they are not electrically connected.
  • a pixel that processes an analog signal by providing a switch at a point where the wiring from pixel 140 and the second signal line intersect and the first signal line appropriately switches the state of these switches. It is possible to select 140.
  • FIG. 11 is a diagram showing wiring of an analog circuit when 12 pairs of second signal lines and 12 pairs of connection portions are provided as an example.
  • the figure on the left shows the signal distribution at the timing of processing the analog signal of the pixel 140 belonging to the first region 141, and the figure on the right shows the signal distribution at the timing of processing the analog signal of the pixel 140 belonging to the second region 142. is there.
  • the solid line shows the first connection section 301
  • the dotted line shows the second connection section 302.
  • 12 pairs of connections are provided for each row from the first substrate 10 to the second substrate 20.
  • the 6 pairs of connections on the left transmit the signal processed by the first analog circuit 221
  • the 6 pairs of connections on the right transmit the signal processed by the second analog circuit 222.
  • a first switch 281, a second switch 282, and a third switch 283 may be provided between the respective connections.
  • a fourth switch 284, a fifth switch 285, and a voltage source may be provided.
  • the analog signal output from the first connection unit 301 is sent to the first analog circuit 221 and the second analog circuit 222 as shown in the left figure. Is properly divided and output. Then, in each analog circuit, analog signal processing is executed in parallel. In this way, signals from the plurality of pixels 140 can be output to a plurality of analog circuits in a short path.
  • the transition is as shown in the figure on the right.
  • the second connection unit 302 is distributed and connected to the first analog circuit 221 and the second analog circuit 222, and it becomes possible to appropriately process signals from a plurality of pixels 140 in parallel in the same manner as described above. ..
  • the analog signal processing is performed by reducing the load on the second signal line by arranging the analog circuit 22 and arranging the signal lines appropriately as in the above-described embodiment. It is possible to realize high speed and low power consumption.
  • FIGS. 12 to 15 show, for example, various processing methods in wiring capable of processing 12 signals in parallel for each column in the same manner as described above.
  • the solid line indicates the wiring and the connection part that are used, and the dotted line indicates the wiring and the connection part that are not used at that timing. In this way, instead of processing 12 rows of pixels 140 in parallel for one column, it is possible to switch and process based on the settings such as the image to be acquired and the low power mode.
  • FIG. 12 is a diagram showing an example in which 8 rows of pixels 140 are processed in parallel for one column, for example.
  • the wiring may be formed by using the connection portion of the central portion.
  • the two second signal lines at both ends and the center of the twelve are not used.
  • FIG. 13 is a diagram showing an example in which four rows of pixels 140 are processed in parallel for one column, for example. In this way, four pixels may be processed in parallel by using the four connection portions and the four wires.
  • FIG. 14 is a diagram showing an example in which two rows of pixels 140 are processed in parallel for one column, for example. In this way, two pixels may be processed in parallel by using the two connection portions and the two wires.
  • FIG. 15 is a diagram showing a case where two rows are processed for each column without using the second analog circuit 222. In this way, it is also possible to process signals in parallel using only the first analog circuit 221 without using the second analog circuit 222.
  • the control of the third switch 283 and the fifth switch 285 may be omitted, or the first switch 281 may be omitted while providing a sufficient time to charge the floating potential.
  • the situation may represent a predetermined condition. For example, when it is desired to shoot a high-speed moving image, the power consumption may be increased, so the configuration shown in FIG. 11 is used for high-speed processing. On the other hand, in the case of taking a still image of a stationary object, as shown in FIG. 15, wiring is performed so as to reduce power consumption.
  • the present invention is not limited to this. That is, even when a plurality of second signal lines are provided between the pixels as in the present embodiment, the pixel array 14 and the analog circuit 22 may be further divided. Further, the number of wires per row does not have to be 12, and may be 11 or less or 13 or more.
  • the solid-state image sensor 1 is a laminated body in which the first substrate 10 and the second substrate 20 are laminated.
  • the first substrate 10 and the second substrate 20 are sometimes called dies.
  • the first substrate 10 and the second substrate 20 have a rectangular shape, but the specific shape and size are arbitrary. Further, the first substrate 10 and the second substrate 20 may have the same size or may be different sizes from each other.
  • the pixel array 14 shown in FIG. 4 and the like is arranged on the first substrate 10. Further, at least a part of the optical system 12 may be mounted on the first substrate 10 on-chip.
  • the second board 20 is provided with at least an analog circuit 22, a logic circuit 24, an input / output I / F 26, and other necessary circuits.
  • a clock generation circuit or the like that outputs a clock signal for timing the row selection signal, the synchronization signal, or the like described above may be provided.
  • a control circuit for comprehensively or partially controlling each circuit may be provided.
  • the first substrate 10 and the second substrate 20 are cut out from a wafer, separated into individual pieces, and then laminated on top of each other, so-called.
  • the CoC (Chip on Chip) method may be adopted.
  • one of the first substrate 10 and the second substrate 20 (for example, the first substrate 10) is cut out from the wafer and fragmented, and then the fragmented first substrate 10 is fragmented into the second substrate 20 before fragmentation.
  • the so-called CoW (Chip on Wafer) method may be adopted.
  • a so-called WoW (Wafer on Wafer) method in which the first substrate 10 and the second substrate 20 are bonded together in a wafer state, may be adopted.
  • first substrate 10 and the second substrate 20 may be joined using Various joining methods.
  • plasma junction or the like can be used.
  • the joining portion that electrically connects the first substrate 10 and the second substrate 20 may be particularly joined as shown in the following figure. .. It should be noted that it is not shown in the state of a detailed circuit, but only the connection of the connection part is shown. Therefore, in the figure, drawing of various circuit elements and the like is omitted. Further, the second signal line 181 will be described, but the same applies to the second signal line 182, ..., Etc.
  • FIG. 16 is a diagram showing an example of a connection portion.
  • the analog circuit 22 and the second signal line 181 are connected in the region where the second signal line 181 exists.
  • the pixel 140 that receives the light collected by the optical system 12 is connected by the second signal line 181.
  • the second signal line 181 is connected to, for example, a connection portion 30 formed with micro bumps and is connected to an analog circuit 22.
  • micropads are formed on both the pixel 140 side and the analog circuit 22 side, and these micropads are connected to each other by microbumps.
  • FIG. 17 is a diagram showing another example of the connection portion.
  • the connecting portion 30 may be connected by a micro pad, for example, as shown in the figure.
  • the first substrate 10 and the second substrate 20 may be directly connected by a micro pad.
  • FIG. 18 is a diagram showing another example of the connection portion.
  • the connection unit 30 may connect the pixel 140 and the analog circuit 22 by forming a via hole, for example, and making contact between the via hole, the second signal line 181 and the analog circuit 22.
  • first substrate 10 and the second substrate 20 are connected to each other via the connection portion 30 with respect to the pixel 140, a connection line for transmitting and receiving other signals may be further provided as needed. ..
  • FIG. 19 shows an example of mounting the second substrate 20.
  • the region shown by the broken line on the second substrate 20 is the region where the pixel array 14 exists on the first substrate 10.
  • the first analog circuit 221 and the second analog circuit 222 are arranged so as to sandwich the circuit division portion 223 that overlaps in the third direction of the pixel division portion.
  • DAC 23 may be provided adjacent to these analog circuits.
  • a logic circuit 24 is provided so as to sandwich the analog circuit 22.
  • the logic circuit 24 may include, for example, a first logic circuit adjacent to the first analog circuit 221 and a second logic circuit adjacent to the second analog circuit 222. In this case, the first logic circuit may process the signal output from the first analog circuit 221 and the second logic circuit may process the signal output from the second analog circuit 222.
  • a CPU Central Processing Unit
  • a memory 25 is provided as a storage unit.
  • the second substrate 20 has a configuration different from that of the pixel 140, but is provided with a circuit required for the solid-state image sensor 1. Also, although not shown, a selector, input / output I / F26, etc. are provided.
  • FIG. 20 is a diagram showing an example of a case where the solid-state image sensor 1 is formed of two layers.
  • the first substrate 10 includes an optical system and a pixel array 14 having pixels 140 in a two-dimensional array. Further, it is provided with wiring and the like necessary for extracting pixel information such as a first signal line and a second signal line.
  • the second board 20 includes various switches for switching the connection state between the connection portions connected to the first board 10, an analog circuit 22, a logic circuit 24, a memory 25, and an input / output I / F 26. ..
  • a circuit necessary for controlling the solid-state image sensor 1 is provided.
  • FIG. 21 is a diagram showing an example of a case where the solid-state image sensor 1 is formed of three layers.
  • the elements of the first substrate 10 and the second substrate 20 are almost the same as those in FIG.
  • the second board 20 is not provided with the memory
  • the third board 40 is provided with the memory.
  • the third substrate 40 is below the second substrate 20, but is not limited to this. That is, the third substrate 40 may be provided between the first substrate 10 and the second substrate 20.
  • the connection between the layers is the same as that of the above-described embodiment.
  • the layers are connected by the connection method shown in FIGS. 16 to 18.
  • FIG. 22 is a diagram showing an example of the power supply arrangement of the analog circuit 22 on the second board 20.
  • the state of the power supply is drawn only at the portion with respect to the first analog circuit 221 in consideration of legibility, but the power supply is similarly arranged on the second analog circuit 222 side.
  • the diagonal line hatching portion rising to the left is the wiring to which the power supply voltage is applied, and the diagonal line hatching portion rising to the right is the wiring connected to the ground voltage.
  • the first analog circuit 221 is provided with wiring for the power supply voltage and wiring for the ground voltage at equal intervals.
  • This power supply is shown on the surface for clarity, but is not on the surface, but is embedded under each circuit, for example, on the second substrate 20.
  • the power supply wiring on the chip of the second board 20 becomes long. Therefore, the power supply voltage observed at the end of the analog circuit 22 is suppressed by the resistance of the wiring and the current consumed. In such a case, if the power supply wiring is unevenly arranged, the shading characteristics in the second direction will be further deteriorated. In order to avoid this, the wiring of the power supply is evenly arranged along the second direction to realize equalization of the power supply in the horizontal direction. As a result, it is possible to reduce shading in the second direction.
  • CMOS sensors All embodiments have described examples of CMOS sensors, but are not limited to this. It can also be applied to CCD (Charge Coupled Device) and other types of light receiving devices.
  • CCD Charge Coupled Device
  • the same action and effect can be achieved by sequentially propagating the charges in the selected rows through the vias and processing them with an analog circuit.
  • This disclosure can be used in indirect ToF sensors.
  • FIG. 23 shows a block diagram of an example of an Indirect-Time of Flight sensor to which this technology is applied.
  • FIG. 23 shows a block diagram of an example of the Indirect-Time of Flight sensor 10000 to which an embodiment of the present technology is applied.
  • the Indirect-Time of Flight sensor 10000 includes a sensor chip 10001 and a circuit chip 10002 stacked on the sensor chip 10001.
  • the pixel area 10020 includes a plurality of pixels arranged in an array in a two-dimensional grid pattern on the sensor chip.
  • the pixel area 10020 may be arranged on a matrix and may include a plurality of column signal lines. Each column signal line is connected to each pixel.
  • a vertical drive circuit 10010, a column signal processing circuit 10040, a timing adjustment circuit 10050, and an output circuit 10060 are arranged on the circuit chip 10002.
  • the vertical drive circuit 10010 is configured to drive pixels and output pixel signals to the column signal processing unit 10040.
  • the column signal processing unit 10040 performs analog-to-digital (AD) conversion processing on the pixel signal, and outputs the pixel signal processed by AD conversion to the output circuit.
  • the output circuit 10060 executes CDS (Correlated Double Sampling) processing and the like on the data from the column signal processing circuit 10040, and outputs the data to the signal processing circuit 10120 in the subsequent stage.
  • CDS Correlated Double Sampling
  • the timing control circuit 10050 is configured to control the drive timing of each vertical drive circuit 10010.
  • the column signal processing unit and output circuit 10060 are synchronized with the vertical synchronization signal.
  • a plurality of pixels are arranged in a two-dimensional grid pattern, and each pixel receives infrared light and can be photoelectrically converted into a pixel signal.
  • vertical signal lines VSL1 and VSL2 are wired in the vertical direction for each row of pixels 10230. Assuming that the total number of columns in the pixel area 10020 is M (M is an integer), a total of 2 ⁇ M vertical signal lines are wired. Each pixel has two taps.
  • the vertical signal line VSL1 is connected to tap A of pixel 10230, and the vertical signal line VSL2 is connected to tap B of pixel 10230. Further, the vertical signal line VSL1 transmits the pixel signal AINP1, and the vertical signal line VSL2 transmits the pixel signal AINP2.
  • the vertical drive circuit 210 selects and drives the rows of the pixel block 221 in order, and simultaneously outputs the pixel signals AINP1 and AINP2 for each pixel block 221 in that row. In other words, the vertical drive circuit 210 drives the 2kth line and the 2k + 1st line of the pixel 230 at the same time.
  • the vertical drive circuit 210 is an example of the drive circuit described in the claims.
  • FIG. 24 is a circuit diagram showing a configuration example of the pixel 10230 in the form of the present technology.
  • This pixel 230 consists of a photodiode 10231, two transfer transistors 10232, 10237, two reset transistors 10233, 10238, two taps (floating diffusion layers 10234, 10239), two amplification transistors 10235, 10239, and two selection transistors. It is equipped with 10236 and 10241.
  • the photodiode 10231 photoelectrically converts the received light to generate an electric charge.
  • the photodiode 10231 is arranged on the back surface with respect to the front surface, with the surface on which the circuit is arranged on the semiconductor substrate as the front surface.
  • Such a solid-state image sensor is called a back-illuminated solid-state image sensor.
  • a surface-illuminated type configuration in which the photodiode 10231 is arranged on the surface can also be used.
  • the transfer transistor 10232 sequentially transfers charges from the photodiode 10231 to the TAPA 10239 and TAPB 10234 according to the transfer signal TRG from the vertical drive circuit 10010.
  • TAPA10239 and TAPB10234 accumulate the transferred charges and generate a voltage according to the amount of the accumulated charges.
  • the overflow transistor 10242 is a transistor that sequentially discharges the charge of the photodiode 10231 to VDD, and has a function of resetting the photodiode.
  • the reset transistors 10233 and 10238 initialize the amount of electric charge by extracting the electric charge from each of TAPA10239 and TAPB10234 after following the reset signal RSTp from the vertical drive circuit 210.
  • the amplification transistors 10235 and 10240 amplify the voltages of TAPA10239 and TAPB10234, respectively.
  • the selection transistors 10236 and 10241 output an amplified voltage signal as a pixel signal to the column signal processing unit 10040 via two vertical signal lines (for example, VSL1 and VSL2) according to the selection signal SELp from the vertical drive circuit 210. It is something to do.
  • VSL1 and VSL2 are connected to the input of one analog-to-digital converter in the column signal processing circuit 10040.
  • the circuit configuration of the pixel 230 is not limited to the configuration illustrated in FIG. 23 as long as the pixel signal can be generated by photoelectric conversion.
  • the technology according to the present disclosure (the present technology) can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 25 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body control unit 12020 receives the input of these radio waves or signals and controls the vehicle door lock device, power window device, lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • the driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target values of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output for 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passengers of the vehicle or outside the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 26 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back door, and the upper part of the windshield of the vehicle interior of the vehicle 12100, for example.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 26 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 uses the distance information obtained from the imaging units 12101 to 12104 to obtain the distance to each three-dimensional object within the imaging range 12111 to 12114 and the temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining, it is possible to extract as the preceding vehicle a three-dimensional object that is the closest three-dimensional object on the traveling path of the vehicle 12100 and that travels in substantially the same direction as the vehicle 12100 at a predetermined speed (for example, 0 km / h or more). it can.
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the audio speaker 12061 or the display unit 12062 is used. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured image of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the solid-state image sensor It has a pixel array in which a plurality of pixels that output analog signals by photoelectric conversion are arranged in a two-dimensional array as columns along the first direction and rows along the second direction intersecting the first direction. , 1st board, A second substrate laminated on the first substrate, which is arranged so as to overlap the pixel array in a third direction intersecting the first direction and the second direction, and outputs the analog signal from the pixel. With a second board, which has an analog circuit, to process, With The pixel array is divided into a first region and a second region, each of which has a continuous pixel, by a pixel dividing portion along the second direction.
  • the analog circuit is connected to the pixel belonging to the first region and the pixel belonging to the second region, and is arranged via a circuit dividing portion which is arranged so as to overlap the pixel dividing portion in the third direction. It is divided into a first analog circuit and a second analog circuit, which are adjacent to each other.
  • a first signal line which is arranged along the first direction, selects one or more of the rows having the pixels continuous in the second direction. With The analog signal output by the pixel selected by the first signal line is processed by the analog circuit.
  • a second signal line which is arranged along the second direction, selects one or more of the rows having the pixels continuous in the first direction.
  • the analog signal output by the pixel selected by the first signal line is transmitted via the second signal line and processed by the analog circuit.
  • the second signal line is electrically cut off at the pixel dividing portion.
  • the pixel division unit and the circuit division unit are arranged near the center of the pixel array in the first direction.
  • connection unit that connects the pixel and the analog circuit in the third direction in the pixel division unit and the circuit division unit.
  • connection part A first connection unit that connects to the second signal line and connects the pixel belonging to the first region and the first analog circuit via the second signal line.
  • a second connection portion that connects to the second signal line and connects the pixel belonging to the second region and the second analog circuit via the second signal line.
  • the first switch which switches the connection state between the first connection portion and the second connection portion,
  • the first switch switches the connection state between the first connection portion and the second connection portion.
  • a plurality of the first connection portion, the second connection portion, and the first switch are provided along the second direction.
  • the plurality of the first switches operate in synchronization.
  • a plurality of the first connecting portion and the second connecting portion are provided along the second direction.
  • the second switch and the third switch operate in synchronization.
  • a plurality of the second switch and the third switch are provided along the second direction.
  • the plurality of the second switches and the plurality of the third switches operate in synchronization.
  • a first voltage source that applies a predetermined voltage to a plurality of the first connection portions connected via the second switch.
  • a fourth switch that switches the connection state between the first voltage source and the plurality of first connection portions. With The second switch and the fourth switch operate in synchronization.
  • the solid-state image sensor according to any one of (10) to (13).
  • a second voltage source that applies a predetermined voltage to a plurality of the second connection portions connected via the third switch.
  • a fifth switch that switches the connection state between the second voltage source and the plurality of second connection portions. With The third switch and the fifth switch operate in synchronization.
  • the solid-state image sensor according to any one of (10) to (14).
  • the first connection and the second connection are provided at least as many as the number of pixels present in the row.
  • the solid-state image sensor according to any one of (6) to (15).
  • the first connection portion and the second connection portion are provided by at least a number obtained by multiplying the number of the pixels existing in the row by a predetermined number.
  • connection is formed by micro bumps, micro pads, or via holes.
  • the solid-state image sensor according to any one of (5) to (17).
  • the first analog circuit and the second analog circuit process the analog signals of one or a plurality of the pixels belonging to the row along the second direction at the same timing.
  • the solid-state image sensor according to any one of (1) to (18).
  • the first analog circuit and the second analog circuit change the number of analog signals processed at the same timing according to predetermined conditions.
  • the analog circuit converts the analog signal into a digital signal.
  • a logic circuit that processes the digital signal The solid-state image sensor according to (20).
  • the logic circuit is arranged so as to sandwich the analog circuit in the first direction.
  • the logic circuit A first logic circuit that processes the digital signal output by the first analog circuit, and A second logic circuit that processes the digital signal output by the second analog circuit, and To prepare The solid-state image sensor according to (21) or (22).
  • the second substrate is A signal processing circuit that executes signal processing of the digital signal, and An image processing circuit that executes image processing of the digital signal, which is image information, and A storage unit that stores arbitrary data among the digital signal, the data output by the signal processing circuit, and the data output by the image processing circuit.
  • An interface that outputs the data or arbitrary signal selected by the selector to the outside or accepts the input of the data or signal from the outside.
  • the solid-state image sensor according to any one of (1) to (24).
  • the synchronization is executed at the timing of resetting the pixels or the timing of the analog signal output from the pixels.
  • 1 Solid-state image sensor, 10: 1st board, 12: Optical system, 14: Pixel array, 140: Pixel, 141, 141A, 141B: 1st area, 142, 142A, 142B: 2nd area, 143, 143A, 143B, 143C: Pixel division, 16: 1st signal line, 181, 182: 2nd signal line, 20: 2nd board, 22, 22A, 22B: Analog circuit, 221, 221A, 221B: 1st analog circuit, 222, 222A, 222B: 2nd analog circuit, 223, 223A, 223B, 223C: Circuit division, 23: DAC 24: Logic circuit, 25: Memory, 26: I / O I / F, 281: 1st switch, 282: 2nd switch, 283: 3rd switch, 284: 4th switch, 285: 5th switch, 30: Connection, 301: 1st connection, 302: 2nd connection

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Abstract

［課題］歪みの発生を抑制する。 ［解決手段］固体撮像装置は、光電変換によりアナログ信号を出力する複数の画素が、第1方向に沿った列及び前記第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、画素アレイを有する、第1基板と、前記第1基板に積層する第2基板であって、前記第1方向及び前記第2方向に交差する第3方向において、前記画素アレイと重なって配置され、前記画素から出力された前記アナログ信号を処理する、アナログ回路、を有する、第2基板と、を備え、前記画素アレイは、前記第2方向に沿った画素分割部により、それぞれが連続する前記画素を備える第1領域と、第2領域と、に分割され、前記アナログ回路は、前記第1領域に属する前記画素と、前記第2領域に属する前記画素と、に接続され、前記第3方向において、前記画素分割部と重なって配置される回路分割部を介して隣接する、第1アナログ回路と、第2アナログ回路と、に分割される。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　従来のCMOS(Complementary Metal-Oxide Semiconductor)素子等の画素をアレイ状に形成した画素アレイを備えるセンサは、所定の素子から順番に信号を取得するため、フレームレートが低いという問題がある。このフレームレートを高めるために画素アレイを複数の領域に分割し、当該分割した領域ごとに信号線を備え、信号を受信するアナログ回路と論理回路を備える構成が考えられる。このような構成は、他回路との親和性が低く、複雑になりがちであり、画素サイズの微細化や多画素化には不向きな一面がある。
特開2012-054876号公報
　これを回避するために、画素アレイを単純な領域に分割することが考えられる。単純に分割すると、画素アレイにおいては隣接するが異なるアナログ回路により処理される複数の画素、すなわち、領域の境界をまたぐように隣接する画素同士は、信号処理のタイミングが異なる信号線により伝播される。信号処理のタイミングが異なることにより、境界をまたぐように隣接する画素同士は、受光するタイミングが他の隣接画素同士と比較して大きく異なることがある。この結果、領域の境界におけるローリングシャッター歪みの原因となりうる。
　本開示は、画素アレイに複数の領域を備え、歪みの発生が抑制された固体撮像装置を提供する。
　一実施形態によれば、固体撮像装置は、光電変換によりアナログ信号を出力する複数の画素が、第1方向に沿った列及び第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、画素アレイを有する、第1基板と、第1基板に積層する第2基板であって、第1方向及び第2方向に交差する第3方向において、画素アレイと重なって配置され、画素から出力されたアナログ信号を処理する、アナログ回路、を有する、第2基板と、を備え、画素アレイは、第2方向に沿った画素分割部により、それぞれが連続する画素を備える第1領域と、第2領域と、に分割され、アナログ回路は、第1領域に属する画素と、第2領域に属する画素と、に接続され、第3方向において、画素分割部と重なって配置される回路分割部を介して隣接する、第1アナログ回路と、第2アナログ回路と、に分割される。
　画素アレイにおいて、第2方向に連続する画素を備える行のうち、第1方向における1又は複数の行を選択する、第1方向に沿って複数配置される、第1信号線、を備えてもよく、第1信号線により選択された画素が出力するアナログ信号を、アナログ回路により処理してもよい。この第1信号線により、行単位での画素の指定ができる。
　画素アレイにおいて、第1方向に連続する画素を備える列のうち、第2方向における1又は複数の列を選択する、第2方向に沿って複数配置される、第2信号線、を備えてもよく、　前記第1信号線により選択された前記画素が出力する前記アナログ信号を、前記第2信号線を介して伝送して前記アナログ回路により処理し、第2信号線は、画素分割部において、電気的に切断されてもよい。第2信号線は、画素アレイの領域ごとに通電状態を維持し、異なる領域とは接続されていないことにより、その経路を短くすることができる
　画素分割部及び回路分割部は、第1方向において、画素アレイの中央付近に配置されてもよい。
　画素分割部及び回路分割部において、画素と、アナログ回路と、を第3方向に接続する、接続部、を備えてもよい。このように、画素アレイの中央付近において切断され、切断される周辺において第1基板と第2基板が接続されてもよい。
　接続部は、第2信号線と接続し、第2信号線を介して第1領域に属する画素と、第1アナログ回路と、を接続する、第1接続部と、第2信号線と接続し、第2信号線を介して第2領域に属する画素と、第2アナログ回路と、を接続する、第2接続部と、を備えてもよい。第2基板のアナログ回路も画素アレイと同様に分割されてもよい。
　第1接続部と、第2接続部と、の接続状態を切り替える、第1スイッチ、を備えてもよい。第2基板において第1スイッチを備えることにより、画素アレイにおいて、第1領域と第2領域のフローティングディフュージョンの電位を、同等に保つことが可能となる。
　第1接続部又は第2接続部を介してアナログ信号がアナログ回路に出力されるタイミングに基づいて、第1スイッチは、第1接続部と第2接続部との接続状態を切り替えてもよい。
　第1接続部及び第2接続部、並びに、第1スイッチは、第2方向に沿って複数備えられ、
　複数の第1スイッチは、同期して動作してもよい。
　第1接続部及び第2接続部は、第2方向に沿って複数備えられ、複数の第1接続部の相互の接続状態を切り替える、第2スイッチと、複数の第2接続部の相互の接続状態を切り替える、第3スイッチと、を備えてもよい。第2スイッチにより、行方向の電位を同等に保つことができる。
　第1接続部又は第2接続部を介してアナログ信号がアナログ回路に出力されるタイミングに基づいて、第2スイッチは、第1接続部の相互の接続状態を切り替えてもよく、第3スイッチは、第2接続部の相互の接続状態を切り替えてもよい。
　第2スイッチ及び第3スイッチは、同期して動作してもよい。
　第2スイッチ及び第3スイッチは、それぞれが第2方向に沿って複数備えられてもよく、複数の第2スイッチ及び複数の第3スイッチは、同期して動作してもよい。
　第2スイッチを介して接続される複数の第1接続部に所定の電圧を印加する、第1電圧源と、第1電圧源と、複数の第1接続部と、の接続状態を切り替える、第4スイッチと、を備えてもよく、第2スイッチと、第4スイッチは、同期して動作してもよい。このように制御すると、所定電位にフローティングディフュージョンの電位を引き上げることが可能となる。
　第3スイッチを介して接続される複数の第2接続部に所定の電圧を印加する、第2電圧源と、第2電圧源と、複数の第2接続部と、の接続状態を切り替える、第5スイッチと、を備えてもよく、第3スイッチと、第5スイッチは、同期して動作してもよい。さらに、全てのスイッチが同期して動作してもよい。同期は、画素のリセットのタイミング、又は、画素からのアナログ信号出力のタイミングに基づいたタイミングで実行されてもよい。
　第1接続部及び第2接続部は、少なくとも行に存在する画素の数だけ備えられてもよい。
　第1接続部及び第2接続部は、少なくとも行に存在する画素の数に所定数を積算した数だけ備えられてもよい。このように、接続部を備えることにより、同じ行に属する画素からの出力信号を並列に第2基板へと伝達することが可能となる。
　接続部は、マイクロバンプ、マイクロパッド、又は、ビアホールにより形成されてもよい。
　第1アナログ回路及び第2アナログ回路は、第2方向に沿った1又は複数の行に属する異なる画素のアナログ信号を、同じタイミングで処理してもよい。
　第1アナログ回路及び第2アナログ回路は、同じタイミングで処理するアナログ信号の数を、所定の条件により変更してもよい。
　第2基板は、アナログ信号をデジタル信号へと変換し、デジタル信号を処理する、論理回路、を備えてもよい。
　論理回路は、第1方向においてアナログ回路を挟んで配置されてもよい。
　論理回路は、第1アナログ回路の出力するデジタル信号を処理する、第1論理回路と、第2アナログ回路の出力するデジタル信号を処理する、第2論理回路と、を備えてもよい
　複数の画素分割部及び回路分割部と、複数の領域に分割された画素アレイの領域及びそれぞれに対応するアナログ回路と、を備えてもよい。
　第2基板は、デジタル信号の信号処理を実行する、信号処理回路と、画像情報であるデジタル信号の画像処理を実行する、画像処理回路と、デジタル信号、信号処理回路が出力したデータ、画像処理回路が出力したデータ、のうち任意のデータを格納する、記憶部と、信号処理回路が出力したデータ、画像処理回路が出力したデータ、及び、記憶部に格納されているデータのうち、少なくとも1つの任意に選択する、セレクタと、セレクタが選択したデータ又は任意の信号を外部へと出力し、又は、外部からデータ又は信号の入力を受け付ける、インタフェースと、を備えてもよい。
一実施形態に係る固体撮像装置のブロック図。 一実施形態に係る画素アレイ及びアナログ回路の配置を示す図。 一実施形態に係る画素アレイ及びアナログ回路の積層状態を示す図。 一実施形態に係る画素アレイにおける配線例を示す図。 一実施形態に係るアナログ回路の概略を示す図。 一実施形態に係る第2基板のスイッチの制御に対する電位を示す図。 一比較例に係る第2基板のスイッチの制御に対する電位を示す図。 一実施形態に係る画素アレイ及びアナログ回路の積層状態を示す図。 一実施形態に係る画素アレイにおける配線例を示す図。 一実施形態に係る画素アレイにおける配線例を示す図。 一実施形態に係るアナログ回路における配線例を示す図。 一実施形態に係るアナログ回路における配線例を示す図。 一実施形態に係るアナログ回路における配線例を示す図。 一実施形態に係るアナログ回路における配線例を示す図。 一実施形態に係るアナログ回路における配線例を示す図。 一実施形態に係る接続部の一例を示す図。 一実施形態に係る接続部の一例を示す図。 一実施形態に係る接続部の一例を示す図。 一実施形態に係る第2基板の回路の配置例を示す図。 一実施形態に係る固体撮像装置の積層状態を示す図。 一実施形態に係る固体撮像装置の積層状態を示す図。 一実施形態に係るアナログ回路の電圧印加を示す図。 本技術を適用したIndirect-Time of Flightセンサの一例のブロック図。 本技術の形態における画素10230の一構成例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、いくつかの実施形態に係る固体撮像装置について説明する。
　(第1実施形態)
　図1は、一実施形態に係る固体撮像装置1の機能を示すブロック図である。固体撮像装置1は、例えば、第1基板10と、第2基板20と、を備えて構成される。第1基板10は、光学系12と、画素アレイ14と、を備える。第2基板20は、アナログ回路22と、論理回路24と、入出力インタフェース(以下、入出力I/F)26と、を備える。
　光学系12は、画素アレイ14が光を感知するために光路、収差等の補正をする系である。光学系12は、例えば、レンズ(仮想的なレンズ等を含む)を備え、適切に画素アレイ14において光が受光されるように設置される。
　画素アレイ14は、受光した光を光電変換し、アナログ信号を出力する画素を複数備える。画素アレイ14に属するそれぞれの画素が出力するアナログ信号は、接続部30を介して第2基板20へと伝達される。
　アナログ回路22は、画素アレイ14の各画素から出力されたアナログ信号を処理する回路である。アナログ回路22は、例えば、アナログ信号をデジタル信号である画像データへと変換するADC(Analog to Digital Converter)を備えていてもよい。アナログ回路22は、アナログ信号から変換したデジタルの画像データを、論理回路24へと出力する。
　アナログ回路22は、例えば、アナログ－デジタル変換をする際に用いるデジタル信号を生成するDAC(Digital to Analog Converter)、DACから出力された電圧とアナログ信号の電圧とを比較する比較器、比較器からの出力を計数する計数器、計数器からの出力を増幅する増幅器、をさらに備えていてもよい。
　論理回路24は、取得した種々のデジタル信号を処理する回路を備え、アナログ回路22が出力するデジタル信号に対して適切な信号処理を実行する。論理回路24は、例えば、デジタル回路であり、信号処理回路と、画像処理回路と、を備えてもよい。信号処理回路は、例えば、動き検知等を実行する回路、ニューラルネットワークの処理を実行する回路等を備えてもよい。画像処理回路は、例えば、種々のフィルタ処理、変形処理等を実行する回路を備えてもよい。
　入出力I/F 26は、論理回路24が出力したデータを外部へと出力し、また、外部から必要に応じてデータ、要求等の入力を受け付けるインタフェースである。固体撮像装置1は、さらに、論理回路24の出力したデータを選択する、セレクタを備えていてもよく、入出力I/F 26は、セレクタにより選択された信号を外部へと出力してもよい。
　接続部30は、第1基板10と、第2基板20とを接続する。本実施形態においては、特に、第1基板10に配置された画素アレイ14に属する画素から出力されたアナログ信号を、第2基板20に配置されたアナログ回路22へと出力するための接続をする。
　以上は、本実施形態に係るアナログ信号及びデジタル信号の伝播についての経路に関する構成を記載したものである。このため、その他の制御に必要な構成は、省略している。第1基板10には、例えば、画素アレイ14のいずれの画素からの出力を受け付けるかといった配線等が適切に備えられる。また、第2基板20には、固体撮像装置1の各構成の制御を担う制御回路等が適切に備えられる。さらに、第1基板10と第2基板20との接続は、上記の接続部30の他にも、例えば、画素アレイ14に属する画素のうち、いずれの画素を選択するか、といった配線に信号を出力するための接続経路が別途適切に備えられていてもよい。
　このように、固体撮像装置1の作用、効果を奏するための要素、配線等は、図示しないものの適切に備えられている。
　図2は、本実施形態に係る画素アレイ14及びアナログ回路22の配置の一例を示す図である。
　第1基板10において、画素アレイ14は、2次元にアレイ状に配置された複数の画素140を備える。画素140は、第1方向及び第2方向に沿ってアレイ状に配置される。それぞれの画素140は、例えば、光学系12としてレンズを介して受光し、受光した光の強度等に基づいてアナログ信号を出力するフォトダイオード(PD：Photo Diode)等の受光素子を備える。説明において、第2方向に連続した画素を行と呼び、第1方向に連続した画素を列と呼ぶこともある。すなわち、第2方向に連続した画素である行が第1方向に複数備えられることによりアレイを形成し、言い換えると、第1方向に連続した画素である列が第2方向に複数備えられることによりアレイを形成する。
　画素アレイ14は、第1領域141と、第2領域142と、を備える。第1領域141と、第2領域142は、画素分割部143により分割される。画素分割部143は、例えば、画素アレイ14を第2方向に沿って横切るように第1方向において中央付近に備えられる。
　中央付近とは、例えば、画素アレイ14において、第1方向に沿ってn個の画素140が備えられる場合に、[n / 2]個目に該当する画素と、[n / 2] + 1個目に該当する画素と、の間に備えられる。[・]は、床関数である。なお、これには限られず、正確に中央では無く、図2において画素アレイ14の上下いずれかの辺に有意に、又は、有意にではなく偏っていてもよいが、本明細書においては、広義の意味で中央付近と記載する。
　第2基板20において、アナログ回路22は、例えば、画素アレイ14が積層状態において存在する領域の中央付近に備えられる。破線が、積層された状態において、第1基板10に画素アレイ14が備えられる範囲を、第2領域20に示したものである。アナログ回路22は、このように、画素アレイ14が備えられる範囲の中央付近を含むように備えられる。
　アナログ回路22は、第1アナログ回路221と、第2アナログ回路222と、を備え、これらの回路は、回路分割部223を介して隣接して配置される。回路分割部223は、例えば、第1基板10と第2基板20とを積層した状態において、第3方向に画素分割部143と重なるように配置される。回路分割部223の配置は、厳密に画素分割部143と重なる必要は無く、ズレを有していてもよい。
　第1アナログ回路221と、第2アナログ回路222は、それぞれがアナログ回路として動作する。例えば、第1アナログ回路221及び第2アナログ回路222は、それぞれADCとして動作し、画素140から出力されたアナログ信号をデジタル信号へと変換して出力する。
　画素アレイ14と、アナログ回路22は、例えば、画素分割部143及び回路分割部223の周辺において、第1基板10と第2基板20とを接続する接続部30を介して接続される。
　ここで、周辺とは、例えば、画素分割部143の第1方向において直近に存在する2つの画素140と、画素分割部143との間のことである。なお、これには限られず、例えば、画素140と、画素分割部143との間では無く、接続部30は、中央付近の1又は複数の画素140の直下に重なるように配置されてもよい。
　図3は、第1基板10と第2基板20とが積層された状態において、画素アレイ14とアナログ回路22との位置を模式的に示す図である。この図3に示すように、画素アレイ14と、アナログ回路22と、は、画素アレイ14の中央付近において、画素分割部143と、回路分割部223と、が第3方向において重なるように積層される。
　接続部30は、この画素アレイ14と、アナログ回路22との間を第3方向に沿って、画素分割部143の周辺と、回路分割部223の周辺とを接続するように配置される。第1アナログ回路221と第2アナログ回路222は、接続部30により接続された画素140からのアナログ信号を受信し、適切な処理を実行する。後述するように、例えば、第1アナログ回路221と第2アナログ回路222の第1方向において外側を挟むように、デジタル回路（論理回路）が備えられる。
　次に、画素アレイ14とアナログ回路22との接続について詳しく説明する。
　図4は、本実施形態に係る画素アレイ14における配線例を示す図である。この図4における配線を介して、画素140が出力するアナログ信号がアナログ回路22へと伝達される。なお、この図4においては、画素分割部143の上下において他の画素よりも間隔が広く描かれているが、これは、説明のためであり、実際には、他の画素間と同等の間隔を有していていてもよい。
　第1基板10において、画素アレイ14には、複数の第1信号線16と、複数の第2信号線181、182と、が備えられる。同じ列に係る第2信号線181、182は、画素分割部143の周辺において、電気的に切断される。すなわち、第1領域10に属する画素140と接続される第2信号線181と、第2領域20に属する画素140に接続される第2信号線182は、第1基板10においては直接、電気的に接続されない。
　また、画素分割部143の周辺において、接続部30として、複数の第1接続部301と、第2接続部302と、が備えられ、画素140は、第2信号線181、182と、これらの接続部を介して第2基板20のアナログ回路22と接続される。より具体的には、第1領域141に属する画素140は、第2信号線181と第1接続部301を介してアナログ回路22へと接続され、第2領域142に属する画素140は、第2信号線182と第2接続部302を介してアナログ回路22へと接続される。
　第1信号線16は、画素アレイ14のうちいずれの行における画素140から出力されたアナログ信号を処理するかを選択する配線である。第1信号線16は、例えば、画素140と接続される反対側の端部において行選択回路と接続され、この行選択回路からの信号により、信号をアナログ回路2へと出力する行を選択する。
　第1信号線16により選択された行単位の画素140は、それぞれに対応する第2信号線181、182を介して第1接続部301又は第2接続部302へと伝達される。そして、第1接続部301又は第2接続部302は、画素140から出力されたアナログ信号をアナログ回路22へと出力し、アナログ信号の処理が実行される。
　画素アレイ14において、画素140から出力されたアナログ信号の処理は、例えば、図4における下側の行から順番に実行される。例えば、最初に、図4における一番下1行に属する画素140について処理が実行される。それぞれの画素140から出力されたアナログ信号は、アナログ回路22において、並列して信号処理が実行される。次に、1つ上の行、すなわち、下から2行目について、同様に処理が実行される。この処理は、例えば、行方向の同期信号により、行選択回路から下から順番に行が選択されることにより実行される。
　画素分割部143をまたぐ2行についても同様であり、図4において画素分割部143のすぐ下にある行の処理が終了すると、画素分割部1のすぐ上にある行の処理が実行される。この場合、第領域141に属する画素140は、第2信号線181及び第1接続部301を介してアナログ回路22へと信号が伝達されるのに対し、第2領域142に属する画素140は、第2信号線182及び第2接続部302を介してアナログ回路22へと信号が伝達される。この後も、行方向の同期信号に基づいて、第2領域142の下側から上側へと走査が逐次的に実行される。
　行選択は、例えば、行選択回路が選択する行に対応する第1信号線16に同期信号に基づいて選択信号を印加することにより実行される。この選択信号により、選択された行に属する画素140の信号出力部と、第2信号線181、182の通電状態を制御することにより、アナログ信号をアナログ回路22へと出力する。通電状態の制御は、例えば、ゲートが第1信号線16に接続され、ドレイン、ソース(或いは、ソース、ドレイン)がそれぞれ画素140と第2信号線181、182とに接続されるMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)により実行される。これには限られず、他の手法により、第1信号線16を介した信号により駆動されるスイッチ等により通電状態が形成されてもよい。
　以上のように、第1基板10に備えられる画素アレイ14の領域を中央付近で分割し、積層される第2基板20において重なるように中央付近にアナログ回路22を配置することにより、第2信号線181、182における画素140から出力された信号の伝達経路を短くすることが可能となる。伝達経路を短くすることから、第2信号線181、182の負荷を下げることが可能となる。この結果、固体撮像装置1として、アナログ信号処理の低電力化及び高速化を実現することができる。この高速化及び画素アレイ14全体にわたって連続的に行を処理することにより、ローリングシャッター歪みもまた、抑制することが可能となる。
　(第2実施形態)
　前述の実施形態にさらに、第2基板20においてスイッチを備えることにより、アナログ信号処理の精度をより向上することが可能となる。
　図5は、本実施形態に係るアナログ回路22の回路分割部周辺における接続を模式的に示す図である。なお、図5は、説明のために縦横比が調整されているが、図4の画素アレイ14とのおおよその積層関係及びおおよその大きさの関係は、図3に示す通りである。
　アナログ回路22は、上述したように、回路分割部220を挟むように、第1アナログ回路221と、第2アナログ回路222と、を備える。
　第1アナログ回路221は、例えば、第1基板10から第1接続部301が接続される配線が配置される。第2アナログ回路222は、例えば、第1基板10から第2接続部302が接続される配線が配置される。図に示すように、それぞれの接続部は、第1アナログ回路2221と、第2アナログ回路222において、例えば、マルチプレクサ(又はアナログスイッチ)を介して接続されて伝達するアナログ信号の処理が実行される。アナログ回路22は、マルチプレクサの前に図示しない比較回路及びカウンタ回路を備え、DACからの出力に基づいて変換されたデジタル信号をマルチプレクサ等に出力してもよい。
　第1接続部301と、第2接続部302と、の間には、第2基板20において、第1スイッチ281が備えられる。
　複数の第1接続部301は、第2方向に沿って接続され、それぞれの第1接続部301の間には、第2スイッチ282が備えられる。複数の第2接続部302は、第2方向に沿って接続され、それぞれの第2接続部302の間には、第3スイッチ283が備えられる。
　複数の第1接続部301は、例えば、第2スイッチ282を介してそれぞれを接続する配線の一端において、第4スイッチ284を介して電圧源と接続される。複数の第2接続部302は、例えば、第3スイッチ283を介してそれぞれを接続する配線の一端において、第5スイッチ285を介して電圧源と接続される。これらの電圧源は、定電圧源であってもよい。また、これらの電圧源により印加される電圧は、同じ電圧であってもよい。
　複数ある第1スイッチ281は、同期して、それぞれに対応する第1接続部301と第2接続部302との間の通電状態を切り替える。すなわち、所定タイミングにおいて、第1接続部301は、接続される第2信号線181と画素アレイ14において同じ列に属する第2信号線182と接続される第2接続部302と接続される。この接続は、同期して実行されるため、複数ある列において、同じ列に属する第2信号線181と第2信号線182とが、同じタイミングにおいて第2基板20で接続される。このため、所定タイミングにおいて、第1接続部301と第2接続部302の電位が同電位へと制御され、第1アナログ回路221及び第2アナログ回路222へと、この電位が出力される。この制御により、同じ列の画素を処理するアナログ回路22の箇所の電位をそろえることが可能となる。
　第2スイッチ282は、同期して、第1接続部301同士の通電状態を切り替える。第3スイッチ283は、同期して、第2接続部302同士の通電状態を切り替える。さらに、第2スイッチ282と、第3スイッチ283は、同期されて通電状態を切り替える。すなわち、複数ある第1接続部301同士、及び、複数ある第2接続部302同士は、所定タイミングにおいて接続され、同電位へと制御される。この制御により、画素140のフローティングディフュージョンの電位をそろえることが可能となる。
　さらに、第2スイッチ282、第3スイッチ283と同期させて、第4スイッチ284、第5スイッチ285を制御してもよい。このように制御すると、画素140のフローティングディフュージョンの電位を所定の電位まで所定タイミングで高くすることが可能となる。
　さらに、第1スイッチ281、第2スイッチ282、第3スイッチ283、第4スイッチ284、第5スイッチ285を同期させて切り替えてもよい。例えば、画素140からアナログ信号を受信し、当該アナログ信号の処理が終了したリセット期間から次の転送期間において、これらのスイッチを同期させて通電する。このように処理をすると、画素140のフローティングディフュージョンの電位を所定電位まで引き上げ、さらに、第1アナログ回路221と第2アナログ回路222の電位をそろえることが可能となる。
　図6は、上述した第2基板20に備えられるスイッチによる制御をした場合の、第1アナログ回路221と第2アナログ回路222の電位のタイミングチャートの一例を示すものである。一番上が行選択回路から出力される行同期信号である。この行同期信号に基づいて、1行に属する画素140のアナログ信号が並列的に処理される。点線で示すのがリセット信号であり、例えば、このタイミングにおいて、回路内の電荷がリセットされる。破線で示すタイミングにおいて、第1アナログ回路221から第2アナログ回路222へ処理が切り替わる行をまたぐ。
　上から2番目のチャートがスイッチの切り替え例である。スイッチがこの同期信号に基づいてオン／オフされる。上述したように、この同期信号に同期して、例えば、全てのスイッチの状態が切り替わってもよいし、第1スイッチ281のみ、第2スイッチ282、第3スイッチ283の組み合わせのみ、第2スイッチ282、第3スイッチ283、第4スイッチ284、第5スイッチ285の組み合わせのみ、がそれぞれ切り替わってもよい。
　本実施形態では、例えば、同期信号は、行の走査の終了のタイミングで発せられる。これは一例として示したものであり、この限りではない。例えば、同期信号は、リセット信号から行同期信号までの間に発せられるものであればよい。このタイミングは、固体撮像装置1に備えられるレジスタ等により記述されてもよい。また、同期信号、すなわち、スイッチがオンされる期間も同様に、適切に信号処理が実行される範囲において任意に設定されてもよい。
　上から3番目と4番目のチャートがスタンバイ状態における電位の遷移を示すチャートである。上から5番目と6番目のチャートがアナログ信号を受信した状態における電位の遷移を示すチャートである。これらの電位の遷移は、例えば、第1接続部301、第2接続部302の信号の変化を示すものである。
　電位の状態を示すチャートにおいて、実線は、接続されている実際の電位を示し、点線は、開放され、電位の状態が不明であることを示す。
　一方で、図7は、スイッチ制御がされない、すなわち、全てのスイッチがオフとなっている場合を比較例として示した図である。この図6と図7を用いてスイッチの作用について説明する。
　第1スイッチ281が存在しない場合、第1アナログ回路221及び第2アナログ回路222において、第1領域141、第2領域142の処理を連続的に行うとする。この場合、画素分割部143をまたぐ行に属する画素140を処理するタイミングにおいて、図7に矢印で示すように、第2アナログ回路222は、フローティング状態が長く続いているため、電位が不明である。そして、この不明な電位から信号処理を実行するため、不連続な信号を発生させる可能性がある。この信号の不連続性は、スタンバイ状態ではなく、信号処理をするタイミングにおいても同様に発生する。
　一方で、第1スイッチ281が同期信号により行の終了にあわせてオンされると、第1アナログ回路221と第2アナログ回路222との電位差を無くしたタイミングで回路の切り替えを実行することが可能となる。この切り替えにより、図6において矢印で示すように、信号の電位の連続性を保った状態で画素140からのアナログ信号を処理することが可能となる。この結果、不連続性によるノイズの混入、過剰な過渡応答又は電位が実際よりも低く測定されることを抑制することが可能となる。
　第2スイッチ282、第3スイッチ283を同期させて切り替えることにより、図7に点線で示される不明な状態となるフローティングの期間を短くすることが可能となる。例えば、図7においては、領域の切り替えのタイミングにおいて、電位が不明なフローティングの状態から処理が開始されることになる。図6に示すように、フローティングの期間を細切れとすることにより、安定した画素140からのアナログ信号を取得することが可能となる。
　さらに、第4スイッチ284、第5スイッチ285を同期させることにより、フローティングの電位を所定値に制御することが可能となる。この結果、さらに安定した測定結果を取得することが可能となる。
　以上のように、第1スイッチ281により連続性を確保し、第2スイッチ282、第3スイッチ283、第4スイッチ284、第5スイッチ285によりフローティングディフュージョンの電位の安定化を図ることが可能となり、アナログ回路22を分割した場合においても、精度の高い処理を実行することが可能となる。
　なお、上述したように、第1スイッチ281だけを切り替えてもよいし、第2スイッチ282～第5スイッチ285だけを切り替えてもよい。さらには、第1スイッチ281～第5スイッチ285の全てを同期させて切り替えてもよい。また、別の例として、第2スイッチ282～第5スイッチ285をオンにし、それ以降のタイミングで第1スイッチ281をオンにする制御をしてもよい。
　なお、以下のように制御してもよい。
　例えば、第1領域141に属する画素140のアナログ信号を処理しているタイミングにおいては、第2接続部302同士を接続する第3スイッチ283を常時接続しておいてもよい。このように接続状態を保つことにより、処理の対象となる画素140が第1領域141から第2領域142へと遷移するタイミングまで、各列におけるフローティングの状態を同等に保つことが可能となる。
　さらに、第5スイッチ285を接続状態にしておいてもよい。このように第3スイッチ283、第5スイッチ285を接続状態としておくことにより、各列におけるフローティングの状態を所定の電位に保持しておくことが可能となる。
　同様に、第2領域142に属する画素140のアナログ信号を処理しているタイミングにおいては、第2スイッチ282を常時接続し、又は、第2スイッチ282及び第4スイッチ284を常時接続しておいてもよい。
　(第3実施形態)
　前述した実施形態においては、画素分割部143及び対応する回路分割部223が1つずつ備えられる構成であったが、これには限られない。すなわち、より多くの領域に画素アレイ14及びアナログ回路22、論理回路24が分割されてもよい。
　図8は、本実施形態に係る画素アレイ14とアナログ回路22との積層状態を示す図である。画素アレイ14には、3つの画素分割部143A、143B、143Cが備えられ、それに対応する第2基板20には、回路分割部223A、223B、が少なくとも備えられ、さらに、回路分割部223Cが備えられる。なお、回路分割部223Cは、必須の構成ではない。
　画素アレイ14は、画素分割部143Ｃにより、大きく2つの領域に分割される。これらの領域は、画素分割部143Aにより、第1領域141Aと、第2領域142A、及び、画素分割部143Bにより、第1領域141Bと、第2領域142B、に分割される。このように、画素アレイ14は、例えば、4つの領域に分割される。
　前述した実施形態と同様に、第2方向に連続する画素140、すなわち、同じ行に属する画素に対しては、1つの第1信号線が配置される。これに対して、141A、142A、141B、142Bの各領域に属する第1方向に連続する画素140に接続される第2信号線は、それぞれの領域で前述した実施形態と同様に切断され、各接続部を介してアナログ回路22へと出力される。すなわち、図8の例においては、各列において、4本の第2信号線が備えられる。
　図9は、本実施形態に係る画素アレイ14の概略を示す図である。画素アレイ14は、画素分割部143A、143B、143Cにより、領域141A、142A、141B、142Bに分割される。分割されたそれぞれの領域には、同じ行に属する画素140からの出力をするか否かを選択する第1選択線16が、画素140が存在する行数分備えられる。図4と同様に、画素間の間隔は、画素分割部をまたぐ箇所において広くなっているが、説明のためであり、実際には他の画素間の間隔と同等の間隔を有していてもよい。
　一方で第2信号線は、領域ごとに同じ列に属する画素140から出力が接続され、異なる領域同士において切断されるように備えられる。例えば、領域141Aに配置される複数の第2信号線181Aは、それぞれの列に属する画素140を接続する。一方で、他の領域142A、141B、142Bの第2信号線182A、181B、182Bとは電気的に接続されないように備えられる。
　それぞれの信号線は、接続部により第2基板20と接続される。例えば、第1領域141Aにあるそれぞれの第2信号線181Aは、第1接続部301Aを介してアナログ回路22Aに接続される。他も同様であり、第2領域142Aの第2信号線182Aは、第2接続部302Aを介してアナログ回路22Aと接続される。また、図の上側も下側と同じく、の第1領域141Bの第2信号線181Bは、第1接続部301Bを介し、第2領域142Bの第2信号線182Bは、第2接続部302Bを介し、アナログ回路22Bと接続される。
　画素アレイ14は、このように、複数の画素分割部143により、複数の領域に分割されてもよい。図9に示すように、それぞれの領域において第2信号線及び接続部が独立して備えられ、第2基板20のアナログ回路22とそれぞれが接続される。
　図8に戻り、第2基板20の説明をする。図9において接続部30が備えられる領域において、それぞれアナログ回路が備えられる。例えば、第2基板20は、アナログ回路22Aと、アナログ回路22Bと、を備える。
　それぞれのアナログ回路22は、前述した実施形態と同様に、積層された状態において、第3方向に画素分割部143A、143Bと重なるように、回路分割部223A、223Bが存在する。この回路分割部223Aにより、アナログ回路22Aが第1アナログ回路221Aと第2アナログ回路222Aに分割され、回路分割部223Bにより、アナログ回路22Bが第1アナログ回路221Bと第2アナログ回路222Bに分割される。それぞれの回路の構成は、図5と同等のものであるので詳細は、省略する。
　論理回路は、例えば、図において第1アナログ回路221Aの下側、第2アナログ回路222Aと第1アナログ回路221Bの間、第2アナログ回路222Bの上側に備えられてもよい。
　以上のように、画素アレイ14の分割数を増やすことが可能である。このように分割数を増やすことにより、第2信号線の負荷をさらに下げることが可能となり、さらなる高速化及び低消費電力化を実現することが可能となる。
　(第4実施形態)
　前述の各実施形態においては、1列に1つの第2信号線が備えられるものとしたが、これには限られない。例えば、一列に属する画素140において、複数の第2信号線が備えられていてもよい。複数の第2信号線には、それぞれに対して接続部が備えられていてもよい。
　図10は、本実施形態に係る画素アレイ、第2信号線、接続部の概略を模式的に示す図である。本図においては、画素と配線、接続部等が全て平面上に描かれているがこれには限られない。例えば、画素が上面にあり、その第3方向下方において、配線が備えられ、当該配線と接続部とが第1基板10内で接続する構成であってもよい。
　画素アレイ14には、画素140が複数備えられる。複数の第2信号線181、182は、同じ列に属する画素140の出力がそれぞれ接続されるように備えられる。前述の実施形態とは異なり、各列の間には、複数の第2信号線181、182が備えられる。なお、説明のため、第1信号線は、図示していないが図4等と同様に備えられている。
　例えば、画素140の列と列の間には、それぞれ12本の第2信号線181、182が備えられていてもよい。この場合、第1方向に沿った12個以下の画素140から出力されるアナログ信号が並行して第2基板20のアナログ回路22へと出力されてもよい。すなわち、12行以下の行に属する画素140について同じタイミングで並行してアナログ信号の処理を実行することができる。
　図示しない第1信号線は、この12個以下の行を同じタイミングで指定する。図において、画素140から接続される配線と、第2信号線が黒点で示されている箇所は、電気的に接続される箇所であり、黒点がない箇所は、電気的に接続されていない箇所である。例えば、画素140からの配線と、第2信号線とが交差する点において、スイッチを備えておき、第1信号線が適切にこれらのスイッチの状態を切り替えることにより、アナログ信号の処理をする画素140を選択することが可能となる。
　図11は、一例として12対の第2信号線及び12対の接続部を備えた場合のアナログ回路の配線を示す図である。左図が、第1領域141に属する画素140のアナログ信号を処理するタイミングにおける信号の振り分けであり、右図が、第2領域142に属する画素140のアナログ信号を処理するタイミングにおける信号の振り分けである。
　左の図において、実線で示されるのが第1接続部301であり、点線で示されるのが第2接続部302である。このように、第1基板10から第2基板20へと12対の接続部が1列ごとに備えられる。左の6対の接続部は、第1アナログ回路221において処理される信号を伝達し、右の6対の接続部は、第2アナログ回路222において処理される信号を伝達する。図示していないが、第1スイッチ281、第2スイッチ282、第3スイッチ283が、それぞれの接続部の間に備えられていてもよい。さらに、第4スイッチ284、第5スイッチ285、及び、電圧源が備えられていてもよい。
　第1領域141に属する画素140が処理の対象であるタイミングにおいては、左図に示すように、第1接続部301から出力されたアナログ信号が、第1アナログ回路221及び第2アナログ回路222へと適切に分けられて出力される。そして、それぞれのアナログ回路において、並列にアナログ信号処理を実行する。このように複数の画素140からの信号を、複数のアナログ回路に、短い経路で出力することが可能となる。
　信号処理を実行する画素140が、第1領域141に属するものから、第2領域142に属するものへと遷移するタイミング、すなわち、行選択回路による第1信号線の選択が画素分割部143を超えるタイミングにおいて、右図のように遷移する。遷移すると、第2接続部302が第1アナログ回路221及び第2アナログ回路222へと振り分けて接続され、上記と同様に並列に複数の画素140からの信号を適切に処理することが可能となる。
　以上のように、本実施形態によれば、複数行にまたがる画素140から出力されたアナログ信号を並行して適切に処理することが可能となる。このように処理する場合においても、前述の実施形態のようにアナログ回路22を配置し、かつ、適切に信号線を配置することにより、第2信号線の負荷を軽減することにより、アナログ信号処理の高速化及び低消費電力化を実現することができる。
　図12から図15は、例えば、上記と同様に列ごとに12の信号を並行して処理することが可能な配線における様々な処理方法を示すものである。実線は、利用される配線及び接続部、点線は、そのタイミングにおいては利用されない配線及び接続部を示す。このように、1列に対して12行の画素140の処理を並行して行うのではなく、取得したい画像や低電力モードといった設定に基づいて、切り替えて処理することが可能である。
　図12は、例えば、1列について8行の画素140を並行して処理する例を示す図である。例えば、6対ごとの第1接続部301、第2接続部302において、中央部分の接続部を用いて配線を形成してもよい。この場合、図10において、12本中、両端及び中央の2本の第2信号線を用いないようにする。このように第1基板10と第2基板20の配線を協働することにより、1列について8行分の画素140について並行して処理を実行することが可能となる。
　図13は、例えば、1列について4行の画素140を並行して処理する例を示す図である。このように、4つの接続部と、4本の配線を利用して、4画素を並行して処理してもよい。
　図14は、例えば、1列について2行の画素140を並行して処理する例を示す図である。このように、2つの接続部と、2本の配線を利用して、2画素を並行して処理してもよい。
　4画素、2画素といった場合、第2アナログ回路222を使用しないことにより、さらなる低消費電力化を実現することが可能である。図15は、第2アナログ回路222を使用せずに、1列について2行ずつ処理する場合について示す図である。このように、第2アナログ回路222を使用せずに、第1アナログ回路221のみを用いて並行して信号の処理をすることも可能である。この場合、例えば、第3スイッチ283、第5スイッチ285の制御をも省略してもよいし、フローティング電位を十分に充電する時間を備えるとともに第1スイッチ281を省略してもよい。
　このように、状況に応じて適切に配線を切り替えることが可能である。状況とは、所定の条件を表してもよい。例えば、ハイスピードの動画を撮影したいといった場合には、消費電力を上げてもよいので、図11の構成を用いて高速に処理する。一方で、動かないものの静止画を撮影するといった場合には、図15に示すように、低消費電力となるように配線して処理をする。
　なお、本実施形態では、画素分割部及び回路分割部が1個の場合について説明したが、これには限られない。すなわち、本実施形態のように、それぞれの画素間において複数の第2信号線を備える場合であっても、さらに細かく画素アレイ14及びアナログ回路22が分割されていてもよい。また、1列に対する配線数は12本ではなくてもよく、11本以下であっても、13本以上であってもよい。
　(接続部の実装例)
　図1の固体撮像装置1のチップ構造について説明する。前述のように、固体撮像装置1は、第1基板10と第2基板20とを積層した積層体である。第1基板10、第2基板20は、ダイと呼ばれることもある。例えば、図2においては、第1基板10、第2基板20は、矩形状であるが、具体的な形状及びサイズについては任意である。また、第1基板10と第2基板20は、同じサイズでもよいし、互いに異なるサイズでもよい。
　第1基板10には、図4等に示される画素アレイ14が配置される。また、第1基板10には、光学系12の少なくとも一部がオンチップで実装されてもよい。
　第2基板20には、アナログ回路22と、論理回路24と、入出力I/F26が少なくとも備えられ、その他必要となる回路も備えられる。例えば、上記で説明した行選択信号、同期信号等のタイミングを図るクロック信号を出力するクロック生成回路等が備えられてもよい。また、各回路の包括的又は部分的な制御を行う制御回路が備えられてもよい。
　第1基板10と第2基板20の貼り合わせの具体的形態として、第1基板10と第2基板20を、例えば、ウエハから切り出して個片化した後に、上下に重ねて張り合わされる、所謂CoC（Chip on Chip）方式を採用してもよい。あるいは、第1基板10と第2基板20の一方（例えば、第1基板10）をウエハから切り出して個片化した後、個片化した第1基板10を個片化前の第2基板20に貼り合わせる、所謂CoW（Chip on Wafer）方式を採用してもよい。あるいは、第1基板10と第2基板20をウエハの状態で貼り合わせる、所謂WoW（Wafer on Wafer）方式を採用してもよい。
　第1基板10と第2基板20の接合には種々の接合方法を用いてもよい。例えば、プラズマ接合等を用いることができる。
　第1基板10と第2基板20の接合において、第1基板10と第2基板20とを電気的に接続する、接続部には、特に、以下の図で示すような接合を用いてもよい。なお、細かい回路の状態においては示さず、接続部の接続についてのみ示している。このため、図においては、種々の回路の要素等の描画は省略している。また、第2信号線181について記載するが、第2信号線182、・・・、等についても同様である。
　図16は、接続部の一例を示す図である。以下の図においては、第2信号線181が存在する領域において、例えば、アナログ回路22と、第2信号線181とが接続される様子を示す。光学系12により集光された光を受光する画素140は、第2信号線181で接続される。第2信号線181は、例えば、マイクロバンプを備えて形成される接続部30と接続され、アナログ回路22と接続される。例えば、画素140側と、アナログ回路22側の双方にマイクロパッドを形成し、これらのマイクロパッド同士をマイクロバンプで接続する。
　図17は、接続部の別の例を示す図である。接続部30は、例えば、図に示すように、マイクロパッドにより接続されてもよい。図16におけるマイクロバンプを介さずに、第1基板10と第2基板20とを接続することにより、直接マイクロパッドにより接続してもよい。
　図18は、接続部の別の例を示す図である。接続部30は、例えば、ビアホールを形成し、当該ビアホールと、第2信号線181とアナログ回路22とのコンタクトを取ることにより、画素140とアナログ回路22とを接続させてもよい。
　また、第1基板10と第2基板20とは、画素140に関しては接続部30を介して接続されるが、その他の信号を送受信するための接続線を必要に応じてさらに備えていてもよい。
　(第2基板の実装例)
　次に、第2基板20の実装例について説明する。図19は、第2基板20の実装の一例を示すものである。第2基板20において破線で示す領域は、第1基板10において画素アレイ14が存在する領域である。
　例えば、第2基板20において、画素分割部の第3方向に重なる回路分割部223を挟むように、第1アナログ回路221と第2アナログ回路222が配置される。これらのアナログ回路に隣接するように、DAC　23が備えられてもよい。例えば、アナログ回路22を挟むように、論理回路24が備えられる。論理回路24は、例えば、第1アナログ回路221に隣接する第1論理回路と、第2アナログ回路222に隣接する第2論理回路と、を備えていてもよい。この場合、第1論理回路が第1アナログ回路221から出力された信号を処理し、第2論理回路が第2アナログ回路222から出力された信号を処理してもよい。
　また、必要に応じて、制御部であるCPU(Central Processing Unit)が備えられてもよい。そして、記憶部として、メモリ25が備えられる。第2基板20は、このように、画素140とは別構成であるが、固体撮像装置1に必要となる回路が備えられる。また、図示しないが、セレクタ、入出力I/F26等が備えられる。
　図20は、固体撮像装置1が2層で形成される場合の一例を示す図である。第1基板10は、光学系と、画素140を2次元のアレイ状に有する画素アレイ14と、を備える。さらに、第1信号線、第2信号線等、画素の情報を抽出するために必要となる配線等を備える。
　第2基板20は、第1基板10との接続をする接続部同士の接続状態を切り替える各種スイッチと、アナログ回路22と、論理回路24と、メモリ25と、入出力I/F26と、を備える。この他、固体撮像装置1を制御するために必要な回路が備えられる。
　図21は、固体撮像装置1が3層で形成される場合の一例を示す図である。第1基板10と第2基板20における要素はほぼ図19と同一である。ただし、第2基板20にはメモリが備えられておらず、第3基板40にメモリが備えられる。図20においては、第3基板40が第2基板20の下方にあるが、これには限られない。すなわち、第3基板40が第1基板10と第2基板20との間に備えられていてもよい。
　固体撮像装置1が3層である場合にも、層間の接続は、上述の実施形態と同様であり、例えば、図16から図18に示すような接続方法により、各層間が接続される。
　図22は、第2基板20におけるアナログ回路22の電源配置の一例を示す図である。図においては、見やすさを考慮して、第1アナログ回路221に対する箇所だけ電源の様子を描画しているが、第2アナログ回路222側も同様に電源が配置される。
　図において、例えば、左上がりの斜線ハッチング部が電源電圧を印加する配線であり、右上がりの斜線ハッチング部が接地電圧に接続される配線である。このように、第1アナログ回路221において、等間隔に電源電圧の配線と接地電圧の配線が備えられる。この電源は、わかりやすいように表面に示しているが、表面ではなく、例えば、第2基板20において各回路の下に埋め込まれていている。
　アナログ回路22が中央配置となることにより、第2基板20のチップ上での電源配線が長くなる。このため、アナログ回路22の端で観測される電源電圧が配線の抵抗と消費する電流の分だけ抑制されてしまう。このような場合、電源配線の配置が不均等だと、さらに第2方向のシェーディング特性が悪化してしまう。これを回避するために、電源の配線を第2方向にそって均等に配置し、水平方向の電源の均等化を実現する。この結果、第2方向におけるシェーディングを低減させることが可能となる。
　全ての実施形態は、CMOSセンサの例について説明したが、これには限られない。CCD(Charge Coupled Device)やその他の方式の受光装置にも応用できる。例えば、CCDであれば、ビアを介して選択された行の電荷を順番に伝播させ、アナログ回路により処理を行うことにより、同様の作用、効果を奏することが可能となる。
　本開示は、非直接的なToFセンサにおいて利用することができる。
　図23は本技術を適用したIndirect-Time of Flightセンサの一例のブロック図を示している。
　［Indirect-Time of Flightセンサの構成例］
　図23は本技術の実施例を適用したIndirect-Time of Flightセンサ10000の一例のブロック図を示している。Indirect-Time of Flightセンサ10000はセンサチップ10001およびセンサチップ10001に積層された回路チップ10002を含む。
　画素エリア10020は、センサチップ上に二次元のグリッドパターンでアレイ状に配置された複数の画素を含んでいる。画素エリア10020は行列上に配置されていても良く、また、複数の列信号線を含んでも良い。それぞれの列信号線はそれぞれの画素に接続されている。さらに、垂直駆動回路10010、カラム信号処理回路10040、タイミング調整回路10050および出力回路10060が回路チップ10002に配置されている。
　垂直駆動回路10010は画素を駆動し、カラム信号処理部10040に画素信号を出力するように構成されている。カラム信号処理部10040は前記画素信号に対して、アナログ―デジタル（ＡＤ）変換処理を実施し、ＡＤ変換処理した画素信号を出力回路に出力する。出力回路10060はＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）処理などをカラム信号処理回路10040からのデータに対して実行し、後段の信号処理回路10120にデータを出力する。
　タイミング制御回路10050はそれぞれの垂直駆動回路10010の駆動タイミングを制御するように構成されている。カラム信号処理部、出力回路10060は垂直同期信号と同期している。
　画素エリア10020は二次元状のグリッドパターンで複数の画素が配置されており、それぞれの画素は赤外光を受光し、画素信号に光電変換可能な構成となっている。
　また、画素10230の列ごとに、垂直方向に垂直信号線ＶＳＬ1およびＶＳＬ2が配線される。画素領域10020内の列の総数をＭ（Ｍは、整数）とすると、合計で2×Ｍ本の垂直信号線が配線される。それぞれの画素において、2つのタップを有している。垂直信号線ＶＳＬ1は画素10230のタップＡに接続され、垂直信号線ＶＳＬ2は画素10230のタップＢに接続される。また、垂直信号線ＶＳＬ1は、画素信号ＡＩＮＰ1を伝送し、垂直信号線ＶＳＬ2は、画素信号ＡＩＮＰ2を伝送する。
　垂直駆動回路210は、画素ブロック221の行を順に選択して駆動し、その行において画素ブロック221ごとに画素信号ＡＩＮＰ1およびＡＩＮＰ2を同時に出力させる。言い換えれば、垂直駆動回路210は、画素230の2ｋ行目および2ｋ＋1行目を同時に駆動する。なお、垂直駆動回路210は、特許請求の範囲に記載の駆動回路の一例である。
　図24は、本技術の形態における画素10230の一構成例を示す回路図である。この画素230は、フォトダイオード10231、二つの転送トランジスタ10232，10237、二つのリセットトランジスタ10233、10238、2つのタップ（浮遊拡散層10234、10239）、二つの増幅トランジスタ10235、10239、および二つの選択トランジスタ10236，10241を備える。
　フォトダイオード10231は、受光した光を光電変換して電荷を生成するものである。このフォトダイオード10231は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード10231を配置する表面照射型の構成を用いることもできる。
　転送トランジスタ10232は、垂直駆動回路10010からの転送信号ＴＲＧに従ってフォトダイオード10231からＴＡＰＡ10239，ＴＡＰＢ10234にそれぞれシーケンシャルに電荷を転送するものである。ＴＡＰＡ10239およびＴＡＰＢ10234は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
　オーバーフロートランジスタ10242はフォトダイオード10231の電荷をシーケンシャルにVDDに排出するトランジスタで、フォトダイオードをリセットする機能を持つ。
　リセットトランジスタ10233、10238は、垂直駆動回路210からのリセット信号ＲＳＴｐに従ってからＴＡＰＡ10239，ＴＡＰＢ10234のそれぞれから電荷を引き抜いて、電荷量を初期化するものである。増幅トランジスタ10235，10240は、ＴＡＰＡ10239，ＴＡＰＢ10234の電圧をそれぞれ増幅するものである。選択トランジスタ10236，10241は、垂直駆動回路210からの選択信号ＳＥＬｐに従って、増幅された電圧の信号を画素信号としてふたつの垂直信号線（例えば、ＶＳＬ1、ＶＳＬ2）を介してカラム信号処理部10040へ出力するものである。ＶＳＬ1およびＶＳＬ2は、カラム信号処理回路10040内の一つのアナログ―デジタル変換器の入力に接続されている。
　なお、画素230の回路構成は、光電変換により画素信号を生成することができるものであれば、図23に例示した構成に限定されない。
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図25は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図25に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークＩ／Ｆ（Interface）12053が図示されている。
　駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12030に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図25の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図26は、撮像部12031の設置位置の例を示す図である。
　図26では、撮像部12031として、撮像部12101、12102、12103、12104、12105を有する。
　撮像部12101、12102、12103、12104、12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102、12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図26には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112，12113は、それぞれサイドミラーに設けられた撮像部12102，12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
　撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化（車両12100に対する相対速度）を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度（例えば、0km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
　前述した実施形態は、以下のような形態としてもよい。
　（1）
　固体撮像装置は、
　光電変換によりアナログ信号を出力する複数の画素が、第1方向に沿った列及び前記第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、画素アレイを有する、第1基板と、
　前記第1基板に積層する第2基板であって、前記第1方向及び前記第2方向に交差する第3方向において、前記画素アレイと重なって配置され、前記画素から出力された前記アナログ信号を処理する、アナログ回路、を有する、第2基板と、
　を備え、
　前記画素アレイは、前記第2方向に沿った画素分割部により、それぞれが連続する前記画素を備える第1領域と、第2領域と、に分割され、
　前記アナログ回路は、前記第1領域に属する前記画素と、前記第2領域に属する前記画素と、に接続され、前記第3方向において、前記画素分割部と重なって配置される回路分割部を介して隣接する、第1アナログ回路と、第2アナログ回路と、に分割される。
　（2）
　前記画素アレイにおいて、
　前記第2方向に連続する前記画素を備える前記行のうち、前記第1方向における1又は複数の前記行を選択する、前記第1方向に沿って複数配置される、第1信号線、
　を備え、
　前記第1信号線により選択された前記画素が出力する前記アナログ信号を、前記アナログ回路により処理する、
　（1）に記載の固体撮像装置。
　（3）
　前記画素アレイにおいて、
　前記第1方向に連続する前記画素を備える前記列のうち、前記第2方向における1又は複数の前記列を選択する、前記第2方向に沿って複数配置される、第2信号線、
　を備え、
　前記第1信号線により選択された前記画素が出力する前記アナログ信号を、前記第2信号線を介して伝送して前記アナログ回路により処理し、
　前記第2信号線は、前記画素分割部において、電気的に切断される、
　（2）に記載の固体撮像装置。
　（4）
　前記画素分割部及び前記回路分割部は、前記第1方向において、前記画素アレイの中央付近に配置される、
　（3）に記載の固体撮像装置。
　（5）
　前記画素分割部及び前記回路分割部において、前記画素と、前記アナログ回路と、を前記第3方向に接続する、接続部、
　を備える、（3）に記載の固体撮像装置。
　（6）
　前記接続部は、
　　前記第2信号線と接続し、前記第2信号線を介して前記第1領域に属する前記画素と、前記第1アナログ回路と、を接続する、第1接続部と、
　　前記第2信号線と接続し、前記第2信号線を介して前記第2領域に属する前記画素と、前記第2アナログ回路と、を接続する、第2接続部と、
　を備える、（5）に記載の固体撮像装置。
　（7）
　前記第1接続部と、前記第2接続部と、の接続状態を切り替える、第1スイッチ、
　を備える、（6）に記載の固体撮像装置。
　（8）
　前記第1接続部又は前記第2接続部を介して前記アナログ信号が前記アナログ回路に出力されるタイミングに基づいて、
　　前記第1スイッチは、前記第1接続部と前記第2接続部との接続状態を切り替える、
　（7）に記載の固体撮像装置。
　（9）
　前記第1接続部及び前記第2接続部、並びに、前記第1スイッチは、前記第2方向に沿って複数備えられ、
　複数の前記第1スイッチは、同期して動作する、
　（7）又は（8）に記載の固体撮像装置。
　（10）
　前記第1接続部及び前記第2接続部は、前記第2方向に沿って複数備えられ、
　複数の前記第1接続部の相互の接続状態を切り替える、第2スイッチと、
　複数の前記第2接続部の相互の接続状態を切り替える、第3スイッチと、
　を備える、（6）から（9）に記載の固体撮像装置。
　（11）
　前記第1接続部又は前記第2接続部を介して前記アナログ信号が前記アナログ回路に出力されるタイミングに基づいて、
　　前記第2スイッチは、前記第1接続部の相互の接続状態を切り替え、
　　前記第3スイッチは、前記第2接続部の相互の接続状態を切り替える、
　（10）に記載の固体撮像装置。
　（12）
　前記第2スイッチ及び前記第3スイッチは、同期して動作する、
　（10）又は（11）に記載の固体撮像装置。
　（13）
　前記第2スイッチ及び前記第3スイッチは、それぞれが第2方向に沿って複数備えられ、
　複数の前記第2スイッチ及び複数の前記第3スイッチは、同期して動作する、
　（10）又は（11）に記載の固体撮像装置。
　（14）
　前記第2スイッチを介して接続される複数の前記第1接続部に所定の電圧を印加する、第1電圧源と、
　前記第1電圧源と、複数の前記第1接続部と、の接続状態を切り替える、第4スイッチと、
　を備え、
　前記第2スイッチと、前記第4スイッチは、同期して動作する、
　（10）から（13）のいずれかに記載の固体撮像装置。
　（15）
　前記第3スイッチを介して接続される複数の前記第2接続部に所定の電圧を印加する、第2電圧源と、
　前記第2電圧源と、複数の前記第2接続部と、の接続状態を切り替える、第5スイッチと、
　を備え、
　前記第3スイッチと、前記第5スイッチは、同期して動作する、
　（10）から（14）のいずれかに記載の固体撮像装置。
　（16）
　前記第1接続部及び前記第2接続部は、少なくとも前記行に存在する前記画素の数だけ備えらえる、
　（6）から（15）のいずれかに記載の固体撮像装置。
　（17）
　前記第1接続部及び前記第2接続部は、少なくとも前記行に存在する前記画素の数に所定数を積算した数だけ備えられる、
　（16）に記載の固体撮像装置。
　（18）
　前記接続部は、マイクロバンプ、マイクロパッド、又は、ビアホールにより形成される、
　（5）から（17）のいずれかに記載の固体撮像装置。
　（19）
　前記第1アナログ回路及び前記第2アナログ回路は、前記第2方向に沿った1又は複数の前記行に属する異なる前記画素の前記アナログ信号を、同じタイミングで処理する、
　（1）から（18）のいずれかに記載の固体撮像装置。
　（20）
　前記第1アナログ回路及び前記第2アナログ回路は、同じタイミングで処理する前記アナログ信号の数を、所定の条件により変更する、
　（19）に記載の固体撮像装置。
　（21）
　前記アナログ回路は、前記アナログ信号をデジタル信号へと変換し、
　前記デジタル信号を処理する、論理回路、
　を備える、（20）に記載の固体撮像装置。
　（22）
　前記論理回路は、前記第1方向において前記アナログ回路を挟んで配置される、
　（21）に記載の固体撮像装置。
　（23）
　前記論理回路は、
　　前記第1アナログ回路の出力する前記デジタル信号を処理する、第1論理回路と、
　　前記第2アナログ回路の出力する前記デジタル信号を処理する、第2論理回路と、
　を備える、
　（21）又は（22）に記載の固体撮像装置。
　（24）
　複数の前記画素分割部及び前記回路分割部と、
　複数の領域に分割された前記画素アレイの領域及びそれぞれに対応する前記アナログ回路と、
　を備える、
　（1）に記載の固体撮像装置。
　（25）
　前記第2基板は、
　　前記デジタル信号の信号処理を実行する、信号処理回路と、
　　画像情報である前記デジタル信号の画像処理を実行する、画像処理回路と、
　　前記デジタル信号、前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、のうち任意のデータを格納する、記憶部と、
　　前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、及び、前記記憶部に格納されているデータのうち、少なくとも1つの任意に選択する、セレクタと、
　　前記セレクタが選択したデータ又は任意の信号を外部へと出力し、又は、外部からデータ又は信号の入力を受け付ける、インタフェースと、
　を備える、（1）から（24）のいずれかに記載の固体撮像装置。
　（26）
　全てのスイッチは、同期して動作する、
　（7）から（15）のいずれかに記載の固体撮像装置。
　（27）
　同期は、画素のリセットのタイミング、又は、画素からのアナログ信号出力のタイミングに基づいたタイミングで実行される、
　（26）に記載の固体撮像装置。
　本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
1：固体撮像装置、
10：第1基板、
12：光学系、
14：画素アレイ、
140：画素、
141、141Ａ、141Ｂ：第1領域、
142、142Ａ、142Ｂ：第2領域、
143、143Ａ、143Ｂ、143Ｃ：画素分割部、
16：第1信号線、
181、182：第2信号線、
20：第2基板、
22、22Ａ、22Ｂ：アナログ回路、
221、221Ａ、221Ｂ：第1アナログ回路、
222、222Ａ、222Ｂ：第2アナログ回路、
223、223Ａ、223Ｂ、223Ｃ：回路分割部、
23：DAC
24：論理回路、
25：メモリ、
26：入出力I/F、
281：第1スイッチ、
282：第2スイッチ、
283：第3スイッチ、
284：第4スイッチ、
285：第5スイッチ、
30：接続部、
301：第1接続部、
302：第2接続部

Claims (20)

  1. 　光電変換によりアナログ信号を出力する複数の画素が、第1方向に沿った列及び前記第1方向と交差する第2方向に沿った行として2次元のアレイ状に配置される、画素アレイを有する、第1基板と、
    　前記第1基板に積層する第2基板であって、前記第1方向及び前記第2方向に交差する第3方向において、前記画素アレイと重なって配置され、前記画素から出力された前記アナログ信号を処理する、アナログ回路、を有する、第2基板と、
    　を備え、
    　前記画素アレイは、前記第2方向に沿った画素分割部により、それぞれが連続する前記画素を備える第1領域と、第2領域と、に分割され、
    　前記アナログ回路は、前記第1領域に属する前記画素と、前記第2領域に属する前記画素と、に接続され、前記第3方向において、前記画素分割部と重なって配置される回路分割部を介して隣接する、第1アナログ回路と、第2アナログ回路と、に分割される、
    　固体撮像装置。
  2. 　前記画素アレイにおいて、
    　前記第2方向に連続する前記画素を備える前記行のうち、前記第1方向における1又は複数の前記行を選択する、前記第1方向に沿って複数配置される、第1信号線と、
    　前記第1方向に連続する前記画素を備える前記列のうち、前記第2方向における1又は複数の前記列を選択する、前記第2方向に沿って複数配置される、第2信号線と、
    　を備え、
    　前記第1信号線により選択された前記画素が出力する前記アナログ信号を、前記第2信号線を介して伝送して前記アナログ回路により処理し、
    　前記第2信号線は、前記画素分割部において、電気的に切断される、
    　請求項1に記載の固体撮像装置。
  3. 　前記画素分割部及び前記回路分割部は、前記第1方向において、前記画素アレイの中央付近に配置される、
    　請求項2に記載の固体撮像装置。
  4. 　前記画素分割部及び前記回路分割部において、前記画素と、前記アナログ回路と、を前記第3方向に接続する、接続部、
    　を備える、請求項2に記載の固体撮像装置。
  5. 　前記接続部は、
    　　前記第2信号線と接続し、前記第2信号線を介して前記第1領域に属する前記画素と、前記第1アナログ回路と、を接続する、第1接続部と、
    　　前記第2信号線と接続し、前記第2信号線を介して前記第2領域に属する前記画素と、前記第2アナログ回路と、を接続する、第2接続部と、
    　を備える、請求項4に記載の固体撮像装置。
  6. 　前記第1接続部と、前記第2接続部と、の接続状態を切り替える、第1スイッチ、
    　を備える、請求項5に記載の固体撮像装置。
  7. 　前記第1接続部又は前記第2接続部を介して前記アナログ信号が前記アナログ回路に出力されるタイミングに基づいて、
    　　前記第1スイッチは、前記第1接続部と前記第2接続部との接続状態を切り替える、
    　請求項6に記載の固体撮像装置。
  8. 　前記第1接続部及び前記第2接続部、並びに、前記第1スイッチは、前記第2方向に沿って複数備えられ、
    　複数の前記第1スイッチは、同期して動作する、
    　請求項6に記載の固体撮像装置。
  9. 　前記第1接続部及び前記第2接続部は、前記第2方向に沿って複数備えられ、
    　複数の前記第1接続部の相互の接続状態を切り替える、第2スイッチと、
    　複数の前記第2接続部の相互の接続状態を切り替える、第3スイッチと、
    　を備える、請求項5に記載の固体撮像装置。
  10. 　前記第1接続部又は前記第2接続部を介して前記アナログ信号が前記アナログ回路に出力されるタイミングに基づいて、
    　　前記第2スイッチは、前記第1接続部の相互の接続状態を切り替え、
    　　前記第3スイッチは、前記第2接続部の相互の接続状態を切り替える、
    　請求項9に記載の固体撮像装置。
  11. 　前記第2スイッチ及び前記第3スイッチは、同期して動作する、
    　請求項9に記載の固体撮像装置。
  12. 　前記第2スイッチ及び前記第3スイッチは、それぞれが第2方向に沿って複数備えられ、
    　複数の前記第2スイッチ及び複数の前記第3スイッチは、同期して動作する、
    　請求項9に記載の固体撮像装置。
  13. 　前記第2スイッチを介して接続される複数の前記第1接続部に所定の電圧を印加する、第1電圧源と、
    　前記第1電圧源と、複数の前記第1接続部と、の接続状態を切り替える、第4スイッチと、
    　を備え、
    　前記第2スイッチと、前記第4スイッチは、同期して動作する、
    　請求項9に記載の固体撮像装置。
  14. 　前記第3スイッチを介して接続される複数の前記第2接続部に所定の電圧を印加する、第2電圧源と、
    　前記第2電圧源と、複数の前記第2接続部と、の接続状態を切り替える、第5スイッチと、
    　を備え、
    　前記第3スイッチと、前記第5スイッチは、同期して動作する、
    　請求項9に記載の固体撮像装置。
  15. 　前記第1アナログ回路及び前記第2アナログ回路は、前記第2方向に沿った1又は複数の前記行に属する異なる前記画素の前記アナログ信号を、同じタイミングで処理する、
    　請求項1に記載の固体撮像装置。
  16. 　前記第1アナログ回路及び前記第2アナログ回路は、同じタイミングで処理する前記アナログ信号の数を、所定の条件により変更する、
    　請求項15に記載の固体撮像装置。
  17. 　前記アナログ回路は、前記アナログ信号をデジタル信号へと変換し、
    　前記デジタル信号を処理する、論理回路、
    　を備える、請求項16に記載の固体撮像装置。
  18. 　前記論理回路は、前記第1方向において前記アナログ回路を挟んで配置される、
    　請求項17に記載の固体撮像装置。
  19. 　複数の前記画素分割部及び前記回路分割部と、
    　複数の領域に分割された前記画素アレイの領域及びそれぞれに対応する前記アナログ回路と、
    　を備える、
    　請求項1に記載の固体撮像装置。
  20. 　前記第2基板は、
    　　前記デジタル信号の信号処理を実行する、信号処理回路と、
    　　画像情報である前記デジタル信号の画像処理を実行する、画像処理回路と、
    　　前記デジタル信号、前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、のうち任意のデータを格納する、記憶部と、
    　　前記信号処理回路が出力したデータ、前記画像処理回路が出力したデータ、及び、前記記憶部に格納されているデータのうち、少なくとも1つの任意に選択する、セレクタと、
    　　前記セレクタが選択したデータ又は任意の信号を外部へと出力し、又は、外部からデータ又は信号の入力を受け付ける、インタフェースと、
    　を備える、請求項1に記載の固体撮像装置。
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