WO2019244374A1 - スイッチング電源、半導体集積回路装置、差動入力回路 - Google Patents

Abstract

スイッチング電源１００は、上側スイッチ１１１と下側スイッチ１１２をオン／オフすることでインダクタ電流ＩＬを駆動して入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成するスイッチング出力回路１１０と、下側スイッチ１１２のオン期間に下側スイッチ１１２に流れるインダクタ電流ＩＬを検出して下側電流帰還情報Ｉｉｎｆｏを取得する下側電流検出部２１０と、出力電圧ＶＯＵＴ（帰還電圧ＦＢ）と基準電圧ＲＥＦとの誤差情報を含む電圧帰還情報Ｖｉｎｆｏを出力するエラーアンプ１４０と、ＶｉｎｆｏにＩｉｎｆｏを合成して合成帰還情報ＶＩｉｎｆｏを生成する情報合成部２２０と、ＶＩｉｎｆｏを下側スイッチ１１２のオン期間にサンプリングする情報保持部２３０とを有する。

Description

スイッチング電源、半導体集積回路装置、差動入力回路

　本明細書中に開示されている発明は、スイッチング電源、及び、その制御主体となる半導体集積回路装置、並びに、差動入力回路に関する。

　従来、様々なアプリケーションの電源手段として、入力電圧から所望の出力電圧を生成するスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）が用いられている。

　なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

　また、従来、エラーアンプやコンパレータの入力段として、差動入力回路が広く一般に用いられている。

　なお、上記に関連する従来技術の一例としては、特許文献３を挙げることができる。

特開２０１６－０６７１０９号公報 特開２０１７－１０７５５１号公報 特開２０１１－７２１０２号公報

　従来の電流モード制御方式のスイッチング電源において、インダクタに流れる電流の情報をスイッチ素子のオン抵抗などから検出する場合、そのスイッチ素子がオンしている間にしか電流帰還情報を得ることができない。そのため、スイッチ素子がオフしている期間は、サンプル／ホールド回路で電流帰還情報を維持する必要があった。しかしながら、サンプル／ホールド回路によって電圧帰還情報との間に遅延が生じ、電圧帰還情報と電流帰還情報との間の時間的な齟齬によりスイッチング電源の性能が損なわれる問題があった。

　また、従来のスイッチング電源では、出力電圧の帰還入力を受け付ける帰還端子がオープンすると、出力電圧が異常に上昇してしまい、最悪の場合には負荷が破壊に至る、という課題があった。

　また、従来の差動入力回路では、入力ダイナミックレンジの拡大、ないしは、キックバックの防止について、さらなる改善の余地があった。

　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、電圧帰還情報と電流帰還情報を加算後にサンプル／ホールドすることにより、電圧帰還情報と電流帰還情報との間の時間的な齟齬を防止し、性能を改善したスイッチング電源を提供することを目的とする。

　また、本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、帰還端子のオープン時に出力電圧を安全に低下させることのできるスイッチング電源を提供することを目的とする。

　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、入力ダイナミックレンジの拡大、ないしは、キックバックの防止を実現することのできる差動入力回路を提供することを目的とする。

　そこで、本明細書中に開示されているスイッチング電源は、上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流を駆動して入力電圧から出力電圧を生成するスイッチング出力回路と、前記下側スイッチのオン期間に前記下側スイッチに流れる前記インダクタ電流を検出して下側電流帰還情報を取得する下側電流検出部と、前記出力電圧またはこれに応じた帰還電圧とそのターゲットとなる基準電圧とを比較した誤差情報を含む電圧帰還情報を出力するエラーアンプと、前記電圧帰還情報に前記下側電流帰還情報を合成して合成帰還情報を生成する情報合成部と、前記合成帰還情報を前記下側スイッチのオン期間にサンプリングする情報保持部とを有する構成とされている。

　また、本明細書中に開示されている半導体集積回路装置は、入力電圧から出力電圧を生成するスイッチング電源の制御主体であり、前記出力電圧の帰還入力を受け付けるための帰還端子と、前記帰還端子の端子電圧に応じた帰還電圧を生成する帰還電圧生成回路と、前記帰還電圧と所定の基準電圧とが一致するように前記スイッチング電源のデューティ制御を行う出力帰還制御部と、前記帰還端子がオープンしたときに前記スイッチング電源のオンデューティが引き下げられるように前記帰還端子の端子電圧を変化させるオープン保護部と、を集積化して成る構成とされている。

　また、本明細書中に開示されている別の半導体集積回路装置は、入力電圧から出力電圧を生成するスイッチング電源の制御主体であって、前記出力電圧の帰還入力を受け付けるための帰還端子と、前記帰還端子の端子電圧と所定の基準電圧とが一致するように前記スイッチング電源のデューティ制御を行う出力帰還制御部と、前記帰還端子がオープンしたときに前記スイッチング電源のオンデューティが引き下げられるように前記帰還端子の端子電圧を変化させるオープン保護部を集積化して成る構成とされている。

　また、本明細書中に開示されている差動入力回路は、一対のＰチャネル型トランジスタで差動入力信号を受け付ける第１差動入力段と、一対のＮチャネル型トランジスタで前記差動入力信号を受け付ける第２差動入力段と、前記第１差動入力段及び前記第２差動入力段を択一的に動作させる入力段切替部と、を有する構成とされている。

　また、本明細書中に開示されている別の差動入力回路は、第１信号源から第１差動入力信号を受け付けるための第１差動入力端、及び、前記第１信号源よりも低インピーダンスの第２信号源から第２差動入力信号を受け付けるための第２差動入力端を備えた差動入力段と、前記差動入力段の起動時には前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡し、前記差動入力段の起動後には前記第１差動入力端を前記第２差動入力端から切り離して前記第１信号源に接続する信号経路切替部と、を有する構成とされている。

　本明細書中に開示されている発明によれば、電圧帰還情報と電流帰還情報を加算後にサンプル／ホールドすることにより、電圧帰還情報と電流帰還情報との間の時間的な齟齬を防止し、性能を改善したスイッチング電源を提供することが可能となる。

　また、本明細書中に開示されているスイッチング電源によれば、帰還端子のオープン時に出力電圧を安全に低下させることが可能となる。

　また、本明細書中に開示されている差動入力回路によれば、入力ダイナミックレンジの拡大、ないしは、キックバックの防止を実現することが可能となる。

スイッチング電源の基本構成を示す図 スイッチング電源の第１実施形態を示す図 サブハーモニック発振の防止条件を示す図 スイッチング電源の第２実施形態を示す図 ランプ信号の生成動作を示す図 スイッチング電源の第３実施形態を示す図 スイッチング電源の第４実施形態を示す図 スイッチング電源の第５実施形態を示す図 スイッチング電源の第６実施形態を示す図 インダクタ電流の検出動作を示す図 オン期間の拡張機能を示す図 帰還端子がオープンしたときの挙動を示す図 スイッチング電源の第７実施形態を示す図 スイッチング電源の第８実施形態を示す図 スイッチング電源の第９実施形態を示す図 スイッチング電源の第１０実施形態を示す図 スイッチング電源の第１１実施形態を示す図 第１１実施形態におけるＩＮＰ及びＩＮＮとｇｍとの相関図 スイッチング電源の第１２実施形態を示す図 第１２実施形態におけるＩＮＰ及びＩＮＮとｇｍとの相関図 スイッチング電源の第１３実施形態を示す図 スイッチング電源の第１４実施形態を示す図（第１切替状態） スイッチング電源の第１４実施形態を示す図（第２切替状態） キックバックノイズの防止動作を示す図 スイッチング電源の第１５実施形態を示す図 テレビの外観図 パソコンの外観図 スマートフォンの外観図

＜スイッチング電源（基本構成）＞
　図１は、スイッチング電源の基本構成を示す図である。本構成例のスイッチング電源１００は、入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成して不図示の負荷に供給するＰＷＭ［pulse　width　modulation］駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、基準電圧生成回路１３０と、エラーアンプ１４０と、ランプ信号生成回路１５０と、オシレータ１６０と、ＰＷＭコンパレータ１７０と、制御回路１８０と、スイッチ駆動回路１９０と、を有する。

　上記の構成要素は、スイッチング出力回路１１０に含まれる一部の構成要素（本図ではインダクタ１１３とキャパシタ１１４）を除き、スイッチング電源１００の制御主体となる半導体集積回路装置２００（いわゆる電源制御ＩＣ）に集積化するとよい。なお、半導体集積回路装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。

　また、半導体集積回路装置２００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、電源端子Ｔ１、出力端子Ｔ２、接地端子Ｔ３、並びに、帰還端子Ｔ４の４本を例示）を備えている。

　スイッチング出力回路１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることにより、インダクタ電流ＩＬを駆動して入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成する降圧型のスイッチング出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、キャパシタ１１４と、を含む。

　出力トランジスタ１１１は、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P　channel　type　metal　oxide　semiconductor　field　effect　transistor］である。半導体集積回路装置２００の内部において、出力トランジスタ１１１のソースは、電源端子Ｔ１（＝入力電圧ＰＶＤＤの印加端）に接続されている。出力トランジスタ１１１のドレインは、出力端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフし、上側ゲート信号Ｇ１がローレベルであるときにオンする。

　同期整流トランジスタ１１２は、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N　channel　type　MOSFET］である。半導体集積回路装置２００の内部において、同期整流トランジスタ１１２のソースは、接地端子Ｔ３（＝接地電圧ＰＶＳＳの印加端）に接続されている。同期整流トランジスタ１１２のドレインは、出力端子Ｔ２に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。

　インダクタ１１３とキャパシタ１１４は、半導体集積回路装置２００に外付けされるディスクリート部品であり、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＶＯＵＴを生成するＬＣフィルタを形成する。半導体集積回路装置２００の外部において、インダクタ１１３の第１端は、半導体集積回路装置２００の出力端子Ｔ２に接続されている。インダクタ１１３の第２端とキャパシタ１１４の第１端は、出力電圧ＶＯＵＴの印加端と帰還端子Ｔ４に接続されている。キャパシタ１１４の第２端は、接地端に接続されている。

　出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＰＶＤＤと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

　なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、下側スイッチとして整流ダイオードを用いたダイオード整流方式を採用してもよい。

　また、出力トランジスタ１１１をＮＭＯＳＦＥＴに置換することもできる。ただし、その場合には、上側ゲート信号Ｇ１のハイレベルを入力電圧ＰＶＤＤよりも高い電圧値まで引き上げるために、ブートストラップ回路やチャージポンプ回路が必要となる。

　また、出力トランジスタ１１１及び同期整流トランジスタ１１２を半導体集積回路装置２００に外付けすることも可能である。その場合には、出力端子Ｔ２に代えて、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ外部出力するための端子が必要となる。

　特に、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated　gate　bipolar　transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

　帰還電圧生成回路１２０は、帰還端子Ｔ４（＝出力電圧ＶＯＵＴの印加端）と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧ＶＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＶＯＵＴの分圧電圧）を出力する。

　なお、出力電圧ＶＯＵＴがエラーアンプ１４０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧ＶＯＵＴをエラーアンプ１４０に直接入力しても構わない。

　また、抵抗１２１及び１２２を半導体集積回路装置２００に外付けすることもできる。その場合、抵抗１２１及び１２２相互間の接続ノードを帰還端子Ｔ４に接続すればよい。

　基準電圧生成回路１３０は、所定の基準電圧ＲＥＦ（＝出力電圧ＶＯＵＴの目標設定値に相当）を生成する。なお、基準電圧生成回路１３０としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog　converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＶＯＵＴを調整したりすることが可能となる。

　エラーアンプ１４０は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。

　ランプ信号生成回路１５０は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。

　オシレータ１６０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔｓｗ）でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。

　ＰＷＭコンパレータ１７０は、非反転入力端（＋）に印加される誤差信号ＥＲＲと、反転入力端（－）に印加されるランプ信号ＲＡＭＰを比較してオフ信号ＯＦＦを生成する。なお、オフ信号ＯＦＦは、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも低いときにハイレベルとなり、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど遅くなり、誤差信号ＥＲＲが低いほど早くなる。

　制御回路１８０は、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。具体的に述べると、制御回路１８０は、オン信号ＯＮにパルスが生成されたときに、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもローレベル（＝スイッチ電圧ＳＷをハイレベルとするときの論理レベル）に立ち下げる一方、オフ信号ＯＦＦにパルスが生成されたときに、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもハイレベル（＝スイッチ電圧ＳＷをローレベルとするときの論理レベル）に立ち上げる。

　従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、逆に、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなる。すなわち、出力トランジスタ１１１のオンデューティＤ（＝Ｔｏｎ／Ｔｓｗ）は、誤差信号ＥＲＲが高いほど大きくなり、誤差信号ＥＲＲが低いほど小さくなる。

　スイッチ駆動回路１９０は、上側制御信号Ｓ１の入力を受け付けて上側ゲート信号Ｇ１を生成する上側ドライバ１９１と、下側制御信号Ｓ２の入力を受け付けて下側ゲート信号Ｇ２を生成する下側ドライバ１９２を含む。上側ドライバ１９１及び１９２としては、それぞれ、バッファやインバータを用いることができる。

　なお、上記構成要素のうち、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、制御回路１８０、及び、スイッチ駆動回路１９０は、帰還電圧ＦＢと所定の基準電圧ＲＥＦとが一致するようにスイッチング電源１００のデューティ制御を行う出力帰還制御部として理解することができる。

＜第１実施形態＞
　図２は、スイッチング電源１００の第１実施形態を示す図である。本実施形態のスイッチング電源１００は、電流モード制御方式の出力帰還制御を実現するための手段として、先出の構成要素（本図では、スイッチング出力回路１１０、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、及び、制御回路１８０を明示）に加えて、下側電流検出部２１０と、情報合成部２２０と、情報保持部２３０をさらに有する。

　なお、本実施形態のスイッチング電源１００では、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）に応じた電圧帰還情報Ｖｉｎｆｏを取得するエラーアンプ１４０として、差動電流信号ＩＰ及びＩＮを出力する電流出力型アンプが用いられている。差動電流信号ＩＰ及びＩＮは、互いに逆向きに流れる電流であり、帰還電圧ＦＢと基準電圧ＲＥＦとの差分に応じて増減する。

　より具体的に述べると、差動電流信号ＩＰは、ＲＥＦ＞ＦＢであるときには、両者の差分が大きいほど正方向（＝エラーアンプ１４０から流れ出る方向）に大きくなり、ＲＥＦ＜ＦＢであるときには、両者の差分が大きいほど負方向（＝エラーアンプ１４０に流れ込む方向）に大きくなる。

　これに対して、差動電流信号ＩＮは、差動電流信号ＩＰとは逆に、ＲＥＦ＞ＦＢであるときには、両者の差分が大きいほど負方向に大きくなり、ＲＥＦ＜ＦＢであるときには、両者の差分が大きいほど正方向に大きくなる。

　下側電流検出部２１０は、スイッチ２１１と抵抗２１２を含み、同期整流トランジスタ１１２に流れるインダクタ電流ＩＬ（以下では下側インダクタ電流ＩＬＬと呼ぶ）を検出して電流帰還情報Ｉｉｎｆｏを取得する。

　スイッチ２１１の第１端は、同期整流トランジスタ１１２のドレイン（＝スイッチ電圧ＳＷの印加端）に接続されている。スイッチ２１１の第２端は、抵抗２１２の第１端に接続されている。抵抗２１２の第２端は、同期整流トランジスタ１１２のソース（＝接地電圧ＰＶＳＳの印加端）に接続されている。

　なお、スイッチ２１１は、下側ゲート信号Ｇ２に応じて同期整流トランジスタ１１２と共にオン／オフされる。より具体的に述べると、スイッチ２１１は、同期整流トランジスタ１１２のオン期間にオンし、同期整流トランジスタ１１２のオフ期間にオフする。

　従って、同期整流トランジスタ１１２のオン期間には、先述の電流帰還情報Ｉｉｎｆｏとして、下側インダクタ電流ＩＬＬに応じた下側センス信号ＳＮＳＬ（＝ＳＷ－ＰＶＳＳ＝－ＩＬＬ×ＲｏｎＬ、ただし、ＲｏｎＬは同期整流トランジスタ１１２のオン抵抗）が情報加算部２２０に伝達される。一方、同期整流トランジスタ１１２のオフ期間には、下側センス信号ＳＮＳＬが抵抗２１２を介してゼロ値に固定されるので、スイッチ電圧ＳＷのハイレベル（≒ＰＶＤＤ）が情報合成部２２０に伝達されることはない。

　なお、下側インダクタ電流ＩＬＬの検出手法については、同期整流トランジスタ１１２のドレイン・ソース間電圧を検出する手法のほかにも、任意の手法を採用することが可能である。例えば、同期整流トランジスタ１１２に直列接続されたセンス抵抗の両端間電圧を検出してもよいし、或いは、同期整流トランジスタ１１２に並列接続された電流検出用トランジスタのドレイン・ソース間電圧を検出してもよい。

　情報合成部２２０は、抵抗２２１及び２２２（いずれも抵抗値Ｒ）を含み、エラーアンプ１４０で取得された電圧帰還情報Ｖｉｎｆｏに下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏを合成して合成帰還情報ＶＩｉｎｆｏを生成する。

　抵抗２２１の第１端は、エラーアンプ１４０の第１出力端（＝差動電流信号ＩＰの出力端）に接続されている。抵抗２２１の第２端は、下側電流検出部２１０の第１出力端（＝下側センス信号ＳＮＳＬの出力端）に接続されている。

　抵抗２２２の第１端は、エラーアンプ１４０の第２出力端（＝電流信号ＩＮの出力端）に接続されている。抵抗２２２の第２端は、下側電流検出部２１０の第２出力端（＝世知電圧ＰＶＳＳの印加端）に接続されている。

　なお、抵抗２２１の第１端から出力される正側の差動誤差信号（電圧信号）は、ＥＲＲＰ＝ＩＰ×Ｒ＋ＳＷと表すことができる。また、抵抗２２２の第１端から出力される負側の差動誤差信号（電圧信号）は、ＥＲＲＮ＝ＩＮ×Ｒ＋ＰＶＳＳ（ただしＩＮ＝－ＩＰ）と表すことができる。

　従って、差動誤差信号ＥＲＲＰ及びＥＲＲＮの差分信号は、ＥＲＲＰ－ＥＲＲＮ＝２ＩＰ×Ｒ－ＩＬＬ×ＲｏｎＬと表される。ここで、右辺第１項（２ＩＰ×Ｒ）は、エラーアンプ１４０で取得された電圧帰還情報Ｖｉｎｆｏとして理解することができる。また、右辺第２項（－ＩＬＬ×ＲｏｎＬ）は、下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏとして理解することができる。従って、上記の差分信号（ＥＲＲＰ－ＥＲＲＮ）は、電圧帰還情報Ｖｉｎｆｏに電流帰還情報Ｉｉｎｆｏを合成した合成帰還情報ＶＩｉｎｆｏとして理解することができる。

　情報保持部２３０は、合成帰還情報ＶＩｉｎｆｏの差動入力を受け付けており、同期整流トランジスタ１１２のオン期間にインダクタ電流ＩＬの下側ピーク値をサンプリングするとともに、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＰ及びＨＬＤＮをホールド出力するために、一対のサンプル／ホールド回路２３１及び２３２を含む。

　サンプル／ホールド回路２３１は、制御回路１８０からのサンプル／ホールド制御信号ＨＯＬＤに応じて、同期整流トランジスタ１１２のオン期間に差動誤差信号ＥＲＲＰをサンプリングする一方、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＰをホールド出力する。

　サンプル／ホールド回路２３２は、制御回路１８０からのサンプル／ホールド制御信号ＨＯＬＤに応じて、同期整流トランジスタ１１２のオン期間に差動誤差信号ＥＲＲＮをサンプリングする一方、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＮをホールド出力する。

　ＰＷＭコンパレータ１７０は、出力トランジスタ１１１のオン期間において、反転入力端（－）に入力されるランプ信号ＲＡＭＰ（より正確には、ランプ信号ＲＡＭＰが足し合わされた差動保持信号ＨＬＤＮ）と、非反転入力端（＋）に入力される差動保持信号ＨＬＤＰとを比較してオフ信号ＯＦＦを生成することにより、出力トランジスタ１１１のオフタイミングを決定する。

　本実施形態のスイッチング電源１００であれば、電流モード制御方式の出力帰還制御を実現することができるので、出力電圧ＶＯＵＴの負荷応答性を高めることが可能となる。

　特に、出力トランジスタ１１１に流れるインダクタ電流ＩＬ（以下では上側インダクタ電流ＩＬＨと呼ぶ）ではなく、同期整流トランジスタ１１２に流れる下側インダクタ電流ＩＬＬを検出する構成であれば、出力トランジスタ１１１のオン期間が短くなる場合（例えば高電圧入力時や低電圧出力時）であっても、電流モード制御方式の出力帰還制御を支障なく実施することが可能となる。

　なお、下側インダクタ電流ＩＬＬに応じた電流帰還情報Ｉｉｎｆｏを用いて電流モード制御方式の出力帰還制御を行うためには、同期整流トランジスタ１１２のオン期間（＝出力トランジスタ１１１のオフ期間）に取得された電流帰還情報Ｉｉｎｆｏを保持しておくための情報保持部２３０（サンプル／ホールド回路２３１及び２３２）が必須となる。

　ここで、情報保持部２３０は、情報加算部２２０とＰＷＭコンパレータ１７０との間に設けられており、電圧帰還情報Ｖｉｎｆｏに電流帰還情報Ｉｉｎｆｏを合成して得られた合成帰還情報ＶＩｉｎｆｏを保持する。

　このような構成であれば、情報保持部２３０のホールド出力期間において、情報保持部２３０の前段にノイズが重畳しても、ＰＷＭコンパレータ１７０での信号比較処理には、何ら影響が及ばない。従って、安定したデューティ制御を実現することが可能となる。

　また、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏを加算後にサンプル／ホールドすることにより、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏとの間の時間的な齟齬を防止し、スイッチング電源１００の性能を向上することが可能となる。

　なお、インダクタ電流ＩＬの平均値ではなくピーク値を用いて電流モード制御方式の出力帰還制御を行う場合には、出力トランジスタ１１１のオンデューティＤが５０％以上となる動作領域において、サブハーモニック発振の防止を考慮しなければならない。以下、図面を参照しながら考察する。

　図３は、サブハーモニック発振の防止条件を示す図であり、上から順に、インダクタ電流ＩＬとセンス信号ΔＩＬ×Ｒｓｅｎｓｅ（中段はインダクタ電流ＩＬの上側ピーク値を検出する場合、下段はインダクタ電流ＩＬの下側ピーク値を検出する場合）が描写されている。なお、図中の実線及び破線は、それぞれ、インダクタ電流ＩＬがΔＩ０だけ変動したときの様子を示している。また、一点鎖線及び二点鎖線は、いずれもランプ信号ＲＡＭＰ（一点鎖線はインダクタ電流ＩＬの上側ピーク値を検出する場合、二点鎖線はインダクタ電流ＩＬの下側ピーク値を検出する場合）を示している。

　以下、出力トランジスタ１１１のオン期間Ｔｏｎ（＝Ｔｓｗ×Ｄ）におけるインダクタ電流ＩＬの上昇傾きをｍ１とし、出力トランジスタ１１１のオフ期間Ｔｏｆｆ（＝Ｔｓｗ－Ｔｏｎ）におけるインダクタ電流ＩＬの低下傾きをｍ２及びｍ２’とし、出力トランジスタ１１１のオン期間Ｔｏｎにおけるランプ信号ＲＡＭＰの補償傾きをｍ３及びｍ３’として説明する。

　まず、インダクタ電流ＩＬの上側ピーク値（図中の黒塗り矢印を参照）を検出する場合について説明する。この場合、インダクタ電流ＩＬの電流波形は、基本的にそのままセンス信号ΔＩＬ×Ｒｓｅｎｓｅとして取り込まれる。従って、１回のスイッチングでサブハーモニック発振が収束する条件は、ｍ３＝ｍ２である。

　なお、インダクタ電流ＩＬの低下傾きｍ２は、周知の通り、入力電圧ＰＶＤＤと出力電圧ＶＯＵＴの双方に依存性を持つ。従って、サブハーモニック発振を防止するためには、入力電圧ＰＶＤＤと出力電圧ＶＯＵＴの双方に依存して、ランプ信号ＲＡＭＰの補償傾きｍ３を変動させる必要がある。

　次に、インダクタ電流ＩＬの下側ピーク値（図中の白抜き矢印を参照）を検出する場合について説明する。この場合、出力トランジスタ１１１のオン期間Ｔｏｎには、直前のオフ期間Ｔｏｆｆでサンプリングされたインダクタ電流ＩＬの下側ピーク値がホールドされて、ランプ信号ＲＡＭＰと交差することになる。

　なお、ホールドされたセンス信号ΔＩＬ×Ｒｓｅｎｓｅの波形は、当然のことながら、インダクタ電流ＩＬをそのまま取り込む場合の波形と異なる。そのため、ランプ信号ＲＡＭＰとの交差タイミングがずれないように、ランプ信号ＲＡＭＰの補償傾きｍ３を補正しておく必要がある。

　具体的には、出力トランジスタ１１１のオン期間Ｔｏｎにおいて、センス信号ΔＩＬ×Ｒｓｅｎｓｅが低下せずに保持されることに鑑み、その低下量（＝ｍ１×Ｔｓｗ×Ｄ）に相当する分だけ、ランプ信号ＲＡＭＰの補償傾きｍ３を大きくすればよい。

　なお、上側ピーク値の検出時におけるサブハーモニック発振の収束条件がｍ３＝ｍ２であることを鑑みると、下側ピーク値の検出時における補正後の補償傾きｍ３’は、ｍ３’＝ｍ１＋ｍ２に設定すればよいことが分かる。

　ここで、インダクタ電流ＩＬの上昇傾きｍ１は、出力電圧ＶＯＵＴに対して正の依存性を持つ。一方、インダクタ電流ＩＬの低下傾きｍ２は、入力電圧ＰＶＤＤと出力電圧ＶＯＵＴの双方に対して依存性を持ち、特に、出力電圧ＶＯＵＴに対して負の依存性を持つ。

　そのため、補正後の補償傾きｍ３’（＝ｍ１＋ｍ２）では、出力電圧ＶＯＵＴへの依存性がキャンセルされる。従って、ランプ信号ＲＡＭＰの補償傾きｍ３’は、入力電圧ＰＶＤＤに依存して変動させれば足り、出力電圧ＶＯＵＴに依存して変動させる必要はない。

　このように、インダクタ電流ＩＬの下側ピーク値をサンプル／ホールドして電流モード制御方式の出力帰還制御を行う構成であれば、ランプ信号ＲＡＭＰの補償傾きｍ３’から出力電圧ＶＯＵＴへの依存性を排除することができる。従って、ランプ信号生成回路１５０の構成を簡易化することが可能となる。

　なお、情報保持部２３０は、必ずしも情報加算部２２０とＰＷＭコンパレータ１７０との間に設ける必要はなく、例えば、下側電流検出部２１０と情報加算部２２０との間に情報保持部２３０を設けても、サブハーモニック発振を防止することが可能である。

＜第２実施形態＞
　図４は、スイッチング電源１００の第２実施形態を示す図である。本実施形態のスイッチング電源１００は、第１実施形態（図２）をベースとしつつ、サンプル／ホールド回路２３１及び２３２とランプ信号生成回路１５０の構成が具体化されている。

　サンプル／ホールド回路２３１は、スイッチＳＷ１とキャパシタＣ１を含む。スイッチＳＷ１の第１端は、差動誤差信号ＥＲＲＰの印加端に接続されている。スイッチＳＷ１の第２端とキャパシタＣ１の第１端との接続ノードは、差動保持信号ＨＬＤＰの出力端として、ＰＷＭコンパレータ１７０の非反転入力端（＋）に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。なお、スイッチＳＷ１は、制御回路１８０からのサンプル／ホールド制御信号ＨＯＬＤに応じて、差動誤差信号ＥＲＲＰのサンプリング期間にオンする一方、差動保持信号ＨＬＤＰのホールド出力期間にオフする。

　サンプル／ホールド回路２３２は、スイッチＳＷ２とキャパシタＣ２を含む。スイッチＳＷ２の第１端は、差動誤差信号ＥＲＲＮの印加端に接続されている。スイッチＳＷ２の第２端とキャパシタＣ２の第１端との接続ノードは、差動保持信号ＨＬＤＮの出力端として、ＰＷＭコンパレータ１７０の反転入力端（－）に接続されている。キャパシタＣ２の第２端は、接地端に接続されている。なお、スイッチＳＷ２は、制御回路１８０からのサンプル／ホールド制御信号ＨＯＬＤに応じて、差動誤差信号ＥＲＲＮのサンプリング期間にオンする一方、差動保持信号ＨＬＤＮのホールド出力期間にオフする。

　ランプ信号生成回路１５０は、サンプル／ホールド回路２３２のキャパシタＣ２に定電流Ｉ１を流し込む電流源１５１を含む。なお、エラーアンプ１４０の電流能力は、電流源１５１の電流能力よりも大きいことが望ましい。例えば、差動電流信号ＩＰ及びＩＮを数十μＡ（例えば８０μＡ）とし、定電流Ｉ１を数百ｎＡ（例えば３００ｎＡ）とすればよい。また、キャパシタＣ２は、数ｐＦ（例えば１ｐＦ）とすればよい。

　図５は、ランプ信号ＲＡＭＰの生成動作を示す図であり、上から順に、サンプル／ホールド制御信号ＨＯＬＤ、差動保持信号ＨＬＤＰ及びＨＬＤＮ、並びに、オフ信号ＯＦＦが描写されている。

　時刻ｔ１１以前には、サンプル／ホールド制御信号ＨＯＬＤがローレベル（＝サンプリング期間での論理レベル）とされている。このとき、スイッチＳＷ１及びＳＷ２は、いずれもオンする。従って、差動保持信号ＨＬＤＰ及びＨＬＰＮは、それぞれ、差動誤差信号ＥＲＲＰ及びＥＲＲＮと等しくなる。

　なお、エラーアンプ１４０の電流能力が電流源１５１の電流能力よりも十分に大きければ、スイッチＳＷ２のオン期間には、定電流Ｉ１によるキャパシタＣ２の充電よりも、差動電流信号ＩＮによるキャパシタＣ２の充放電が支配的となる。すなわち、定電流Ｉ１を流し続けたままでもＨＬＤＮ≒ＥＲＲＮとなる。従って、定電流Ｉ１のオン／オフ制御が不要となるので、ランプ信号生成回路１５０の構成を簡略化することが可能となる。

　時刻ｔ１１において、サンプル／ホールド制御信号ＨＯＬＤがハイレベル（＝ホールド出力期間での論理レベル）に立ち上げられると、スイッチＳＷ１及びＳＷ２がいずれもオフする。このとき、差動保持信号ＨＬＤＰ（＝キャパシタＣ１の充電電圧）としては、直前にサンプリングされた差動誤差信号ＥＲＲＰがホールド出力される。

　一方、差動保持信号ＨＬＤＮ（＝キャパシタＣ２の充電電圧）は、直前にサンプリングされた差動誤差信号ＥＲＲＮを基準値（＝最低値）としつつ、定電流Ｉ１に応じた傾きで時間の経過と共に上昇していく。すなわち、ホールド出力期間における差動保持信号ＨＬＤＮは、サンプリングされた差動誤差信号ＥＲＲＮにランプ信号ＲＡＭＰ（＝定電流Ｉ１による充電電圧）を足し合わせた波形となる。

　また、差動保持信号ＨＬＤＰにも同様に電流源を接続した場合、差動保持信号ＨＬＤＰ及びＨＬＤＮそれぞれの上昇量の違いにより、ランプ信号ＲＡＭＰの減算もすることが可能となる。

　このように、サンプル／ホールド回路２３２のキャパシタＣ２をランプ信号ＲＡＭＰの生成手段として流用することにより、電流源１５１を用意するだけで、極めて簡易にランプ信号ＲＡＭＰを生成することが可能となる。

　なお、サブハーモニック発振を防止するためには、先の図３で示した条件（ｍ３’＝ｍ１＋ｍ２）を満たすように、入力電圧ＰＶＤＤに応じて定電流Ｉ１を変動させればよい。

　時刻ｔ１２において、差動保持信号ＨＬＤＮが差動保持信号ＨＬＤＰを上回ると、オフ信号ＯＦＦがハイレベルからローレベルに立ち下がる。なお、オフ信号ＯＦＦの立下りタイミングは、出力トランジスタ１１１のオフタイミングに相当する。

　時刻ｔ１３において、サンプル／ホールド制御信号ＨＯＬＤがローレベルに立ち下げられると、スイッチＳＷ１及びＳＷ２は、再びオンする。従って、差動保持信号ＨＬＤＰ及びＨＬＰＮは、それぞれ、差動誤差信号ＥＲＲＰ及びＥＲＲＮと等しくなる。

　先にも述べたように、エラーアンプ１４０の電流能力が電流源１５１の電流能力よりも十分に大きければ、スイッチＳＷ２のオンにより、定電流Ｉ１を流し続けたままでもＨＬＤＮ≒ＥＲＲＮとなる。従って、ランプ信号ＲＡＭＰのリセット制御が不要となるので、ランプ信号生成回路１５０の構成を簡略化することが可能となる。

＜第３実施形態＞
　図６は、スイッチング電源１００の第３実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の基本構成（図１）、ないしは、第１実施形態（図２）または第２実施形態（図４）をベースとしつつ、積分要素を持たないエラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出してエラーアンプ１４０の入力信号（＝帰還電圧ＦＢと基準電圧ＲＥＦの少なくとも一方）を補正する誤差補正部２４０をさらに有する。なお、誤差補正部２４０は、コンパレータ２４１とデジタル較正部２４２を含む。

　コンパレータ２４１は、エラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出する手段であり、非反転入力端（＋）に入力される帰還電圧ＦＢと反転入力端（－）に入力される基準電圧ＲＥＦとを比較して入力誤差検出信号Ｓ１１を生成する。なお、入力誤差検出信号Ｓ１１は、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＞０）であるときにハイレベルとなり、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＜０）であるときにローレベルとなる。

　制御回路１８０は、入力誤差検出信号Ｓ１１に基づいて、入力誤差Ｖｏｆｓが小さくなるように、デジタル較正信号Ｓ１２を生成する。例えば、入力誤差検出信号Ｓ１１がハイレベルであるときには、帰還電圧ＦＢを引き下げるか、基準電圧ＲＥＦを引き上げるか、若しくは、その両方を行うように、デジタル較正信号Ｓ１２を生成すればよい。逆に、入力誤差検出信号Ｓ１１がローレベルであるときには、帰還電圧ＦＢを引き上げるか、基準電圧ＲＥＦを引き下げるか、若しくは、その両方を行うように、デジタル較正信号Ｓ１２を生成すればよい。

　デジタル較正部２４２は、デジタル較正信号Ｓ１２に応じて、帰還電圧ＦＢ及び基準電圧ＲＥＦの少なくとも一方を補正する。なお、デジタル較正部２４２としては、ＤＡＣなどが好適に用いられる。また、入力誤差検出信号Ｓ１１をデジタル較正部２４２に直接入力し、その内部でデジタル較正信号Ｓ１２を生成する構成としてもよい。その場合には、制御回路１８０を要することなく、誤差補正部２４０だけで入力誤差Ｖｏｆｓの補正処理を完結することができる。

　次に、誤差補正部２４０の導入意義について詳細に説明する。

　一般的なエラーアンプは、積分要素となる位相補償用のキャパシタ（例えば数十ｐＦ）を持ち、その充放電を行うことで誤差信号を生成する。そのため、発振を生じ難い反面、信号帯域に制限が掛かるので、電圧帰還制御ループの高速化には不向きである。一方、エラーアンプから積分要素を排除すると、電圧帰還制御ループの高速化を実現できるが、背反として、エラーアンプの入力誤差をキャンセルし難くなる。

　そこで、本実施形態のスイッチング電源１００では、積分要素を持たないエラーアンプ１４０を用いて電圧帰還制御ループの高速化（数十ｋＨｚ→数ＭＨｚ）を図る一方、エラーアンプ１４０とは別に、エラーアンプ１４０の入力誤差Ｖｏｆｓを補正するための誤差補正部２４０が導入されている。

　このように、高速電圧帰還と誤差補正を並列化することにより、それぞれの設計パラメータを分離することができるので、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。また、一般的なエラーアンプと異なり、位相補償用のキャパシタを必要としないので、チップ面積の縮小やピン数の削減を図ることも可能となる。

＜第４実施形態＞
　図７は、スイッチング電源１００の第４実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第３実施形態（図６）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。

　より具体的に述べると、本実施形態の誤差補正部２４０は、先出のコンパレータ２４１と共に、デジタル較正部２４６と誤差補正アンプ２４７を含み、エラーアンプ１４０の入力誤差Ｖｏｆｓを検出してエラーアンプ１４０の出力信号（＝誤差信号ＥＲＲＰ及びＥＲＲＮ）を補正する。

　デジタル較正部２４６は、デジタル較正信号Ｓ１２に応じて、基準電圧ＲＥＦから誤差補正アンプ２４７への差動入力信号を生成する。

　誤差補正アンプ２４７は、デジタル較正部２４６からの差動入力信号に応じた補正電流ＩａｄｊＰ及びＩａｄｊＮを生成し、これをエラーアンプ１４０の差動電流信号ＩＰ及びＩＮに足し合わせる。

　このように、エラーアンプ１４０の入力信号を補正するのではなく、エラーアンプ１４０の出力信号を補正する構成であっても、電圧帰還制御ループの高速化と高精度化を両立することが可能である。

＜第５実施形態＞
　図８は、スイッチング電源１００の第５実施形態を示す図である。本実施形態のスイッチング電源１００は、先の第３実施形態（図６）や第４実施形態（図７）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。

　より具体的に述べると、本実施形態の誤差補正部２４０は、誤差補正アンプ２４３と、キャパシタ２４４と、抵抗２４５とを含み、エラーアンプ１４０の入力誤差Ｖｏｆｓを検出してエラーアンプ１４０の出力信号（＝誤差信号ＥＲＲ）を補正する。

　なお、本実施形態では、説明を簡単とするために、エラーアンプ１４０をシングル出力型としているが、先の第１実施形態（図２）や第２実施形態（図４）に倣い、エラーアンプ１４０を差動出力型としても構わない。

　誤差補正アンプ２４３は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分（＝入力誤差Ｖｏｆｓ）に応じた補正電流Ｉａｄｊを生成する。なお、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＞０）であるときには、両者の差分が大きいほど補正電流Ｉａｄｊが正方向（＝誤差補正アンプ２４３の出力端から抵抗２４５を介してエラーアンプ１４０の出力端に向かう方向）に大きくなる。一方、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＜０）であるときには、両者の差分が大きいほど補正電流Ｉａｄｊが負方向（＝エラーアンプ１４０の出力端から抵抗２４５を介して誤差補正アンプ２４３の出力端に向かう方向）に大きくなる。

　ただし、誤差補正アンプ２４３は、あくまで、入力誤差Ｖｏｆｓの補正手段としてエラーアンプ１４０に並列接続されており、その電流能力は、エラーアンプ１４０の電流能力よりも十分に小さく抑えられている（例えば数μＡ）。また、誤差補正アンプ２４３の出力端には、小容量（例えば数ｐＦ）のキャパシタ２４４が接続されている。すなわち、誤差補正アンプ２４３は、積分要素を持ち、エラーアンプ１４０よりも低速な電流出力型アンプであると言える。

　抵抗２４５（抵抗値：Ｒａｄｊ）は、エラーアンプ１４０の出力端と誤差補正アンプ２４３の出力端との間に接続されており、その両端間電圧を補正電圧Ｖａｄｊ（＝Ｉａｄｊ×Ｒａｄｊ）として誤差信号ＥＲＲに足し合わせることにより、補正済みの誤差信号ＥＲＲ２（＝ＥＲＲ＋Ｖａｄｊ）を生成する。

　例えば、ＦＢ＜ＲＥＦであるときには、正方向の補正電流Ｉａｄｊが流れるので、誤差信号ＥＲＲが補正電圧Ｖａｄｊだけ引き上げられる。その結果、補正済みの誤差信号ＥＲＲ２が上昇した分だけ、出力トランジスタ１１１のオフタイミングが遅れるので、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が上昇し、入力誤差Ｖｏｆｓが減少する。

　一方、ＦＢ＞ＲＥＦであるときには、負方向の補正電流Ｉａｄｊが流れるので、誤差信号ＥＲＲが補正電圧Ｖａｄｊだけ引き下げられる。その結果、補正済みの誤差信号ＥＲＲ２が低下した分だけ、出力トランジスタ１１１のオフタイミングが早まるので、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が低下し、入力誤差Ｖｏｆｓが減少する。

　このように、エラーアンプ１４０に対して誤差補正アンプ２４３を並列に接続することにより、先の第３実施形態や第４実施形態と同じく、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。

＜第６実施形態＞
　図９は、スイッチング電源１００の第６実施形態を示す図である。本実施形態のスイッチング電源１００は、第１実施形態（図２）または第２実施形態（図４）をベースとしつつ、上側電流検出部２５０をさらに有する。

　上側電流検出部２５０は、出力トランジスタ１１１に流れる上側インダクタ電流ＩＬＨを検出して上側電流帰還情報ＩｉｎｆｏＨを取得する。特に、上側電流検出部２５０は、上側インダクタ電流ＩＬＨに応じた可変電流Ｉ２を生成する電流源２５１を含み、上側電流帰還情報ＩｉｎｆｏＨとして、情報合成部２２０の抵抗２２１に可変電流Ｉ２を流し込む。なお、上側インダクタ電流ＩＬＨは、例えば、出力トランジスタ１１１のドレイン・ソース間に現れる上側センス信号ＳＮＳＨ（＝ＰＶＤＤ－ＳＷ＝ＩＬＨ×ＲｏｎＨ、ただし、ＲｏｎＨは出力トランジスタ１１１のオン抵抗）として検出すればよい。

　情報合成部２２０は、電圧帰還情報Ｖｉｎｆｏに上側電流帰還情報ＩｉｎｆｏＨと下側電流帰還情報ＩｉｎｆｏＬ（＝図２の電流帰還情報Ｉｉｎｆｏに相当）の双方を合成して合成帰還情報ＶＩｉｎｆｏを生成する。

　本実施形態によれば、上側インダクタ電流ＩＬＨに応じた可変電流Ｉ２を抵抗２２１に流し込むだけで、下側電流帰還情報ＩｉｎｆｏＬのみならず、上側電流帰還情報ＩｉｎｆｏＨも、容易に電圧帰還情報Ｖｉｎｆｏに合成することができる。

　図１０は、インダクタ電流ＩＬの検出動作を示す図であり、上から順に、スイッチ電圧ＳＷ、インダクタ電流ＩＬ、下側センス信号ＳＮＳＬ、上側センス信号ＳＮＳＨ、及び、合成センス信号（ＳＮＳＨ＋ＳＮＳＬ）が描写されている。

　本図で示すように、スイッチ電圧ＳＷのローレベル期間（時刻ｔ２２～ｔ２３、及び、時刻ｔ２４～ｔ２５を参照）に下側センス信号ＳＮＳＬを検出するだけでなく、スイッチ電圧ＳＷのハイレベル期間（時刻ｔ２１～ｔ２２、時刻ｔ２３～ｔ２４、及び、時刻ｔ２５～ｔ２６）に上側センス信号ＳＮＳＨを検出することにより、双方を合成して合成センス信号（ＳＮＳＨ＋ＳＮＳＬ）を生成することができる。

　その結果、スイッチング周期Ｔｓｗの全範囲において、インダクタ電流ＩＬの波形を途切れなく取得し、これを電流モード制御方式の出力帰還制御に反映させることが可能となる。なお、スイッチング電源１００は、オン期間Ｔｏｎ及びオフ期間Ｔｏｆｆ（＝Ｔｓｗ－Ｔｏｎ）それぞれの拡張機能を併せ持つシステムであるが、特に、本実施形態は、オン期間Ｔｏｎの拡張機能を備えている場合に有効となる。

　図１１は、オン期間Ｔｏｎの拡張機能を示す図であり、上から順番に、スイッチ電圧ＳＷ、インダクタ電流ＩＬ、並びに、下側センス信号ＳＮＳＬ（実線）及び上側センス信号ＳＮＳＨ（破線）が描写されている。

　時刻ｔ３１～ｔ３３では、スイッチング周期Ｔｓｗでスイッチ電圧ＳＷのパルス駆動が行われている。一方、入力電圧ＰＶＤＤと出力電圧ＶＯＵＴとの差が小さくなり、オンデューティＤ（＝Ｔｏｎ／Ｔｓｗ）が１００％に近付くと、スイッチング電源１００は、時刻ｔ３３～ｔ３７で示すように、出力トランジスタ１１１のオフタイミングを無視して出力トランジスタ１１１のオン期間Ｔｏｎを拡張する拡張モードに移行する。

　本図に即して具体的に述べると、時刻ｔ３３～ｔ３４では、本来なら存在するはずのオフ期間Ｔｏｆｆがスキップされた結果、見かけ上のスイッチング周期が２Ｔｓｗ（＝時刻ｔ３３～ｔ３５）に拡張されており、これに伴い、出力トランジスタ１１１のオン期間も２Ｔｏｎに拡張されている。なお、時刻ｔ３５～ｔ３７についても同様である。

　このようなオン期間Ｔｏｎの拡張機能によれば、出力電圧ＶＯＵＴのリップルが多少大きくなるものの、オンデューティＤをＰＷＭ制御状態からいきなり１００％固定状態（＝入力電圧ＰＶＤＤのスルー出力状態）に切り替える構成と比べて、出力電圧ＶＯＵＴの連続性を維持することが可能となる。

　なお、拡張モードへの移行については、帰還電圧ＦＢ（又は出力電圧ＶＯＵＴ）が所定の閾値電圧よりも低いか否かを判定すればよい。

　ただし、拡張モードでは、先に述べた通り、オン期間Ｔｏｎが非常に長くなる。そのため、出力トランジスタ１１１のオフ期間Ｔｏｆｆに下側電流帰還情報ＩｉｎｆｏＬを取得するだけでは、前回のオフ期間Ｔｏｆｆで保持された下側センス信号ＳＮＳＬと、今回のオフ期間Ｔｏｆｆでサンプリングしようとする下側センス信号ＳＮＳＬとの乖離が大きくなり、サンプリング処理の安定性を損なうおそれがある。

　一方、オフ期間Ｔｏｆｆに下側電流帰還情報ＩｉｎｆｏＬを取得するだけでなく、オン期間Ｔｏｎに上側電流帰還情報ＩｉｎｆｏＨを取得しておけば、オン期間Ｔｏｎでの差動誤差信号ＥＲＲＰ及びＥＲＲＮを上側インダクタ電流ＩＬＨに追従させておくことができる。従って、オフ期間Ｔｏｆｆでの差動誤差信号ＥＲＲＰ及びＥＲＲＮについても、下側インダクタ電流ＩＬＬに遅滞なく追従させることができるので、電流帰還制御が連続的となり、その安定性を容易に確保することが可能となる。

＜帰還端子オープン＞
　図１２は、帰還端子Ｔ４がオープンしたときの挙動を示す図である。出力電圧ＶＯＵＴの帰還経路が故障などにより切断された場合には、出力電圧ＶＯＵＴの帰還入力を受け付けるための帰還端子Ｔ４がオープンとなる。

　このとき、帰還電圧ＦＢは、抵抗１２２を介して接地端にプルダウンされるので、ＧＮＤレベルまで低下する。従って、誤差信号ＥＲＲがハイレベルに張り付いてしまうので、ＰＷＭコンパレータ１７０のオフ信号ＯＦＦにパルスが立たず、出力トランジスタ１１１がオンし続ける状態となる（例えばＳＷ＝ＰＶＤＤ固定）。

　このように、帰還端子Ｔ４がオープンすると、スイッチング電源１００（特に出力帰還制御部）は、見かけ上、出力電圧ＶＯＵＴが目標値よりも低いと判断して、スイッチング電源１００のオンデューティＤを最大値（例えばＤ＝１またはこれに準ずる値）に設定することにより、出力電圧ＶＯＵＴを上げ続けてしまう。その結果、最悪の場合には、出力電圧ＶＯＵＴの供給を受ける負荷Ｚが破壊に至る。以下では、このような不具合を解消することのできる新規な実施形態を提案する。

＜第７実施形態＞
　図１３は、スイッチング電源１００の第７実施形態を示す図である。本実施形態は、先の基本構成（図１）をベースとしつつ、オープン保護部６００が追加されている。

　オープン保護部６００は、帰還端子Ｔ４がオープンしたときにスイッチング電源１００のオンデューティＤが引き下げられるように、帰還端子Ｔ４の端子電圧ＶＴ４を変化させる。具体的に述べると、オープン保護部６００は、帰還端子Ｔ４がオープンしたときに、帰還電圧ＦＢが基準電圧ＲＥＦよりも高くなるように、帰還端子Ｔ４の端子電圧ＶＴ４を引き上げる。

　なお、オープン保護部６００としては、本図で示したように、入力電圧ＰＶＤＤの印加端と帰還端子Ｔ４との間に接続され、帰還端子Ｔ４にプルアップ電流Ｉｐ（例えば１００ｎＡ程度の微小値）を流す電流源または抵抗を用いるとよい。

　以下、オープン保護部６００の動作説明を行う。帰還端子Ｔ４がオープンすると、オープン保護部６００から帰還電圧生成回路１２０にプルアップ電流Ｉｐが流れ込む。

　ここで、プルアップ電流Ｉｐの電流値と抵抗１２２の抵抗値との積（＝帰還電圧ＦＢ）が基準電圧ＲＥＦよりも高くなるように予め設定しておけば、誤差信号ＥＲＲがローレベルに張り付くので、ＰＷＭコンパレータ１７０のオフ信号ＯＦＦがローレベルに固定されて、出力トランジスタ１１１がオフし続ける状態となる（例えばＳＷ＝ＧＮＤ固定）。

　このように、帰還端子Ｔ４がオープンすると、オープン保護部６００の働きにより、帰還電圧ＦＢが基準電圧ＲＥＦよりも高く引き上げられる。その結果、スイッチング電源１００（特に出力帰還制御部）は、見かけ上、出力電圧ＶＯＵＴが目標値よりも高いと判断して、スイッチング電源１００のオンデューティＤを最小値（例えばＤ＝０またはこれに準ずる値）に設定することにより、出力電圧ＶＯＵＴを下げ続ける。従って、安全に出力電圧ＶＯＵＴをシャットダウン状態（ＶＯＵＴ＝０Ｖまたはこれに準ずる低電圧）に移行させることができるので、負荷Ｚの破壊を未然に防止することが可能となる。

　一方、帰還端子Ｔ４がオープンしていない場合には、オープン保護部６００で生成されるプルアップ電流Ｉｐのほぼ全てが、帰還電圧生成回路１２０よりも低インピーダンスな電流経路（＝帰還端子Ｔ４からキャパシタ１１４に向かう電流経路）に流れる。従って、帰還電圧生成回路１２０に流れ込むプルアップ電流Ｉｐの電流値と抵抗１２２の抵抗値との積（＝プルアップ電流Ｉｐに起因する帰還電圧ＦＢのバイアス分）は、基準電圧ＲＥＦと比べて無視できるほど低く、通常の出力帰還制御に影響を及ぼすことはない。

＜第８実施形態＞
　図１４は、スイッチング電源１００の第８実施形態を示す図である。本実施形態は、先の第７実施形態（図１３）をベースとしつつ、帰還電圧生成回路１２０の構成やプルアップ電流Ｉｐの生成動作に新規な工夫がなされている。

　より具体的に述べると、帰還電圧生成回路１２０は、抵抗１２１及び１２２に加えて、抵抗１２２と並列に接続されたキャパシタ１２３を含む。このような構成とすることにより、帰還端子Ｔ４のオープン時において、プルアップ電流Ｉｐによる帰還電圧ＦＢの引き上げ動作をより安定的に実現することが可能となる。

　また、キャパシタ１２３が設けられている場合、オープン保護部６００は、プルアップ電流Ｉｐを間欠的に生成してもよい。このような構成とすることにより、オープン保護部６００の消費電流（特に帰還端子Ｔ４の非オープン時に浪費される電流）を低減することが可能となる。

＜第９実施形態＞
　図１５は、スイッチング電源１００の第９実施形態を示す図である。本実施形態は、先出の第７実施形態（図１３）をベースとしつつ、帰還電圧生成回路１２０が割愛されており、帰還端子Ｔ４の端子電圧ＶＴ４（＝帰還端子Ｔ４の非オープン時にはＶＴ４＝ＶＯＵＴ）がエラーアンプ１４０に直接入力されている。

　すなわち、スイッチング電源１００（特に出力帰還制御部）では、帰還端子の端子電圧ＶＴ４と所定の基準電圧ＲＥＦとが一致するようにスイッチング電源１００のデューティ制御が行われる。このような構成においても、オープン保護部６００が有効であることは言うまでもない。

　帰還端子Ｔ４がオープンすると、オープン保護部６００の働きにより、帰還端子Ｔ４の端子電圧ＶＴ４がほぼ入力電圧ＰＶＤＤ（＞ＲＥＦ）まで引き上げられる。その結果、スイッチング電源１００（特に出力帰還制御部）は、見かけ上、出力電圧ＶＯＵＴが目標値よりも高いと判断して、スイッチング電源１００のオンデューティＤを最小値（例えばＤ＝０またはこれに準ずる値）に設定することにより、出力電圧ＶＯＵＴを下げ続ける。従って、安全に出力電圧ＶＯＵＴをシャットダウン状態（ＶＯＵＴ＝０Ｖまたはこれに準ずる低電圧）に移行させることができるので、負荷Ｚの破壊を未然に防止することが可能となる。このようなオープン保護動作は、先の第７実施形態（図１３）や第８実施形態（図１４）と基本的に同様である。

　なお、本実施形態のスイッチング電源１００であれば、帰還電圧生成回路１２０が不要となるので、回路規模を縮小することができる。また、電圧帰還制御の精度を高めることも可能となる。

＜第１０実施形態＞
　図１６は、スイッチング電源１００の第１０実施形態（＝後出の第１２実施形態（図１９）と対比される第１比較例に相当）を示す図である。本実施形態のスイッチング電源１００において、エラーアンプ１４０は、差動入力回路３００と、増幅回路４００と、差動出力回路５００と、を含む。

　差動入力回路３００は、一対のＰチャネル型トランジスタで差動入力信号ＩＮＰ及びＩＮＮを受け付ける差動入力段３１０を含む。なお、差動入力段３１０は、主たる構成要素として、ＰＭＯＳＦＥＴ３１１及び３１２と電流源３１３を含む。

　電流源３１３の第１端は、電源端（＝電源電圧ＶＤＤの印加端）に接続されている。電流源３１３の第２端は、ＰＭＯＳＦＥＴ３１１及び３１２それぞれのソースに接続されている。ＰＭＯＳＦＥＴ３１１のゲートは、差動入力回路３００の第１差動入力端（＝エラーアンプ１４０の反転入力端（－））として、差動入力信号ＩＮＰ（＝帰還電圧ＦＢ）の印加端に接続されている。ＰＭＯＳＦＥＴ３１２のゲートは、差動入力回路３００の第２差動入力端（＝エラーアンプ１４０の非反転入力端（＋））として、差動入力信号ＩＮＮ（＝基準電圧ＲＥＦ）の印加端に接続されている。

　増幅回路４００は、差動入力回路３００の出力信号を増幅して出力する。

　差動出力回路５００は、増幅回路４００の出力信号に基づいて差動出力信号ＯＵＴＰ及びＯＵＴＮを出力する。なお、差動出力回路５００は、差動出力形式に限らず、シングル出力形式としても構わない。

　このように、Ｐチャネル型の差動入力段３１０を用いた場合、差動入力信号ＩＮＰ及びＩＮＮとして接地電圧ＶＳＳ（＝０Ｖ）が入力されても支障なく動作することができる。ただし、差動入力信号ＩＮＰ及びＩＮＮと電源電圧ＶＤＤとの差が縮まってくると、動作に支障を来たすおそれがある。すなわち、Ｐチャネル型の差動入力段３１０だけを用いた場合には、電源側の入力ダイナミックレンジが制限される。

＜第１１実施形態＞
　図１７は、スイッチング電源１００の第１１実施形態（＝後出の第１２実施形態（図１９）と対比される第２比較例に相当）を示す図である。本実施形態は、先の第１０実施形態（図１６）をベースとしつつ、差動入力回路３００に改良が加えられている。そこで、本図では、増幅回路４００や出力回路５００の描写を割愛し、差動入力回路３００についての重点的な説明を行う。

　本実施形態の差動入力回路３００は、先の差動入力段３１０に加えて、差動入力段３２０とｇｍ平坦化部３３０を含む。

　差動入力段３２０は、一対のＮチャネル型トランジスタで差動入力信号ＩＮＰ及びＩＮＮを受け付ける回路ブロックであり、主たる構成要素として、ＮＭＯＳＦＥＴ３２１及び３２２と電流源３２３を含む。

　電流源３２３の第１端は、接地端（＝接地電圧ＶＳＳの印加端）に接続されている。電流源３２３の第２端は、ＮＭＯＳＦＥＴ３２１及び３２２それぞれのソースに接続されている。ＮＭＯＳＦＥＴ３２１のゲートは、差動入力回路３００の第１差動入力端（＝エラーアンプ１４０の反転入力端（－））として、差動入力信号ＩＮＰ（＝帰還電圧ＦＢ）の印加端に接続されている。ＮＭＯＳＦＥＴ３２２のゲートは、差動入力回路３００の第２差動入力端（＝エラーアンプ１４０の非反転入力端（＋））として、差動入力信号ＩＮＮ（＝基準電圧ＲＥＦ）の印加端に接続されている。

　なお、先にも述べたように、Ｐチャネル型の差動入力段３１０だけを用いた場合には、電源側の入力ダイナミックレンジが制限される。一方、仮にＮチャネル型の差動入力段３２０だけを用いた場合には、接地側の入力ダイナミックレンジが制限される。

　これに対して、Ｐチャネル型の差動入力段３１０とＮチャネル型の差動入力段３２０を並列に用いた構成（いわゆるＲａｉｌ－ｔｏ－Ｒａｉｌ構成）であれば、互いの入力ダイナミックレンジが補完されるので、接地電圧ＶＳＳから電源電圧ＶＤＤまで、フルレンジでの動作が可能となる。従って、例えば、基準電圧ＲＥＦを引き上げることにより出力帰還制御の高精度化を図ることが可能となる。

　ｇｍ平坦化部３３０は、差動入力回路３００の入力ダイナミックレンジにおいて、エラーアンプ１４０のトランスコンダクタンスｇｍが変動しないように、電流源３１３及び３２３それぞれの電流量を調整する。

　図１８は、第１１実施形態における差動入力信号ＩＮＰ及びＩＮＮ（横軸）とトランスコンダクタンスｇｍ（縦軸）との相関図である。

　本図で示すように、差動入力段３１０の入力ダイナミックレンジをＶＳＳ～ＶＨとし、差動入力段３２０の入力ダイナミックレンジをＶＬ～ＶＤＤとすると、双方の共通アクティブ領域はＶＬ～ＶＨとなる（ただしＶＳＳ＜ＶＬ＜ＶＨ＜ＶＤＤ）。

　このような共通アクティブ領域では、差動入力段３１０及び３２０がいずれも動作し、トランスコンダクタンスｇｍが２倍となるので、スイッチング電源１００の位相設計が難しく、出力帰還ループが不安定になり易い。

　そのため、Ｒａｉｌ－ｔｏ－Ｒａｉｌ構成を採用する場合には、一般に、ｇｍ平坦化部３３０を用いてトランスコンダクタンスｇｍをフラットに維持する必要がある。ただし、ｇｍ平坦化部３３０は、その回路構成が複雑である。以下では、ｇｍ平坦化部３３０を必要としない新規な実施形態について提案する。

＜第１２実施形態＞
　図１９は、スイッチング電源１００の第１２実施形態を示す図である。本実施形態は、先の第１１実施形態（図１７）をベースとしつつ、差動入力回路３００に更なる改良が加えられている。そこで、本図でも、増幅回路４００や出力回路５００の描写を割愛し、差動入力回路３００についての重点的な説明を行う。

　本実施形態の差動入力回路３００は、ｇｍ平坦化部３４０に代えて入力段切替部３４０を含む。また、この変更に伴い、差動入力段３１０の電流源３１３がＰＭＯＳＦＥＴ３１４に置換されており、差動入力段３２０の電流源３２３がＮＭＯＳＦＥＴ３２４に置換されている。

　入力段切替部３４０は、ＰＭＯＳＦＥＴ３４１～３４３と、ＮＭＯＳＦＥＴ３４４～３４６と、電流源３４７と、インバータ３４８と、を含み、入力段切替信号ＰＮＳＷに応じて差動入力段３１０及び３２０の一方に駆動電流を供給することにより、差動入力段３１０及び３２０を択一的に動作させる。

　電流源３４７の第１端は、電源端に接続されている。電流源３４７の第２端は、ＰＭＯＳＦＥＴ３４１及び３４２それぞれのソースに接続されている。ＰＭＯＳＦＥＴ３４１のドレインは、ＮＭＯＳＦＥＴ３４４のドレインに接続されている。ＰＭＯＳＦＥＴ３４２のドレインは、ＮＭＯＳＦＥＴ３４５のドレインに接続されている。ＰＭＯＳＦＥＴ３４１のゲートは、インバータ３４８の出力端（＝反転入力段切替信号ＰＮＳＷＢの印加端）に接続されている。ＰＭＯＳＦＥＴ３４２のゲートとインバータ３４８の入力端は、いずれも入力段切替信号ＰＮＳＷの印加端に接続されている。

　ＮＭＯＳＦＥＴ３４４～３４６それぞれのソースは、接地端に接続されている。ＮＭＯＳＦＥＴ３２４及び３４４それぞれのゲートは、いずれもＮＭＯＳＦＥＴ３４４のドレインに接続されている。ＮＭＯＳＦＥＴ３４５及び３４６それぞれのゲートは、いずれもＮＭＯＳＦＥＴ３４５のドレインに接続されている。ＮＭＯＳＦＥＴ３４６のドレインは、ＰＭＯＳＦＥＴ３４３のドレインに接続されている。ＰＭＯＳＦＥＴ３４３のソースは、電源端に接続されている。ＰＭＯＳＦＥＴ３１４及び３４３それぞれのゲートは、いずれもＰＭＯＳＦＥＴ３４３のドレインに接続されている。

　なお、上記構成要素のうち、ＰＭＯＳＦＥＴ３４１及び３４２は、入力段切替信号ＰＮＳＷ及びその論理反転信号（＝反転入力段切替信号ＰＮＳＷＢ）の入力を受け付ける差動対に相当する。

　また、ＮＭＯＳＦＥＴ３２４及び３４４のペア、ＮＭＯＳＦＥＴ３４５及び３４６のペア、並びに、ＰＭＯＳＦＥＴ３１４及び３４３のペアは、それぞれ、カレントミラーを形成しており、上記の差動対（ＰＭＯＳＦＥＴ３４１及び３４２）から出力される２系統の電流を差動入力段３１０及び３２０それぞれの駆動電流として出力する。

　ＰＮＳＷ＝Ｌ（ＰＮＳＷＢ＝Ｈ）であるときには、ＰＭＯＳＦＥＴ３４１がオフして、ＰＭＯＳＦＥＴ３４２がオンする。従って、ＮＭＯＳＦＥＴ３４４には電流が流れないので、これとペアを組むＮＭＯＳＦＥＴ３２４にも電流は流れない。すなわち、Ｎチャネル型の差動入力段３２０は、駆動電流が供給されないので停止状態となる。一方、ＮＭＯＳＦＥＴ３４５には電流が流れるので、これとペアを組むＮＭＯＳＦＥＴ３４６にも電流が流れる。その結果、ＰＭＯＳＦＥＴ３４３に電流が流れ、これとペアを組むＰＭＯＳＦＥＴ３１４にも電流が流れる。すなわち、Ｐチャネル型の差動入力段３１０は、駆動電流が供給されるので動作状態となる。

　これに対して、ＰＮＳＷ＝Ｈ（ＰＮＳＷＢ＝Ｌ）であるときには、ＰＭＯＳＦＥＴ３４１がオンして、ＰＭＯＳＦＥＴ３４２がオフする。従って、ＮＭＯＳＦＥＴ３４４には電流が流れるので、これとペアを組むＮＭＯＳＦＥＴ３２４にも電流が流れる。すなわち、Ｎチャネル型の差動入力段３２０は、駆動電流が供給されるので動作状態となる。一方、ＮＭＯＳＦＥＴ３４５には電流が流れないので、これとペアを組むＮＭＯＳＦＥＴ３４６にも電流が流れない。その結果、ＰＭＯＳＦＥＴ３４３に電流が流れず、これとペアを組むＰＭＯＳＦＥＴ３１４にも電流が流れない。すなわち、Ｐチャネル型の差動入力段３１０は、駆動電流が供給されないので停止状態となる。

　図２０は、第１２実施形態における差動入力信号ＩＮＰ及びＩＮＮ（横軸）とトランスコンダクタンスｇｍ（縦軸）との相関図である。

　本図で示したように、差動入力信号ＩＮＰ及びＩＮＮが差動入力段３１０及び３２０双方の共通アクティブ領域（ＶＬ～ＶＨ）に設定された所定の閾値レベルＶＭ（ただしＶＬ＜ＶＭ＜ＶＨ）よりも低いときには、入力段切替信号ＰＮＳＷがローレベルとされる。従って、入力段切替部３４０は、差動入力段３１０を動作させて差動入力段３２０を停止させるように、それぞれの駆動電流制御を行う。

　一方、差動入力信号ＩＮＰ及びＩＮＮが閾値レベルＶＭよりも高いときには、入力段切替信号ＰＮＳＷがハイレベルとされる。従って、入力段切替部３４０は、差動入力段３２０を動作させて差動入力段３１０を停止させるように、それぞれの駆動電流制御を行う。

　このように、本実施形態の差動入力回路３００であれば、Ｐチャネル型の差動入力段３１０とＮチャネル型の差動入力段３２０にそれぞれ供給される駆動電流を、狭い不感帯で論理的に切り替えることにより、回路構成の複雑なｇｍ平坦化部３４０を用いずにトランスコンダクタンスｇｍを平坦化して、エラーアンプ１４０の入力ダイナミックレンジを拡大することが可能となる。なお、上記の駆動電流制御については、ゲインを上げた差動対または論理切替で対応することが可能である。

　エラーアンプ１４０の入力ダイナミックレンジを拡大することにより、出力電圧ＶＯＵＴ（例えばＯＵＴ＝１．２Ｖ）を分圧することなくそのままエラーアンプ１４０で受けることができるようになる。従って、帰還電圧生成回路１２０が不要となるので、回路規模を縮小することができる。また、電圧帰還制御の精度を高めることも可能となる。

＜第１３実施形態＞
　図２１は、スイッチング電源１００の第１３実施形態（＝後出の第１４実施形態（図２２及び図２３）と対比される第３比較例に相当）を示す図である。本実施形態のスイッチング電源１００において、エラーアンプ１４０は、差動入力回路３００と、増幅回路４００と、差動出力回路５００と、を含む。

　差動入力回路３００は、一対のＮチャネル型トランジスタで帰還電圧ＦＢ及び基準電圧ＲＥＦを受け付ける差動入力段３５０を含む。なお、差動入力段３５０は、主たる構成要素として、ＮＭＯＳＦＥＴ３５１及び３５２と電流源３５３を含む。

　電流源３５３の第１端は、接地端（＝接地電圧ＶＳＳの印加端）に接続されている。電流源３５３の第２端は、ＮＭＯＳＦＥＴ３５１及び３５２それぞれのソースに接続されている。ＮＭＯＳＦＥＴ３５１のゲートは、差動入力回路３００の第１差動入力端（＝エラーアンプ１４０の反転入力端（－））として、差動入力信号ＩＮＰ（＝帰還電圧ＦＢ）の印加端に接続されている。ＮＭＯＳＦＥＴ３５２のゲートは、差動入力回路３００の第２差動入力端（＝エラーアンプ１４０の非反転入力端（＋））として、差動入力信号ＩＮＮ（＝基準電圧ＲＥＦ）の印加端に接続されている。

　増幅回路４００は、差動入力回路３００の出力信号を増幅して出力する。

　差動出力回路５００は、増幅回路４００の出力信号に基づいて差動出力信号ＯＵＴＰ及びＯＵＴＮを出力する。なお、差動出力回路５００は、差動出力形式に限らず、シングル出力形式としても構わない。

　ところで、スイッチング電源１００は、軽負荷時などにスイッチング動作を中断して電流消費量の大きい回路を停止する機能（いわゆるスリープ機能）を備えている。例えば、エラーアンプ１４０では、イネーブル信号ＥＮに応じて差動入力段３５０の駆動電流がオン／オフされる。より具体的に述べると、イネーブル信号ＥＮが第１論理レベル（＝スリープモードの論理レベル）とされたときには電流源３５３がオフされる。一方、イネーブル信号ＥＮが第２論理レベル（＝通常モードの論理レベル）とされたときには電流源３５３がオンされる。

　なお、スリープモードへの移行については、帰還電圧ＦＢ（又は出力電圧ＶＯＵＴ）が所定の閾値電圧（例えばＲＥＦ×１．０３）よりも高いか否かを判定すればよい。また、通常モードへの復帰についても、帰還電圧ＦＢが所定の閾値電圧（例えばＲＥＦ×１．０１）よりも低いか否かを判定すればよい。

　上記のスリープ機能を備えたスイッチング電源１００であれば、その低消費電流化を実現することができる。ただし、ＲＥＦ≒ＦＢでの通常モード復帰時（＝差動入力回路３００の再起動時）には、電流源３５３で生成される駆動電流の立上りに伴い、ＮＭＯＳＦＥＴ３５１及び３５２それぞれのゲートに過渡的なキックバック電流が流れる。

　ここで、ＮＭＯＳＦＥＴ３５１のゲートは、帰還電圧生成回路１２０（＝第１信号源に相当）に接続されている。帰還電圧生成回路１２０は、抵抗１２１及び１２２から成る抵抗ラダーなので、そのインピーダンスが比較的高い。

　一方、ＮＭＯＳＦＥＴ３５２のゲートは、基準電圧生成回路１３０（＝第２信号源に相当）に接続されている。基準電圧生成回路１３０は、その出力段としてバッファ１３１を備えているので、帰還電圧生成回路１２０よりも低インピーダンスである。

　そのため、差動入力回路３００の再起動時にキックバック電流が流れると、ＮＭＯＳＦＥＴ３５１のゲート電圧（＝帰還電圧ＦＢ）にシステム上無視できない変動（＝キックバックノイズ）が生じてエラーアンプ１４０の動作開始点が本来のポイントから乖離してしまう。以下では、このような不具合を解消することのできる新規な実施形態を提案する。

＜第１４実施形態＞
　図２２及び図２３は、それぞれ、スイッチング電源１００の第１４実施形態を示す図である。本実施形態は、先出の第１３実施形態（図２１）をベースとしつつ、差動入力回路３００に改良が加えられている。そこで、本図では、増幅回路４００や出力回路５００の描写を割愛し、差動入力回路３００についての重点的な説明を行う。

　本実施形態の差動入力回路３００は、先出の差動入力段３５０に加えて、信号経路切替部３６０を含む。

　信号経路切替部３６０の共通端は、ＮＭＯＳＦＥＴ３５１のゲートに接続されている。信号経路切替部３６０の第１選択端は、帰還電圧生成回路１２０に接続されている。信号経路切替部３６０の第２選択端は、ＮＭＯＳＦＥＴ３５２のゲート（ないしはこれに接続される基準電圧生成回路１３０）に接続されている。信号経路切替部３６０の制御端は、イネーブル信号ＥＮ２の印加端に接続されている。

　なお、差動入力段３５０の起動時（＝差動入力段３５０の駆動電流が流れ始めた直後）には、図２２で示したように、信号経路切替部３６０がＮＭＯＳＦＥＴ３５１のゲートを帰還電圧生成回路１２０から切り離してＮＭＯＳＦＥＴ３５２のゲートに短絡する第１切替状態となる。

　このような経路切替制御により、差動入力回路３００の再起動時において、ＮＭＯＳＦＥＴ３５１及び３５２それぞれのゲートに過渡的なキックバック電流が流れても、帰還電圧ＦＢには何ら変動が生じなくなる。また、基準電圧ＲＥＦについては、比較的低インピーダンスの基準電圧生成回路１３０（特にバッファ１３１）により、キックバック電流に伴う変動が吸収されるので、特段の問題は生じない。

　一方、差動入力段３５０の起動後（＝差動入力段３５０の駆動電流が安定状態に至った後）には、図２３で示したように、信号経路切替部３６０がＮＭＯＳＦＥＴ３５１のゲートをＮＭＯＳＦＥＴ３５２のゲートから切り離して帰還電圧生成回路１２０に接続する第２切替状態となる。

　このような経路切替制御により、過渡的なキックバック電流の影響を受けずに、エラーアンプ１４０の通常動作を再開することが可能となる。なお、第１切替状態（図２２）から第２切替状態（図２３）への遷移時には、帰還電圧ＦＢ及び基準電圧ＲＥＦの双方に切替ノイズが発生する。しかしながら、この切替ノイズは、キックバックノイズに比べると僅かであるので、ノイズ対策が容易である。

　以上のように、信号経路切替部３６０の導入により、通常モード復帰時における帰還電圧ＦＢの変動を抑えることができるので、スリープモードから通常モードへの復帰をスムーズに行うことが可能となる。

　図２４は、これまでに説明してきたキックバックノイズの防止動作を具体的に示す図であり、上から順に、イネーブル信号ＥＮ及びＥＮ２、帰還電圧ＦＢ、並びに、基準電圧ＲＥＦが描写されている。

　時刻ｔ４１以前には、イネーブル信号ＥＮがローレベル（＝スリープモードの論理レベル）とされている。従って、電流源３５３の駆動電流はオフされており、差動入力段３５０（延いてはエラーアンプ１４０）は停止されている。

　また、このとき、イネーブル信号ＥＮ２は、ローレベル（＝第１切替状態とするための論理レベル）とされている。従って、信号経路切替部３６０は、ＮＭＯＳＦＥＴ３５１のゲートを帰還電圧生成回路１２０から切り離してＮＭＯＳＦＥＴ３５２のゲートに接続する第１切替状態（図２２）となっている。

　時刻ｔ４１において、イネーブル信号ＥＮがハイレベル（＝通常モードの論理レベル）に立ち上げられると、電流源３５３の駆動電流がオンされて差動入力段３５０（延いてはエラーアンプ１４０）の動作が再開される。

　ただし、このとき、イネーブル信号ＥＮ２は、ローレベルのままとなる。従って、信号経路切替部３６０が第１切替状態（図２２）に維持されるので、帰還電圧ＦＢにキックバックノイズが生じることはない。

　その後、時刻ｔ４１から所定の短絡時間Ｔｓｃが経過すると、時刻ｔ４２において、イネーブル信号ＥＮ２がハイレベル（＝第２切替状態とするための論理レベル）に立ち上げられる。従って、信号経路切替部３６０は、ＮＭＯＳＦＥＴ３５１のゲートをＮＭＯＳＦＥＴ３５２のゲートから切り離して帰還電圧生成回路１２０に接続する第２切替状態（図２３）となる。

　すなわち、信号経路切替部３６０は、差動入力段３５０が起動してから短絡時間Ｔｓｃが経過するまでＮＭＯＳＦＥＴ３５１のゲートを帰還電圧生成回路１２０から切り離してＮＭＯＳＦＥＴ３５２のゲートに短絡し、短絡時間Ｔｓｃが経過した後にＮＭＯＳＦＥＴ３５１のゲートをＮＭＯＳＦＥＴ３５２のゲートから切り離して帰還電圧生成回路１２０に接続する。

　このような経路切替制御により、過渡的なキックバック電流の影響を受けずに、エラーアンプ１４０の通常動作を再開することが可能となる。なお、時刻ｔ４２では、帰還電圧ＦＢ及び基準電圧ＲＥＦの双方に微弱な切替ノイズを生じるが、先にも述べたように、そのノイズ対策は容易である。

　なお、上記の短絡時間Ｔｓｃは、差動入力段３５０の起動時におけるキックバック発生時間（＝キックバックノイズが生じ始めてから収束するまでの所要時間）よりも長く設定しておけばよい。

　その後、時刻ｔ４３において、イネーブル信号ＥＮがローレベルに立ち下げられると、電流源３５３の駆動電流がオフされて差動入力段３５０（延いてはエラーアンプ１４０）の動作が停止される。また、このとき、イネーブル信号ＥＮ２もローレベルに立ち下げられる。従って、信号経路切替部３６０は、第１切替状態（図２２）に切り替わる。

　このように、信号経路切替部３６０は、差動入力段２５０の停止時（時刻ｔ４１以前、及び、時刻ｔ４３以降）には、ＮＭＯＳＦＥＴ３５１のゲートを帰還電圧生成回路１２０から切り離してＮＭＯＳＦＥＴ３５２のゲートに予め短絡しておくとよい。

　なお、本実施形態で新規に導入されている信号経路切替部３６０は、エラーアンプ１４０に限らず、その他のアンプやコンパレータなどにも適用することが可能である。

＜第１５実施形態＞
　図２５は、スイッチング電源１００の第１５実施形態を示す図である。本実施形態は、先の第１４実施形態（図２２及び図２３）をベースとしつつ、信号経路切替部３６０の一変形例として、信号経路切替部３７０が設けられている。そこで、本図でも、増幅回路４００や出力回路５００の描写を割愛し、差動入力回路３００について重点的に説明する。

　信号経路切替部３７０は、スイッチ３７１～３７３とインバータ３７４を含む。スイッチ３７１及び３７３それぞれの第１端は、帰還電圧生成回路１２０に接続されている。スイッチ３７１の第２端は、ＮＭＯＳＦＥＴ３５１のゲートに接続されている。スイッチ３７２の第１端とスイッチ３７３の第２端は、基準電圧生成回路１３０に接続されている。スイッチ３７２の第２端は、ＮＭＯＳＦＥＴ３５２のゲートに接続されている。スイッチ３７１及び３７２それぞれの制御端は、インバータ３７４の出力端（＝反転イネーブル信号ＥＮ２Ｂの印加端）に接続されている。スイッチ３７３の制御端とインバータ３７４の入力端は、イネーブル信号ＥＮ２の印加端に接続されている。

　例えば、イネーブル信号ＥＮ２がローレベルであるときには、スイッチ３７１及び３７２がオフしてスイッチ３７３がオンする。すなわち、ＮＭＯＳＦＥＴ３５１及び３５２双方のゲートがショートされるとともに、帰還電圧生成回路１２０と基準電圧生成回路１３０の出力ショートが行われる。

　一方、イネーブル信号ＥＮ２がハイレベルであるときには、スイッチ３７１及び３７２がオンしてスイッチ３７３がオフする。すなわち、ＮＭＯＳＦＥＴ３５１及び３５２それぞれのゲートが帰還電圧生成回路１２０及び基準電圧生成回路１３０に接続されるとともに、帰還電圧生成回路１２０と基準電圧生成回路１３０の出力ショートが解除される。

　本実施形態の信号経路切替部３７０を導入することにより、先に説明した第１４実施形態（図２２及び図２３）と同じく、過渡的なキックバック電流の影響を受けずに、エラーアンプ１４０の通常動作を再開することが可能となる。

＜実施形態の組み合わせ＞
　なお、これまでに説明してきた種々の実施形態は、矛盾のない限り、任意に組み合わせることが可能である。

＜アプリケーション＞
　また、これまでに説明してきたスイッチング電源１００は、様々なアプリケーションの電源手段として利用することができる。なお、アプリケーションの一例としては、図２６のテレビＸ、図２７のパソコンＹ、及び、図２８のスマートフォンＺを挙げることができる。もちろん、ここに挙げた以外のアプリケーションにもスイッチング電源１００を適用し得ることは言うまでもない。

＜総括＞
　以下では、本明細書中に開示されている種々の実施形態について総括的に述べる。

　本明細書中に開示されているスイッチング電源は、上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流を駆動して入力電圧から出力電圧を生成するスイッチング出力回路と、前記下側スイッチのオン期間に前記下側スイッチに流れる前記インダクタ電流を検出して下側電流帰還情報を取得する下側電流検出部と、前記出力電圧またはこれに応じた帰還電圧とそのターゲットとなる基準電圧とを比較した誤差情報を含む電圧帰還情報を出力するエラーアンプと、前記電圧帰還情報に前記下側電流帰還情報を合成して合成帰還情報を生成する情報合成部と、前記合成帰還情報を前記下側スイッチのオン期間にサンプリングする情報保持部とを有する構成（第１の構成）とされている。

　なお、上記第１の構成から成るスイッチング電源は、前記上側スイッチの少なくともオン期間に上昇或いは下降するランプ信号を生成するランプ信号生成回路と、前記上側スイッチのオン期間に前記ランプ信号と前記情報保持部から出力される保持信号とを比較して前記上側スイッチのオフタイミングを決定するＰＷＭコンパレータと、をさらに有する構成（第２の構成）にするとよい。

　また、上記第２の構成から成るスイッチング電源において、前記情報保持部は、前記合成帰還情報の差動入力を受け付ける一対のサンプル／ホールド回路を含み、前記ランプ信号生成回路は、一方または両方のサンプル／ホールド回路のキャパシタに定電流を流し込むまたは流し出す電流源を含み、前記保持信号と前記ランプ信号の加算あるいは減算を行った信号を前記ＰＷＭコンパレータにおいて比較する構成（第３の構成）にするとよい。

　また、上記第３の構成から成るスイッチング電源において、前記ランプ信号の傾きは、前記入力電圧に依存して変動する一方、前記出力電圧には依存しない構成（第４の構成）にするとよい。

　また、上記第３の構成から成るスイッチング電源において、前記エラーアンプの電流能力は、前記電流源の電流能力よりも大きい構成（第５の構成）にするとよい。

　また、上記第１～第５いずれかの構成から成るスイッチング電源は、クロック信号を用いて前記上側スイッチのオンタイミングを生成するとともに、前記オンタイミングの前に前記上側スイッチのオフタイミングを持つ構成（第６の構成）にするとよい。

　また、上記第６の構成から成るスイッチング電源は、前記出力電圧が前記基準電圧よりも低いときには前記上側スイッチのオフタイミングを無視して前記上側スイッチのオン期間を拡張する機能を備えている構成（第７の構成）にするとよい。

　また、上記第７の構成から成るスイッチング電源は、前記上側スイッチのオン期間中に前記上側スイッチに流れる前記インダクタ電流を検出して上側電流帰還情報を取得する上側電流検出部をさらに有し、前記情報合成部は、前記電圧帰還情報に前記上側電流帰還情報を合成して合成帰還情報を生成し、前記情報保持部は、前記上側スイッチのオフタイミングを無視して前記上側スイッチのオン期間を拡張する際に前記合成帰還情報をサンプリングする構成（第８の構成）にするとよい。

　また、上記第８の構成から成るスイッチング電源において、前記上側電流検出部は、前記情報合成部の抵抗に前記上側電流帰還情報に応じた可変電流を流し込む電流源を含む構成（第９の構成）にするとよい。

　また、上記第１～第９いずれかの構成から成るスイッチング電源は、積分要素を持たない前記エラーアンプの入力誤差を検出して前記エラーアンプの入力信号または出力信号を補正する誤差補正部をさらに有する構成（第１０の構成）にするとよい。

　また、上記第１０の構成から成るスイッチング電源において、前記誤差補正部は、前記エラーアンプの入力誤差を検出するコンパレータと、前記コンパレータの検出結果に応じて前記エラーアンプの入力信号または出力信号を補正するデジタル較正部と、を含む構成（第１１の構成）にするとよい。

　或いは、上記第１０の構成から成るスイッチング電源において、前記誤差補正部は、前記エラーアンプに対して並列に前記エラーアンプよりも低速の誤差補正アンプを含む構成（第１２の構成）にしてもよい。

　また、本明細書中に開示されている半導体集積回路装置は、入力電圧から出力電圧を生成するスイッチング電源の制御主体であり、前記出力電圧の帰還入力を受け付けるための帰還端子と、前記帰還端子の端子電圧に応じた帰還電圧を生成する帰還電圧生成回路と、前記帰還電圧と所定の基準電圧とが一致するように前記スイッチング電源のデューティ制御を行う出力帰還制御部と、前記帰還端子がオープンしたときに前記スイッチング電源のオンデューティが引き下げられるように前記帰還端子の端子電圧を変化させるオープン保護部と、を集積化して成る構成（第１３の構成）とされている。

　上記第１３の構成から成る半導体集積回路装置において、前記オープン保護部は、前記帰還端子がオープンしたときに前記帰還電圧が前記基準電圧よりも高くなるように前記帰還端子の端子電圧を引き上げ、前記出力帰還制御部は、前記帰還電圧が前記基準電圧よりも高いときに前記スイッチング電源のオンデューティをゼロ値またはこれに準ずる値に設定する構成（第１４の構成）にするとよい。

　また、上記した第１４の構成から成る半導体集積回路装置において、前記オープン保護部は、前記帰還端子にプルアップ電流を流す電流源又は抵抗である構成（第１５の構成）にするとよい。

　また、上記した第１５の構成から成る半導体集積回路装置において、前記帰還電圧生成回路は、前記帰還端子と前記帰還電圧の出力端との間に接続された第１抵抗と、前記帰還電圧の出力端と基準電位端との間に接続された第２抵抗と、を含む構成（第１６の構成）にするとよい。

　また、上記第１６の構成から成る半導体集積回路装置において、前記帰還端子がオープンしているときに前記オープン保護部から前記帰還電圧生成回路に流れ込む前記プルアップ電流の電流値と前記第２抵抗の抵抗値との積は、前記基準電圧よりも高い構成（第１７の構成）にするとよい。

　また、上記第１６または第１７の構成から成る半導体集積回路装置において、前記帰還端子がオープンしていないときに前記オープン保護部から前記帰還電圧生成回路に流れ込む前記プルアップ電流の電流値と前記第２抵抗の抵抗値との積は、前記基準電圧と比べて無視できるほど低い構成（第１８の構成）にするとよい。

　また、上記した第１６～第１８いずれかの構成から成る半導体集積回路装置において、前記帰還電圧生成回路は、前記第２抵抗と並列に接続されたキャパシタをさらに含む構成（第１９の構成）にするとよい。

　上記第１９の構成から成る半導体集積回路装置において、前記オープン保護部は、前記プルアップ電流を間欠的に生成する構成（第２０の構成）にするとよい。

　また、本明細書中に開示されている別の半導体集積回路装置は、入力電圧から出力電圧を生成するスイッチング電源の制御主体であり、前記出力電圧の帰還入力を受け付けるための帰還端子と、前記帰還端子の端子電圧と所定の基準電圧とが一致するように前記スイッチング電源のデューティ制御を行う出力帰還制御部と、前記帰還端子がオープンしたときに前記スイッチング電源のオンデューティが引き下げられるように前記帰還端子の端子電圧を変化させるオープン保護部を集積化して成る構成（第２１の構成）とされている。

　また、本明細書中に開示されているスイッチング電源は、第１３～第２１いずれかの構成から成る半導体集積回路装置を制御主体とする構成（第２２の構成）とされている。

　また、本明細書中に開示されている差動入力回路は、一対のＰチャネル型トランジスタで差動入力信号を受け付ける第１差動入力段と、一対のＮチャネル型トランジスタで前記差動入力信号を受け付ける第２差動入力段と、前記第１差動入力段及び前記第２差動入力段を択一的に動作させる入力段切替部と、を有する構成（第２３の構成）とされている。

　なお、上記第２３の構成から成る差動入力回路において、前記入力段切替部は、前記差動入力信号が前記第１差動入力段及び前記第２差動入力段双方の共通アクティブ領域に設定された所定の閾値レベルよりも低いときに前記第１差動入力段を動作させて前記第２差動入力段を停止させ、前記差動入力信号が前記閾値レベルより高いときに前記第２差動入力段を動作させて前記第１差動入力段を停止させる構成（第２４の構成）にするとよい。

　また、上記第２４の構成から成る差動入力回路において、前記入力段切替部は、入力段切替信号に応じて前記第１差動入力段及び前記第２差動入力段の一方に駆動電流を供給する構成（第２５の構成）にするとよい。

　また、上記第２５の構成から成る差動入力回路において、前記入力段切替部は、前記入力段切替信号及びその論理反転信号の入力を受け付ける差動対と、前記差動対に電流を供給する電流源と、を含み、前記差動対から出力される２系統の電流を前記第１差動入力段及び前記第２差動入力段それぞれの駆動電流として出力する構成（第２６の構成）にするとよい。

　また、本明細書中に開示されている別の差動入力回路は、第１信号源から第１差動入力信号を受け付けるための第１差動入力端、及び、前記第１信号源よりも低インピーダンスの第２信号源から第２差動入力信号を受け付けるための第２差動入力端を備えた差動入力段と、前記差動入力段の起動時には前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡し、前記差動入力段の起動後には前記第１差動入力端を前記第２差動入力端から切り離して前記第１信号源に接続する信号経路切替部と、を有する構成（第２７の構成）とされている。

　なお、上記第２７の構成から成る差動入力回路において、前記信号経路切替部は、前記差動入力段が起動してから所定の短絡時間が経過するまで前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡し、前記短絡時間が経過した後に前記第１差動入力端を前記第２差動入力端から切り離して前記第１信号源に接続する構成（第２８の構成）にするとよい。

　上記第２８の構成から成る差動入力回路において、前記短絡時間は、前記差動入力段の起動時におけるキックバック発生時間よりも長い構成（第２９の構成）にするとよい。

　また、上記第２７～第２９いずれかの構成から成る差動入力回路において、前記信号経路切替部は、前記差動入力段の停止時には前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡する構成（第３０の構成）にするとよい。

　また、本明細書中に開示されているエラーアンプは、その入力段として上記第２３～第３０いずれかの構成から成る差動入力回路を有する構成（第３１の構成）とされている。

　また、本明細書中に開示されているスイッチング電源は、入力電圧から出力電圧を生成するスイッチング出力回路と、上記第３１の構成から成り前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号とランプ信号を比較してデューティ制御を行うＰＷＭコンパレータと、を有する構成（第３２の構成）とされている。

＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

　本明細書中に開示されているスイッチング電源は、様々なアプリケーション（例えば、テレビ、パソコン、スマートフォン）の電源手段として利用することが可能である。

　　　１００　　スイッチング電源
　　　１１０　　スイッチング出力回路
　　　１１１　　出力トランジスタ（ＰＭＯＳＦＥＴ）
　　　１１２　　同期整流トランジスタ（ＮＭＯＳＦＥＴ）
　　　１１３　　インダクタ
　　　１１４　　キャパシタ
　　　１２０　　帰還電圧生成回路
　　　１２１、１２２　　抵抗
　　　１２３　　キャパシタ
　　　１３０　　基準電圧生成回路
　　　１４０　　エラーアンプ
　　　１５０　　ランプ信号生成回路
　　　１５１　　電流源
　　　１６０　　オシレータ
　　　１７０　　ＰＷＭコンパレータ
　　　１８０　　制御回路
　　　１９０　　スイッチ駆動回路
　　　１９１、１９２　　ドライバ
　　　２００　　半導体集積回路装置（電源制御ＩＣ）
　　　２１０　　下側電流検出部
　　　２１１　　スイッチ
　　　２１２　　抵抗
　　　２２０　　情報合成部
　　　２２１、２２２　　抵抗
　　　２３０　　情報保持部
　　　２３１、２３２　　サンプル／ホールド回路
　　　２４０　　誤差補正部
　　　２４１　　コンパレータ
　　　２４２　　デジタル較正部
　　　２４３　　誤差補正アンプ
　　　２４４　　キャパシタ
　　　２４５　　抵抗
　　　２４６　　デジタル較正部
　　　２４７　　誤差補正アンプ
　　　２５０　　上側電流検出部
　　　２５１　　電流源
　　　３００　　差動入力回路
　　　３１０　　差動入力段（Ｐチャネル型）
　　　３１１、３１２、３１４　　ＰＭＯＳＦＥＴ
　　　３１３　　電流源
　　　３２０　　差動入力段（Ｎチャネル型）
　　　３２１、３２２、３２４　　ＮＭＯＳＦＥＴ
　　　３２３　　電流源
　　　３３０　　ｇｍ平坦化部
　　　３４０　　入力段切替部
　　　３４１、３４２、３４３　　ＰＭＯＳＦＥＴ
　　　３４４、３４５、３４６　　ＮＭＯＳＦＥＴ
　　　３４７　　電流源
　　　３４８　　インバータ
　　　３５０　　差動入力段
　　　３５１、３５２　　ＮＭＯＳＦＥＴ
　　　３５３　　電流源
　　　３６０、３７０　　信号経路切替部
　　　３７１、３７２、３７３　　スイッチ
　　　３７４　　インバータ
　　　４００　　増幅回路
　　　５００　　差動出力回路
　　　６００　　オープン保護部
　　　Ｃ１、Ｃ２　　キャパシタ
　　　ＳＷ１、ＳＷ２　　スイッチ
　　　Ｔ１、Ｔ２、Ｔ３、Ｔ４　　外部端子
　　　Ｘ　　テレビ
　　　Ｙ　　パソコン
　　　Ｚ　　スマートフォン

Claims (32)

1. 　上側スイッチと下側スイッチをオン／オフすることによりインダクタ電流を駆動して入力電圧から出力電圧を生成するスイッチング出力回路と、
   　前記下側スイッチのオン期間に前記下側スイッチに流れる前記インダクタ電流を検出して下側電流帰還情報を取得する下側電流検出部と、
   　前記出力電圧またはこれに応じた帰還電圧とそのターゲットとなる基準電圧とを比較した誤差情報を含む電圧帰還情報を出力するエラーアンプと、
   　前記電圧帰還情報に前記下側電流帰還情報を合成して合成帰還情報を生成する情報合成部と、
   　前記合成帰還情報を前記下側スイッチのオン期間にサンプリングする情報保持部と、
   　を有することを特徴とするスイッチング電源。
2. 　前記上側スイッチの少なくともオン期間に上昇或いは下降するランプ信号を生成するランプ信号生成回路と、
   　前記上側スイッチのオン期間に前記ランプ信号と前記情報保持部から出力される保持信号とを比較して前記上側スイッチのオフタイミングを決定するＰＷＭコンパレータと、
   　をさらに有することを特徴とする請求項１に記載のスイッチング電源。
3. 　前記情報保持部は、前記合成帰還情報の差動入力を受け付ける一対のサンプル／ホールド回路を含み、
   　前記ランプ信号生成回路は、一方または両方のサンプル／ホールド回路のキャパシタに定電流を流し込むまたは流し出す電流源を含み、
   　前記保持信号と前記ランプ信号の加算あるいは減算を行った信号を前記ＰＷＭコンパレータにおいて比較することを特徴とする請求項２に記載のスイッチング電源。
4. 　前記ランプ信号の傾きは、前記入力電圧に依存して変動する一方、前記出力電圧には依存しないことを特徴とする請求項３に記載のスイッチング電源。
5. 　前記エラーアンプの電流能力は、前記電流源の電流能力よりも大きいことを特徴とする請求項３に記載のスイッチング電源。
6. 　クロック信号を用いて前記上側スイッチのオンタイミングを生成するとともに、前記オンタイミングの前に前記上側スイッチのオフタイミングを持つことを特徴とする請求項１～請求項５のいずれか一項に記載のスイッチング電源。
7. 　前記出力電圧が前記基準電圧よりも低いときには前記上側スイッチのオフタイミングを無視して前記上側スイッチのオン期間を拡張する機能を備えていることを特徴とする請求項６に記載のスイッチング電源。
8. 　前記上側スイッチのオン期間中に前記上側スイッチに流れる前記インダクタ電流を検出して上側電流帰還情報を取得する上側電流検出部をさらに有し、
   　前記情報合成部は、前記電圧帰還情報に前記上側電流帰還情報を合成して合成帰還情報を生成し、
   　前記情報保持部は、前記上側スイッチのオフタイミングを無視して前記上側スイッチのオン期間を拡張する際に前記合成帰還情報をサンプリングする、
   　ことを特徴とする請求項７に記載するスイッチング電源。
9. 　前記上側電流検出部は、前記情報合成部の抵抗に前記上側電流帰還情報に応じた可変電流を流し込む電流源を含むことを特徴とする請求項８に記載のスイッチング電源。
10. 　積分要素を持たない前記エラーアンプの入力誤差を検出して前記エラーアンプの入力信号または出力信号を補正する誤差補正部をさらに有することを特徴とする請求項１～請求項９のいずれか一項に記載のスイッチング電源。
11. 　前記誤差補正部は、前記エラーアンプの入力誤差を検出するコンパレータと、前記コンパレータの検出結果に応じて前記エラーアンプの入力信号または出力信号を補正するデジタル較正部と、を含むことを特徴とする請求項１０に記載のスイッチング電源。
12. 　前記誤差補正部は、前記エラーアンプに対して並列に前記エラーアンプよりも低速の誤差補正アンプを含むことを特徴とする請求項１０に記載のスイッチング電源。
13. 　入力電圧から出力電圧を生成するスイッチング電源の制御主体であって、
    　前記出力電圧の帰還入力を受け付けるための帰還端子と、
    　前記帰還端子の端子電圧に応じた帰還電圧を生成する帰還電圧生成回路と、
    　前記帰還電圧と所定の基準電圧とが一致するように前記スイッチング電源のデューティ制御を行う出力帰還制御部と、
    　前記帰還端子がオープンしたときに前記スイッチング電源のオンデューティが引き下げられるように前記帰還端子の端子電圧を変化させるオープン保護部と、
    　を集積化して成ることを特徴とする半導体集積回路装置。
14. 　前記オープン保護部は、前記帰還端子がオープンしたときに前記帰還電圧が前記基準電圧よりも高くなるように前記帰還端子の端子電圧を引き上げ、
    　前記出力帰還制御部は、前記帰還電圧が前記基準電圧よりも高いときに前記スイッチング電源のオンデューティをゼロ値またはこれに準ずる値に設定する、
    　ことを特徴とする請求項１３に記載の半導体集積回路装置。
15. 　前記オープン保護部は、前記帰還端子にプルアップ電流を流す電流源または抵抗であることを特徴とする請求項１４に記載の半導体集積回路装置。
16. 　前記帰還電圧生成回路は、前記帰還端子と前記帰還電圧の出力端との間に接続された第１抵抗と、前記帰還電圧の出力端と基準電位端との間に接続された第２抵抗と、を含むことを特徴とする請求項１５に記載の半導体集積回路装置。
17. 　前記帰還端子がオープンしているときに前記オープン保護部から前記帰還電圧生成回路に流れ込む前記プルアップ電流の電流値と前記第２抵抗の抵抗値との積は、前記基準電圧よりも高いことを特徴とする請求項１６に記載の半導体集積回路装置。
18. 　前記帰還端子がオープンしていないときに前記オープン保護部から前記帰還電圧生成回路に流れ込む前記プルアップ電流の電流値と前記第２抵抗の抵抗値との積は、前記基準電圧と比べて無視できるほど低いことを特徴とする請求項１６または請求項１７に記載の半導体集積回路装置。
19. 　前記帰還電圧生成回路は、前記第２抵抗と並列に接続されたキャパシタをさらに含むことを特徴とする請求項１６～請求項１８のいずれか一項に記載の半導体集積回路装置。
20. 　前記オープン保護部は、前記プルアップ電流を間欠的に生成することを特徴とする請求項１９に記載の半導体集積回路装置。
21. 　入力電圧から出力電圧を生成するスイッチング電源の制御主体であって、
    　前記出力電圧の帰還入力を受け付けるための帰還端子と、
    　前記帰還端子の端子電圧と所定の基準電圧とが一致するように前記スイッチング電源のデューティ制御を行う出力帰還制御部と、
    　前記帰還端子がオープンしたときに前記スイッチング電源のオンデューティが引き下げられるように前記帰還端子の端子電圧を変化させるオープン保護部と、
    　を集積化して成ることを特徴とする半導体集積回路装置。
22. 　請求項１３～請求項２１のいずれか一項に記載の半導体集積回路装置を制御主体とすることを特徴とするスイッチング電源。
23. 　一対のＰチャネル型トランジスタで差動入力信号を受け付ける第１差動入力段と、
    　一対のＮチャネル型トランジスタで前記差動入力信号を受け付ける第２差動入力段と、
    　前記第１差動入力段及び前記第２差動入力段を択一的に動作させる入力段切替部と、
    　を有することを特徴とする差動入力回路。
24. 　前記入力段切替部は、前記差動入力信号が前記第１差動入力段及び前記第２差動入力段双方の共通アクティブ領域に設定された所定の閾値レベルよりも低いときに前記第１差動入力段を動作させて前記第２差動入力段を停止させ、前記差動入力信号が前記閾値レベルよりも高いときに前記第２差動入力段を動作させて前記第１差動入力段を停止させることを特徴とする請求項２３に記載の差動入力回路。
25. 　前記入力段切替部は、入力段切替信号に応じて前記第１差動入力段及び前記第２差動入力段の一方に駆動電流を供給することを特徴とする請求項２４に記載の差動入力回路。
26. 　前記入力段切替部は、前記入力段切替信号及びその論理反転信号の入力を受け付ける差動対と、前記差動対に電流を供給する電流源と、を含み、前記差動対から出力される２系統の電流を前記第１差動入力段及び前記第２差動入力段それぞれの駆動電流として出力することを特徴とする請求項２５に記載の差動入力回路。
27. 　第１信号源から第１差動入力信号を受け付けるための第１差動入力端、及び、前記第１信号源よりも低インピーダンスの第２信号源から第２差動入力信号を受け付けるための第２差動入力端を備えた差動入力段と、
    　前記差動入力段の起動時には前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡し、前記差動入力段の起動後には前記第１差動入力端を前記第２差動入力端から切り離して前記第１信号源に接続する信号経路切替部と、
    　を有することを特徴とする差動入力回路。
28. 　前記信号経路切替部は、前記差動入力段が起動してから所定の短絡時間が経過するまで前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡し、前記短絡時間が経過した後に前記第１差動入力端を前記第２差動入力端から切り離して前記第１信号源に接続することを特徴とする請求項２７に記載の差動入力回路。
29. 　前記短絡時間は、前記差動入力段の起動時におけるキックバック発生時間よりも長いことを特徴とする請求項２８に記載の差動入力回路。
30. 　前記信号経路切替部は、前記差動入力段の停止時には前記第１差動入力端を前記第１信号源から切り離して前記第２差動入力端に短絡することを特徴とする請求項２７～請求項２９のいずれか一項に記載の差動入力回路。
31. 　その入力段として、請求項２３～請求項３０のいずれか一項に記載の差動入力回路を有することを特徴とするエラーアンプ。
32. 　入力電圧から出力電圧を生成するスイッチング出力回路と、
    　前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成する請求項３１に記載のエラーアンプと、
    　前記誤差信号とランプ信号を比較してデューティ制御を行うＰＷＭコンパレータと、
    　を有することを特徴とするスイッチング電源。

Images