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WO2019039064A1 - 半導体電力変換回路、並びにそれを用いた半導体装置及びモータ駆動装置 - Google Patents

半導体電力変換回路、並びにそれを用いた半導体装置及びモータ駆動装置 Download PDF

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WO2019039064A1
WO2019039064A1 PCT/JP2018/023395 JP2018023395W WO2019039064A1 WO 2019039064 A1 WO2019039064 A1 WO 2019039064A1 JP 2018023395 W JP2018023395 W JP 2018023395W WO 2019039064 A1 WO2019039064 A1 WO 2019039064A1
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WO
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mosfet
voltage
power conversion
conversion circuit
gate
Prior art date
Application number
PCT/JP2018/023395
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English (en)
French (fr)
Inventor
賢志 原
Original Assignee
株式会社 日立パワーデバイス
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Filing date
Publication date
Application filed by 株式会社 日立パワーデバイス filed Critical 株式会社 日立パワーデバイス
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to a semiconductor power conversion circuit using a metal-oxide-semiconductor field effect transistor (hereinafter referred to as "MOSFET”), and a semiconductor device and a motor drive device using the same.
  • MOSFET metal-oxide-semiconductor field effect transistor
  • a reverse voltage application circuit for applying a reverse voltage to a parasitic diode is provided, and a reverse recovery current is made to flow in advance by this reverse voltage.
  • a large reverse recovery current caused by switching of the current does not flow (see, for example, Patent Document 1).
  • a semiconductor power conversion circuit and a circuit utilizing a MOSFET as a switching element it is general to use a parasitic diode of the MOSFET as a refluxing element which conducts during the refluxing operation period.
  • FIG. 14 shows a general circuit of an inverter using a MOSFET as a switching element.
  • MOSFETs 1m and 2m, MOSFETs 7m and 8m, and MOSFETs 9m and 10m connected in series are connected to the DC voltage source 4, respectively.
  • the connection points of the MOSFETs connected in series are connected to the load 6 respectively.
  • the feedback diodes (1d, 2d, 7d, 8d, 9d, 10d) are connected in reverse parallel to the MOSFETs, respectively.
  • the free-wheeling diode may use an element other than the MOSFET or may use a parasitic diode built in the MOSFET.
  • AC power is input to the load 6 by repeating the on / off switching operation of the MOSFET at appropriate timing.
  • FIG. 15 shows a MOSFET gate drive timing chart of the conventional circuit. It is assumed that, at time t0, the reflux diode 1d is in the reflux operation state, and the current flows in the direction of the broken line shown in FIG. At time t1, when the on drive voltage Von is applied to the gate electrode of the MOSFET 2m connected in series with the free wheeling diode 1d, a large reverse recovery current flows through the freewheeling diode 1d due to the charge stored in the freewheeling operation, causing a large power loss Occurs.
  • the MOSFET may be subjected to carrier lifetime control such as electron beam irradiation.
  • a reverse blocking diode may be reversely connected to the MOSFET to invalidate the parasitic diode of the MOSFET and a method of connecting FRD (fast recovery diode) in parallel may be used.
  • FRD fast recovery diode
  • the semiconductor power conversion circuit according to the present invention is, for example, a semiconductor power conversion circuit including a first MOSFET and a second MOSFET connected in series with the first MOSFET, wherein the first MOSFET is freewheeling.
  • a voltage less than the maximum voltage applied to the gate electrode of the second MOSFET is The method further comprises a gate driving mechanism applied to the gate electrode of the first MOSFET prior to the time when the gate voltage of the second MOSFET starts rising from the voltage in the off state.
  • a semiconductor device of the present invention is characterized by including the semiconductor power conversion circuit of the present invention.
  • the motor drive device of the present invention is characterized by using the semiconductor power conversion circuit of the present invention or by using the semiconductor device of the present invention.
  • FIG. 1 is a circuit diagram showing a semiconductor power conversion circuit according to a first embodiment of the present invention. It is a figure which shows the gate drive timing chart of the semiconductor power conversion circuit of 1st Embodiment shown in FIG. It is a figure which shows the forward direction characteristic of the parasitic diode of MOSFET. It is a circuit diagram showing a common basic circuit used for simulation. It is a figure which shows the gate drive timing chart containing the gate signal which concerns on the circuit of the prior art used for simulation. It is a figure which shows the gate drive timing chart containing the gate signal which concerns on the circuit of this invention used for simulation. It is a figure which shows the simulation waveform in the circuit of a prior art. It is a figure which shows the simulation waveform in the circuit of this invention.
  • FIG. 10 is a block diagram showing a configuration of a motor drive device using a semiconductor device having a semiconductor power conversion circuit according to a fifth embodiment of the present invention. It is a figure which shows the general circuit of the inverter which used MOSFET as a switching element. It is a figure which shows the gate drive timing chart which concerns on the conventional semiconductor power conversion circuit.
  • the semiconductor power conversion circuit of the present invention is a semiconductor by applying a threshold voltage to the gate electrode of a device under reflux operation before switching the device connected in series with the device under reflux operation from off to on. It is a circuit which reduces the reverse recovery loss of a power conversion circuit.
  • the semiconductor power conversion circuit of the present invention by applying a voltage of about the threshold value to the gate electrode of the element in the reflux operation, the carrier density in the element in the reflux operation can be reduced, and the reverse recovery loss can be reduced.
  • the increase in the forward conduction loss of the diode can be suppressed to a low level by applying the gate voltage and using the original parasitic diode characteristic.
  • the increase in the circuit scale can be suppressed to a low level.
  • FIG. 1 is a circuit diagram showing a semiconductor power conversion circuit according to a first embodiment (Example 1) of the present invention.
  • FIG. 1 shows only a part of the inverter circuit, and the components unnecessary for the explanation are omitted.
  • parasitic diodes contained in the MOSFETs (1 m, 2 m) are used as freewheeling diodes (1 d, 2 d).
  • the first MOSFET (1 m) and the second MOSFET (2 m) are connected in antiparallel with the first diode (1 d) and the second diode (2 d), respectively.
  • the reverse parallel connection means a connection form in which the source terminal of the MOSFET and the anode terminal of the diode are connected to each other and the drain terminal of the MOSFET and the cathode terminal of the diode are connected to each other.
  • the gate terminals of the first MOSFET (1 m) and the second MOSFET (2 m) are connected to the gate drive mechanism 3.
  • the drain terminal of the first MOSFET (1m) is the first electrode side (for example, positive potential side) of the DC voltage source 4
  • the source terminal of the second MOSFET (2m) is the second electrode of the DC voltage source 4 ( It is connected to the potential side lower than the potential of the first electrode (for example, the electrode at the ground (GND) potential) side.
  • the source terminal of the first MOSFET (1 m) and the drain terminal of the second MOSFET (2 m) are commonly connected to one terminal of the load inductor 5.
  • FIG. 2 shows a MOSFET gate drive timing chart of the circuit of the present invention.
  • a current flows in the direction of a broken line shown in FIG. 1 in the state of reflux operation of MOSFET 1m (parasitic diode 1d), and at time t1 to the gate electrode of MOSFET 2m connected in series with MOSFET 1m.
  • the on drive voltage Von is applied.
  • the difference from the gate drive of the conventional circuit shown in FIG. 13 is that a voltage equivalent to the threshold voltage Vth of the MOSFET 1m is applied to the gate electrode of the MOSFET 1m from time t2 before time t1.
  • the voltage application to the gate electrode of the MOSFET 1m ends at time t3 after time t1.
  • the on drive voltage Von is set sufficiently larger than the threshold voltage Vth, and the relationship of Von> Vth is established.
  • the inverter circuit according to the present invention is turned off when the gate drive shown in FIG. 2, that is, the MOSFET 2m connected in series to the MOSFET 1m (parasitic diode 1d) in reflux operation is to be switched from the off state to the on state.
  • the gate drive shown in FIG. 2 that is, the MOSFET 2m connected in series to the MOSFET 1m (parasitic diode 1d) in reflux operation is to be switched from the off state to the on state.
  • the gate drive mechanism 3 for performing gate drive applied to the gate electrode of the MOSFET 1m before.
  • FIG. 3 shows an example in which the forward characteristics of the parasitic diode are calculated with the gate voltage of the MOSFET being 0 V and the threshold voltage (Vth).
  • Vth threshold voltage
  • the MOSFET 1m which has been in the reflux operation has a low hole density, that is, a state in which the number of carriers stored in the element is small. In this state, since the MOSFET 2m connected in series is turned on at time t1, the reverse recovery current can be reduced as compared with the conventional circuit.
  • the increase in circuit scale can be suppressed to a low level, and the increase in on-resistance in the MOSFET forward direction does not occur. Also, to generate a gate voltage of about the threshold value applied to MOSFET 1m, only by changing the gate drive circuit without preparing a new power supply by sharing the low voltage power supply for the control circuit used in the semiconductor power conversion circuit. It is possible to reduce the reverse recovery loss.
  • the setting of the time t2 of applying the gate voltage to the MOSFET 1m and the time t3 of terminating the application of the gate voltage may be a desired fixed value experimentally obtained in advance, or may be sequentially changed using a current sensor or a voltage sensor It is also good.
  • the MOSFET has a standard vertical structure with an element withstand voltage of 600 V and a threshold voltage of 5 V.
  • FIG. 5 (a) shows a gate signal according to the circuit of the prior art
  • FIG. 5 (b) shows a gate signal according to the circuit of the present invention.
  • no gate voltage is applied to the MOS1 and the MOS2 in FIG. 4, and a return current flows in the MOS1.
  • the ON signal is input to the MOS 2 at time 0.5 ⁇ s, and the MOS 2 enters the switching operation from off to on.
  • the gate voltage of the MOS 1 is maintained at 0 V.
  • the threshold voltage of the MOS 1 is 0.4 ⁇ s prior to that.
  • a voltage of 5 V is applied to the gate electrode of the MOS1.
  • the gate voltage application of the MOS 1 is completed in 0.9 ⁇ s.
  • FIG. 6 is a simulation waveform when the gate signal of FIG. 5 (a) is used
  • FIG. 7 is a simulation waveform when the gate signal of FIG. 5 (b) is used.
  • the horizontal axis of each waveform is time
  • the vertical axis is the voltage and current shown in FIG.
  • the carrier density inside the element during the reflux operation is reduced by applying a voltage of about the threshold value to the gate electrode of the element during the reflux operation. Reverse recovery loss can be reduced.
  • the increase in the forward conduction loss of the diode can be suppressed to a low level by applying the gate voltage and using the original parasitic diode characteristic.
  • the increase in the circuit scale can be suppressed to a low level.
  • FIG. 8 is a circuit diagram showing a semiconductor power conversion circuit according to a second embodiment (Example 2) of the present invention.
  • FIG. 8 shows only a part of the inverter circuit, and the components unnecessary for the explanation are omitted.
  • the configuration of FIG. 8 has an insulated gate bipolar transistor (hereinafter referred to as "IGBT") and the MOSFET connected in parallel.
  • IGBT insulated gate bipolar transistor
  • This embodiment differs from the configuration of FIG. 1 in that the above configuration is used. Otherwise, the configuration of FIG. 8 is common to the configuration of FIG. In the configuration of FIG. 8, different elements from the gate drive mechanism 3 are connected by different gate lines.
  • the entire three-phase inverter circuit is configured by six sets of switching elements in which IGBTs and MOSFETs are connected in parallel.
  • This configuration is a preferred configuration mainly for applications requiring a large current, and when IGBTs and MOSFETs conduct in the forward direction, an IGBT having a smaller on-resistance in the large current region compared to the MOSFET is used as a main conducting element The time uses the parasitic diode of the MOSFET.
  • a current flows in the direction of a broken line shown in FIG. 8 in the state of reflux operation of MOSFET 1m (parasitic diode 1d), and MOSFET 2m and IGBT 2i connected in series to MOSFET 1m and IGBT 1i at time t1.
  • the on drive voltage Von is applied to the gate electrode of A voltage equivalent to the threshold voltage Vth of the MOSFET 1m is applied to the gate electrode of the MOSFET 1m from time t2 before time t1.
  • the voltage application to the gate electrode of the MOSFET 1m ends at time t3 after time t1.
  • the on drive voltage Von is set sufficiently larger than the threshold voltage Vth, and the relationship of Von> Vth is established.
  • the MOSFET 1m (parasitic diode 1d) which has been in the reflux operation is in a state where the hole density is low, that is, the amount of accumulated carriers inside the element is small.
  • the reverse recovery current can be reduced as compared with the case where the gate voltage is not applied to the MOSFET 1m.
  • the on drive voltage Von is applied to the IGBT 2i and the MOSFET 2m at time t1 in FIG. 9, the on drive voltage Von may be applied only to the IGBT 2i, and the on drive voltage Von between the IGBT 2i and the MOSFET 2m after t2
  • the timing of application may be divided.
  • the voltage of about the threshold value is applied to the gate electrode of the element under reflux operation.
  • the carrier density inside the inside element decreases, and the reverse recovery loss can be reduced.
  • the increase in the forward conduction loss of the diode can be suppressed to a low level by applying the gate voltage and using the original parasitic diode characteristic.
  • the increase in the circuit scale can be suppressed to a low level.
  • FIG. 10 is a circuit diagram of an inverter showing a semiconductor power conversion circuit according to a third embodiment (third embodiment) of the present invention.
  • FIG. 10 shows only a part of the inverter circuit, and components unnecessary for explanation are omitted.
  • the threshold values of the IGBT and the MOSFET in the embodiment of FIG. 8 are set to be the same or substantially the same and lower than the on drive voltage Von, while in the configuration of FIG. 10, the threshold of the MOSFET is set higher than the threshold of the IGBT Differs from the configuration of FIG. 8 in that Except for this point, the configuration of FIG. 10 is the same as the configuration of FIG.
  • the reduction effect of reverse recovery loss obtained by the configuration of FIG. 10 is similar to that obtained by the configurations of FIGS.
  • the threshold Vth2 of the MOSFET is higher than the threshold Vth1 of the IGBT, more preferably added to the IGBT
  • the threshold value Vth2 of the MOSFET 1m can be equal to the on drive voltage Von, the voltage level applied to the gate electrode of the MOSFET 1m from time t2 can be Von, and the threshold required in the configuration of FIG.
  • the gate drive mechanism can be simplified because a circuit using a certain power supply is not necessary.
  • the on-drive voltage Von is applied to the IGBT 2i and the MOSFET 2m at time t1 in FIG. 11, the on-drive voltage Von may be applied only to the IGBT 2i, and after t2 the on-drive voltage Von is applied between the IGBT 2i and the MOSFET 2m.
  • the timing of application may be divided.
  • the gate electrode of the element in reflux operation By applying a voltage of about the threshold value, the carrier density in the element during the reflux operation can be reduced, and the reverse recovery loss can be reduced.
  • the increase in the forward conduction loss of the diode can be suppressed to a low level by applying the gate voltage and using the original parasitic diode characteristic.
  • the increase in the circuit scale can be suppressed to a low level.
  • FIG. 12 is a block diagram showing a configuration example of a semiconductor device 11 according to a fourth embodiment (example 4) of the present invention and having the semiconductor power conversion circuit of the present invention.
  • the semiconductor device 11 includes MOSFETs 1m and 2m connected in series, MOSFETs 7m and 8m, MOSFETs 9m and 10m, gate drive mechanisms 3 for driving the respective MOSFETs, logic circuits 16 for processing control signals and protective function signals, logic circuits for driving Regulator 17 of FIG.
  • connection terminals 12 between the connection points of series-connected MOSFETs and a load, connection terminals 13 with an external control device such as a microcomputer, connection terminals 14 with an external power supply, and GND terminals 15.
  • connection terminals 12 between the connection points of series-connected MOSFETs and a load, connection terminals 13 with an external control device such as a microcomputer, connection terminals 14 with an external power supply, and GND terminals 15.
  • the gate drive mechanism 3 applies the gate drive voltage of the present invention described above to the gate electrode of each MOSFET based on the signal from the logic circuit.
  • the on drive voltage applied to the MOSFET uses an external power supply, and the output of the regulator 17 for the logic circuit is shared to generate a gate voltage of about the threshold value.
  • the present embodiment in a semiconductor device having a semiconductor power conversion circuit using a MOSFET as a switching element, by applying a voltage of about the threshold value to the gate electrode of the element in refluxing operation, the inside of the element in refluxing operation is The carrier density is reduced, the reverse recovery loss can be reduced, and the characteristics of the semiconductor device can be improved.
  • the increase in the forward conduction loss of the diode can be suppressed to a low level by applying the gate voltage and using the original parasitic diode characteristic.
  • the increase in the circuit scale can be suppressed to a low level.
  • FIG. 13 is a block diagram showing a configuration example of a motor drive device using the semiconductor device 11 according to the fifth embodiment (Example 5) of the present invention and including the semiconductor power conversion circuit of the present invention.
  • a motor 18, a DC voltage source 4 applied to the motor 18, a DC voltage source 20 for a gate drive mechanism, and a microcomputer 19 are connected to the semiconductor device 11 to constitute a system.
  • thick lines connecting the microcomputer 19 and the semiconductor device 11 mean a plurality of signal lines.
  • the voltage of about the threshold value is applied to the gate electrode of the element in the reflux operation.
  • the carrier density in the element during operation is reduced, and the reverse recovery loss can be reduced, whereby the characteristics of the motor drive device can be improved.
  • the increase in the forward conduction loss of the diode can be suppressed to a low level by applying the gate voltage and using the original parasitic diode characteristic.
  • the increase in the circuit scale can be suppressed to a low level.

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Abstract

ＭＯＳＦＥＴを用いた半導体電力変換回路の逆回復損失の低減を図る。本発明の半導体電力変換回路は、第1・第2 ＭＯＳＦＥＴ 1m・2mがそれぞれ第1・第2ダイオード 1d・2dと互いに逆並列接続され、第1 ＭＯＳＦＥＴ 1mのドレイン端子が直流電圧源４の第1電極側と、第2 ＭＯＳＦＥＴ 2mのソース端子が直流電圧源４の第2電極側と、それぞれ接続され、第1 ＭＯＳＦＥＴ 1mのソース端子と第2 ＭＯＳＦＥＴ 2mのドレイン端子とが負荷インダクタ５と共通接続され、還流動作中の第1 ＭＯＳＦＥＴ 1mに直列に接続された第2 ＭＯＳＦＥＴ 2mをオフ状態からオン状態に切り替えようとする状態にある場合に、第2 ＭＯＳＦＥＴ 2mのゲート電極に印加される最大電圧以下の電圧を、第2 ＭＯＳＦＥＴ 2mのゲート電圧がオフ状態の電圧から上昇を開始する時刻より前に、第1 ＭＯＳＦＥＴ 1mのゲート電極に印加するゲート駆動を行うゲート駆動機構３を備えて構成される。

Description

半導体電力変換回路、並びにそれを用いた半導体装置及びモータ駆動装置
　本発明は、金属－酸化物－半導体電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」と呼ぶ）を用いた半導体電力変換回路、並びにそれを用いた半導体装置及びモータ駆動装置に関するものである。
　従来、スイッチング素子としてＭＯＳＦＥＴを用いた半導体電力変換回路の電力損失を低減する技術として、寄生ダイオードに逆電圧を印加する逆電圧印加回路を設け、この逆電圧によって予め逆回復電流を流し、他素子のスイッチングに伴う大きな逆回復電流が流れないようにするものがあった（例えば、特許文献１参照）。
特開２００６－１４１１６７号公報
　誘導成分を持つ負荷を駆動する半導体電力変換回路、例えばインバータ回路は、負荷に蓄えられたエネルギーによる還流動作期間を持つ。このような半導体電力変換回路であって、かつスイッチング素子としてＭＯＳＦＥＴを利用した回路では、この還流動作期間に導通する還流素子としてＭＯＳＦＥＴの寄生ダイオードを用いることが一般的である。
　図１４に、ＭＯＳＦＥＴをスイッチング素子として用いたインバータの一般的な回路を示す。図１４に示すように、直列接続されたＭＯＳＦＥＴ１mとＭＯＳＦＥＴ２m、ＭＯＳＦＥＴ７mとＭＯＳＦＥＴ８m、ＭＯＳＦＥＴ９mとＭＯＳＦＥＴ１０m、がそれぞれ直流電圧源４に接続されている。また、直列接続されたＭＯＳＦＥＴの接続点はそれぞれ負荷６に接続されている。ＭＯＳＦＥＴにはそれぞれ還流ダイオード（１ｄ、２ｄ、７ｄ、８ｄ、９ｄ、１０ｄ）が逆並列接続されている。この還流ダイオードはＭＯＳＦＥＴとは別の素子が用いられる場合もあれば、ＭＯＳＦＥＴに内蔵する寄生ダイオードを用いる場合もある。ＭＯＳＦＥＴのオンオフ切り替え動作を、しかるべきタイミングで繰り返すことで、負荷６に交流電力を入力する。
　図１５に従来回路のＭＯＳＦＥＴゲート駆動タイミングチャートを示す。時刻t0で還流ダイオード１ｄが還流動作状態にあり、図1４に示す破線の方向に電流が流れていたとする。時刻t1にて、還流ダイオード１ｄに直列に接続されたＭＯＳＦＥＴ２ｍのゲート電極にオン駆動電圧Ｖｏｎが加えられると、還流ダイオード１ｄに還流動作で蓄えられた電荷による大きな逆回復電流が流れ、大きな電力損失が発生する。
　この電力損失を低減するため、この逆回復電流の低減手法が種々提案されてきた。例えば、ＭＯＳＦＥＴに電子線照射などのキャリアライフタイム制御を施すことがあった。または、逆阻止ダイオードをＭＯＳＦＥＴに逆接続しＭＯＳＦＥＴの寄生ダイオードを無効化すると共にＦＲＤ（ファーストリカバリダイオード）を並列接続する手法が用いられることもあった。または、特許文献１に記載の上記の手法が用いられることもあった。
　しかし、ＭＯＳＦＥＴにキャリアライフタイム制御を施した場合、逆回復電流は小さくなるものの、寄生ダイオードの順方向電圧が高くなり還流動作中の導通損失が大きくなるという問題があった。また、ＦＲＤを並列接続する手法では、ＭＯＳＦＥＴの寄生ダイオードを無効化するために接続した逆阻止ダイオードによりＭＯＳＦＥＴ順方向でのオン抵抗が増加し、さらに回路が複雑化、大型化するといった問題があった。また、逆電圧を印加する手法では、逆電圧印加時に一時的に主回路の大電流を逆電圧印加回路に流すため、逆電圧印加回路は大きな電流容量が必要で、回路が大規模で複雑となるといった問題があった。
　したがって、これらの問題を克服しながら半導体電力変換回路の逆回復損失を低減することが課題となる。
　本発明の半導体電力変換回路は、例えば、第一のＭＯＳＦＥＴと、前記第一のＭＯＳＦＥＴと直列に接続された第二のＭＯＳＦＥＴとを有する半導体電力変換回路であって、前記第一のＭＯＳＦＥＴが還流動作中の状態にあり、かつ、前記第二のＭＯＳＦＥＴがオフ状態からオン状態に切り替わろうとする状態にある場合に、前記第二のＭＯＳＦＥＴのゲート電極に印加される最大電圧以下の電圧を、前記第二のＭＯＳＦＥＴのゲート電圧がオフ状態の電圧から上昇を開始する時刻より前に、前記第一のＭＯＳＦＥＴのゲート電極に印加するゲート駆動機構を更に有することを特徴とする。
　また、本発明の半導体装置は、本発明の半導体電力変換回路を有することを特徴とする。
　また、本発明のモータ駆動装置は、本発明の半導体電力変換回路を用いること、または、本発明の半導体装置を用いることを特徴とする。
　本発明によれば、回路の複雑化・大規模化を行うことなく半導体電力変換回路の還流動作中の導通損失と逆回復損失とを共に低減することが可能となる。
本発明の第１の実施形態に係る半導体電力変換回路を示す回路図である。 図１に示す第１の実施形態の半導体電力変換回路のゲート駆動タイミングチャートを示す図である。 ＭＯＳＦＥＴの寄生ダイオードの順方向特性を示す図である。 シミュレーションに用いた共通基本回路を示す回路図である。 シミュレーションに用いた従来技術の回路に係るゲート信号を含むゲート駆動タイミングチャートを示す図である。 シミュレーションに用いた本発明の回路に係るゲート信号を含むゲート駆動タイミングチャートを示す図である。 従来技術の回路でのシミュレーション波形を示す図である。 本発明の回路でのシミュレーション波形を示す図である。 本発明の第２の実施形態に係る半導体電力変換回路を示す回路図である。 図８に示す第２の実施形態の半導体電力変換回路のゲート駆動タイミングチャートを示す図である。 本発明の第３の実施形態に係る半導体電力変換回路を示す回路図である。 図１０に示す第３の実施形態の半導体電力変換回路のゲート駆動タイミングチャートを示す図である。 本発明の第４の実施形態であって本発明の半導体電力変換回路を有する半導体装置の構成を示すブロック図である。 本発明の第５の実施形態であって本発明の半導体電力変換回路を有する半導体装置を用いたモータ駆動装置の構成を示すブロック図である。 ＭＯＳＦＥＴをスイッチング素子として用いたインバータの一般的な回路を示す図である。 従来の半導体電力変換回路に係るゲート駆動タイミングチャートを示す図である。
　本発明の半導体電力変換回路は、還流動作中の素子と直列に接続された素子をオフからオンに切り替える前に、還流動作中の素子のゲート電極に閾値程度の電圧を印加することによって、半導体電力変換回路の逆回復損失を低減する回路である。
　本発明の半導体電力変換回路では、還流動作中の素子のゲート電極に閾値程度の電圧を印加することで、還流動作中の素子内部のキャリア密度が減少し、逆回復損失の低減が図れる。主たる還流動作期間では、ゲート電圧を印加せず本来の寄生ダイオード特性とすることで、ダイオードの順方向導通損失増大を低く抑えられる。また、主回路に新たな素子を追加することなく実現可能なため、回路規模の増大も低く抑えられる。
　以下、本発明の実施の形態を、各実施例として、図面に基づいて説明する。
　図1は本発明の第一の実施の形態（実施例１）に係る半導体電力変換回路を示す回路図である。説明を簡単にするため、図１はインバータ回路の一部のみを示しており、説明に不要な構成要素を省略した。本実施例においては、ＭＯＳＦＥＴ（１ｍ、２ｍ）に内蔵される寄生ダイオードを還流ダイオード（１ｄ、２ｄ）として用いている。図１において、第1のＭＯＳＦＥＴ（1m）及び第2のＭＯＳＦＥＴ（2m）は、それぞれ、第1のダイオード（1d）及び第2のダイオード（2d）と逆並列接続されている。ここで、逆並列接続とは、ＭＯＳＦＥＴのソース端子とダイオードのアノード端子とが互いに接続されると共に当該ＭＯＳＦＥＴのドレイン端子と当該ダイオードのカソード端子とが互いに接続される接続形態を意味するものとする。第1のＭＯＳＦＥＴ（1m）及び第2のＭＯＳＦＥＴ（2m）のゲート端子はゲート駆動機構３に接続される。また、第1のＭＯＳＦＥＴ（1m）のドレイン端子は直流電圧源４の第1電極側（例えば正電位側）と、第2のＭＯＳＦＥＴ（2m）のソース端子は直流電圧源４の第2電極（第1電極の電位より低い電位（例えば接地（GND）電位）の電極）側と、それぞれ接続される。また、第1のＭＯＳＦＥＴ（1m）のソース端子と第2のＭＯＳＦＥＴ（2m）のドレイン端子とは、負荷インダクタ５の一方の端子と共通に接続される。
　図２に本発明回路のＭＯＳＦＥＴゲート駆動タイミングチャートを示す。図２に示す時刻t0で、ＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）が還流動作状態で図１に示す破線の方向に電流が流れており、時刻t1にて、ＭＯＳＦＥＴ１ｍに直列に接続されたＭＯＳＦＥＴ２ｍのゲート電極にオン駆動電圧Ｖｏｎが加えられるとする。図１３に示す従来回路のゲート駆動との違いは、時刻t1より前の時刻t2からＭＯＳＦＥＴ１ｍのゲート電極にＭＯＳＦＥＴ１ｍの閾値電圧Ｖｔｈと同等の電圧を印加することである。ＭＯＳＦＥＴ１ｍのゲート電極への電圧印加は、時刻t1より後の時刻t3で終了する。ここで、オン駆動電圧Ｖｏｎは閾値電圧Ｖｔｈより十分大きく設定され、Ｖｏｎ＞Ｖｔｈの関係が成り立つ。
　本発明のインバータ回路は、図２に示すゲート駆動、すなわち還流動作中のＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）に直列に接続されたＭＯＳＦＥＴ２ｍをオフ状態からオン状態に切り替えようとする状態にある場合に、オフ状態からオン状態に切り替えるＭＯＳＦＥＴ２ｍのゲート電極に印加される最大電圧（オン駆動電圧Ｖｏｎ）以下の電圧を、オフ状態からオン状態に切り替えるＭＯＳＦＥＴ２ｍのゲート電圧がオフ状態の電圧から上昇を開始する時刻より前に、ＭＯＳＦＥＴ１ｍのゲート電極に印加するゲート駆動を実施するゲート駆動機構３を有することを特徴とする。
　ここで、本発明の効果を説明する。
　図３には、ＭＯＳＦＥＴのゲート電圧を０V、および閾値電圧（Ｖｔｈ）として、寄生ダイオードの順方向特性を計算した例である。ゲート電圧を印加することで、ＭＯＳＦＥＴ寄生ダイオードの順方向電圧は、図３のａに示す小電流領域では低くなり、図３のｂに示す電流の大きな領域では高くなる。これは，ゲート電圧を印加することでチャネルが形成されソースから電子が供給されるため、ダイオード順方向電圧がビルトイン電圧以下の低電圧時に電子電流が流れることが可能となることと、電子電流により寄生ダイオードのホール注入効率が低下することによる。すなわち、ゲート電圧を印加することで、寄生ダイオード導通時のキャリア密度、特にホールの密度を低減可能である。
　図２に示すゲート駆動を実施した場合、時刻t2以降，還流動作中であったＭＯＳＦＥＴ１ｍはホール密度の低い、すなわち素子内部の蓄積キャリアの少ない状態となる。この状態で時刻t1にて直列接続されたＭＯＳＦＥＴ２ｍをオンするため、従来回路と比較し逆回復電流の低減が可能となる。
　なお、時刻t2より前の期間では、ゲート電圧を印加していないためＭＯＳＦＥＴ１ｍの寄生ダイオード１ｄの順方向電圧は低い状態にあり、還流動作でのダイオード導通損失の増大はない。t2からt1の期間で寄生ダイオード1dの順方向電圧が高い状態となるが、この期間を短くすることでダイオード導通損失の増大は軽微なものとできる。また、ＭＯＳＦＥＴ１ｍに印加するゲート電圧は閾値電圧程度とすることで、時刻t1からt3で発生する電源とＭＯＳＦＥＴ１ｍ、ＭＯＳＦＥＴ２ｍを通じた短絡電流は非常に小さな値に制限され、この短絡電流による損失の増大も非常に小さな値に抑えられる。
　本発明によれば、主回路に追加の素子を接続する必要が無く、回路規模の増大は低く抑えられるとともに、ＭＯＳＦＥＴ順方向でのオン抵抗増大は発生しない。また、ＭＯＳＦＥＴ１ｍに印加する閾値程度のゲート電圧の生成には、半導体電力変換回路に用いる制御回路向けの低電圧電源を共用することで、新たに電源を用意することなく、ゲート駆動回路の変更のみで逆回復損失の低減が可能となる。
　ＭＯＳＦＥＴ１ｍにゲート電圧を印加する時刻t2およびゲート電圧の印加を終了する時刻t3の設定は、事前に実験的に求めた望ましい固定値としてもよいし、電流センサもしくは電圧センサを用いて逐次変更してもよい。
　なお、以上ではＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）が還流動作中でＭＯＳＦＥＴ２ｍをオフからオンに切り替える場合を例に説明したが、ＭＯＳＦＥＴ２ｍ（寄生ダイオード２ｄ）が還流動作中でＭＯＳＦＥＴ１ｍをオフからオンに切り替える場合は、以上の説明と逆のゲート駆動をすることにより逆回復損失を低減できることは言うまでもない。
　ここで、シミュレーションによる従来の回路と本発明の回路との特性比較計算例を以下に示す。シミュレーションには図４に示す共通基本回路を用い、図５（ａ）および図５（ｂ）に示すそれぞれのゲート信号を印加した時の逆回復動作を計算した。ＭＯＳＦＥＴは素子耐圧６００Ｖ、閾値電圧５Ｖの標準的な縦型構造とした。
　図５（ａ）は従来技術の回路に係るゲート信号を示し、図５（ｂ）は本発明の回路に係るゲート信号を示す。時刻0では、図４のＭＯＳ１、ＭＯＳ２ともゲート電圧は印加されておらず、ＭＯＳ１に還流電流が流れている。時刻0.5μsでＭＯＳ２にオン信号が入力され、ＭＯＳ２がオフからオンへの切り替わり動作に入る。この際、図５（ａ）の従来技術の回路では、ＭＯＳ１のゲート電圧は０Ｖに保持された状態であるが、図５（ｂ）の本発明の回路では、それに先立つ0.4μsでＭＯＳ１の閾値電圧である５ＶがＭＯＳ１のゲート電極に印加される。またＭＯＳ１のゲート電圧印加は0.9μsで終了する。
　図６は図５（ａ）のゲート信号を用いた場合のシミュレーション波形、図７は図５（ｂ）のゲート信号を用いた場合のシミュレーション波形である。それぞれの図において、各波形の横軸は時間、縦軸は図４に示した電圧および電流である。図６と図７とを比較することで、本発明の回路により逆回復電流が低減され、したがって、逆回復損失も低減されることがわかる。
　本実施例によれば、スイッチング素子としてＭＯＳＦＥＴを用いた半導体電力変換回路において、還流動作中の素子のゲート電極に閾値程度の電圧を印加することで、還流動作中の素子内部のキャリア密度が減少し、逆回復損失の低減を図ることができる。主たる還流動作期間では、ゲート電圧を印加せず本来の寄生ダイオード特性とすることで、ダイオードの順方向導通損失増大を低く抑えられる。また、主回路に新たな素子を追加することなく実現可能なため、回路規模の増大も低く抑えられる。
　図８は本発明の第二の実施の形態（実施例２）に係る半導体電力変換回路を示す回路図である。説明を簡単にするため、図８はインバータ回路の一部のみを示しており、説明に不要な構成要素を省略した。図１の実施の形態は、スイッチング素子としてＭＯＳＦＥＴのみを用いているが、これに対し、図８の構成は、絶縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢＴ」と呼ぶ）とＭＯＳＦＥＴとが並列接続された構成を用いている点で図１の構成とは異なる。それ以外の点では、図８の構成は図１の構成と共通である。図８の構成では、ゲート駆動機構３からそれぞれの素子に異なるゲート配線で接続される。なお、3相インバータ回路全体では、ＩＧＢＴとＭＯＳＦＥＴが並列接続された６組のスイッチング素子で構成される。本構成は、主に大電流を必要とする用途で好ましい構成であり、ＩＧＢＴおよびＭＯＳＦＥＴの順方向導通時には、ＭＯＳＦＥＴと比較し大電流領域でオン抵抗の少ないＩＧＢＴを主たる導通素子として用い、還流動作時はＭＯＳＦＥＴの寄生ダイオードを用いる。
　図８の構成で得られる効果は、図１の構成で得られるものと同様であり、図９に示すゲート駆動タイミングチャートと共に説明する。
　図９に示す時刻t0で、ＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）が還流動作状態で図８に示す破線の方向に電流が流れており、時刻t1にて、ＭＯＳＦＥＴ１ｍおよびIGBT１ｉに直列に接続されたＭＯＳＦＥＴ２ｍおよびIGBT２ｉのゲート電極にオン駆動電圧Ｖｏｎが加えられるとする。時刻t1より前の時刻t2からＭＯＳＦＥＴ１ｍのゲート電極にＭＯＳＦＥＴ１ｍの閾値電圧Ｖｔｈと同等の電圧を印加する。ＭＯＳＦＥＴ１ｍのゲート電極への電圧印加は、時刻t1より後の時刻t3で終了する。ここで、オン駆動電圧Ｖｏｎは閾値電圧Ｖｔｈより十分大きく設定され、Ｖｏｎ＞Ｖｔｈの関係が成り立つ。
　図９に示すゲート駆動を実施することで、時刻t2以降，還流動作中であったＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）はホール密度の低い、すなわち素子内部の蓄積キャリアの少ない状態となる。この状態で時刻t1にて直列接続されたＩＧＢＴ２ｉおよびＭＯＳＦＥＴ２ｍをオンするため、ＭＯＳＦＥＴ１ｍにゲート電圧を印加しない場合と比較し逆回復電流の低減が可能となる。
　なお、図９では時刻t1でＩＧＢＴ２ｉとＭＯＳＦＥＴ２ｍにオン駆動電圧Ｖｏｎを印加しているが、ＩＧＢＴ２ｉのみにオン駆動電圧Ｖｏｎを加えてもよく、t2以降であればＩＧＢＴ２ｉとＭＯＳＦＥＴ２ｍでオン駆動電圧Ｖｏｎを印加するタイミングをわけてもよい。
　また、以上ではＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）が還流動作中でＩＧＢＴ２ｉおよびＭＯＳＦＥＴ２ｍをオフからオンに切り替える場合を例に説明したが、ＭＯＳＦＥＴ２ｍ（寄生ダイオード２d）が還流動作中でＩＧＢＴ１ｉおよびＭＯＳＦＥＴ１ｍをオフからオンに切り替える場合は、以上の説明と逆のゲート駆動をすることにより逆回復損失を低減できることは言うまでもない。
　本実施例によれば、スイッチング素子としてＩＧＢＴとＭＯＳＦＥＴとが並列接続された構成を用いた半導体電力変換回路において、還流動作中の素子のゲート電極に閾値程度の電圧を印加することで、還流動作中の素子内部のキャリア密度が減少し、逆回復損失の低減を図ることができる。主たる還流動作期間では、ゲート電圧を印加せず本来の寄生ダイオード特性とすることで、ダイオードの順方向導通損失増大を低く抑えられる。また、主回路に新たな素子を追加することなく実現可能なため、回路規模の増大も低く抑えられる。
　図１０は本発明の第三の実施の形態（実施例３）に係る半導体電力変換回路を示すインバータの回路図である。図１０はインバータ回路の一部のみを示しており、説明に不要な構成要素を省略した。図８の実施の形態におけるＩＧＢＴおよびＭＯＳＦＥＴの閾値は同じかほぼ等しく、オン駆動電圧Ｖｏｎより低く設定されているが、これに対し、図１０の構成は、ＭＯＳＦＥＴの閾値がＩＧＢＴの閾値より高く設定されている点で図８の構成とは異なる。それ以外の点では、図１０の構成は図８の構成と共通である。図１０の構成で得られる逆回復損失の低減効果は、図１および図８の構成で得られるものと同様であるが、ＭＯＳＦＥＴの閾値Ｖｔｈ２をＩＧＢＴの閾値Ｖｔｈ１より高く、より望ましくはＩＧＢＴに加えるオン駆動電圧Ｖｏｎ程度にＭＯＳＦＥＴの閾値を設定することで、ＭＯＳＦＥＴおよびＩＧＢＴのゲート電極に印加する電圧レベルを１つにでき、ゲート駆動機構の簡略化が可能である。
　図１１に示すゲート駆動タイミングチャートを用いて動作を説明する。時刻t0で、ＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）が還流動作状態で図１０に示す破線の方向に電流が流れており、時刻t1にて、ＭＯＳＦＥＴ１ｍおよびＩＧＢＴ１ｉに直列に接続されたＭＯＳＦＥＴ２ｍおよびＩＧＢＴ２ｉのゲート電極にオン駆動電圧Ｖｏｎが加えられるとする。時刻t1より前の時刻t2からＭＯＳＦＥＴ１ｍのゲート電極にＭＯＳＦＥＴ１ｍの閾値電圧Ｖｔｈ２と同等の電圧を印加する。ＭＯＳＦＥＴ１ｍのゲート電極への電圧印加は、時刻t1より後の時刻t3で終了する。ここで、ＭＯＳＦＥＴ１ｍの閾値Ｖｔｈ２をオン駆動電圧Ｖｏｎと同等に設定することで、時刻t2からＭＯＳＦＥＴ１ｍのゲート電極に印加する電圧レベルはＶｏｎとすることが可能で、図８の構成で必要となる閾値程度の電源を用いた回路が不要となる分、ゲート駆動機構を簡略化できる。
　なお、図１１では時刻t1でＩＧＢＴ２ｉとＭＯＳＦＥＴ２ｍにオン駆動電圧Ｖｏｎを印加しているが、ＩＧＢＴ２ｉのみにオン駆動電圧Ｖｏｎを加えてもよく、t2以降であればＩＧＢＴ２ｉとＭＯＳＦＥＴ２ｍでオン駆動電圧Ｖｏｎを印加するタイミングをわけてもよい。
　なお、以上ではＭＯＳＦＥＴ１ｍ（寄生ダイオード１ｄ）が還流動作中でＩＧＢＴ２ｉおよびＭＯＳＦＥＴ２ｍをオフからオンに切り替える場合を例に説明したが、ＭＯＳＦＥＴ２ｍ（寄生ダイオード２ｄ）が還流動作中でＩＧＢＴ１ｉおよびＭＯＳＦＥＴ１ｍをオフからオンに切り替える場合は、以上の説明と逆のゲート駆動をすることにより逆回復損失を低減できることは言うまでもない。
　本実施例によれば、スイッチング素子として、ＩＧＢＴと、閾値が当該ＩＧＢＴの閾値より高く設定されたＭＯＳＦＥＴとが並列接続された構成を用いた半導体電力変換回路において、還流動作中の素子のゲート電極に閾値程度の電圧を印加することで、還流動作中の素子内部のキャリア密度が減少し、逆回復損失の低減を図ることができる。主たる還流動作期間では、ゲート電圧を印加せず本来の寄生ダイオード特性とすることで、ダイオードの順方向導通損失増大を低く抑えられる。また、主回路に新たな素子を追加することなく実現可能なため、回路規模の増大も低く抑えられる。
　図１２は、本発明の第四の実施の形態（実施例４）であって本発明の半導体電力変換回路を有する半導体装置１１の一構成例を示すブロック図である。半導体装置１１は、直列接続されたＭＯＳＦＥＴ１ｍとＭＯＳＦＥＴ２ｍ、ＭＯＳＦＥＴ７ｍとＭＯＳＦＥＴ８ｍ、ＭＯＳＦＥＴ９ｍとＭＯＳＦＥＴ１０ｍ、それぞれのＭＯＳＦＥＴを駆動するゲート駆動機構３、制御信号や保護機能の信号を処理する論理回路１６、論理回路駆動用のレギュレータ１７を有している。また、入出力端子として、直列接続されたＭＯＳＦＥＴの接続点と負荷との接続端子１２、マイコン等の外部制御装置との接続端子１３、外部電源との接続端子１４、GND端子１５を有している。ゲート駆動機構３は論理回路からの信号を基に、これまでに述べた本発明のゲート駆動電圧を各ＭＯＳＦＥＴのゲート電極に印加する。ここで、ＭＯＳＦＥＴに印加するオン駆動電圧は外部電源を用い、閾値程度のゲート電圧生成には論理回路向けのレギュレータ１７の出力を共用する。
　本実施例によれば、スイッチング素子としてＭＯＳＦＥＴを用いた半導体電力変換回路を有する半導体装置において、還流動作中の素子のゲート電極に閾値程度の電圧を印加することで、還流動作中の素子内部のキャリア密度が減少し、逆回復損失の低減を図ることができ、以て半導体装置の特性向上を図ることができる。主たる還流動作期間では、ゲート電圧を印加せず本来の寄生ダイオード特性とすることで、ダイオードの順方向導通損失増大を低く抑えられる。また、主回路に新たな素子を追加することなく実現可能なため、回路規模の増大も低く抑えられる。
　図１３は、本発明の第五の実施の形態（実施例５）であって本発明の半導体電力変換回路を含む半導体装置１１を用いたモータ駆動装置の一構成例を示すブロック図である。モータ１８、モータ１８に印加される直流電圧源４、ゲート駆動機構用の直流電圧源２０、マイコン１９が半導体装置１１に接続され、システムが構成されている。図中、マイコン１９と半導体装置１１を接続する太線は、複数の信号線を意味する。
　本実施例によれば、スイッチング素子としてＭＯＳＦＥＴを用いた半導体電力変換回路を含む半導体装置を用いたモータ駆動装置において、還流動作中の素子のゲート電極に閾値程度の電圧を印加することで、還流動作中の素子内部のキャリア密度が減少し、逆回復損失の低減を図ることができ、以てモータ駆動装置の特性向上を図ることができる。主たる還流動作期間では、ゲート電圧を印加せず本来の寄生ダイオード特性とすることで、ダイオードの順方向導通損失増大を低く抑えられる。また、主回路に新たな素子を追加することなく実現可能なため、回路規模の増大も低く抑えられる。
　以上、本発明の上記各実施例の説明では、３相インバータ回路を想定し、素子数を６と設定しているが、当然ながら本発明の半導体電力変換回路の素子数は６に限られるものではない。
　その他、この発明は上記実施形態に限定されるものではなく、要旨を変えない範囲で種々変形実施可能である。
　1m　第1のＭＯＳＦＥＴ
　1d　第1のダイオード
　1i　第1のＩＧＢＴ
　2m　第2のＭＯＳＦＥＴ
　2d　第2のダイオード
　2i　第2のＩＧＢＴ
　3　ゲート駆動機構
　4　直流電圧源
　5　負荷インダクタ
　6　負荷
　7m　第3のＭＯＳＦＥＴ
　7d　第3のダイオード
　8m　第4のＭＯＳＦＥＴ
　8d　第4のダイオード
　9m　第5のＭＯＳＦＥＴ
　9d　第5のダイオード
　10m　第6のＭＯＳＦＥＴ
　10d　第6のダイオード
　11　半導体装置
　12　負荷接続端子
　13　論理回路接続端子
　14　外部電源接続端子
　15　GND接続端子
　16　論理回路
　17　レギュレータ
　18　モータ
　19　マイコン
　20　直流電圧源

Claims (6)

  1. 　第一のＭＯＳＦＥＴと、
    　前記第一のＭＯＳＦＥＴと直列に接続された第二のＭＯＳＦＥＴと
    を有する半導体電力変換回路であって、
    　前記第一のＭＯＳＦＥＴが還流動作中の状態にあり、かつ、
    　前記第二のＭＯＳＦＥＴがオフ状態からオン状態に切り替わろうとする状態にある
    場合に、
    　前記第二のＭＯＳＦＥＴのゲート電極に印加される最大電圧以下の電圧を、前記第二のＭＯＳＦＥＴのゲート電圧がオフ状態の電圧から上昇を開始する時刻より前に、前記第一のＭＯＳＦＥＴのゲート電極に印加する
    ゲート駆動機構を更に有する半導体電力変換回路。
  2. 　第一のＭＯＳＦＥＴと、
    　前記第一のＭＯＳＦＥＴと並列に接続された第一のＩＧＢＴと、
    　前記第一のＭＯＳＦＥＴおよび前記第一のＩＧＢＴと直列に接続された第二のＭＯＳＦＥＴと、
    　前記第二のＭＯＳＦＥＴと並列に接続された第二のＩＧＢＴと
    を有する半導体電力変換回路であって、
    　前記第一のＭＯＳＦＥＴが還流動作中の状態にあり、かつ、
    　前記第二のＭＯＳＦＥＴまたは前記第二のＩＧＢＴがオフ状態からオン状態に切り替わろうとする 状態にある
    場合に、
    　前記第二のＭＯＳＦＥＴまたは前記第二のＩＧＢＴのゲート電極に印加される最大電圧以下の電圧を、前記第二のＭＯＳＦＥＴまたは前記第二のＩＧＢＴのゲート電圧がオフ状態の電圧から上昇を開始する時刻より前に、前記第一のＭＯＳＦＥＴのゲート電極に印加する
    ゲート駆動機構を更に有する半導体電力変換回路。
  3. 　請求項２に記載の半導体電力変換回路において、 
    　前記第一および第二のＭＯＳＦＥＴの閾値電圧が、前記第一および第二のＩＧＢＴの閾値電圧より高い
    ことを特徴とする半導体電力変換回路。
  4. 　請求項１乃至３のいずれか一項に記載の半導体電力変換回路を有する
    ことを特徴とする半導体装置。
  5. 　請求項１乃至３のいずれか一項に記載の半導体電力変換回路を用いる
    ことを特徴とするモータ駆動装置。
  6. 　請求項４に記載の半導体装置を用いる
    ことを特徴とするモータ駆動装置。
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