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WO2019087341A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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WO2019087341A1
WO2019087341A1 PCT/JP2017/039640 JP2017039640W WO2019087341A1 WO 2019087341 A1 WO2019087341 A1 WO 2019087341A1 JP 2017039640 W JP2017039640 W JP 2017039640W WO 2019087341 A1 WO2019087341 A1 WO 2019087341A1
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WO
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semiconductor device
mosfet
type column
column region
depth
Prior art date
Application number
PCT/JP2017/039640
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English (en)
French (fr)
Inventor
大輔 新井
北田　瑞枝
浅田　毅
鈴木　教章
村上　晃一
Original Assignee
新電元工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新電元工業株式会社 filed Critical 新電元工業株式会社
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Priority to PCT/JP2018/009591 priority patent/WO2019087424A1/ja
Priority to JP2019549816A priority patent/JP6763095B2/ja
Publication of WO2019087341A1 publication Critical patent/WO2019087341A1/ja
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    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
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    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • the conventional MOSFET 900 has an n-type column region 913 and a p-type column region 915, and a semiconductor substrate 910 having a super junction structure formed by the n-type column region 913 and the p-type column region 915. And a gate electrode 922 formed on the first main surface side of the semiconductor substrate 910 with the gate insulating film 920 interposed therebetween.
  • the MOSFET 900 includes a low resistance semiconductor layer (drain layer) 912, a buffer layer 914, a base region 916, a source region 924, an interlayer insulating film 926, a metal plug 930, a source electrode 934, and a drain electrode. 936 is provided.
  • the depth between the deepest portion of the super junction structure (the n-type column region 913 and the p-type column region 915) and the low resistance semiconductor layer 912 (the depth where the buffer layer 914 exists in the MOSFET 900).
  • the density of crystal defects shows the maximum value (see x in FIG. 13).
  • the conventional MOSFET 900 it is possible to recombine carriers with crystal defects (control the lifetime of carriers) at the time of reverse recovery of the body diode, and as a result, the carriers do not move to the electrode It can be recovered. Therefore, the conventional MOSFET can shorten the reverse recovery time (Trr) to increase the switching speed, and as a result, the reverse recovery charge amount (Qrr) can be reduced and recovery loss is reduced. Become possible MOSFETs.
  • the junction capacitance of the super junction structure is large, and a depletion layer rapidly develops from the pn junction during reverse recovery of the body diode, so the reverse recovery current (Irr) has a peak value ( After passing Irp, there is a tendency to decrease rapidly (dIr / dt increases) (it tends to be hard recovery).
  • the present invention has been made to solve the above-mentioned problems, can reduce recovery loss, and can reduce the conventional semiconductor device (the depth between the deepest portion of the super junction structure and the low resistance semiconductor layer).
  • the oscillation is less likely to occur as compared with the semiconductor device in which the density of crystal defects has a maximum value.
  • Another object of the present invention is to provide a method of manufacturing a semiconductor device for manufacturing a semiconductor device which can reduce recovery loss and is less susceptible to oscillation as compared with the conventional semiconductor device. .
  • a semiconductor device includes a semiconductor substrate having an n-type column region and a p-type column region, wherein a superjunction structure is formed by the n-type column region and the p-type column region, It is a semiconductor device provided with the gate electrode formed via the gate insulating film on the 1st principal surface side, and when it sees along the depth direction in said n type column field and said p type column field, it is local Crystal defects that are denser are generated, and the depth to the deepest part of the super junction structure is Dp with respect to the first main surface, and the depth at which the density of the crystal defects shows the maximum value Where Dd and the half-value width of the density distribution of crystal defects is W, the relationship of 0.25 Dp ⁇ Dd ⁇ 0.95 Dp and 0.05 Dp ⁇ W ⁇ 0.5 Dp is satisfied.
  • a method of manufacturing a semiconductor device includes: a semiconductor substrate having an n-type column region and a p-type column region, wherein a superjunction structure is formed by the n-type column region and the p-type column region; A step of preparing a predetermined structure provided with a gate electrode formed on the first main surface side of the semiconductor substrate via a gate insulating film, the n-type column region of the predetermined structure and the p-type column And a crystal defect generation step of generating a crystal defect so as to locally increase the density when viewed along the depth direction in the region in this order, and in the crystal defect generation step, the first main surface is As a reference, let Dp be the depth to the deepest part of the super junction structure, Dd be the depth at the depth at which the density of the crystal defects shows the maximum value, and W be the half width of the density distribution of the crystal defects. When , And generates the crystal defects so as to satisfy the relation 0.25Dp ⁇ Dd ⁇ 0.95
  • the crystal defect is generated so as to satisfy the relationship of 0.4Dp ⁇ Dd ⁇ 0.9Dp in the crystal defect generation step.
  • the crystal defects are generated so as to satisfy the relationship of (Dp ⁇ Dd)> 0.5W.
  • the crystal defect is generated by He irradiation or proton irradiation in the crystal defect generation step.
  • the dose amount of the He irradiation or the proton irradiation is in the range of 5 ⁇ 10 10 / cm 2 to 2 ⁇ 10 12 / cm 2. preferable.
  • the method for manufacturing a semiconductor device of the present invention preferably further includes an annealing step of annealing at 300 ° C. to 500 ° C. after the crystal defect generation step.
  • the semiconductor device of the present invention in the n-type column region and the p-type column region, crystal defects whose density is locally increased when viewed along the depth direction are generated. Similarly, it is possible to recombine carriers with crystal defects (control the lifetime of carriers) at the time of reverse recovery of the body diode, and as a result, collect carriers even if they do not move to the electrode. Can. Therefore, in the semiconductor device of the present invention, it is possible to shorten the reverse recovery time (Trr) to increase the switching speed, and as a result, it is possible to reduce the reverse recovery charge amount (Qrr) and recover loss. It becomes a semiconductor device which can be reduced.
  • the conventional semiconductor device is satisfied because the relationship of 0.25Dp ⁇ Dd ⁇ 0.95Dp and 0.05Dp ⁇ W ⁇ 0.5Dp (especially 0.25Dp ⁇ Dd ⁇ 0.95Dp) is satisfied.
  • it takes a relatively long time for carriers in the vicinity of the deepest part of the super junction structure to recombine, and suppresses rapid development of the depletion layer from the pn junction during reverse recovery of the body diode. It becomes possible.
  • the semiconductor device according to the present invention is generated by the parasitic inductance component by suppressing the reverse recovery current (Irr) from becoming small rapidly (dIr / dt increases) after passing the peak value (Irp). It is possible to suppress the increase of the induced electromotive force, and as a result, a semiconductor device in which oscillation is less likely to occur as compared with the conventional semiconductor device.
  • the semiconductor device of the present invention can reduce the recovery loss and is less likely to cause oscillation as compared to the conventional semiconductor device.
  • the relationship of 0.25Dp ⁇ Dd ⁇ 0.95Dp and 0.05Dp ⁇ W ⁇ 0.5Dp is satisfied on the basis of the first main surface.
  • the present invention can be applied to various semiconductor devices using a super junction structure, but can be particularly suitably applied to a MOSFET.
  • FIG. 2 is a view for explaining a MOSFET 100 according to a first embodiment.
  • FIG. 1A is a cross-sectional view showing a part of the MOSFET 100 (a part called an active element portion or an active region, hereinafter the same in the case of a part of the MOSFET).
  • FIG. It is a graph which shows distribution of the crystal defect in. 1 (a) is a cross-sectional view showing a part of MOSFET 100, so the left and right ends of FIG. 1 (a) do not indicate the end of MOSFET 100 (the same applies to FIGS. 3 and 5 to 13 described later). is there).
  • FIG. 1 (b) indicates the depth based on the first major surface, and the horizontal axis indicates the density of crystal defects.
  • a broken line connecting x marks marks schematically showing the position where the density of crystal defects is high
  • the graph of FIG. 1 (b) schematically shows the density distribution of crystal defects, and the vertical axis and the horizontal axis do not show specific numerical values.
  • FIGS. 1A and 1B correspond to each other in the depth direction of the semiconductor substrate 110 (the same applies to FIGS.
  • the alternate long and short dashed line with the symbol P1 in FIG. 2 indicates the position of the peak value (Irp) of the reverse recovery current of Comparative Example 1
  • the alternate long and short dashed line with the symbol P2 indicates the peak value of the reverse recovery current of Comparative Example 2.
  • the position of (Irp) indicates the position of the peak value (Irp) of the reverse recovery current of Example 1
  • the dashed-dotted line with the code P3 indicates the position of the reverse recovery current of Example 1.
  • the dashed-dotted line with the code P4 indicates the embodiment.
  • FIG. 6 is a cross-sectional view showing a part of the MOSFET 200 for describing a carrier reservoir.
  • MOSFET 200 two depths at which the density of crystal defects shows the maximum value are described (see symbols Dd1 and Dd2), but this is the depth Dd at which the density of crystal defects shows the maximum value
  • Dd1 and Dd2 two depths at which the density of crystal defects shows the maximum value
  • Dd1 and Dd2 two depths at which the density of crystal defects shows the maximum value
  • the region C in which the carrier pool is likely to be formed and does not indicate that there are two depths at which the density of crystal defects in the MOSFET 200 shows the maximum value.
  • the depth Dd1 at which the density of crystal defects shows the maximum corresponds to the MOSFET 100 according to the first embodiment, and the depth Dd2 at which the density of crystal defects shows the maximum corresponds to the conventional MOSFET 900.
  • a region indicated by a symbol R is a region in which the density of holes (holes) is high (the density of carriers is high), and FIGS. 4 (a) to 4 (e) show time lapse in this order.
  • FIG. 4 is a figure based on the result of the simulation performed on the condition considered to be appropriate. For this reason, FIG.
  • FIG. 4 does not directly apply to all the MOSFETs, but in the case of a MOSFET using a super junction structure, the same tendency as that shown in FIG. 4 is shown.
  • the area shown in FIG. 4 is an area corresponding to the area indicated by reference numeral A in FIG. 3, but FIG. 3 is a schematic view (to give priority to ease of understanding, the size and ratio of the displayed structure are accurate 3 and the structure shown in FIG. 4 do not correspond exactly.
  • the metal plug which is not an essential element in the present invention is not taken into consideration.
  • FIG. 6 is a view for explaining a method of manufacturing a semiconductor device according to the first embodiment; Fig.5 (a) and FIG.5 (b) are each process drawing.
  • FIG.5 (a) and FIG.5 (b) are each process drawing.
  • FIG. 6 is a view for explaining a method of manufacturing a semiconductor device according to the first embodiment; Fig.6 (a) and FIG.6 (b) are each process drawing.
  • FIG. 6 is a view for explaining a MOSFET 101 according to a second embodiment.
  • FIG. 7A is a cross-sectional view showing a part of the configuration of the MOSFET 101
  • FIG. 7B is a graph showing the distribution of crystal defects in the MOSFET 101.
  • the vertical axis of the graph in FIG. 7B indicates the depth based on the first main surface, and the horizontal axis indicates the density of crystal defects.
  • FIG. 10 is a view for explaining a MOSFET 102 according to a third embodiment.
  • FIG. 8A is a cross-sectional view showing a part of the configuration of the MOSFET 102
  • FIG. 8B is a graph showing the distribution of crystal defects in the MOSFET 102.
  • the vertical axis of the graph in FIG. 8B indicates the depth based on the first major surface, and the horizontal axis indicates the density of crystal defects.
  • FIG. 18 is a view for explaining a MOSFET 103 according to a fourth embodiment.
  • FIG. 9A is a cross-sectional view showing a part of the configuration of the MOSFET 103
  • FIG. 9B is a view showing a distribution of crystal defects in the MOSFET 103.
  • FIG. 9B indicates the depth based on the first main surface, and the horizontal axis indicates the density of crystal defects.
  • FIG. 18 is a view for explaining a MOSFET 104 according to a fifth embodiment.
  • FIG. 10A is a cross-sectional view showing a part of the configuration of the MOSFET 104
  • FIG. 10B is a view showing a distribution of crystal defects in the MOSFET 104.
  • the vertical axis of the graph in FIG. 10B indicates the depth based on the first main surface, and the horizontal axis indicates the density of crystal defects.
  • FIG. 10 is a cross-sectional view showing a part of the configuration of a MOSFET 105 in accordance with a first modification
  • FIG. 16 is a cross-sectional view showing a part of the configuration of a MOSFET 106 according to Modification 2
  • FIG. 16 is a cross-sectional view showing a part of the configuration of a conventional MOSFET 900.
  • Embodiment 1 Configuration of Semiconductor Device (MOSFET 100)
  • the semiconductor device according to the first embodiment is a MOSFET, and the MOSFET is referred to as a MOSFET 100.
  • the MOSFET 100 according to the first embodiment has an n-type column region 113 and a p-type column region 115, and the n-type column region 113 and the p-type column region 115 constitute a super junction structure.
  • the MOSFET is provided with the semiconductor substrate 110 and the gate electrode 122 formed on the first main surface side of the semiconductor substrate 110 with the gate insulating film 120 interposed therebetween.
  • the withstand voltage between the drain and the source of the MOSFET 100 is 300 V or more, for example, 600 V.
  • the “super junction structure” in the present specification refers to a structure in which n-type column regions and p-type column regions are alternately and repeatedly arranged when viewed in a predetermined cross section.
  • the MOSFET 100 includes a source region 124, an interlayer insulating film 126, a metal plug 130, a source electrode 134, and a drain electrode 136 in addition to the components described above.
  • the semiconductor substrate 110 of the MOSFET 100 further includes a low resistance semiconductor layer 112, a buffer layer 114, and a base region 116.
  • the first main surface is the surface of the semiconductor substrate (a portion composed of a semiconductor) 110.
  • the interface between base region 116 and interlayer insulating film 126 is the first main surface.
  • the low resistance semiconductor layer 112 in the MOSFET 100 is n + -type.
  • the thickness of the low resistance semiconductor layer 112 is, for example, in the range of 100 ⁇ m to 400 ⁇ m.
  • the impurity concentration of the low resistance semiconductor layer 112 is, for example, in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • n-type column region 113 and p-type column region 115 have the same cross-sectional shape and are arranged at equal intervals.
  • the cross sectional shapes of the n-type column region and the p-type column region may not be the same as long as the effect as the super junction structure can be obtained, and the arrangement may not be equal.
  • the impurity concentration of the n-type column region 113 and the p-type column region 115 is, for example, in the range of 5 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
  • the total amount of impurities in the n-type column region 113 and the total amount of impurities in the p-type column region 115 may be the same or different.
  • the n-type column region 113 and the buffer layer 114 are integrally formed to constitute an n-type semiconductor layer.
  • the thickness of the n-type semiconductor layer is, for example, in the range of 5 ⁇ m to 120 ⁇ m.
  • the base region 116 is p + -type, and is formed on the surfaces of the n-type column region 113 and the p-type column region 115.
  • the depth position of the deepest portion based on the first main surface of the base region 116 is, for example, in the range of 0.5 ⁇ m to 4.0 ⁇ m.
  • the impurity concentration of the base region 116 is, for example, in the range of 5 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • Gate electrode 122 is buried in the inner peripheral surface of a trench (not shown) through the gate insulating film 120, which is formed to a depth position which penetrates base region 116 and reaches n-type column region 113. It is formed as. The depth of the trench is, for example, 3 ⁇ m.
  • the gate insulating film 120 is made of, for example, a silicon dioxide film formed by a thermal oxidation method, and has a thickness of, for example, 100 nm.
  • the gate electrode 122 is made of low resistance polysilicon formed by the CVD method and the ion implantation method.
  • Source region 124 is n + -type, and is disposed on the surface of base region 116 and formed so as to be partially exposed on the inner circumferential surface of the trench.
  • the depth position of the deepest portion based on the first major surface of the source region 124 can be, for example, in the range of 0.1 ⁇ m to 0.4 ⁇ m.
  • the impurity concentration of the source region 124 can be, for example, in the range of 5 ⁇ 10 19 cm ⁇ 3 to 2 ⁇ 10 20 cm ⁇ 3 .
  • the interlayer insulating film 126 is formed to cover the base region 116, the gate insulating film 120, the gate electrode 122, and the source region 124.
  • the interlayer insulating film 126 is made of, for example, a PSG film having a thickness of 1000 nm formed by the CVD method.
  • the metal plug 130 is formed by filling a predetermined metal inside a contact hole (not shown) which penetrates the interlayer insulating film 126 and reaches the base region 116. At the bottom of the metal plug 130, ap ++ -type diffusion region having a higher impurity concentration than the base region 116 may be formed.
  • the stripe width of the contact hole and the metal plug is, for example, 0.5 ⁇ m.
  • a barrier metal (not shown) is formed on the inner surface of the contact hole, and the metal plug 130 is, for example, filled with tungsten in the inside of the contact hole via the barrier metal.
  • the source electrode 134 is formed on the interlayer insulating film 126 (surface), and is electrically connected to the base region 116 and the source region 124 through the metal plug 130.
  • the source electrode 134 is made of, for example, an aluminum-based metal (for example, an Al—Cu-based alloy) having a thickness of, for example, 4 ⁇ m, which is formed by sputtering.
  • the drain electrode 136 is formed on (the surface of) the low resistance semiconductor layer 112.
  • the drain electrode 136 is formed of a multilayer metal film such as Ti—Ni—Au. The total thickness of the multilayer metal film is, for example, 0.5 ⁇ m.
  • the “depth to the deepest part of the super junction structure” in the present specification means the deepest part of the region where the n-type column region and the p-type column region constitute the super junction structure with reference to the first main surface. It means the depth to the department. For this reason, the depth to the deepest part of the super junction structure is substantially the same as the depth to the deepest part of the n-type column region and the p-type column region where the maximum depth is shallow. Therefore, in the first embodiment, the depth to the deepest portion of the super junction structure is the same as the depth to the deepest portion of the p-type column region 115.
  • the depth of the super junction structure also includes the depth of base region 116.
  • the depth to the deepest part of the super junction structure includes the depth to the deepest part of the super junction structure since the depth of the base region is very shallow compared to the deepest depth of the trench gate structure including the gate electrode. There is no problem even if
  • crystal defects whose density is locally increased when viewed in the depth direction are generated by He irradiation or proton irradiation as described in the method for manufacturing a semiconductor device described later.
  • irradiation refers to implanting ionized He and protons (hydrogen ions) into a target (a part to be a semiconductor substrate after manufacture) in order to generate crystal defects.
  • the MOSFET 100 according to the first embodiment further satisfies the relationship of 0.4Dp ⁇ Dd ⁇ 0.9Dp.
  • the MOSFET 100 according to the first embodiment also satisfies the relationship of (Dp ⁇ Dd)> 0.5 W.
  • Dd in Embodiment 1 is 0.6 Dp.
  • W in the first embodiment is 0.3 Dp.
  • Dp-Dd in the first embodiment is 0.4 Dp, and 0.5 W is specifically 0.15 Dp.
  • FIG. 1 (a) the display of FIG. 1 (a). The same applies to FIGS. 3 and 7 (a) to 10 (a) described later.
  • the MOSFET in the following description has basically the same configuration as the MOSFET 100 according to the first embodiment except for the presence or absence or position of the crystal defect. Further, in the case of a MOSFET in which crystal defects are generated, the condition of 0.05 Dp ⁇ W ⁇ 0.5 Dp is satisfied.
  • the graph of Comparative Example 1 relates to a MOSFET having a super junction structure and no crystal defect generated. From the graph of Comparative Example 1, the reverse recovery current (Irr) sharply decreases after passing the peak value (Irp, see the intersection of the graph of Comparative Example 1 and the dashed-dotted line indicated by P1) (dIr / dt Can be found out (hard recovery). Further, from the graph of Comparative Example 1, it is also understood that the reverse recovery charge amount (Qrr) is also relatively large because the peak value (Irp) of the reverse recovery current is relatively large and the reverse recovery time (Trr) is relatively long. .
  • the peak value of the reverse recovery current (Irp, see the intersection of the graph of Comparative Example 2 and the alternate long and short dashed line shown by P2) becomes smaller and the reverse recovery time ( Although Trr) is also shortened and the reverse recovery charge amount (Qrr) can be greatly reduced, the time change rate of reverse recovery current after passing the peak value (Irp) of reverse recovery current as compared with Comparative Example 1 (Irr) It can be seen that dIr / dt) has become large (hard recovery).
  • the peak value of the reverse recovery current Irp, see the point of intersection of the graph of Example 1 and the alternate long and short dashed line indicated by P3 becomes smaller as compared to the graph of Comparative Example 1. It can be seen that the reverse recovery time (Trr) is shortened and the reverse recovery charge amount (Qrr) can be reduced.
  • the density of crystal defects is the maximum value
  • the depth at which the depth Dd is 0.25 Dp indicates a substantial difference (significant difference when viewed as a product) between the MOSFET in which no crystal defect is generated and the depth at which the crystal defect is not generated.
  • the reverse recovery time (Trr) is further shortened and the reverse recovery charge amount (Qrr) is further reduced as the
  • the time change rate (dIr / dt) of the reverse recovery current after passing the peak value (Irp) of the reverse recovery current is further smaller than that in the first embodiment.
  • generation of oscillation after reverse recovery can be suppressed.
  • the MOSFET has basically the same configuration as the MOSFET 100 according to the first embodiment except for the presence or absence or position of a crystal defect, unless otherwise specified.
  • the depth region between the deepest portion of the super junction structure and the low-resistance semiconductor layer (the depth region from the bottom of the p-type column region to the n-type buffer layer) will be described by the reason and mechanism described below.
  • carrier accumulation is formed.
  • the MOSFET 200 shown in FIG. 3 is for describing the relationship between the depth Dp at which the density of crystal defects shows the maximum value and the carrier accumulation.
  • An area indicated by reference C in FIG. 3 is an area in which a carrier reservoir is easily formed. The formation of the carrier reservoir will be further described with reference to FIG.
  • the conductivity modulation causes the same number of electrons and holes to be distributed over the entire area of the n-type column region, the p-type column region, and the buffer layer. (See FIG. 4 (a)).
  • the holes escape to the first main surface side, and the electrons escape to the side opposite to the first main surface (see FIGS. 4B to 4E).
  • holes are the rate-limiting factor of carrier loss. Since the holes are removed from the first main surface side, a region close to the side opposite to the first main surface (relatively far from the first main surface), that is, near the deepest portion of the super junction structure and the low resistance semiconductor layer In the inter-deep region (deep region from near the bottom of the p-type column region to the n-type buffer layer), holes are left until the end (see FIG. 4E).
  • electrons will also remain in approximately the same number in a region of similar depth. By the above mechanism, the remaining holes and electrons form a "carrier pool".
  • the carrier is removed little by little from the carrier reservoir formed as described above, whereby the time change rate (dIr /) of the reverse recovery current after passing the peak value (Irp) of the reverse recovery current. dt) can be reduced.
  • the reverse recovery current (Irr) sharply decreases, so the time rate of change of the reverse recovery current after passing the peak value (Irp) (dIr) / dt) becomes large and causes oscillation.
  • the depth Dd at which the density of crystal defects shows the maximum value is 0.95 Dp or more, particularly in the depth region between the deepest portion of the super junction structure and the low resistance semiconductor layer (see Dd2 in FIG. 3). While it is convenient to promote the recombination of electrons and holes with crystal defects and shorten the reverse recovery time (Trr), the lifetime of carriers in the carrier pool becomes too short, and reverse recovery current Since the time rate of change (dIr / dt) of the reverse recovery current after passing the peak value (Irp) of the above becomes large, oscillation tends to occur.
  • the reverse recovery characteristics are strongly influenced by the density and position of the crystal defects, and the density And the influence of variations in position will be significant. For this reason, when the depth Dd at which the density of crystal defects shows the maximum value is 0.95 Dp or more, it is conceivable that the reverse recovery characteristics largely change for each semiconductor device, which is not suitable for mass production of semiconductor devices. It may be
  • the crystal defects will be present on the first main surface side of the region where carrier accumulation tends to occur ( (See Dd1 in FIG. 3.))
  • Carriers in the vicinity of the deepest portion of the super junction structure are larger than those of the conventional semiconductor device because crystal defects do not promote rapid recombination of carriers remaining in the carrier pool. The time until recombination becomes relatively long, and it is possible to suppress the rapid development of the depletion layer from the pn junction at the time of reverse recovery of the body diode.
  • the semiconductor device according to the present invention is generated by the parasitic inductance component by suppressing the reverse recovery current (Irr) from becoming small rapidly (dIr / dt increases) after passing the peak value (Irp). It is possible to suppress the increase of the induced electromotive force, and as a result, a semiconductor device in which oscillation is less likely to occur as compared with the conventional semiconductor device.
  • the low resistance semiconductor layer 112 is originally in a region where the carrier lifetime is short, so the effect of performing lifetime control is substantially It is not possible to obtain the meaning of forming crystal defects. In this case, it is considered that the reverse recovery characteristics are almost the same as in the case where no crystal defect is generated.
  • the MOSFET with the depth Dd at which the density of crystal defects shows the maximum value as the depth between the bottom of the super junction structure (near the bottom of the p-type column region) and the low resistance semiconductor layer is It is not impossible to use it.
  • There is no or less need to suppress the occurrence of oscillation in the structure or application of the MOSFET (such as the configuration of the circuit), and reverse recovery time (Trr), reverse recovery peak current (Irp) and reverse recovery charge If (Qrr) is as small as possible, it can be used practically enough.
  • the path of the reverse recovery current of the free wheeling diode passes through the reactor, so that the steep current change is suppressed by the reactor. In this case, the need to suppress the occurrence of oscillation can be said to be low.
  • the range of Dd is set to 0.25 Dp ⁇ Dd ⁇ 0.95 Dp.
  • 0.4Dp ⁇ Dd ⁇ 0.9Dp was set as a preferable range that can be appropriately derived from the above findings.
  • W ⁇ 0.5 Dp is defined as wide range of p-type column region and n-type column region (including buffer layer when buffer layer is present) when distribution of crystal defects is too wide. Because the carriers recombine over time, the reverse recovery current (Irr) eventually decreases more rapidly after passing the peak value (Irp) (dIr / dt increases). Further, the reason that 0.05 Dp ⁇ W is because, when the distribution of crystal defects is too narrow, a region where carriers are recombined can not be sufficiently secured.
  • the method of manufacturing the semiconductor device according to the first embodiment is a method for manufacturing the MOSFET 100 according to the first embodiment.
  • the method of manufacturing a semiconductor device includes a preparation step S1, a crystal defect generation step S2, an annealing step S3, a back grind step S4, and a drain electrode formation step S5 in this order.
  • the preparation step S1 is a semiconductor having an n-type column region 113 and a p-type column region 115 and having a super junction structure formed by the n-type column region 113 and the p-type column region 115.
  • This is a step of preparing a predetermined structure 100 a including the base 110 and the gate electrode 122 formed on the first main surface side of the semiconductor base 110 via the gate insulating film 120.
  • the "predetermined structure” refers to one in which at least a crystal defect is not generated as compared with the semiconductor device of the present invention. If a predetermined structure includes a semiconductor substrate in which a super junction structure is formed by an n-type column region and a p-type column region, and a gate electrode formed via a gate insulating film, crystal defects are generated. In addition to the above, the semiconductor device of the present invention may not have the components to be present.
  • predetermined structure 110a in the first embodiment has no drain electrode 136 other than generation of crystal defects.
  • a portion (see reference numeral 112 a) which becomes the low resistance semiconductor layer 112 when the MOSFET 100 is formed is thicker than the low resistance semiconductor layer 112 of the MOSFET 100. It can also be said that the predetermined structure 110 a is one in which the structure on the first main surface side in the MOSFET 100 is completed.
  • the preparation step S1 can be performed in the same manner as the known method of manufacturing a semiconductor device (MOSFET).
  • MOSFET semiconductor device
  • the predetermined structure 110a can be prepared. Since each process can be implemented by a known method, detailed description is omitted.
  • the drain electrode 136 is not formed in the preparation step S1. Further, the thickness of the portion 112a to be the low resistance semiconductor layer 112 can be adjusted, for example, by grinding the thickly formed n + -type semiconductor layer by a conventional back grinding.
  • the crystal defects are formed such that the density is locally increased in the n-type column region 113 and the p-type column region 115 when viewed along the depth direction.
  • the depth to the deepest part of the super junction structure (the depth of the p-type column region 115) is Dp with reference to the first main surface, and the depth at which the density of crystal defects shows the maximum Assuming that the depth of the crystal position is Dd and the half width of the density distribution of crystal defects is W, the crystal satisfies the relationship of 0.25Dp ⁇ Dd ⁇ 0.95Dp and 0.05Dp ⁇ W ⁇ 0.5Dp. Generate defects.
  • crystal defects are generated so as to satisfy the relationship of 0.4Dp ⁇ Dd ⁇ 0.9Dp.
  • the crystal defects are generated so as to satisfy the relationship of (Dp ⁇ Dd)> 0.5W.
  • Dd is 0.6 Dp.
  • crystal defects are generated by He irradiation or proton irradiation from the side opposite to the first main surface.
  • the depth Dd at which the density of crystal defects shows the maximum value is adjusted, for example, by He irradiation or proton irradiation energy and the absorber 300 (a member that adjusts the range by passing He or proton).
  • the absorber 300 is made of, for example, aluminum.
  • the absorber 300 may not necessarily be used to adjust the depth Dd at which the density of crystal defects shows the maximum value (adjustment of the range of ion species).
  • the distance along the depth direction from the surface (back surface) opposite to the first main surface of the portion 112a to be the low resistance semiconductor layer 112 to the depth Dd at which the density of crystal defects shows the maximum value is taken as Dbd.
  • the absorber 300 is required when the relationship of Rp> Dbd is satisfied.
  • the absorber 300 has a thickness such that the amount of deceleration of the ion species in the absorber 300 is effectively equal to the amount of deceleration in silicon of the thickness determined by Rp-Dbd (the thickness determined by the conversion coefficient).
  • the absorber The thickness of 300 is set slightly thinner than the thickness determined by Rp-Dbd.
  • the depth Dd at which the density of crystal defects exhibits the maximum value can not be appropriately adjusted by the absorber 300, so the thickness of the portion 112a to be the low resistance semiconductor layer 112 is back It is necessary to thin it with grind etc.
  • the half value width of the density distribution of crystal defects can be adjusted by the energy of He irradiation or proton irradiation. By reducing the energy, the half value width of the density distribution of crystal defects can be reduced, and by increasing the energy value, the half value width of the density distribution of crystal defects can be increased.
  • the dose of He irradiation or proton irradiation is in the range of 5 ⁇ 10 10 pieces / cm 2 to 2 ⁇ 10 12 pieces / cm 2 .
  • the energy of He irradiation or proton irradiation varies depending on the thickness of the predetermined structure 110 a and the type of ion used, but in general, it can be, for example, 1 MeV to 40 MeV.
  • main ion species that can be used for He irradiation 3 He 2+ , 4 He 2+ , 3 He + and 4 He + can be mentioned.
  • the annealing step S3 is a step of annealing at 300 ° C. to 500 ° C. (not shown).
  • the annealing can eliminate undesirable crystal defects caused by He irradiation or proton irradiation and adjust the density of crystal defects.
  • the annealing time is preferably 0.5 hours to 5 hours, and more preferably 1 hour to 2 hours, from the viewpoint of sufficiently obtaining the effect of annealing and from the viewpoint of sufficiently leaving crystal defects. .
  • the annealing temperature is set to 350 ° C. or less in order to prevent deterioration of the polyimide resin. Is preferred.
  • the back grinding step S4 is a step of reducing the thickness of the portion 112a to be the low resistance semiconductor layer 112 to form the low resistance semiconductor layer 112.
  • the back grinding step S4 also has an effect of cleaning the surface of the low resistance semiconductor layer 112. If the thickness of the portion 112 a to be the low resistance semiconductor layer 112 is already appropriate and the surface of the low resistance semiconductor layer 112 is sufficiently clean (adhesion and the like is sufficiently small), The process may be omitted.
  • drain electrode forming step S5 As shown in FIG. 6B, a metal film is formed on the low resistance semiconductor layer 112 to form the drain electrode 136.
  • the MOSFET 100 which is the semiconductor device according to the first embodiment can be manufactured.
  • crystal defects are generated in the n-type column region 113 and the p-type column region 115 where the density is locally increased when viewed along the depth direction.
  • the semiconductor device MOSFET
  • Semiconductor device MOSFET
  • MOSFET 100 in accordance with the first embodiment, carriers satisfy the relationship of 0.25Dp ⁇ Dd ⁇ 0.95Dp, and therefore carriers near the deepest portion of the super junction structure as compared with the conventional semiconductor device (MOSFET).
  • the parasitic inductance component is suppressed by suppressing the reverse recovery current (Irr) from becoming small rapidly (dIr / dt increases) after passing the peak value (Irp). It becomes possible to suppress that the induced electromotive force which generate
  • the MOSFET 100 according to the first embodiment can reduce the recovery loss, and can be a semiconductor device (MOSFET) in which oscillation is less likely to occur compared to the conventional semiconductor device (MOSFET).
  • MOSFET semiconductor device
  • the reverse recovery is achieved by the recombination of carriers over a wide range of the p-type column region and the n-type column region. It becomes possible to prevent the current (Irr) from becoming smaller more rapidly (dIr / dt increases) after passing the peak value (Irp), and the distribution of crystal defects is appropriately secured to carry the carrier. It is possible to control the lifetime of the
  • the recovery loss can be further reduced, and compared with the conventional semiconductor device (MOSFET).
  • MOSFET semiconductor device in which oscillation is less likely to occur can be obtained.
  • crystal defects are generated so as to satisfy the relationship of 0.25Dp ⁇ Dd ⁇ 0.95Dp, so that recovery loss is reduced. It is possible to manufacture a semiconductor device (MOSFET 100) in which oscillation is less likely to occur compared to the conventional semiconductor device (MOSFET).
  • a crystal defect is generated so as to satisfy the relationship of 0.05 Dp ⁇ W ⁇ 0.5 Dp.
  • carriers recombine over a wide range of n and n-type column regions, and as a result, the reverse recovery current (Irr) decreases more rapidly after passing the peak value (Irp) (dIr / dt increases).
  • Manufacturing a semiconductor device (MOSFET 100) that can be prevented, and the distribution of crystal defects can be appropriately maintained (not too narrow) to sufficiently control the lifetime of carriers it can.
  • crystal defects are generated so as to satisfy the relationship of 0.4Dp ⁇ Dd ⁇ 0.9Dp, thereby further reducing the recovery loss.
  • crystal defects are generated so as to satisfy the relationship of (Dp ⁇ Dd)> 0.5 W, so the semiconductor device is deeper than the super junction structure. It is possible to reduce the crystal defects present at the position, and in the end, to prevent the reverse recovery current (Irr) from becoming smaller more rapidly (dIr / dt increases) after passing the peak value (Irp), It becomes possible to manufacture a semiconductor device (MOSFET 100) capable of securing difficulty in occurrence of oscillation.
  • crystal defects are generated by He irradiation or proton irradiation, so that appropriate crystal defects can be generated.
  • the dose amount of He irradiation or proton irradiation is in the range of 5 ⁇ 10 10 pieces / cm 2 to 2 ⁇ 10 12 pieces / cm 2 , It is possible to make the density of the generated crystal defects appropriate.
  • the crystal defect generation step S2 is followed by the annealing step S3 of annealing at 300 ° C. to 500 ° C. It becomes possible to annihilate defects, and it is possible to adjust the density of crystal defects.
  • the MOSFET 101 according to the second embodiment basically has the same configuration as the MOSFET 100 according to the first embodiment, but the depth at which the density of crystal defects exhibits the maximum value is different from that of the MOSFET 100 according to the first embodiment. That is, in the MOSFET 101 according to the second embodiment, as shown in FIG. 7, the depth Dd at which the density of crystal defects indicates the maximum value is shallower than that of the MOSFET 100 according to the first embodiment. Specifically, the depth Dd at which the density of crystal defects in the MOSFET 101 shows the maximum value is 0.25 Dp.
  • the depth at which the density of crystal defects shows the maximum value is, for example, to make the absorber 300 thinner than the crystal defect generation step S2 of the method for manufacturing a semiconductor device according to the first embodiment, or to make the low resistance semiconductor layer 112 a portion 112a. It can be adjusted by reducing the thickness of the
  • the MOSFET 101 according to the second embodiment has a depth at which the density of crystal defects shows the maximum value is different (shallow) from the MOSFET 100 according to the first embodiment, but 0.25 Dp ⁇ D d ⁇ 0.95 Dp and 0. Since the relationship of 05Dp ⁇ W ⁇ 0.5Dp is satisfied, as in the MOSFET 100 according to the first embodiment, recovery loss can be reduced, and oscillation is less likely to occur compared to a conventional semiconductor device (MOSFET). A semiconductor device (MOSFET) can be used.
  • the MOSFET 102 according to the third embodiment basically has the same configuration as the MOSFET 100 according to the first embodiment, but the depth at which the density of crystal defects shows the maximum value is different from that of the MOSFET 100 according to the first embodiment. That is, in the MOSFET 102 according to the third embodiment, as shown in FIG. 8, the depth Dd at which the density of crystal defects shows the maximum value is deeper than the MOSFET 100 according to the first embodiment. Specifically, the depth Dd at which the density of crystal defects in the MOSFET 102 reaches a maximum value is 0.9 Dp.
  • the MOSFET 102 according to the third embodiment does not satisfy the condition of (Dp ⁇ Dd)> 0.5 W, depending on the configuration of the semiconductor device (MOSFET), sufficient effects may be obtained even with the configuration.
  • the density distribution of crystal defects may be narrowed so as to satisfy the condition of (Dp ⁇ Dd)> 0.5 W.
  • the depth at which the density of the crystal defects shows the maximum value is, for example, to make the absorber 300 thicker than the crystal defect generation step S2 of the method of manufacturing the semiconductor device according to the first embodiment, or to make the low resistance semiconductor layer 112 a portion 112a. It can be adjusted by increasing the thickness of the
  • the MOSFET 102 according to the third embodiment has a depth at which the density of crystal defects shows the maximum value is different (deep) from the MOSFET 100 according to the first embodiment, but 0.25 Dp ⁇ D d ⁇ 0.95 Dp and 0. Since the relationship of 05Dp ⁇ W ⁇ 0.5Dp is satisfied, as in the MOSFET 100 according to the first embodiment, recovery loss can be reduced, and oscillation is less likely to occur compared to a conventional semiconductor device (MOSFET). A semiconductor device (MOSFET) can be used.
  • the MOSFET 103 according to the fourth embodiment basically has the same configuration as the MOSFET 100 according to the first embodiment, but the half width W of the density distribution of crystal defects is different from that of the MOSFET 100 according to the first embodiment. That is, in the MOSFET 103 according to the fourth embodiment, as shown in FIG. 9, the half value width W of the density distribution of crystal defects is larger than that of the MOSFET 100 according to the first embodiment.
  • the half value width W of the density distribution of crystal defects in the MOSFET 103 is slightly less than 0.5 Dp.
  • the MOSFET 103 as described above is manufactured by the same method as the method of manufacturing the semiconductor device according to the first embodiment except that a crystal defect is generated so that W is slightly less than 0.5 Dp in the crystal defect generation step. Is possible.
  • the adjustment of W can be performed, for example, by making the implantation energy larger than the method of manufacturing a semiconductor device according to the first embodiment.
  • the MOSFET 103 according to the fourth embodiment has a half width W of the density distribution of crystal defects that is different (large) than that of the MOSFET 100 according to the first embodiment, but 0.25Dp ⁇ Dd ⁇ 0.95Dp and 0.05Dp ⁇ Since the relationship of W ⁇ 0.5 Dp is satisfied, recovery loss can be reduced as in the MOSFET 100 according to the first embodiment, and oscillation is less likely to occur compared to a conventional semiconductor device (MOSFET). (MOSFET).
  • the MOSFET 104 according to the fifth embodiment basically has the same configuration as the MOSFET 100 according to the first embodiment, but the half width W of the density distribution of crystal defects is different from that of the MOSFET 100 according to the first embodiment. That is, in the MOSFET 104 according to the fifth embodiment, as shown in FIG. 10, the half value width W of the density distribution of crystal defects is smaller than that of the MOSFET 100 according to the first embodiment. The half-width W of the density distribution of crystal defects in the MOSFET 104 slightly exceeds 0.05 Dp.
  • the MOSFET 104 as described above is manufactured by the same method as the method of manufacturing a semiconductor device according to the first embodiment except that a crystal defect is generated such that W slightly exceeds 0.05 Dp in the crystal defect generation step. Is possible.
  • the adjustment of the half width W can be performed, for example, by making the implantation energy smaller than the method of manufacturing the semiconductor device according to the first embodiment.
  • the MOSFET 104 according to the fifth embodiment is different (small) in the half width W of the density distribution of crystal defects from the MOSFET 100 according to the first embodiment, but 0.25 Dp ⁇ D d ⁇ 0.95 Dp and 0.05 Dp ⁇ Since the relationship of W ⁇ 0.5 Dp is satisfied, recovery loss can be reduced as in the MOSFET 100 according to the first embodiment, and oscillation is less likely to occur compared to a conventional semiconductor device (MOSFET). (MOSFET).
  • the n-type buffer layer 114 exists between the low resistance semiconductor layer 112 and the n-type column region 113 and the p-type column region 115 (super junction structure). It is not limited to this. As shown in FIG. 11, the low resistance semiconductor layer 112 may be in direct contact with the n-type column region 113 and the p-type column region 115.
  • He irradiation or proton irradiation is performed from the side opposite to the first main surface in the crystal defect generation step S2, but the present invention is not limited to this.
  • He irradiation or proton irradiation may be performed from the first main surface side.
  • the quality of the gate insulating film, the interlayer insulating film, and the passivation film on the first main surface side may be affected by the irradiation, so the opposite side to the first main surface as in the first embodiment. It is preferable to perform He irradiation or proton irradiation.
  • the back grinding step S4 and the drain electrode forming step S5 are performed after the crystal defect generating step S2, but the present invention is not limited to this.
  • the back grinding step S4 and the drain electrode formation step S5 may be performed before the crystal defect generation step S2.
  • the present invention has been described using a so-called trench gate type MOSFET, but the present invention is not limited to this.
  • the present invention can also be applied to a so-called planar gate type MOSFET.
  • the MOSFET 106 according to the second modification shown in FIG. 12 includes a semiconductor substrate 111 corresponding to a planar gate MOSFET, a gate insulating film 140, a gate electrode 142, and an interlayer insulating film 144.
  • the present invention has been described using a MOSFET provided with the metal plug 130, but the present invention is not limited to this.
  • the present invention can also be applied to MOSFETs that do not have metal plugs.
  • the semiconductor device is a MOSFET, but the present invention is not limited to this.
  • the present invention can be applied to other semiconductor devices such as a diode, an IGBT, a thyristor, a triac, etc. as long as the semiconductor device has a super junction structure.

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Abstract

ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備え、ｎ型コラム領域１１３及びｐ型コラム領域１１５には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、第１主面を基準として、スーパージャンクション構造の最深部までの深さをＤｐとし、結晶欠陥の密度が最大値を示す深さをＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たす半導体装置であるＭＯＳＦＥＴ１００。また、当該半導体装置の製造方法。　本発明に係る半導体装置は、リカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　従来、スーパージャンクション構造を用いたＭＯＳＦＥＴであって、Ｈｅ照射による結晶欠陥が形成されたものが知られている（例えば、特許文献１参照。）。
　従来のＭＯＳＦＥＴ９００は、図１３に示すように、ｎ型コラム領域９１３及びｐ型コラム領域９１５を有し、ｎ型コラム領域９１３及びｐ型コラム領域９１５でスーパージャンクション構造が構成された半導体基体９１０と、半導体基体９１０の第１主面側にゲート絶縁膜９２０を介して形成されたゲート電極９２２とを備える。
　なお、ＭＯＳＦＥＴ９００は、上記した構成要素の他に、低抵抗半導体層（ドレイン層）９１２、バッファ層９１４、ベース領域９１６、ソース領域９２４、層間絶縁膜９２６、金属プラグ９３０、ソース電極９３４及びドレイン電極９３６を備える。
　また、従来のＭＯＳＦＥＴ９００においては、スーパージャンクション構造（ｎ型コラム領域９１３及びｐ型コラム領域９１５）の最深部と低抵抗半導体層９１２との間の深さ（ＭＯＳＦＥＴ９００においてはバッファ層９１４が存在する深さ）において、結晶欠陥の密度が最大値を示す（図１３の×印参照。）。
　従来のＭＯＳＦＥＴ９００によれば、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを回収することができる。このため、従来のＭＯＳＦＥＴは、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能なＭＯＳＦＥＴとなる。
特開２０１５－１３５９８７号公報
　ところで、一般に、スーパージャンクション構造を有するＭＯＳＦＥＴにおいては、スーパージャンクション構造の接合容量が大きく、ボディダイオードの逆回復時にはｐｎ接合から空乏層が急速に進展するため、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ/ｄｔが大きくなる）傾向がある（ハードリカバリとなる傾向がある）。
　また、従来のＭＯＳＦＥＴ９００のようにスーパージャンクション構造（ｎ型コラム領域及びｐ型コラム領域）の最深部と低抵抗半導体層との間の深さにおいて結晶欠陥の密度が最大値を示すＭＯＳＦＥＴにおいては、キャリアのライフタイムが短くなりすぎることに起因して、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなる。
　逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなると、寄生インダクタンス成分（Ｌｓ）によって発生する誘導起電力（Ｖ＝Ｌｓ×ｄＩｒ／ｄｔ）が大きくなり、発振が発生しやすくなる。つまり、スーパージャンクション構造を有するＭＯＳＦＥＴには発振が発生しやすいという問題があり、従来のＭＯＳＦＥＴ９００のような結晶欠陥が形成されたＭＯＳＦＥＴには発振が一層発生しやすいという問題がある。
　なお、ＭＯＳＦＥＴ以外のスーパージャンクション構造を有する半導体装置（例えば、ダイオード）の場合においても、上記と同様の傾向があると考えられる。
　本発明は上記した問題を解決するためになされたものであり、リカバリ損失を低減することができ、かつ、従来の半導体装置（スーパージャンクション構造の最深部と低抵抗半導体層との間の深さにおいて、結晶欠陥の密度が最大値となる半導体装置）と比較して発振が発生しにくい半導体装置を提供することを目的とする。また、本発明は、リカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置を製造するための半導体装置の製造方法を提供することも目的とする。
［１］本発明の半導体装置は、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える半導体装置であって、前記ｎ型コラム領域及び前記ｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことを特徴とする。
［２］本発明の半導体装置においては、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことが好ましい。
［３］本発明の半導体装置においては、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすことが好ましい。
［４］本発明の半導体装置の製造方法は、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さ位置の深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする。
［５］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように前記結晶欠陥を生成することが好ましい。
［６］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程では、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成することが好ましい。
［７］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することが好ましい。
［８］本発明の半導体装置の製造方法においては、前記Ｈｅ照射又は前記プロトン照射のドーズ量は、５×１０１０個／ｃｍ２～２×１０１２個／ｃｍ２の範囲内にあることが好ましい。
［９］本発明の半導体装置の製造方法においては、前記結晶欠陥生成工程の後に、３００℃～５００℃でアニールを行うアニール工程をさらに含むことが好ましい。
　本発明の半導体装置によれば、ｎ型コラム領域及びｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されているため、従来の半導体装置と同様に、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを回収することができる。このため、本発明の半導体装置は、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能な半導体装置となる。
　また、本発明の半導体装置によれば、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐ（特に０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐ）の関係を満たすため、従来の半導体装置と比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。その結果、本発明の半導体装置は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後急激に小さくなる（ｄＩｒ/ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。
　従って、本発明の半導体装置は、リカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。
　本発明の半導体装置の製造方法によれば、結晶欠陥生成工程では、第１主面を基準として、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成するため、上記したようにリカバリ損失を低減することができ、かつ、従来の半導体装置と比較して発振が発生しにくい半導体装置を製造することができる。
　なお、本発明はスーパージャンクション構造を用いた種々の半導体装置に適用することができるが、ＭＯＳＦＥＴに特に好適に適用することができる。
実施形態１に係るＭＯＳＦＥＴ１００を説明するために示す図である。図１（ａ）はＭＯＳＦＥＴ１００の一部（能動素子部やアクティブ領域といわれる部分の一部。以下、ＭＯＳＦＥＴの一部という場合において同じ。）を示す断面図であり、図１（ｂ）はＭＯＳＦＥＴ１００における結晶欠陥の分布を示すグラフである。図１（ａ）はＭＯＳＦＥＴ１００の一部を示す断面図であるため、図１（ａ）の左右両端はＭＯＳＦＥＴ１００の末端を示すものではない（後述する図３及び図５～図１３においても同様である）。図１（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。図１（ａ）における、×印（結晶欠陥の密度が高い位置を模式的に示す印）を結ぶ破線は、結晶欠陥の密度が最大値を示す深さＤｐを視覚的にわかりやすくするための補助線であり、構造を示すものではない（後述する他のＭＯＳＦＥＴの一部を示す断面図においても同様である。）。図１（ｂ）のグラフは、結晶欠陥の密度分布を模式的に示したものであり、縦軸及び横軸は具体的な数値を示すものではない。ただし、図１（ａ）と図１（ｂ）とは半導体基体１１０の深さ方向において対応している（後述する図７～図１０においても同様である）。 ボディダイオードの逆回復時における、結晶欠陥の密度が最大値を示す深さＤｄと逆回復電流（Ｉｒｒ）との関係を説明するためのグラフである。なお、図２のグラフは、適切と考えられる条件で行った実験の実測値である。このため、図２のグラフは全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、後述する各比較例及び各実施例の構成に該当するＭＯＳＦＥＴであれば、図２に示したグラフと同様の傾向を示す。図２のグラフの縦軸は電流（正方向を順方向とする。単位：アンペア）を示し、横軸は時間（単位：秒）を示す。図２における各グラフの右側にある矢印は、各グラフのおおよそのｄＩｒ/ｄｔ（逆回復電流のピーク値（Ｉｒｐ）を過ぎた後のグラフのおおよその傾き）を示すものである。図２における符号Ｐ１を付した一点鎖線は比較例１の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ２を付した一点鎖線は比較例２の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ３を付した一点鎖線は実施例１の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ４を付した一点鎖線は実施例２の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものである。 キャリア溜まりについて説明するための、ＭＯＳＦＥＴ２００の一部を示す断面図である。なお、ＭＯＳＦＥＴ２００においては、結晶欠陥の密度が最大値を示す深さが２つ記載されている（符号Ｄｄ１及び符号Ｄｄ２参照。）が、これは、結晶欠陥の密度が最大値を示す深さＤｄとキャリア溜まりが形成されやすい領域Ｃとの位置関係を説明するためのものであり、ＭＯＳＦＥＴ２００において結晶欠陥の密度が最大値を示す深さが２つ存在することを示すものではない。なお、結晶欠陥の密度が最大値を示す深さＤｄ１は実施形態１に係るＭＯＳＦＥＴ１００に対応し、結晶欠陥の密度が最大値を示す深さＤｄ２は従来のＭＯＳＦＥＴ９００に対応する。 キャリア溜まりの形成について説明するために示す図である。符号Ｒで示す領域はホール（正孔）の密度が高い（キャリアの密度が高い）領域であり、図４（ａ）～図４（ｅ）はこの順序で時間経過を表す。なお、図４は、適切と考えられる条件で行ったシミュレーションの結果に基づく図である。このため、図４は全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、スーパージャンクション構造を用いたＭＯＳＦＥＴであれば、図４に示したものと同様の傾向を示す。図４に示す領域は、図３において符号Ａで示す領域に相当する領域であるが、図３は模式図である（理解しやすさを優先するために、表示する構造の寸法や比率が正確ではない図である）ため、図３に示す構造と図４に示す構造とは厳密に一致するものではない。なお、図４に示すシミュレーションにおいては、本発明における必須要素ではない金属プラグについては考慮に入れていない。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。図５（ａ），図５（ｂ）は各工程図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。図６（ａ），図６（ｂ）は各工程図である。 実施形態２に係るＭＯＳＦＥＴ１０１を説明するために示す図である。図７（ａ）はＭＯＳＦＥＴ１０１の一部の構成を示す断面図であり、図７（ｂ）はＭＯＳＦＥＴ１０１における結晶欠陥の分布を示すグラフである。図７（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。 実施形態３に係るＭＯＳＦＥＴ１０２を説明するために示す図である。図８（ａ）はＭＯＳＦＥＴ１０２の一部の構成を示す断面図であり、図８（ｂ）はＭＯＳＦＥＴ１０２における結晶欠陥の分布を示すグラフである。図８（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。 実施形態４に係るＭＯＳＦＥＴ１０３を説明するために示す図である。図９（ａ）はＭＯＳＦＥＴ１０３の一部の構成を示す断面図であり、図９（ｂ）はＭＯＳＦＥＴ１０３における結晶欠陥の分布を示す図である。図９（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。 実施形態５に係るＭＯＳＦＥＴ１０４を説明するために示す図である。図１０（ａ）はＭＯＳＦＥＴ１０４の一部の構成を示す断面図であり、図１０（ｂ）はＭＯＳＦＥＴ１０４における結晶欠陥の分布を示す図である。図１０（ｂ）のグラフの縦軸は第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。 変形例１に係るＭＯＳＦＥＴ１０５の一部の構成を示す断面図である。 変形例２に係るＭＯＳＦＥＴ１０６の一部の構成を示す断面図である。 従来のＭＯＳＦＥＴ９００の一部の構成を示す断面図である。
　以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。各図面は模式図であり、必ずしも実際の構造や構成を厳密に反映したものではない。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成及び特徴が同じ構成要素（形状等が完全に同一ではない構成要素を含む。）については、同じ符号を使用し、説明を省略することがある。
［実施形態１］
１．半導体装置（ＭＯＳＦＥＴ１００）の構成
　まず、実施形態１に係る半導体装置について説明する。
　実施形態１に係る半導体装置はＭＯＳＦＥＴであり、当該ＭＯＳＦＥＴをＭＯＳＦＥＴ１００と記載する。
　実施形態１に係るＭＯＳＦＥＴ１００は、図１（ａ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５を有し、ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備える、ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は３００Ｖ以上であり、例えば６００Ｖである。
　本明細書における「スーパージャンクション構造」とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造のことをいう。
　ＭＯＳＦＥＴ１００は、上記した構成要素の他に、ソース領域１２４、層間絶縁膜１２６、金属プラグ１３０、ソース電極１３４及びドレイン電極１３６を備える。また、ＭＯＳＦＥＴ１００の半導体基体１１０は、ｎ型コラム領域１１３及びｐ型コラム領域１１５の他に、低抵抗半導体層１１２、バッファ層１１４及びベース領域１１６を有する。なお、第１主面は、半導体基体（半導体で構成される部分）１１０の表面である。ＭＯＳＦＥＴ１００においては、ベース領域１１６と層間絶縁膜１２６との境界面が第１主面である。なお、上記したＭＯＳＦＥＴ１００の構成要素は、いずれも公知のものであるため、以下の説明においては基本的な事項のみを記載する。
　ＭＯＳＦＥＴ１００における低抵抗半導体層１１２は、ｎ＋型である。低抵抗半導体層１１２の厚さは、例えば１００μｍ～４００μｍの範囲内にある。低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。
　ＭＯＳＦＥＴ１００においては、ｎ型コラム領域１１３及びｐ型コラム領域１１５はそれぞれ同様の断面形状を有し、等間隔で配列されている。なお、スーパージャンクション構造としての効果が得られる限り、ｎ型コラム領域及びｐ型コラム領域の断面形状は同様でなくてもよいし、配列が等間隔でなくてもよい。
　ｎ型コラム領域１１３及びｐ型コラム領域１１５の不純物濃度は、例えば５×１０１３ｃｍ－３～１×１０１６ｃｍ－３の範囲内にある。スーパージャンクション構造としての効果が得られる限り、ｎ型コラム領域１１３の不純物総量とｐ型コラム領域１１５の不純物総量とは、同じでもよいし、異なっていてもよい。
　ＭＯＳＦＥＴ１００においてはｎ型コラム領域１１３とバッファ層１１４とは一体的に形成されており、ｎ型半導体層を構成している。ｎ型半導体層の厚さは、例えば５μｍ～１２０μｍの範囲内にある。
　ベース領域１１６はｐ＋型であり、ｎ型コラム領域１１３及びｐ型コラム領域１１５の表面に形成されている。
　ベース領域１１６の第１主面を基準とした最深部の深さ位置は、例えば０．５μｍ～４．０μｍの範囲内にある。ベース領域１１６の不純物濃度は、例えば５×１０１６ｃｍ－３～１×１０１８ｃｍ－３の範囲内にある。
　ゲート電極１２２は、ベース領域１１６を貫通してｎ型コラム領域１１３に達する深さ位置まで形成されたトレンチ（符号を図示せず）の内周面に、ゲート絶縁膜１２０を介して埋めこまれるように形成されている。
　トレンチの深さは、例えば３μｍである。
　ゲート絶縁膜１２０は、例えば熱酸化法により形成された二酸化珪素膜からなり、厚さは例えば１００ｎｍである。
　ゲート電極１２２は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
　ソース領域１２４はｎ＋型であり、ベース領域１１６の表面に配置されるとともに一部がトレンチの内周面に露出するように形成されている。ソース領域１２４の第１主面を基準とした最深部の深さ位置は、例えば０．１μｍ～０．４μｍの範囲内とすることができる。ソース領域１２４の不純物濃度は、例えば５×１０１９ｃｍ－３～２×１０２０ｃｍ－３の範囲内とすることができる。
　層間絶縁膜１２６は、ベース領域１１６、ゲート絶縁膜１２０、ゲート電極１２２及びソース領域１２４を覆うように形成されている。層間絶縁膜１２６は、ＣＶＤ法により形成された、厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
　金属プラグ１３０は、層間絶縁膜１２６を貫通してベース領域１１６に達するコンタクトホール（符号を図示せず）の内部に所定の金属が充填されてなる。金属プラグ１３０の底面には、ベース領域１１６よりも不純物濃度が高いｐ＋＋型拡散領域が形成されていてもよい。
　コンタクトホール及び金属プラグのストライプ幅は、例えば０．５μｍである。コンタクトホールの内表面には、バリアメタル（図示せず）が形成されており、金属プラグ１３０は、当該バリアメタルを介して、例えばタングステンがコンタクトホールの内部に充填されてなる。
　ソース電極１３４は、層間絶縁膜１２６上（表面）に形成され、金属プラグ１３０を介してベース領域１１６及びソース領域１２４と電気的に接続されている。ソース電極１３４は、スパッタ法により形成された、厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ－Ｃｕ系の合金）からなる。
　ドレイン電極１３６は、低抵抗半導体層１１２上（表面）に形成されている。ドレイン電極１３６は、Ｔｉ－Ｎｉ－Ａｕ等の多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
　ｎ型コラム領域１１３及びｐ型コラム領域１１５には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されている。
　ここで、第１主面を基準として、スーパージャンクション構造の最深部までの深さをＤｐとし、結晶欠陥の密度が最大値を示す深さ（図１の×印参照。）をＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たす（図１（ａ）及び図１（ｂ）参照。）。
　本明細書における「スーパージャンクション構造の最深部までの深さ」とは、第１主面を基準としたときにおける、ｎ型コラム領域とｐ型コラム領域とがスーパージャンクション構造を構成する領域の最深部までの深さのことをいう。このため、スーパージャンクション構造の最深部までの深さは、実質的には、ｎ型コラム領域及びｐ型コラム領域のうち最大深さが浅い方の最深部までの深さと同じである。このため、実施形態１においては、スーパージャンクション構造の最深部までの深さは、ｐ型コラム領域１１５の最深部までの深さと同じである。
　なお、ＭＯＳＦＥＴ１００における第１主面は、ベース領域１１６と層間絶縁膜１２６との境界面であるため、スーパージャンクション構造の深さにはベース領域１１６の深さも含まれる。一般的に、ベース領域の深さはゲート電極を含むトレンチゲート構造の最深部までの深さと比較してごく浅いため、スーパージャンクション構造の最深部までの深さにベース領域１１６の深さも含まれていても問題はない。
　「深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥」は、後述する半導体装置の製造方法に記載するように、Ｈｅ照射又はプロトン照射によって生成されたものである。
　本明細書において「照射」とは、結晶欠陥を生成するために、イオン化したＨｅやプロトン（水素イオン）を対象（製造後に半導体基体となる部分）に打ち込むことをいう。
　実施形態１に係るＭＯＳＦＥＴ１００は、さらに、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たす。
　また、実施形態１に係るＭＯＳＦＥＴ１００は、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係も満たす。
　実施形態１におけるＤｄは、具体的には０．６Ｄｐである。
　実施形態１におけるＷは、具体的には０．３Ｄｐである。
　実施形態１におけるＤｐ－Ｄｄは具体的には０．４Ｄｐであり、０．５Ｗは具体的には０．１５Ｄｐである。
　なお、各図面においては、模式図である（特に、第１主面側の構造をわかりやすくするために、スーパージャンクション構造の深さに対するベース領域１１６の深さの割合を実際よりも大きく表示している）関係上、上記のＤｄ、Ｗ及びＤｐ－Ｄｄに関する数値設定と図１（ａ）の表示とは正確には対応していない。後述する図３、図７（ａ）～図１０（ａ）においても同様である。
　ここで、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐ、さらに、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐとした理由について、図２を用いて説明する。なお、以下の説明におけるＭＯＳＦＥＴは、結晶欠陥の有無又は位置以外については実施形態１に係るＭＯＳＦＥＴ１００と基本的に同様の構成を有する。また、結晶欠陥が生成されているＭＯＳＦＥＴの場合には、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐという条件については満たしているものとする。
　比較例１のグラフは、スーパージャンクション構造を有し、かつ、結晶欠陥が生成されていないＭＯＳＦＥＴに係るものである。比較例１のグラフからは、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ、比較例１のグラフとＰ１で示す一点鎖線との交点を参照。）を過ぎた後急激に小さくなる（ｄＩｒ/ｄｔが大きくなる）ことがわかる（ハードリカバリとなっている）。また、比較例１のグラフからは、逆回復電流のピーク値（Ｉｒｐ）が比較的大きく、逆回復時間（Ｔｒｒ）も比較的長いため、逆回復電荷量（Ｑｒｒ）も比較的大きいこともわかる。
　比較例２のグラフは、結晶欠陥の密度が最大値を示す深さＤｄが、スーパージャンクション構造の最深部より僅かに第１主面側（上記数式でいえばＤｄ＝Ｄｐ～０．９５Ｄｐの間であり、かつ、ほぼ０．９５Ｄｐ）であるＭＯＳＦＥＴに係るものである。比較例２のグラフからは、比較例１と比較して逆回復電流のピーク値（Ｉｒｐ、比較例２のグラフとＰ２で示す一点鎖線との交点を参照。）が小さくなるとともに逆回復時間（Ｔｒｒ）も短くなり、逆回復電荷量（Ｑｒｒ）は大きく低減できているものの、比較例１と比較して逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）が大きくなってしまっている（ハードリカバリとなっている）ことがわかる。また、比較例２のグラフの波形からは、発振が発生していることもわかる。
　発振を抑制するという観点からは、比較例２のように、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐとなる深さをほぼ境目として、結晶欠陥を生成しない場合よりも不利になっていく傾向がある。
　実施例１のグラフは、結晶欠陥の密度が最大値を示す深さＤｄがスーパージャンクション構造（ｐ型コラム領域）の比較的第１主面側（上記数式でいえばＤｄ＝０．２５Ｄｐ程度）であるＭＯＳＦＥＴに係るものである。実施例１のグラフからは、比較例１に係るグラフと比較して、逆回復電流のピーク値（Ｉｒｐ、実施例１のグラフとＰ３で示す一点鎖線との交点を参照。）が小さくなるとともに逆回復時間（Ｔｒｒ）が短縮され、逆回復電荷量（Ｑｒｒ）が低減できていることがわかる。また、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）が比較例１及び比較例２と比較して小さくなっていることもわかる（ソフトリカバリとなっている）。さらに、実施例１のグラフの波形からは、逆回復後の発振の発生も比較例２と比較して抑制できていることもわかる。
　逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）を十分に小さくするという観点からは、実施例１のように、結晶欠陥の密度が最大値を示す深さＤｄが０．２５Ｄｐとなる深さから、結晶欠陥が生成されていないＭＯＳＦＥＴとの間に実質的な差異（製品としてみたときに有意な差異）が生まれてくる。
　実施例２のグラフは、結晶欠陥の密度が最大値を示す深さＤｄがスーパージャンクション構造の中間あたり（上記数式でいえばＤｄ＝０．５Ｄｐ程度）であるＭＯＳＦＥＴに係るものである。実施例２のグラフからは、比較例１や実施例１にかかるグラフと比較して、逆回復電流のピーク値（Ｉｒｐ、実施例２のグラフとＰ４で示す一点鎖線との交点を参照。）が一層小さくなるとともに逆回復時間（Ｔｒｒ）が一層短縮され、逆回復電荷量（Ｑｒｒ）が一層低減できていることがわかる。また、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）が実施例１と比較しても一層小さくなっていることもわかる。さらに、実施例２のグラフの波形からは、逆回復後の発振の発生が抑制できていることもわかる。
　以下、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐ以上、特にＤｐ以上である場合において、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）が一層急激に大きくなることについて、図３及び図４を用いて説明する。なお、以下の説明におけるＭＯＳＦＥＴは、特別な記載がない限り、結晶欠陥の有無又は位置以外については実施形態１に係るＭＯＳＦＥＴ１００と基本的に同様の構成を有するものとする。
　スーパージャンクション構造の最深部付近と低抵抗半導体層との間の深さ領域（ｐ型コラム領域の底部付近からｎ型のバッファ層にかけての深さ領域）には、以下に説明する理由及びメカニズムにより、逆回復時にはいわゆる「キャリア溜まり」が形成される。
　図３に示すＭＯＳＦＥＴ２００は、結晶欠陥の密度が最大値を示す深さＤｐとキャリア溜まりとの関係について説明するためのものである。図３の符号Ｃで示す領域は、キャリア溜まりが形成されやすい領域である。
　キャリア溜まりの形成について、図４を用いてさらに説明する。
　まず、ボディダイオードが順バイアスされ、順方向電流が流れているときには、伝導度変調により、同数の電子とホールとがｎ型コラム領域、ｐ型コラム領域及びバッファ層の全域にわたって充満するように分布する（図４（ａ）参照。）。
　次に、逆回復過程に入ると、ホールは第１主面側に、電子は第１主面とは反対の側に抜けていく（図４（ｂ）～図４（ｅ）参照。）。ここで、電子よりもホールの方が移動の速さが遅いため、ホールがキャリアの抜けの律速要因となる。ホールは第１主面側から抜けるので、第１主面とは反対の側に近い（第１主面から比較的遠い）領域、つまり、スーパージャンクション構造の最深部付近と低抵抗半導体層との間の深さ領域（ｐ型コラム領域の底部付近からｎ型のバッファ層にかけての深さ領域）においては、ホールが最後まで残ることになる（図４（ｅ）参照。）。また、電荷中性条件を満たすために、電子も同様の深さの領域にほぼ同数残ることになる。
　以上のメカニズムにより、残ったホール及び電子が「キャリア溜まり」を形成する。
　このとき、上記のようにして形成されたキャリア溜まりから、少しずつキャリアが抜けるようにすることにより、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）を小さくすることができる。
　しかし、キャリア溜まりに残った電子とホールが再結合してしまうと、逆回復電流（Ｉｒｒ）が急激に減少するため、ピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）が大きくなり、発振の原因となってしまう。
　したがって、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐ以上、特にスーパージャンクション構造の最深部と低抵抗半導体層との間の深さ領域にある場合（図３のＤｄ２参照。）には、結晶欠陥で電子とホールとの再結合を促進し、逆回復時間（Ｔｒｒ）を短縮するのには都合がよい一方で、キャリア溜まりにおけるキャリアのライフタイムが短くなりすぎ、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ/ｄｔ）は大きくなってしまうため、発振が発生しやすくなってしまう。
　また、結晶欠陥の密度が最大値を示す深さＤｄが、キャリア溜まりが形成されやすい領域と重なる場合には、逆回復特性が結晶欠陥の密度や位置に強く影響されるようになり、当該密度や位置のばらつきによる影響が大きく出るようになる。このため、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐ以上とする場合には、半導体装置ごとに逆回復特性が大きく変わってしまうことが考えられ、半導体装置の量産には不向きとなる場合がある。
　一方、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐより小さくした場合には、結晶欠陥はキャリア溜まりが発生しやすい領域の第１主面側に存在するようになることから（図３のＤｄ１参照。）、結晶欠陥がキャリア溜まりに残存するキャリアの急激な再結合を促進することがないため、従来の半導体装置と比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。
　その結果、本発明の半導体装置は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後急激に小さくなる（ｄＩｒ/ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来の半導体装置と比較して発振が発生しにくい半導体装置となる。
　なお、結晶欠陥がｎ＋型の低抵抗半導体層１１２にまで達する場合には、低抵抗半導体層１１２はもともとキャリアのライフタイムが短い領域であることから、ライフタイムコントロールを行うという効果が実質的に得られず、結晶欠陥を形成する意味がなくなってしまう。この場合には、結晶欠陥を生成しない場合とほぼ同様の逆回復特性を有するようになると考えられる。
　念のため記載すると、結晶欠陥の密度が最大値を示す深さＤｄをスーパージャンクション構造の底部付近（ｐ型コラム領域の底部付近）と低抵抗半導体層との間の深さとしたＭＯＳＦＥＴは、実用上使用できないものではない。ＭＯＳＦＥＴの構造又は用途（回路の構成等）において発振の発生を抑制する必要性がない又はその必要性が低く、かつ、逆回復時間（Ｔｒｒ）、逆回復のピーク電流（Iｒｐ）及び逆回復電荷（Ｑｒｒ）が小さければ小さいほどよい場合には、十分実用的に使用することができる。
　例えば、電流不連続型又は電流臨界型の昇圧チョッパでは、フリーホイールダイオードの逆回復電流の経路がリアクトルを通るため、急峻な電流の変化はリアクトルによって抑制される。この場合には、発振の発生を抑制する必要性が低いといえる。
　以上の知見により、Ｄｄの範囲を０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐとした。また、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐを以上の知見から妥当に導き出せる好ましい範囲とした。
　なお、Ｗ＜０．５Ｄｐとしたのは、結晶欠陥の分布が広すぎる場合には、ｐ型コラム領域及びｎ型コラム領域（バッファ層が存在する場合には、バッファ層も含む）の広い範囲にわたってキャリアが再結合するため、結局逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ/ｄｔが大きくなる）ためである。
　また、０．０５Ｄｐ＜Ｗとしたのは、結晶欠陥の分布が狭すぎる場合には、キャリアが再結合する領域を十分に確保することができないためである。
　さらに、好ましい範囲として（Ｄｐ－Ｄｄ）＞０．５Ｗとしたのは、結晶欠陥の密度が最大値を示す深さが深い場合（Ｄｐ－Ｄｄが小さい場合）に結晶欠陥の密度分布であるＷが大きいと、スーパージャンクション構造より深い位置にも結晶欠陥が多く存在することになり、結局、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ/ｄｔが大きくなる）場合があるためである。
２．半導体装置の製造方法
　次に、実施形態１に係る半導体装置の製造方法について説明する。
　実施形態１に係る半導体装置の製造方法は、実施形態１に係るＭＯＳＦＥＴ１００を製造するための方法である。
　実施形態１に係る半導体装置の製造方法は、準備工程Ｓ１と、結晶欠陥生成工程Ｓ２と、アニール工程Ｓ３と、バックグラインド工程Ｓ４と、ドレイン電極形成工程Ｓ５とをこの順序で含む。
　準備工程Ｓ１は、図５（ａ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５を有し、ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備える所定の構造体１００ａを準備する工程である。
　本明細書における「所定の構造体」とは、本発明の半導体装置と比較して少なくとも結晶欠陥が生成されていないものものことをいう。所定の構造体は、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、ゲート絶縁膜を介して形成されたゲート電極とを備えていれば、結晶欠陥が生成されていない他にも、本発明の半導体装置に存在すべき構成要素を備えていなくてもよい。
　実施形態１における所定の構造体１１０ａは、ＭＯＳＦＥＴ１００と比較して、結晶欠陥が生成されていない他にドレイン電極１３６を備えていない。また、ＭＯＳＦＥＴ１００としたときに低抵抗半導体層１１２となる部分（符号１１２ａ参照。）は、ＭＯＳＦＥＴ１００の低抵抗半導体層１１２と比較して厚い。所定の構造体１１０ａは、ＭＯＳＦＥＴ１００における第１主面側の構造が完成されているもの、ということもできる。
　準備工程Ｓ１は、既知の半導体装置（ＭＯＳＦＥＴ）の製造方法と同様にして実施することができる。一例としては、（１）半導体基体１１０を準備する工程、（２）ゲート電極１２２用のトレンチを形成する工程、（３）ゲート電極１２２を形成する工程、（４）ベース領域１１６を形成する工程、（５）ソース領域１２４を形成する工程、（６）層間絶縁膜１２６を形成する工程、（７）金属プラグ１３０用のコンタクトホールを形成する工程、（８）金属プラグ１３０を形成する工程、（９）ソース電極１３４を形成する工程を順番に実施することにより、所定の構造体１１０ａを準備することができる。各工程は既知の方法により実施することが可能であるため、詳細な説明は省略する。
　なお、実施形態１においては、準備工程Ｓ１ではドレイン電極１３６は形成しない。
　また、低抵抗半導体層１１２となる部分１１２ａの厚さは、例えば、厚く形成したｎ＋型の半導体層を常法のバックグラインドにより研削することで調節することができる。
　結晶欠陥生成工程Ｓ２は、図５（ｂ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する工程である。
　結晶欠陥生成工程Ｓ２においては、第１主面を基準として、スーパージャンクション構造の最深部までの深さ（ｐ型コラム領域１１５の深さ）をＤｐとし、結晶欠陥の密度が最大値を示す深さ位置の深さをＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成する。
　実施形態１における結晶欠陥生成工程Ｓ２では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように結晶欠陥を生成する。
　また、実施形態１における結晶欠陥生成工程Ｓ２では、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成する。
　実施形態１における結晶欠陥生成工程Ｓ２では、Ｄｄは、具体的には０．６Ｄｐである。
　結晶欠陥生成工程Ｓ２においては、第１主面とは反対側からのＨｅ照射又はプロトン照射によって結晶欠陥を生成する。
　結晶欠陥の密度が最大値を示す深さＤｄについては、例えば、Ｈｅ照射又はプロトン照射エネルギーとアブソーバー３００（Ｈｅ又はプロトンを通過させることでこれらの飛程を調節する部材。）とにより調節することができる。アブソーバー３００は、例えばアルミニウムからなる。
　なお、結晶欠陥の密度が最大値を示す深さＤｄの調節（イオン種の飛程の調節）には、必ずしもアブソーバー３００を用いなくてもよい。
　まず、低抵抗半導体層１１２となる部分１１２ａの第１主面とは反対の表面（裏面）から、結晶欠陥の密度が最大値を示す深さＤｄまでの深さ方向に沿う距離をＤｂｄとする。Ｈｅ照射又はプロトン照射の所定の照射エネルギーにおける、所定の構造体１１０ａを構成する物質（シリコン）中での飛程Ｒｐが距離Ｄｂｄと等しい、又は、等しくなるように低抵抗半導体層１１２となる部分１１２ａの厚さを調節してある場合には、アブソーバー３００を用いなくても、適切な深さに結晶欠陥を生成することができる。
　アブソーバー３００が必要となるのは、Ｒｐ＞Ｄｂｄの関係を満たす場合である。この場合には、アブソーバー３００中におけるイオン種の減速量が実効的にＲｐ－Ｄｂｄにより求められる厚さ（換算係数により求められる厚さ）のシリコンにおける減速量と等しくなる厚さのアブソーバー３００を用いる。
　例えば、半導体基体１１０を構成する物質がシリコンであり、アブソーバー３００としてアルミニウムからなるものを用いる場合には、シリコンからアルミニウムへの換算係数は１をやや下回る程度であるため、上記したように、アブソーバー３００の厚さは、Ｒｐ－Ｄｂｄにより求められる厚さよりもやや薄く設定する。
　なお、Ｒｐ＜Ｄｂｄである場合には、アブソーバー３００により結晶欠陥の密度が最大値を示す深さＤｄを適切に調節することはできないため、低抵抗半導体層１１２となる部分１１２ａの厚さをバックグラインド等で薄くする必要がある。
　また、結晶欠陥の密度分布の半値幅については、Ｈｅ照射又はプロトン照射のエネルギーにより調節することができる。当該エネルギーを小さくすることで結晶欠陥の密度分布の半値幅を小さくすることができ、大きくすることで結晶欠陥の密度分布の半値幅を大きくすることができる。
　Ｈｅ照射又はプロトン照射のドーズ量は、５×１０１０個／ｃｍ２～２×１０１２個／ｃｍ２の範囲内にある。
　Ｈｅ照射又はプロトン照射のエネルギーは、所定の構造体１１０ａの厚さや用いるイオン種によって異なるが、一般的には、例えば、１ＭｅＶ～４０ＭｅＶとすることができる。
　Ｈｅ照射に用いることができる主なイオン種としては、３Ｈｅ２＋、４Ｈｅ２＋、３Ｈｅ＋及び４Ｈｅ＋を挙げることができる。
　アニール工程Ｓ３は、３００℃～５００℃でアニールを行う工程である（図示せず。）。アニールにより、Ｈｅ照射又はプロトン照射に起因する所望しない結晶欠陥を消滅させるとともに、結晶欠陥の密度を調節することができる。アニールの時間は、アニールの効果を十分に得るという観点及び結晶欠陥を十分に残すという観点からは、０．５時間～５時間とすることが好ましく、１時間～２時間とすることが一層好ましい。
　なお、所定の構造体１００ａ（特に周辺領域）の第１主面側にポリイミド系樹脂が用いられている場合には、ポリイミド系樹脂の変質等を防ぐため、アニールの温度を３５０℃以下とすることが好ましい。
　バックグラインド工程Ｓ４は、図６（ａ）に示すように、低抵抗半導体層１１２となる部分１１２ａの厚さを減らして低抵抗半導体層１１２とする工程である。バックグラインド工程Ｓ４には、低抵抗半導体層１１２の表面を清浄化する効果もある。
　なお、低抵抗半導体層１１２となる部分１１２ａの厚さが既に適正であり、かつ、低抵抗半導体層１１２の表面が十分に清浄である（汚れの付着等が十分に少ない）場合には、本工程は省略してもよい。
　ドレイン電極形成工程Ｓ５は、図６（ｂ）に示すように、低抵抗半導体層１１２上に金属膜を成膜し、ドレイン電極１３６を形成する工程である。
　以上の工程により、実施形態１に係る半導体装置であるＭＯＳＦＥＴ１００を製造することができる。
３．実施形態１に係る半導体装置（ＭＯＳＦＥＴ１００）及び半導体装置の製造方法の効果
　以下、実施形態１に係る半導体装置（ＭＯＳＦＥＴ１００）及び半導体装置の製造方法の効果について記載する。
　実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１３及びｐ型コラム領域１１５には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されているため、従来の半導体装置（ＭＯＳＦＥＴ）と同様に、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを回収することができる。このため、実施形態１に係るＭＯＳＦＥＴ１００は、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能な半導体装置（ＭＯＳＦＥＴ）となる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすため、従来の半導体装置（ＭＯＳＦＥＴ）と比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。その結果、実施形態１に係るＭＯＳＦＥＴ１００は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後急激に小さくなる（ｄＩｒ/ｄｔが大きくなる）ことを抑制することによって、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）となる。
　したがって、実施形態１に係るＭＯＳＦＥＴ１００は、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ/ｄｔが大きくなる）ことを防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保してキャリアのライフタイムを十分に制御することが可能となる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすため、リカバリ損失を一層低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して一層発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
　また、実施形態１に係るＭＯＳＦＥＴ１００によれば、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすため、スーパージャンクション構造より深い位置に存在する結晶欠陥を少なくすることが可能となり、結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ/ｄｔが大きくなる）ことを防ぎ、発振の発生しにくさを確保することが可能となる。
　実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２においては、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすように結晶欠陥を生成するため、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ１００）を製造することができる。
　また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２においては、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成するため、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより結局逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ/ｄｔが大きくなる）ことを防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保して（狭すぎないようにして）キャリアのライフタイムを十分に制御することが可能となる半導体装置（ＭＯＳＦＥＴ１００）を製造することができる。
　また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように結晶欠陥を生成するため、リカバリ損失を一層低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して一層発振が発生しにくい半導体装置（ＭＯＳＦＥＴ１００）を製造することができる。
　また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２では、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすように結晶欠陥を生成するため、スーパージャンクション構造より深い位置に存在する結晶欠陥を少なくすることが可能となり、結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ/ｄｔが大きくなる）ことを防ぎ、発振の発生しにくさを確保することが可能な半導体装置（ＭＯＳＦＥＴ１００）を製造することが可能となる。
　また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２においては、Ｈｅ照射又はプロトン照射によって結晶欠陥を生成するため、適切な結晶欠陥を生成することが可能となる。
　また、実施形態１に係る半導体装置の製造方法によれば、Ｈｅ照射又はプロトン照射のドーズ量は、５×１０１０個／ｃｍ２～２×１０１２個／ｃｍ２の範囲内にあるため、生成する結晶欠陥の密度を適切なものとすることが可能となる。
　また、実施形態１に係る半導体装置の製造方法によれば、結晶欠陥生成工程Ｓ２の後に、３００℃～５００℃でアニールを行うアニール工程Ｓ３をさらに含むため、Ｈｅ照射又はプロトン照射による所望しない結晶欠陥を消滅させることが可能となり、かつ、結晶欠陥の密度を調節することが可能となる。
［実施形態２］
　実施形態２に係るＭＯＳＦＥＴ１０１は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０１においては、図７に示すように、結晶欠陥の密度が最大値を示す深さＤｄが実施形態１に係るＭＯＳＦＥＴ１００よりも浅い。ＭＯＳＦＥＴ１０１における結晶欠陥の密度が最大値を示す深さＤｄは、具体的には０．２５Ｄｐである。
　上記のようなＭＯＳＦＥＴ１０１は、結晶欠陥生成工程においてＤｄ＝０．２５Ｄｐとなるように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
　結晶欠陥の密度が最大値を示す深さは、例えば、実施形態１に係る半導体装置の製造方法の結晶欠陥生成工程Ｓ２よりもアブソーバー３００を薄くすることや、低抵抗半導体層１１２となる部分１１２ａの厚さを薄くすることで調節できる。
　このように、実施形態２に係るＭＯＳＦＥＴ１０１は、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（浅い）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
［実施形態３］
　実施形態３に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態３に係るＭＯＳＦＥＴ１０２においては、図８に示すように、結晶欠陥の密度が最大値を示す深さＤｄが実施形態１に係るＭＯＳＦＥＴ１００よりも深い。ＭＯＳＦＥＴ１０２における結晶欠陥の密度が最大値を示す深さＤｄは、具体的には０．９Ｄｐである。
　なお、実施形態３に係るＭＯＳＦＥＴ１０２は、（Ｄｐ－Ｄｄ）＞０．５Ｗの条件を満たさないが、半導体装置（ＭＯＳＦＥＴ）の構成によっては当該構成でも十分な効果が得られる場合がある。また、実施形態３に相当する半導体装置（ＭＯＳＦＥＴ）において、（Ｄｐ－Ｄｄ）＞０．５Ｗの条件を満たすように、結晶欠陥の密度分布を狭くしてもよい。
　上記のようなＭＯＳＦＥＴ１０２は、結晶欠陥生成工程においてＤｄ＝０．９Ｄｐとなるように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
　結晶欠陥の密度が最大値を示す深さは、例えば、実施形態１に係る半導体装置の製造方法の結晶欠陥生成工程Ｓ２よりもアブソーバー３００を厚くすることや、低抵抗半導体層１１２となる部分１１２ａの厚さを厚くすることで調節できる。
　このように、実施形態３に係るＭＯＳＦＥＴ１０２は、結晶欠陥の密度が最大値を示す深さが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（深い）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
［実施形態４］
　実施形態４に係るＭＯＳＦＥＴ１０３は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態４に係るＭＯＳＦＥＴ１０３においては、図９に示すように、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００よりも大きい。ＭＯＳＦＥＴ１０３における結晶欠陥の密度分布の半値幅Ｗは、０．５Ｄｐをわずかに下回る。
　上記のようなＭＯＳＦＥＴ１０３は、結晶欠陥生成工程においてＷが０．５Ｄｐをわずかに下回るように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
　Ｗの調整は、例えば、打ち込みのエネルギーを実施形態１に係る半導体装置の製造方法よりも大きくすることで調節できる。
　このように、実施形態４に係るＭＯＳＦＥＴ１０３は、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（大きい）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
［実施形態５］
　実施形態５に係るＭＯＳＦＥＴ１０４は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる。すなわち、実施形態５に係るＭＯＳＦＥＴ１０４においては、図１０に示すように、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００よりも小さい。ＭＯＳＦＥＴ１０４における結晶欠陥の密度分布の半値幅Ｗは、０．０５Ｄｐをわずかに上回る。
　上記のようなＭＯＳＦＥＴ１０４は、結晶欠陥生成工程においてＷが０．０５Ｄｐをわずかに上回るように結晶欠陥を生成すること以外は、実施形態１に係る半導体装置の製造方法と同様の方法により製造することが可能である。
　半値幅Ｗの調整は、例えば、打ち込みのエネルギーを実施形態１に係る半導体装置の製造方法よりも小さくすることで調節できる。
　このように、実施形態５に係るＭＯＳＦＥＴ１０４は、結晶欠陥の密度分布の半値幅Ｗが実施形態１に係るＭＯＳＦＥＴ１００とは異なる（小さい）が、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、実施形態１に係るＭＯＳＦＥＴ１００と同様に、リカバリ損失を低減することができ、かつ、従来の半導体装置（ＭＯＳＦＥＴ）と比較して発振が発生しにくい半導体装置（ＭＯＳＦＥＴ）とすることができる。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態において記載した構成要素の数や位置等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、低抵抗半導体層１１２とｎ型コラム領域１１３及びｐ型コラム領域１１５（スーパージャンクション構造）との間にｎ型のバッファ層１１４が存在するが、本発明はこれに限定されるものではない。図１１に示すように、低抵抗半導体層１１２とｎ型コラム領域１１３及びｐ型コラム領域１１５とが直接接していてもよい。
（３）上記実施形態１においては、結晶欠陥生成工程Ｓ２では第１主面とは反対側からＨｅ照射又はプロトン照射を行うこととしたが、本発明はこれに限定されるものではない。結晶欠陥生成工程では第１主面側からＨｅ照射又はプロトン照射を行ってもよい。ただし、この場合、照射により第１主面側のゲート絶縁膜、層間絶縁膜およびパッシベーション膜の品質に影響が出る可能性があるため、上記実施形態１のように第１主面とは反対側からＨｅ照射又はプロトン照射を行うことが好ましい。
（４）上記実施形態１においては、結晶欠陥生成工程Ｓ２の後にバックグラインド工程Ｓ４とドレイン電極形成工程Ｓ５とを実施したが、本発明はこれに限定されるものではない。結晶欠陥生成工程Ｓ２の前にバックグラインド工程Ｓ４とドレイン電極形成工程Ｓ５とを実施してもよい。ただし、照射によりドレイン電極側の構造に影響が出る可能性があるため、上記実施形態１のように結晶欠陥生成工程の後にバックグラインド工程とドレイン電極形成工程とを実施することが好ましい。
（５）上記各実施形態においては、いわゆるトレンチゲート型のＭＯＳＦＥＴを用いて本発明を説明したが、本発明はこれに限定されるものではない。例えば、図１２に示すように、本発明は、いわゆるプレーナーゲート型のＭＯＳＦＥＴに適用することもできる。なお、図１２に示す変形例２に係るＭＯＳＦＥＴ１０６は、プレーナーゲート型のＭＯＳＦＥＴに対応する半導体基体１１１、ゲート絶縁膜１４０、ゲート電極１４２及び層間絶縁膜１４４を備える。
（６）上記各実施形態においては、金属プラグ１３０を備えるＭＯＳＦＥＴを用いて本発明を説明したが、本発明はこれに限定されるものではない。本発明は、金属プラグを備えていないＭＯＳＦＥＴに適用することもできる。
（７）本発明は、上記各実施形態とはｎ型とｐ型とが逆の場合でも成立する。
（８）上記各実施形態においては、半導体装置はＭＯＳＦＥＴであったが、本発明はこれに限定されるものではない。半導体装置は、スーパージャンクション構造を用いたものであれば、ダイオード、ＩＧＢＴ、サイリスタ、トライアック等、他の半導体装置にも本発明を適用することができる。
１００，１０１，１０２，１０３，１０４，１０５，１０６，２００…ＭＯＳＦＥＴ、１００ａ…所定の構造体、１１０，１１１…半導体基体、１１２…低抵抗半導体層、１１２ａ…低抵抗半導体層となる部分、１１３…ｎ型コラム領域、１１４…バッファ層、１１５…ｐ型コラム領域、１１６…ベース領域、１２０，１４０…ゲート絶縁膜、１２２，１４２…ゲート電極、１２４…ソース領域、１２６，１４４…層間絶縁膜、１３０…金属プラグ、１３４…ソース電極、１３６…ドレイン電極、３００…アブソーバー、Ｃ…キャリア溜まりが形成されやすい領域、Ｒ…ホールの密度が高い（キャリアの密度が高い）領域

Claims (9)

  1. 　ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、
    　前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える半導体装置であって、
    　前記ｎ型コラム領域及び前記ｐ型コラム領域には、深さ方向に沿ってみたときに局所的に密度が濃くなる結晶欠陥が生成されており、
    　前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことを特徴とする半導体装置。
  2. 　０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことを特徴とする請求項１に記載の半導体装置。
  3. 　（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすことを特徴とする請求項１又は２に記載の半導体装置。
  4. 　ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、
    　前記所定の構造体の前記ｎ型コラム領域及び前記ｐ型コラム領域に、深さ方向に沿ってみたときに局所的に密度が濃くなるように結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、
    　結晶欠陥生成工程では、前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする半導体装置の製造方法。
  5. 　前記結晶欠陥生成工程では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記結晶欠陥生成工程では、（Ｄｐ－Ｄｄ）＞０．５Ｗの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 　前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することを特徴とする請求項４～６のいずれかに記載の半導体装置の製造方法。
  8. 　前記Ｈｅ照射又は前記プロトン照射のドーズ量は、５×１０１０個／ｃｍ２～２×１０１２個／ｃｍ２の範囲内にあることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　前記結晶欠陥生成工程の後に、３００℃～５００℃でアニールを行うアニール工程をさらに含むことを特徴とする請求項４～８のいずれかに記載の半導体装置の製造方法。
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